JP2005509240A - 温度補正されたデータ読み出し可能な不揮発性メモリ - Google Patents

Abstract

新規な不揮発性メモリを開示する。この不揮発性メモリは、フローティングゲートのような記憶素子と、制御ゲートと、第１および第２のソース／ドレイン端子とをそれぞれ含むデータ記憶セルのアレイを含む。電流源がデータ記憶素子の第１のソース／ドレイン端子に電流を供給する。データ記憶素子の第２のソース／ドレイン端子にノードが電気的に接続される。バイアス回路がノードにバイアス電圧を供給する。このバイアス電圧は、データ記憶素子のしきい値電圧の熱による変化のほぼ逆に、温度と共に変化する。制御ゲート電圧回路は、データ記憶セルの制御ゲートに電圧レベルを供給する。

Description

本発明は、不揮発性メモリに関し、特に温度補正されるデータ読み出しサイクルを有する不揮発性メモリに関する。

人気のある不揮発性メモリシステムはフラッシュ形の電気的に消去可能でプログラム可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）である。このようなメモリの個々のセルは、一般的には可変量の静電荷を蓄積する１つ以上の記憶素子を包含する。記憶素子はもっとも一般的には伝導性フローティングゲートであり、これは本願明細書に主として記載されている例であるが、電荷捕捉誘電体の領域であっても良い。フローティングゲートにより蓄積される電荷のレベルは、データ記憶素子により記憶されるデータ値を表わしている。フローティングゲートは一般にはトランジスタのチャネル領域上に存する。

データは、フローティングゲート上に存する制御ゲートに電圧を印加することにより記憶場所から読み出される。フローティングゲートにより蓄積される電荷のレベルは、制御ゲートに印加される電圧と共同して、トランジスタがそのチャネルを通して電流を伝導するか否か決定する。従って、その電流を測定することにより、或いはトランジスタを伝導状態にするために必要とされる制御ゲート電圧を見出すことにより、フローティングゲートにより蓄積される電荷のレベルを決定することができる。いずれの場合でも、セルの状態を判定するために、測定された量は基準レベルと比較される。

２状態のメモリセルをフラッシュメモリにおいて使用することができる。これらのメモリセルは２つの状態、すなわち“プログラムされた”状態（普通は１を表わす）と“消去された”状態（普通は０を表わす）とを有する。しかし、１つのフローティングゲート当たり僅か１ビットの情報が記憶されているに過ぎないので、このようなセルは集積回路の貴重な資源を効率よく使うものではない。従って、各フローティングゲートが２ビット以上の情報を蓄積できるように、フラッシュメモリはフローティングゲートについて多電荷レベル（３以上）を使用する。

個々のフローティングゲートの動作の電荷レベル状態の数が増えると、それらの状態間の電圧差は必然的に減少する。状態数が増えてゆくと電圧レベル範囲同士が接近して、１状態を他の状態から識別することがますます困難になってゆく。

メモリセル・トランジスタの動作特性は温度と共に変化するので、フローティングゲートにより担われる電荷レベルが変化しなくても、トランジスタをオン状態に転換させるのに要する制御ゲート電圧も温度と共に変化する。フローティングゲートの電圧レベル同士が近接しているために、この熱による変化の結果としてメモリセルからデータが不正確に読み出されることになる可能性がある。

このような温度変化の影響を補正するための１つの手法は基準メモリセルを包含することであり、基準メモリセルは、データ記憶セルと同様に同じ集積回路チップ上に形成されて基準レベルを供給し、メモリセルの測定された電流または電圧は、メモリセルの記憶状態を読むために基準レベルと比較される。従って、基準セルはメモリ記憶セルと同様に回路チップの温度変化の影響を受ける。基準レベルは、メモリセルから読み出される値と同様に温度と共に変化する。この手法は米国特許第５，１７２，３３８号（特許文献１）に記載され、この特許はその全体が本願において参照により援用されている。

他の手法は、温度基準としてメモリセル以外のデバイスを使用する。バンドギャップデバイスはこのようなデバイスの一例であり、このデバイスは記憶セルと同じチップまたはこのようなチップと熱的に通じている他の場所に設置可能である。メモリセルの制御ゲートに印加される電圧はこのように制御されている。
米国特許第５，１７２，３３８号 米国特許第６，０９１，６３３号 米国特許第６，１０３，５７３号 米国特許第６，１５１，２４８号 米国特許出願第０９／６６７，３４４号 米国特許出願第０９／９２５，１０２号

簡単に且つ全体から言えば、本発明は、変化する温度に応じてビットライン電圧またはビットライン電流を変化させることによる不揮発性メモリセルの温度補正読み出しの手法を提供するものである。本発明は、１つの形において、読み出し動作中にセルのソース端子またはドレイン端子に印加する電圧または電流を、回路チップの温度変化に起因するメモリセルのしきい値電圧特性の変化を補正する量だけ自動的にバイアスする回路をメモリセルアレイチップに設けることにより実施される。

一実施形態では、不揮発性メモリは、フローティングゲートのようなデータ記憶素子と、１つ以上の制御ゲートと、第１および第２のソース／ドレイン端子とを有する記憶トランジスタを含む。電流源は、データ記憶素子の第１のソース／ドレイン端子に電流を供給する。データ記憶素子の第２のソース／ドレイン端子にノードが電気的に結合される。バイアス回路がノードにバイアス電圧を供給する。このバイアス電圧は、データ記憶トランジスタのしきい値電圧の熱による変化とはほぼ逆に温度と共に変化する。制御ゲート電圧回路は、データ記憶トランジスタの制御ゲートに制御されている電圧レベルを供給する。

さらに具体的な実施形態では、不揮発性メモリから記憶されているデータを読み出す方法は、ＥＥＰＲＯＭトランジスタの第１のソース／ドレイン端子に電流を供給することを含み、このＥＥＰＲＯＭトランジスタは、ノードに結合されている第２のソース／ドレイン端子を有する。この方法は、電流源によりノードから電流を引き出すこと、並びに、ソースまたはドレイン端子がノードに結合されているトランジスタのゲートに熱によって変化しないバイアス電圧を供給することをさらに含む。トランジスタは、電流の少なくとも一部分を伝導する。この方法は、ＥＥＰＲＯＭトランジスタの制御ゲートに電圧を供給すること、並びにＥＥＰＲＯＭトランジスタの第１のソース／ドレイン端子の電圧を検出することも含む。

本発明の利点は、メモリセルの温度がメモリセルトランジスタから読み出されるデータ値に影響を及ぼさないことである。本発明の別の利点は、付加的回路構成の使用を最小限に抑え、従ってメモリチップ上のスペースを少しだけ占めることで温度補正を達成することである。

本発明と、その特徴および利点をより充分に理解するために、添付図面と関連させて以下の説明を参照する。

本発明の好ましい実施形態とその利点は、図１，２，３，４Ａおよび４Ｂを参照することにより最善に理解できる。種々の図面の同様の部分および対応する部分には、同様の数字を使用する。

図１を参照すると、本発明の種々の態様を取り入れた例示のメモリシステム１０のブロック図が示されている。メモリシステム１０はローおよびコラムの規則正しいアレイ１１に配列された個別にアドレス指定可能な多数のメモリセルを含むが、セルの他の物理的配列も可能である。ビットライン（図１には示されていない）は、アレイ１１のコラムに沿って伸び、ライン１５を通してビットライン復号器／ドライバ回路１３に接続されている。あるタイプのメモリセルアレイでは、異なる２組の制御ゲート、すなわちワードラインおよびステアリングゲートが使用される。ワードライン（図１には示されていない）は、アレイ１１のローに沿って伸び、ライン１７を通してワードライン復号器／ドライバ回路１９に接続される。ステアリングゲートライン（図１には示されていない）は、アレイ１１のコラムに沿って伸び、ライン２３を通してステアリングゲート復号器／ドライバ回路２１に接続される。

復号器１３，１９および２１の各々は、バス２５を介してメモリコントローラ２７からメモリセル・アドレスを受け取る。これらの復号器／ドライバ回路は、それぞれの制御および状態信号ライン２９，３１および３３を介してコントローラ２７にも接続されている。ステアリングゲートおよびビットラインに印加される電圧は、復号器／ドライバ回路１３および２１を相互に結合させるバス２２を通して調整される。

コントローラ２７は、ライン３５を通してホスト装置（図示されていない）に接続可能である。前記ホストは、例えば、パーソナルコンピュータ、ノートブック形コンピュータ、デジタルカメラ、オーディオプレーヤー、またはその他の手持ち式の電子装置であって良い。図１のメモリシステムは、一般的には、ＰＣＭＣＩＡ、ＣｏｍｐａｃｔＦｌａｓｈ（商標）協会、ＭＭＣ（商標）協会あるいはセキュアディジタル（ＳＤ）カード協会により規定されている規格等の現存する幾つかの物理的規格および電気的規格のいずれか１つに従うカードで実現される。カードフォーマットでは、ライン３５の端部は、ホスト装置の相補的コネクタとインターフェースするカード上のコネクタとなっている。多くのカードの電気的インターフェースはＡＴＡ規格に従い、この規格ではメモリシステムはホストからは磁気ディスクドライブであるかのように見える。他のメモリカードインターフェース規格も存在する。カードフォーマットの代わりとして、図１に示されているタイプのメモリシステムはホスト装置に埋め込まれている。

アレイ１１のメモリセルは、米国特許第６，０９１，６３３号（特許文献２）、第６，１０３，５７３号（特許文献３）および第６，１５１，２４８号（特許文献４）、並びに「連続するビットライン導体が接触する不連続なソース拡散部とドレイン拡散部とを備えた不揮発性メモリセルアレイおよび形成方法」という２０００年９月２２日に出願された米国特許出願第０９／６６７，３４４号（特許文献５）および「スケーラブルな自己整合されたデュアルフローティングゲートメモリセルアレイおよび前記アレイの形成方法」という２００１年８月８日に出願された第０９／９２５，１０２号（特許文献６）に記載されているタイプのものであって良い。これらの特許および特許出願は、その全体が参照により本願明細書において援用されている。このタイプのセルは、選択トランジスタの両側に配置された２つのフローティングゲート記憶素子を含む。セルの各フローティングゲートも、別のステアリングゲートにより制御される。

図２を参照すると、メモリシステム１０の一部分の略図が部分的にブロックの形で示されている。メモリセルアレイ１１は、コラムに配置されたメモリセル３７，３９および４１を含む。例証の目的のために、メモリセルコラムの一部分だけが示され、アレイ１１が通常このようなコラムを多数含むことが理解されるであろう。本願明細書で援用されている前述した米国特許および特許出願に記載されているメモリセルの２つのタイプのフローティングゲートに基づいて、メモリセル３７，３９および４１の概略的表示が図２に示されている。

メモリセル３７は、例証の目的のために代表的セルとして使用される。アレイ１１内の他のセルは、半導体デバイス製造プロセスにより許容される範囲内でセル３７と同一であってよい。

メモリセル３７は３つのトランジスタ４３，４５および４７を含む。トランジスタ４３および４７はＥＥＰＲＯＭトランジスタである。トランジスタ４３および４７の制御ゲートはメモリセル３７の２つのステアリングゲートを含む。これら２つのステアリングゲートはステアリングゲートライン４４および４８にそれぞれ接続され（またはその一部分を形成し）、これらのラインはステアリングゲート復号器／ドライバ回路２１により制御される。トランジスタ４３および４７のフローティングゲートは、メモリセル３７の２つのフローティングゲートを表わす。

トランジスタ４５はセル選択トランジスタであり、通常はｎチャネル電界効果トランジスタである。トランジスタ４５のゲートは、メモリセル３７の選択ゲートを表わすものであり、ワードライン復号器／ドライバ回路１９により制御されるワードライン４９に接続されている。

トランジスタ４３，４５および４７のチャネルは、２つのビットライン５１および５３と接続されるソース端子およびドレイン端子の間に直列に接続されている。従って、もし３つのトランジスタ４３，４５および４７がすべてオンに転換されれば（すなわち、伝導状態にされたならば）、伝導経路がライン５１および５３間に存在する。

ビットライン復号器／ドライバ回路１３は、ドレイン側ビットライン回路５５とソース側ビットライン回路５７とを含む。本願明細書においてさらに説明するように、ドレイン側ビットライン回路５５とソース側ビットライン回路５７は、ビットライン復号器／ドライバ回路１３のデータ読み出し回路構成を表わしている。ビットライン復号器／ドライバ回路１３はデータ書き込み回路構成も含むが、これはこの開示の範囲を超えている。

この例では、ドレイン側ビットライン回路５５はビットライン復号回路構成５９によりビットライン５１に接続され、ソース側ビットライン回路５７はビットライン復号回路構成５９によりビットライン５３に接続されているものと仮定する。この構成は単に例証の目的のために選択されたに過ぎない。回路５５のようなドレイン側ビットライン回路および回路５７のようなソース側ビットライン回路は共にメモリセルアレイ１１内で各ビットラインのために利用可能である。従って、各ビットライン５１，５３は、回路５５のようなドレイン側ビットライン回路または回路５７のようなソース側ビットライン回路のいずれかに接続できる。ビットライン復号回路構成５９は、メモリセルアレイ１１内のビットラインのうちの１つを回路５５のようなドレイン側ビットライン回路に接続すると共に隣接するビットラインを回路５７のようなソース側ビットライン回路に接続することを可能にする。

ドレイン側ビットライン回路５５は、電流源６１と電圧感知回路６３とを含み、これらは共にライン６５に接続されている。この例では、ライン６５はビットライン復号回路構成５９によりビットライン５１に結合されている。電流源６１は、選択された電流をライン６５およびビットライン５１に供給する。電圧感知回路６３はライン６５の電圧を感知する。

ソース側ビットライン回路５７は、電流源６７と、ライン７１に接続されているトランジスタ６９とを含む。この例では、ライン７１は、ビットライン復号回路構成５９によりビットライン５３に結合されている。電流源６７は、ライン７１と接地（或いはＶ_SS）との間に接続され、ライン７１およびビットライン５３から一定の電流を引き取る。トランジスタ６９のドレインは供給電圧（Ｖ_DD）に接続され、ゲートはバイアス電圧発生器７３に接続されている。トランジスタ６９のソースはライン７１に接続されている。トランジスタ６９は、電流源６７により引き取られる電流の少なくとも一部を供給する。トランジスタ６９は、ソースフォロワーとして動作し、バイアス電圧発生器７３からのバイアス電圧からトランジスタのしきい値電圧を引いて得られる電圧に等しい電圧をライン７１上に作り出す。

ドレイン側ビットライン回路５５とソース側ビットライン回路５７とによりメモリセル３７からデータが読み出されるプロセスを説明する。例証の目的のために、メモリセル３７の各フローティングゲートが４つの指定された電荷レベルのうちの１つを保持できるということを仮定する。従って、各フローティングゲートは２ビットの情報を記憶するので、メモリセル３７は合計４ビットの情報を記憶する。

読み出し動作中、メモリセル３７のステアリングゲート４４または４８の１つ（すなわち、トランジスタ４３および４７の制御ゲートの１つ）は過励振されるので、対応するトランジスタ４３または４７は、トランジスタのフローティングゲートにより保持されている電荷レベルにかかわらずオンに転換される。一例として、ステアリングゲートライン４８が過励振されると仮定すると（例えば、４ボルトに励振される）、トランジスタ４７のフローティングゲートの状態はデータ読み出し動作に無関係である。

ワードライン４９は、ワードライン復号器／ドライバ回路１９により読み出し動作のために選択される。従って、ワードライン４９は、トランジスタ４５を強くオンに転換させるために充分な電圧を保持する（例えば、３ボルト）。トランジスタ４３のフローティングゲートの電荷レベルを検出できるように、ステアリングゲートライン４４は後述するように通常のデータ読み出しレベルのうちの１つに励振される。

その結果に相当する等価略図が図３に示されている。電流源６７は、ノード７５から一定の電流を引き取る。トランジスタ４３および６９は差動対を形成し、これらトランジスタのソースはノード７５に接続されている。トランジスタ６９のゲートはバイアス電圧発生器７３によりバイアスされ、これは普通の熱に不感のバンドギャップ発生器であってよい。トランジスタ６９はソースフォロワーとして動作するので、ノード７５の電圧は、トランジスタ６９のゲート電圧からトランジスタのしきい値電圧を引いて得られる電圧に等しい。

トランジスタ６９のしきい値電圧は、トランジスタ４３のしきい値電圧と同様に温度と共に変化する。従って、ノード７５とトランジスタ４３のソースは熱により変化し得る電圧レベルにバイアスされる。トランジスタ４３のこのような可変なソース・バイアスは、後述する理由により有益である。

２つのしきい値電圧がほぼ同じ温度に応答するように、トランジスタ６９を熱的にトランジスタ４３の近くに配置することができる。例えば、メモリシステム１０とメモリセルアレイ１１とが複数のセグメントに分割されているならば、トランジスタ４３を包含するセグメントに、またはその近くに、トランジスタ６９を配置することができる。トランジスタ４３および６９のしきい値電圧が温度と共に同程度に変化するように、これら２つのトランジスタを整合させることもできる。

トランジスタ４３をオンに転換させるのに充分なステアリングゲート電圧は、トランジスタ４３のフローティングゲートに保持されている電荷レベルに依存する。従って、ステアリングゲート４４は４つの異なる電圧レベルを通過させられ、そのどれがトランジスタ４３をオンに転換させるか判定される。ステアリングゲート４４に印加される電圧のスケジュール例が表Ａに示されている。各電圧は、前の電圧が印加された後に約１０００ｎｓ印加される。

トランジスタ４３をオンに転換させるのに充分なステアリングゲート電圧に達したならば、電流源６１と電流源６７との間に伝導路が確立される。電流源６１は電流源６７により引き取られる電流より少ない電流を発生するように設計され、これらの電流は、選択された比率で関連し合い、この比率は例えば１対２である。すなわち、電流源６１により供給される電流は電流源６７により供給される電流の二分の一である。これはノード７５に適切なソースバイアス電圧を確立する。また、これにより、トランジスタ４３がオンに転換されるときにノード７７（トランジスタ４３のドレイン）がほぼＶ_DDからノード７５の電圧に近い電圧に降下することが保証される。図３に示されているノード７７は、復号器５９を通して接続されたときの図２のライン５１および６５に沿った点を表わす。

この例では、ノード７７でのこの電圧降下は、Ｖ_DDとＶ_SSとの間に直列に接続されたｐチャネル・トランジスタ７９とｎチャネル・トランジスタ８１とを含む電圧感知回路６３により検出される。トランジスタ７９のゲートはノード７７に接続されている。トランジスタ８１のゲートはリセット信号を受信する。トランジスタ７９および８１のドレインを接続するノード８３は回路のデータ感知出力を供給する。

データ読み出しサイクルの前に、ノード８３の電圧はほぼＶ_SSにセットされる。これはリセット信号の一時的アサーションにより達成され、これがトランジスタ８１を一時的にオンに転換させる。その後、前述され、表Ａに示されているステアリングゲート電圧サイクルを開始することができる。トランジスタ４３のしきい値電圧に達すると、ノード７７の電圧はほぼＶ_DDからノード７５のそれに近い電圧まで降下する。この電圧降下は、トランジスタ７９をオンに転換させるために充分である。従って、ノード８３の電圧はほぼＶ_DDまで上昇する。このように、電圧感知回路６３はノード７７の電圧レベル出力を増幅し反転させる。電圧感知回路６３からの感知出力は、トランジスタ４３をオンに転換させるためにどのステアリングゲート電圧が充分であったかを判定する２進出力として使用可能であり、これによって、対応するフローティングゲートに蓄積されている電荷レベルを判定する。トランジスタ８１も電流源として使用可能である。

前述したように、トランジスタ６９とトランジスタ４３とは、好ましくは熱的に近接して配置される。従って、これら２つのトランジスタのしきい値電圧はほぼ同じ温度に反応する。さらに、トランジスタ４３と６９とは技術的なプロセスの結果として、好ましくは整合されるので、これら２つのトランジスタのしきい値電圧は温度と共に同程度に変化する。トランジスタ６９は、ソースフォロワーとして、実際上、熱により変化しないゲート電圧をノード７５における熱により変化し得るソース電圧に変換する。トランジスタ７５の熱に可変なソースバイアスは、トランジスタ７５のしきい値電圧の温度変化を補正する。従って、表Ａに記載されている（実質上熱により変化しない）ステアリングゲート電圧は、チップ温度の変化に配慮せずに使用可能である。すなわち、トランジスタ４３をオンに転換させるのに充分なステアリングゲート電圧は、そのフローティングゲートに蓄積されている電荷レベルとトランジスタ６９のゲートの電圧とに依存するので、トランジスタ４３の局所的温度には依存しない。

図３の回路の特性についての一解釈として、電流源６１が除去され、その代わりに電流計が使用されると仮定した場合を説明する。そのように変更されたときの図３のノード７５に出入りする電流のフローの例がステアリングゲート電圧Ｖ_SGの関数として図４に示されている。電流源６７からの電流Ｉ_T は、ノード７５で（メモリセルトランジスタ４３を通る）電流Ｉ_C と（トランジスタ６９を通る）Ｉ_R とに分割される。図４の実線の曲線は、３つの動作温度のそれぞれについてメモリセルトランジスタ４３の電流−電圧特性（Ｉ_C −Ｖ_SG）を示す。破線の曲線は、同じ動作温度例についてトランジスタ６９の電流電圧特性を示す。与えられたどの動作温度でも、ステアリングゲート電圧Ｖ_SGの動作範囲全体にわたってＩ_T ＝Ｉ_C ＋Ｉ_R である。

図３のこの変更例においてステアリングゲート電圧Ｖ_SGがその範囲内でゼロボルトから動かされるとき、メモリセルトランジスタ４３は、２５℃で動作しているときに存在するしきい値９７のようなしきい値（Ｖ_T ）にＶ_SGが達すると、伝導を開始する。Ｖ_SGが高くなってゆくとき、Ｉ_C はゼロから高くなってゆき、Ｉ_R は同量だけ低下してゆく。特定の実施形態において前述したように、トランジスタ４３と６９とが同じ特性を有する場合、図４の動作曲線の全てがポイント９５を通り、このポイントでは、特定のステアリングゲート電圧Ｖ_SG1 について、電流Ｉ_C とＩ_R とは互いに等しく、それぞれ１／２Ｉ_T の値を有する。

前述した２つの段落において仮定された変更を含まない図３に示されている通りの回路の動作の一態様が図４Ａの曲線により示されている。ステアリングゲート電圧Ｖ_SGが低いとき、ノード７７の電圧は実質的に供給電圧Ｖ_DDの電圧である。しかし、ステアリングゲート電圧が値Ｖ_SG1 に達したとき、ノード７７の電圧は、実質的に供給電圧Ｖ_SSの値までステップ状に低下するが、この値をこの場合には接地（ゼロボルト）電位であるものとして示す。この低下は、図４Ａの共通交差電流値９５と同じ電圧Ｖ_SG1 で生じる。それは、感知回路６３によって検出され、出力される。

例としてのメモリセルトランジスタ４３の記憶素子のプログラミングは、一系列のプログラム／ベリファイ・サイクルから成る。この系列は、プログラムされたと見なされたセルがＶ_SG1 に等しいステアリングゲート電圧について、電流Ｉ_R に等しい電流Ｉ_C を供給すると、終了する。図２および３の回路の最も重要な利点は、広範囲の回路チップ温度にわたって同じステアリングゲート電圧Ｖ_SG1 でメモリセルが読まれることである。図４Ｂの出力特性は、広範囲の温度にわたって同じままである。メモリセルトランジスタ４３のソースに接続されているノード７５の電圧は、変化する温度に応じて自動的に調整される。

電流源６７の一実施形態の略図も図３に示されている。この実施形態では、電流源６７は電流ミラー構成を使用し、この構成ではプログラミング電流源８７が電流をプログラミングトランジスタ８９に供給する。トランジスタ８９のゲートとドレインとは接続されているので、この構成は複数のミラーリングトランジスタ９１に供給できるプログラミングゲート電圧を作り出す。ミラーリングトランジスタ９１が電流源８７により作られる電流に比例する電流をそれぞれ伝導するように、トランジスタ８９の寸法に比例するゲート幅および長さを有するようにミラーリングトランジスタ９１を設計することができる。

メモリセルアレイの各ビットラインのためにそれぞれ１つのミラーリングトランジスタ９１を設けることができる。前述したように、（図２に示されている）ビットライン復号回路構成５９は、トランジスタ９１のうちの１つと、それに対応するビットラインとの間の接続を確立する。このスペース効率の良い構成は、ビットライン当たり唯一のトランジスタを使ってメモリセルアレイの各ビットラインのために電流源を設けることを可能にする。

本発明とその利点とを詳しく説明したけれども、添付の請求項により定義される発明の範囲から逸脱することなく種々の変更、置換、および改変を為し得ることが理解されるべきである。

本発明の種々の態様を取り入れたメモリシステムのブロック図である。 図１のメモリセルアレイの一部分の部分的ブロック形の略図である。 図２のメモリ回路の一部分の等価略図である。 図４Ａは図３の回路の修正形の複数の特性電流−電圧曲線を示し、図４Ｂは図３の回路の動作中の１電圧を説明する曲線である。

Claims (12)

1. 不揮発性メモリにおいて、
   記憶素子と、制御ゲートと、第１および第２のソース／ドレイン端子とを含むデータ記憶セルと、
   前記第１のソース／ドレイン端子に第１の電流を供給するように動作可能な第１の電流源と、
   前記第２のソース／ドレイン端子に電気的に接続されているノードと、
   前記ノードにバイアス電圧を供給するように動作可能なバイアス回路であって、前記バイアス電圧は温度と共に変化し、前記バイアス電圧の変化は前記データ記憶セルのしきい値電圧の熱による変化のほぼ逆であるバイアス回路と、
   前記制御ゲートに電圧レベルを供給するように動作可能な制御ゲート電圧回路と、
   を含む不揮発性メモリ。
2. 前記データ記憶セルの前記第１のソース／ドレイン端子に結合されたデータ感知回路をさらに含み、前記データ感知回路は前記第１のソース／ドレインの電圧を感知するように動作可能である請求項１記載の不揮発性メモリ。
3. 前記バイアス回路は、
   前記ノードに接続された第２の電流源と、
   温度によって変化しない基準電圧を発生するように動作可能な基準電圧発生器と、
   前記ノードに結合された第１のソース／ドレイン端子を有し、前記基準電圧発生器に結合されたゲート端子を有するバイアストランジスタと、
   を含む請求項１記載の不揮発性メモリ。
4. 前記制御ゲート電圧回路は、前記データ記憶素子の読み出しサイクル中に前記データ記憶素子の前記制御ゲートに所定系列の電圧レベルを供給するように動作可能である請求項１記載の不揮発性メモリ。
5. 不揮発性メモリにおいて、
   電荷記憶素子と、制御ゲートと、第１および第２のソース／ドレイン端子とを含むデータを記憶するための手段と、
   前記データ記憶手段の前記第１のソース／ドレイン端子に第１の電流を供給するための手段と、
   前記データ記憶手段の前記第２のソース／ドレイン端子にバイアス電圧を供給するための手段であって、前記バイアス電圧は温度と共に変化し、前記バイアス電圧の変化は前記データ記憶手段のしきい値電圧の熱による変化のほぼ逆である手段と、
   前記データ記憶素子の前記制御ゲートに電圧レベルを供給するための手段と、
   を含む不揮発性メモリ。
6. 前記データ記憶手段の前記第１のソース／ドレイン端子の電圧を感知するための手段をさらに含む請求項５記載の不揮発性メモリ。
7. バイアス電圧を供給するための前記手段は、
   前記データ記憶手段の前記第２のソース／ドレイン端子から第２の電流を引き出すための手段と、
   温度によってほぼ変化しない基準電圧を発生するための手段と、
   前記データ記憶手段の前記第２のソース／ドレイン端子に結合された第１のソース／ドレイン端子を有し、基準電圧を発生するための前記手段に結合されたゲート端子を有するバイアストランジスタと、
   を含む請求項６記載の不揮発性メモリ。
8. 前記データ記憶手段の前記制御ゲートに電圧レベルを供給するための前記手段は、前記データ記憶手段の読み出しサイクル中に前記データ記憶手段の前記制御ゲートに所定系列の電圧レベルを供給するように動作可能である請求項７記載の不揮発性メモリ。
9. 不揮発性メモリから記憶されているデータを読み出す方法において、
   ノードに結合された第２のソース／ドレイン端子を有するＥＥＰＲＯＭトランジスタの第１のソース／ドレイン端子を通して第１の電流を伝導することと、
   電流源により前記ノードを通して電流を伝導することと、
   前記ノードに結合されたソース／ドレイン端子を有し、前記電流源により前記ノードを通過させられる前記電流の少なくとも一部分を伝導するトランジスタのゲートに熱による変化のないバイアス電圧を供給することと、
   前記ＥＥＰＲＯＭトランジスタの制御ゲートに電圧を供給することと、
   前記ＥＥＰＲＯＭトランジスタの前記第１のソース／ドレイン端子の電圧を検出することと、
   を含む不揮発性メモリから記憶されているデータを読み出す方法。
10. 前記ＥＥＰＲＯＭトランジスタの前記制御ゲートに電圧の系列を供給することと、
    前記ＥＥＰＲＯＭトランジスタの前記第１のソース／ドレイン端子の電圧の低下を検出することと、
    前記ＥＥＰＲＯＭトランジスタの前記第１のソース／ドレイン端子の電圧の前記低下から、前記電圧の系列のうちのどの電圧が前記ＥＥＰＲＯＭに伝導を行わせるかを判定することと、
    をさらに含む請求項９記載の方法。
11. 前記ＥＥＰＲＯＭトランジスタに伝導を行わせる前記電圧の判定に応答して前記ＥＥＰＲＯＭトランジスタに記憶されている数値を判定することをさらに含む請求項１０記載の方法。
12. 少なくとも１つの記憶素子をそれぞれ有する不揮発性メモリセルのアレイを操作する方法であって、前記記憶素子はソース／ドレイン端子と前記少なくとも１つの記憶素子に結合されている制御ゲートとの間のチャネルの少なくとも一部分の上に配置され、前記方法は、
    その中のデータを同時に読み出し、またはその中にデータを同時にプログラムするために、前記セルのうちの１つ以上をアドレス指定することと、
    前記アドレス指定されたセルのソース／ドレイン端子のうちの少なくとも１つに、前記メモリセルアレイの温度の関数として変化するレベルの電力供給を加えることと、
    前記アドレス指定されたセルの制御ゲートに、前記メモリセルアレイの温度に左右されない電圧のセットを印加することと、
    を含む方法。

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