CN101299346A - 高电压产生器电路以及包括所述电路的闪存装置 - Google Patents

Abstract

提供一种高电压产生器电路以及包括所述电路的闪存装置。高电压产生器电路包括：高电压产生器，被配置为产生高电压；以及控制电路，被配置为控制高电压产生器，以响应于外围温度的改变来改变高电压。

Description

高电压产生器电路以及包括所述电路的闪存装置

本申请要求于2007年5月3日在韩国知识产权局提交的第2007-43155号韩国专利申请的优先权，该申请全部公开于此以资参考。

技术领域

本发明涉及一种半导体存储装置，更具体地说，涉及一种使用高电压的半导体存储装置。

背景技术

闪存装置是不需要用于保留存储在其中的信息的能量的非易失性存储装置。此外，尽管闪存装置不以高于PC中用作主存储器的DRAM的速度操作，但是与硬盘相比，它的读取速度高且抗影响能力强。

闪存装置广泛用作由电池供电的应用中的存储器。此外，闪存装置结实且能够耐高电压和热水。

闪存装置是能够电擦除并且重写数据的计算机存储装置。不同于EEPROM，闪存装置以块为单位进行擦除/写操作。闪存装置广泛用于需要大容量、非易失和固态存储的应用，原因是闪存装置比EEPROM成本低。所述应用可包括MP3播放器、数码相机、移动电话等。USB驱动器已经用于存储数据并且在计算机之间移动数据。传统USB装置使用闪存装置。

具有分裂栅结构的闪存装置用于存储个人计算机的BIOS启动信息或存储用于便携式设备(诸如便携式电话或数码相机)的程序或数据文件。

图1是具有分裂栅的闪存装置的截面图，图2是作为图1的分裂栅式闪存装置的等效电路的闪存单元的示意图。

参照图1，分裂栅式闪存装置100包括：源区102、在半导体基底101上形成且与源区102间隔沟道区104的长度的漏区103、在源区102和沟道区104的预定部分上形成的浮栅105、在浮栅105和沟道区104两者之上形成且布置在浮栅105的侧部的控制栅106。分裂栅式闪存装置100通过在浮栅105上积累负电荷来执行编程操作，并且通过在浮栅105的顶部A处将积累的电荷遂穿到控制栅106来执行擦除操作。

参照图2，闪存单元200包括：存储晶体管201和选择晶体管202，串联在源线SL和位线BL之间且都通向字线WL。在表1的条件下可以实现闪存单元200的编程或擦除操作。

[表1]

表1所示的电压是示例性的，并且可以进行改变以适合各种闪存装置。

如表1所示，当将0V施加到位线BL，将1.5V(晶体管的阈值电压VT)施加到字线WL，将10V(高电压Vpp)施加到源线SL并且体电压为0时，在存储晶体管201的浮栅105中积累电荷，从而实现闪存单元200的编程操作。

当将0V施加到位线BL，将12V(擦除电压)施加到字线WL，将0V施加到源线SL并且体电压为0时，将浮栅105的积累的电荷放电，从而实现闪存单元200的擦除操作。

通过将1V施加到位线BL，将3V(读取电压)施加到字线WL，将0V施加到源线SL并且体电压为0，来实现闪存单元200的读操作。此时，当选择的存储单元是编程的单元时，电流不在存储晶体管201的漏极和源极之间流动，因此，存储单元被称为“截止”。同时，如果选择的单元是擦除单元，则恒定电流在存储晶体管201的漏极和源极之间流动，因此，存储单元被称为“导通”。

施加到存储单元200的源线SL的高电压可被保持恒定，以增加用于在图1的闪存装置100的浮栅105中积累负电荷的热载流子注入(HCI)的效率。

可经由源线解码器电路将来自闪存装置中的高电压产生器电路的高电压施加到源线。源线解码器电路可包括一个或多个用于驱动源线的晶体管，所述晶体管的阈值电压根据外围温度改变。因此，施加到存储单元的源线的高电压的改变影响编程操作。

发明内容

本发明的实施例提供一种用于将稳定的高电压施加到存储单元的源线的高电压产生器电路。

本发明的另一实施例提供一种包括用于将稳定的高电压施加到存储单元的源线的高电压产生器电路的闪存装置。

根据本发明的示例性实施例，高电压产生器电路包括：高电压产生器，产生高电压；以及控制电路，用于控制高电压产生器，以响应于外围温度改变高电压。

根据本发明的示例性实施例，闪存包括：源线，与存储单元连接；高电压产生器，产生响应于外围温度而改变的高电压；以及源线解码器电路，响应于操作模式信号和地址信号选择源线中的一个，并且以高电压驱动选择的源线。

附图说明

参照附图描述本发明的示例性实施例，其中，除非另外指定，否则在各个附图中相同的标号指示相同的部件。

图1是具有分裂栅的闪存装置的截面图。

图2是作为图1的分裂栅式闪存装置的等效电路的闪存单元的示意图。

图3是示出根据本发明的示例性实施例的闪存装置的框图。

图4是示出图3示出的源线解码器电路的一部分的电路图。

图5是示出基于外围温度的改变施加到源线的电压的改变的示图。

图6是示出图3示出的高电压产生器电路的框图。

图7是示出根据本发明的示例性实施例的图6示出的控制电路的电路图。

图8是示出当外围温度改变时施加到源线的电压的改变和高电压的改变的示图。

图9是示出根据本发明的示例性实施例的包括闪存装置的智能卡的框图。

具体实施方式

下面将参照附图来详细描述本发明的示例性实施例。在整个附图中，相同的标号始终表示相同的部件。

图3是示出根据本发明的示例性实施例的闪存装置的框图。

参照图3，闪存装置可具有与一个输入/输出线I/O连接的多个位线。闪存装置可包括：存储单元阵列300、源线解码器电路310、高电压产生器电路320和感测放大器电路330。尽管在图3中没有示出，但是闪存装置还可包括行解码器电路、列解码器电路、输入/输出接口、控制逻辑等。

存储单元阵列300可包括：n个字线WL1～WLn、m个位线BL1～BLm、布置在字线WL1～WLn和位线BL1～BLm的交接处的n×m个存储单元Q1～Q16、与n/2个源线SL1～SLn/2连接的选择晶体管QS1～QS4、与列地址YA1、YAa、YB1和YBb连接的列选择晶体管NM1～NM6和与源线放电信号SL DIS连接的放电晶体管NM7。已连接到两个字线(例如，WL1和WL2)的存储单元Q1～Q8和选择晶体管QS1和QS2连接到第一源线SL1并组成一页。存储单元阵列300可包括n/2个页，每页是一个擦除操作单元。源线解码器310可基于操作模式以0V或来自高电压产生器电路320的高电压Vpp驱动源线SL1～SLn/2。稍后将详细描述源线解码器电路310。感测放大器电路330可经由列晶体管NM1～NM6从选择的存储单元读数据，并且可将读取的数据传送到输入/输出线I/O。高电压产生器电路320可接收参考电压VREF，并且产生用于驱动与将被编程的存储单元相关的源线的高电压VPP。

图4是示出图3示出的源线解码器电路的一部分的电路图。

参照图4，源线解码器电路310可被配置为响应于指示编程模式的操作的编程模式信号PGM和解码的行地址信号XA将高电压VPP输出到选择的源线SLi。源线解码器电路310可包括：NAND门410、反相器411、PMOS晶体管421、423和425以及NMOS晶体管422、424和426。

NAND门410接收编程模式信号PGM和解码的行地址信号XA，反相器411接收NAND门410的输出。PMOS晶体管421和NMOS晶体管422在高电压VPP和地电压之间串联连接，PMOS晶体管423和NMOS晶体管424在高电压VPP和地电压之间串联连接。PMOS晶体管421的栅极连接到晶体管423和424之间的连接节点，PMOS晶体管423的栅极连接到晶体管421和422之间的连接节点。NMOS晶体管422的栅极连接到NAND门410的输出，NMOS晶体管424的栅极连接到反相器411的输出。PMOS晶体管425和NMOS晶体管426在高电压VPP和地电压之间串联连接。晶体管425和426的栅极共同连接到晶体管423和424之间的连接节点。晶体管425和426之间的连接节点连接到源线SLi。

当以高电平激活编程模式信号PGM，并且解码的行地址信号XA都处于高电平时，源线解码器310将高电压VPP施加到源线SLi。当PMOS晶体管425导通时，理想地，它的源极和漏极短路。然而，导通的晶体管425实际上会具有漏极-源极导通电阻RDS。与普通电阻器类似，这种导通电阻可具有正温度特性，也就是说，阻值根据温度的增加而增大。换句话说，随着温度的升高，PMOS晶体管425的漏极-源极电压VDS变高。其结果是，源线SLi的电压变为低于高电压VPP的VSLi(＝VPP-VDS)。图5是示出基于外围温度的改变施加到源线的电压的改变的示图。本发明的示例性实施例提供一种高电压产生器电路，该电路能够补偿由于源线解码器电路310中的PMOS晶体管425产生的压降。

图6是示出图3示出的高电压产生器电路的框图。

参照图6，高电压产生器电路320可包括控制电路610和高电压产生器620。高电压产生器620可包括振荡器622和激励/提升电路(pump/boostcircuit)624。控制电路610将参考电压VREF与来自激励电路624的高电压VPP进行比较，并且输出用于控制振荡器622的控制信号OSCEN作为比较结果。振荡器622在控制信号OSCEN的激活状态期间输出具有给出频率的振荡信号。激励电路624响应于来自振荡器622的振荡信号产生高电压VPP。根据本发明的控制电路610可被配置为产生控制信号OSCEN，从而高电压VPP响应于外围温度的改变而改变。

图7是示出根据本发明的示例性实施例的图6示出的控制电路的电路图。

参照图7，控制电路610可包括：温度检测器712、电阻器R1～R3和比较器720。温度检测器712可包括：PMOS晶体管M3～M5、NMOS晶体管M1、M2、M6和M7以及双极型晶体管Q1和Q2。

晶体管M3、M1和Q1以这样的顺序在电源电压VDD和地电压之间串联连接。NMOS晶体管M1的栅极与其源极连接。双极型晶体管Q1的基极与其集电极连接。PMOS晶体管M4、NMOS晶体管M2、电阻器R4和双极型晶体管Q2以这样的顺序在电源电压VDD和地电压之间串联连接。PMOS晶体管M4的源极与PMOS晶体管M3的栅极和NMOS晶体管M2的漏极连接。NMOS晶体管M2的栅极与NMOS晶体管M1的栅极连接。PMOS晶体管M5和NMOS晶体管M6在电源电压VDD和地电压之间串联连接。PMOS晶体管M5的栅极与PMOS晶体管M3和M4的栅极连接。NMOS晶体管M6的漏极与其栅极连接。NMOS晶体管M7的漏极连接到电阻器R1和R2之间的连接节点，NMOS晶体管M7的源极接地，NMOS晶体管M7的栅极连接到NMOS晶体管M6的栅极。

在图7中，例如，仅有一个双极型晶体管Q2连接在电阻器R4的一端和地电压之间。然而，n个双极型晶体管可在电阻器R4的一端和地电压之间并联连接，k个NMOS晶体管M6可在NMOS晶体管M5和地电压之间并联连接。在这种情况下，如图7所示，仅有一个双极型晶体管Q1连接在NMOS晶体管M1和地电压之间。因此，双极型晶体管Q1与双极型晶体管Q2的比为1∶n，双极型晶体管Q2与NMOS晶体管M6的比为n∶k。

电阻器R1～R3以这样的顺序在高电压VPP和地电压之间串联连接。比较器720具有与参考电压VREF连接的非反相输入端(+)、与电阻器R2和R3之间的连接节点连接的反相输入端(-)以及输出控制信号OSCEN的输出端。从电阻器R2和R3的连接节点输出检测电压VDET。

流入双极型晶体管Q1和Q2的每一个的集电极的电流Ic如下。

$I_C=I_S\×e^{V_{\mathrm{EB}}/V_T}---\left(1\right)$

从电流Ic获得电压V_EB并如下所示。

V_EB＝V_T×In(I_C/I_S)---(2)

这里，Is表示饱和电流，V_EB表示双极型晶体管Q1和Q2的每一个的发射极-基极电压，V_T是kT/q。这里，k是常数，T表示绝对温度，q表示电荷量。由于符号k和q是与温度无关的常数，因此双极型晶体管Q1和Q2的饱和电流Is1和Is2之间的关系被表示为Is2＝n×Is1。假设晶体管M1和M2具有相同的大小，晶体管M3和M4具有相同的大小，电流I1与电流I2相等，晶体管M1的栅极-源极电压VGS1与晶体管M2的栅极-源极电压VGS2相等。因此，晶体管Q1的发射极-基极电压V_EB1表示如下。

V_EB1＝V_EB2+I₂×R4---(3)

如果用上述等式(2)和Is2＝n×Is1来代替V_EB1和V_EB2，则可获得下面的等式。

V_T×In(I1)＝V_T×In(I2)-V_T×In(n)+I2×R4---(4)

如果I1＝I2，则电流I2表示如下。

I2＝(V_T/R4)×In(n)---(5)

通过反映电流I2获得的电流It如下。

It＝(1/k)×(V_T/R4)×In(n)---(6)

这里，由于V_T与温度成比例，因此电流与温度成比例地改变。因此可以通过改变k、电阻器R4的阻值和双极型晶体管Q2的数量来调整流入温度检测器712的电流It。

从上面的描述理解到，电流It与温度的改变成比例地增加，从而流入电阻器R2的电流也改变。

根据Kirchhoff法则，在电阻器R1和R2之间的连接节点的电流如下。

((VPP-V_x)/R1)-(VREF/R3)-It＝0---(7)

这里，Vx是电阻器R1和R2之间的连接节点的电压。由于Vx＝((R2+R3)/R3)×VREF，因此高电压VPP如下。

VPP＝VREF×((R1+R2+R3)/R3)+It×R1 ---(8)

当用等式6来代替等式8中的电流It时，高电压VPP表示如下。

VPP＝((R1+R2+R3)/R3)×VREF)+(R1/R4)×V_T×In(n) ---(9)

也就是说，高电压VPP与温度成比例地增加。

在检测电压VDET达到参考电压VREF的条件下导出等式7～9。因此，从等式9获得检测电压VDET，并表示如下。

VDET＝(R3/(R1+R2+R3))×(VPP-(R1/R4)×V_TIn(n))---(10)

也就是说，检测电压VDET是通过划分高电压VPP获得的电压。如果检测电压VDET与高电压VPP或外围温度的增加成比例地改变，则检测电压VDET对于高电压VPP的增加率可减小。其结果是，来自比较器720的控制信号OSCEN可在较长的时间段保持在高电平，以将振荡器622保持在操作状态。

如图8所示，来自高电压产生器电路320的高电压VPP与外围温度增加成比例地增加。因此，补偿了由于源解码器410中的PMOS晶体管425(参照图4)产生的压降，并且在补偿方案中将稳定的高电压VSLi施加到源线SLi。

图9是示出根据本发明的示例性实施例的包括闪存装置的智能卡的框图。

智能卡是合并了能够通过使用微处理器、卡OS、安全模块、存储器等处理特定事务的集成电路芯片的卡。智能卡与传统的磁条卡具有相同的大小和形状。智能卡可包括接触型卡和不接触型卡(诸如不接触型IC卡和远程连接通信卡)。

参照图9，智能卡900可包括与总线905连接的闪存装置910、ROM 920、RAM 930、输入/输出接口940和微处理器950。输入/输出接口940可被配置为根据协议(诸如ISO 7816)与外部连接。微处理器950可被配置为控制智能卡900的整个操作。闪存装置910实质上可与图3所示的相同。也就是说，闪存装置910可被配置为不管外围温度的改变而将稳定的高电压施加到源线。

尽管在图9中没有示出，但是智能卡900还可包括加密/解密块、安全块、时钟产生器电路等。此外，根据本发明的至少一个实施例的闪存装置可合并在各种应用(诸如存储棒、存储卡、便携式电子设备等)中。

如上所述，具有分裂栅结构的闪存装置能够不管外围温度的改变而将稳定的高电压施加到源线。因此，通过执行闪存装置的稳定的编程操作提高了产品的稳定性。

尽管已经为了示例性的目的描述了本发明的示例性实施例，但是本领域的技术人员将理解，在不脱离本公开的范围和精神的情况下可以进行各种修改、添加和替换。

Claims (16)

1、一种高电压产生器电路，包括：

高电压产生器，被配置为产生高电压；以及

控制电路，被配置为控制高电压产生器，以响应于外围温度的改变来改变高电压。

2、如权利要求1所述的高电压产生器电路，其中，控制电路控制高电压产生器以响应于外围温度来改变高电压，直到高电压等于目标电压。

3、如权利要求1所述的高电压产生器电路，其中，控制电路包括：

检测器，响应于外围温度产生与高电压相应的检测电压；以及

比较器，将检测电压与参考电压进行比较以响应于比较结果产生控制信号。

4、如权利要求3所述的高电压产生器电路，其中，检测器包括：

第一电阻器、第二电阻器和第三电阻器，在高电压和地电压之间串联连接；以及

温度检测器，连接到第一电阻器和第二电阻器之间的连接节点，并且被配置为消耗响应于外围温度而改变的可变电流，

其中，从第一电阻器和第二电阻器之间的连接节点输出检测电压。

5、如权利要求4所述的高电压产生器电路，其中，温度检测器被配置为与外围温度的增加成比例地增加电流消耗。

6、如权利要求5所述的高电压产生器电路，其中，检测电压随着电流消耗的增加而减小。

7、如权利要求5所述的高电压产生器电路，其中，检测电压的增加率与外围温度成反比。

8、一种闪存装置，包括：

源线，与存储单元连接；

高电压产生器电路，被配置为产生响应于外围温度的改变而变化的高电压；以及

源线解码器电路，被配置为响应于操作模式信号和地址信号来选择源线中的一个，并且以高电压驱动选择的源线。

9、如权利要求8所述的闪存装置，其中，每个存储单元具有分裂栅结构。

10、如权利要求8所述的闪存装置，其中，高电压产生器电路与外围温度的增加成比例地增加高电压。

11、如权利要求8所述的闪存装置，其中，高电压产生器电路包括：

高电压产生器，被配置为产生高电压；以及

控制电路，被配置将参考电压与相应于高电压的检测电压进行比较，并且产生用于控制高电压产生器的控制信号，

其中，与高电压相应的检测电压的增加率根据外围温度而改变。

12、如权利要求11所述的闪存装置，其中，控制电路包括：

检测器，响应于外围温度产生与高电压相应的检测电压；以及

比较器，将检测电压与参考电压进行比较以响应于比较结果产生控制信号。

13、如权利要求12所述的闪存装置，其中，检测器包括：

第一电阻器、第二电阻器和第三电阻器，在高电压和地电压之间串联连接；以及

温度检测器，连接到第一电阻器和第二电阻器之间的连接节点，并且被配置为消耗响应于外围温度而改变的可变电流，

其中，从第一电阻器和第二电阻器之间的连接节点输出检测电压。

14、如权利要求13所述的闪存装置，其中，温度检测器被配置为与外围温度的增加成比例地增加电流消耗。

15、如权利要求14所述的闪存装置，其中，检测电压随着电流消耗的增加而减小。

16、如权利要求11所述的闪存装置，其中，检测电压的增加率与外围温度成反比。

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