CN115116495B - 存储器 - Google Patents

Abstract

本申请涉及数据存储技术领域，公开一种存储器。该存储器包括存储阵列、列线选择电路和行线选择电路，该存储器在读取当前存储单元时，通过列线选择电路选通当前存储单元对应的当前列线，通过行线选择电路选通当前存储单元对应的当前行选择线和当前行控制线，同时还提前选通了下一时刻读取的存储单元的下一行控制线。这样，在当前存储单元被读取的同时，选通了下一行控制线，当读取下一存储单元时，由于下一行控制线被提前选通，只需选通下一存储单元对应的行选择线即可实现下一存储单元的读取，节省了行控制线的建立和选通时间，有效提升了存储器的读取速度。

Description

存储器

技术领域

本申请涉及数据存储技术领域，例如涉及一种存储器。

背景技术

现有的存储器都是由多行以及多列存储单元构成的。为了实现选中需要访问操作的存储单元，需要专门的行和列选择电路，分别选择对应的行线和列线，才可以选中需要访问的存储单元。

行选择电路主要功能是在存储器阵列中的多行中选中对应的行线。现有的存储器行线主要包括行选择线SG和行控制线CG，选中一行，需要同时选中对应的行选择线SG和行控制线CG。

在实现本公开实施例的过程中，发现相关技术中至少存在如下问题：

由于存储器阵列的结构限制，行控制线CG的负载比行选择线SG的负载大很多，导致行控制线CG选通速度比行选择线SG慢，特别是当需要从当前行切换到另外一行进行连续操作时，后一次操作需要等待后一次读取选择的存储单元所在的行选择线SG和行控制线CG都充分建立完毕后，才能开始操作存储单元，这会增加两次操作的间隔时间，使存储器的读取速度较慢。

发明内容

为了对披露的实施例的一些方面有基本的理解，下面给出了简单的概括。所述概括不是泛泛评述，也不是要确定关键／重要组成元素或描绘这些实施例的保护范围，而是作为后面的详细说明的序言。

本公开实施例提供一种存储器，以提高存储器的读取速度。

在一些实施例中，存储器包括：存储阵列，包括多个呈阵列排布的存储单元；列线选择电路，输入端用于接收当前地址信息，列线选择电路的输出端与存储阵列中的每一列存储单元相连，被配置为根据当前地址信息选通当前存储单元对应的当前列线；行线选择电路，输入端用于接收当前地址信息，行线选择电路的输出端与存储阵列中的每一行存储单元相连，被配置为根据当前地址信息选通当前存储单元对应的当前行选择线和当前行控制线，并且选通下一存储单元对应的下一行控制线，以使当前存储单元在当前时刻被选通，以及使下一存储单元对应的下一行控制线被提前选通；其中，下一存储单元为下一时刻待读取的存储单元。

可选地，行线选择电路具体包括：行选择线选择电路，输入端用于接收当前地址信息，行选择线选择电路包括多个输出端，每个行选择线选择电路的输出端分别与存储阵列的每一行存储单元的行选择线相连，被配置为根据当前地址信息选通当前行选择线；行控制线选择电路，输入端用于接收当前地址信息，行控制线选择电路包括多个输出端，每个行控制线选择电路的输出端分别与存储阵列的每一行存储单元的行控制线相连，被配置为根据当前地址信息选通当前行控制线以及下一行控制线。

可选地，行控制线选择电路包括：行地址预处理模块，被配置为根据当前地址信息确定当前行地址信号和下一行地址信号，并输出当前行地址信号和下一行地址信号；行控制线译码模块，与行地址预处理模块的输出端相连，被配置为根据当前行地址信号确定当前行控制线，根据下一行地址信号确定下一行控制线，并向当前行控制线和下一行控制线输出使能信号；行控制线驱动模块，输入端与行控制线译码模块的输出端对应相连，输出端与存储阵列的每一行存储单元对应的行控制线相连，被配置为根据接收到的使能信号选通当前行控制线和下一行控制线。

可选地，行地址预处理模块按预设顺序读取存储单元，或者，随机读取存储单元。

可选地，当前地址信息包括当前行地址和当前列地址，行地址预处理模块具体包括：地址加一电路，被配置为对当前列地址进行加一操作，根据加一操作后的列地址确定下一行地址信号，并输出当前行地址对应的当前行地址信号和下一行地址信号。

可选地，地址加一电路具体包括：列地址加一模块，输入端用于接收当前地址信息，被配置对当前列地址进行加一操作，若加一操作后的列地址溢出，则将进位输出信号设置为有效并输出；行地址加一模块，第一输入端用于接收当前地址信息，第二输入端与列地址加一模块相连，被配置为根据进位输出信号的有效性确定下一行地址，并输出当前行地址信号以及下一行地址信号。

可选地，行地址预处理模块具体包括：第一地址锁存器，分别与时钟信号和行地址预处理模块的输入端相连，被配置为锁存下一行地址信号并输出；第二地址锁存器，分别与时钟信号和第一地址锁存器相连，被配置为锁存当前行地址信号并输出。

可选地，行控制线译码模块包括：多个行控制线译码单元，每个行控制线译码单元均与行地址预处理模块相连，被配置为根据当前行地址信号确定当前行控制线，根据下一行地址信号确定下一行控制线，并将当前行控制线和下一行控制线的使能信号均设定为选通状态。

可选地，每个行控制线译码单元具体包括：第一译码电路，输入端与行地址预处理模块相连，用于接收当前行地址信号；第二译码电路，第二译码电路的输入端与行地址预处理模块相连，用于接收下一行地址信号，第二译码电路的输出端与第一译码电路的输出端通过或门相连，被配置为当当前行地址信号为第一译码电路对应的行地址时，或者，当下一行地址信号为第二译码电路对应的行地址时，将与行控制线译码单元相连的行控制线的使能信号设定为选通状态。

可选地，行控制线驱动模块具体包括：多个行控制线驱动电路，行控制线驱动电路的总数与存储阵列的行数相同，且多个行控制线驱动电路的输入端与行控制线译码模块对应相连，被配置为将使能信号为选通状态的行控制线进行选通。

可选地，行选择线选择电路具体包括：行选择线译码模块，输入端用于接收当前地址信息，被配置为根据当前地址信息确定当前行选择线并将当前行选择线的使能信号设定为选通状态；行选择线驱动模块，输入端与行选择线译码模块的输出端一一对应相连，输出端分别与存储阵列的每一行存储单元的行选择线相连，被配置为将使能信号为选通状态的行选择线进行选通。

本公开实施例提供的存储器，可以实现以下技术效果：

在读取当前存储单元时，通过列线选择电路选通当前存储单元对应的当前列线，通过行线选择电路选通当前存储单元对应的当前行选择线和当前行控制线，同时还提前选通了下一时刻读取的存储单元的下一行控制线。这样，在当前存储单元被读取的同时，选通了下一行控制线，当读取下一存储单元时，由于下一行控制线被提前选通，只需选通下一存储单元对应的行选择线即可实现下一存储单元的读取，节省了行控制线的建立和选通时间，有效提升了存储器的读取速度。

以上的总体描述和下文中的描述仅是示例性和解释性的，不用于限制本申请。

附图说明

一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明和附图并不构成对实施例的限定，附图中具有相同参考数字标号的元件示为类似的元件，附图不构成比例限制，并且其中：

图1是一种存储器的结构示意图；

图2为本公开实施例提供的一种存储器的结构示意图；

图3为本公开实施例提供的一种存储器的波形示意图；

图4是本公开实施例提供的一种行线选择电路的结构示意图；

图5是本公开实施例提供的一种行控制线选择电路的结构示意图；

图6是本公开实施例提供的一种行地址预处理模块的结构示意图；

图7是本公开实施例提供的一种行地址预处理模块的操作时序图；

图8是本公开实施例提供的另一种行地址预处理模块的结构示意图；

图9是本公开实施例提供的另一种行地址预处理模块的操作时序图；

图10是本公开实施例提供的一种实际应用场景中的行控制线选择电路的结构示意图。

具体实施方式

为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或多个实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构和装置可以简化展示。

本公开实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。

本公开实施例中，术语“上”、“下”、“内”、“中”、“外”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本公开实施例及其实施例，并非用于限定所指示的装置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。并且，上述部分术语除了可以用于表示方位或位置关系以外，还可能用于表示其他含义，例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言，可以根据具体情况理解这些术语在本公开实施例中的具体含义。

另外，术语“设置”、“连接”、“固定”应做广义理解。例如，“连接”可以是固定连接，可拆卸连接，或整体式构造；可以是机械连接，或电连接；可以是直接相连，或者是通过中间媒介间接相连，又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言，可以根据具体情况理解上述术语在本公开实施例中的具体含义。

除非另有说明，术语“多个”表示两个或两个以上。

本公开实施例中，字符“/”表示前后对象是一种“或”的关系。例如，A/B表示：A或B。

术语“和/或”是一种描述对象的关联关系，表示可以存在三种关系。例如，A和/或B，表示：A或B，或，A和B这三种关系。

需要说明的是，在不冲突的情况下，本公开实施例中的实施例及实施例中的特征可以相互组合。

图1为相关技术中的存储器的结构示意图，如图1所示，存储器包括存储阵列30，存储器阵列30中包括按行按列排列的多个存储单元（例如图1中的存储单元31和32）。为了实现选中需要访问操作的存储单元，需要专门的行线选择电路10和列线选择电路20。行线选择电路10用于选择对应的行线，列线选择电路20用于选择对应的列线，当一个存储单元的行线和列线同时被选中，说明选中了该需要访问的存储单元，可以开始读取该存储单元中存储的数据。

结合图1所示，行线选择电路10的主要功能是在存储器阵列30中的多个行中选中对应的行线。现有的存储器行线主要包括行选择线301和行控制线302，当行线选择电路10想要选中某个存储单元的一行时，需要同时选中该行对应的行选择线301和行控制线302。

然而，由于存储器阵列的结构限制，行控制线302的负载比行选择线301的负载大很多，导致在存储器进行读取操作时，行控制线302的选通速度比行选择线301的选通速度慢很多。尤其是针对换行读取操作时，需要重新建立下一行的行控制线，例如图1中的存储单元31为当前要读取的存储单元，所在行为第i行，存储单元32为下一个要读取的存储单元，所在行为第i+1行，当需要从存储单元31切换到存储单元32时，需要等待第i+1行的行选择线301和行控制线302均建立完毕后，才可以开始操作存储单元32。这一过程中，由于行控制线302的选通速度慢，就会增加两次操作的间隔时间，导致存储器读取的速度较慢。

图2为本公开实施例提供的一种存储器的结构示意图，如图2所示，为了提高存储器的操作速度，降低行控制线302的选通速度对整个存储器读取速度的影响，本公开实施例提供了一种存储器。该存储器针对当前存储单元和下一存储单元处于不同行的情况，提前将下一存储单元所在行的行控制线302进行选通，但不选通下一存储单元所在行的行选择线301。这样，在读取当前存储单元时，下一存储单元由于没有选通行选择线301而不会被读取，当读取到下一存储单元时，行控制线302已经在上一时刻选通完毕，此时只需要选通行选择线301即可。

图3为本公开实施例提供的一种存储器的波形示意图，如图3所示的波形图，在第一个时间周期T1内，需要读取存储单元31，存储单元31所在行为第i行，此时，第i行对应的行选择线301和行控制线302均选通，同时，由于下一个读取的存储单元32所在行为第i+1行，因此，在时间周期T1内，还同时选通第i+1行对应的行控制线302。在第二个时间周期T2内，需要选通第i+1行对应的行选择线301，由于第i+1行对应的行控制线302已经在时间周期T1内提前选通了，此时只需要保持选通状态即可，无需重新建立连接。

这样，既保证了当前访问的存储单元可以正常访问，又可以提前选通下一存储单元对应的行控制线302，当访问到下一存储单元时就不会受到行控制线302的建立速度的限制，整体提高了存储器的读取速度。

继续参见图2，本公开实施例提供的存储器包括：行线选择电路10、列线选择电路20和存储阵列30，其中，存储阵列30包括多个呈阵列排布的存储单元301。列线选择电路20，包括列输入端201，用于接收当前地址信息，列线选择电路20的输出端与存储阵列30中的每一列存储单元相连，被配置为根据当前地址信息选通当前存储单元对应的当前列线。行线选择电路10，包括行输入端101，用于接收当前地址信息，行线选择电路10的输出端与存储阵列30中的每一行存储单元相连，被配置为根据当前地址信息选通当前存储单元对应的当前行选择线301和当前行控制线302，并且选通下一存储单元对应的下一行控制线，以使当前存储单元在当前时刻被选通，以及使下一存储单元对应的下一行控制线被提前选通。

其中，当前地址信息可以包括当前存储单元所在行的当前行地址，也可以包括当前存储单元所在列的当前列地址，还可以同时包括当前存储单元对应的当前行地址和当前列地址。当前存储单元为当前时刻待读取的存储单元，下一存储单元为下一时刻待读取的存储单元，下一时刻为与当前时刻相邻的时刻。

本公开实施例提供的上述存储器，在读取当前存储单元时，通过列线选择电路选通当前存储单元对应的当前列线，通过行线选择电路选通当前存储单元对应的当前行选择线和当前行控制线，同时还提前选通了下一存储单元对应的下一行控制线。这样，在当前存储单元被读取的同时，选通了下一行控制线，当读取下一存储单元时，由于下一行控制线被提前选通，只需选通下一存储单元对应的行选择线即可实现下一存储单元的读取，节省了行控制线的建立和选通时间，有效提升了存储器的读取速度。

可选地，如图4所示，其示出了本公开实施例提供的一种行线选择电路10的结构示意图，其中，行线选择电路10包括：行选择线选择电路12和行控制线选择电路13。

具体地，行选择线选择电路12的输入端与行选择电路10的输入端101相连，用于接收当前地址信息，行选择线选择电路12包括多个输出端，每个输出端分别与存储阵列的每一行存储单元的行选择线（即图4中的SG[0]-SG[N]）相连，被配置为根据当前地址信息选通当前行选择线。

行控制线选择电路13的输入端同样与行选择电路10的输入端101相连，用于接收当前地址信息，行控制线选择电路13包括多个输出端，每个输出端分别与存储阵列的每一行存储单元的行控制线（即图4中的CG[0]-CG[N]）相连，被配置为根据当前地址信息选通当前行控制线以及下一行控制线。

实际应用中，存储阵列中的每一行存储单元对应一个行选择线和行控制线，如图4中，该存储阵列包括N行存储单元，因此，存储阵列包括N条行选择线SG[0]-SG[N]，和N条行控制线CG[0]-CG[N]。所有行选择线均连接在行选择先选择电路12的输出端上，所有行控制线均连接在行控制线选择电路13的输出端上。当行线选择电路10的输入端101接收到的地址信号突变时，说明需要读取一个新的存储单元，此时，行选择线选择电路12根据当前地址信息选通当前存储单元所在行的行选择线，例如，为SG[i]。同时，行控制线选择电路13根据当前地址信息选通当前存储单元所在行的行控制线，例如，为CG[i]，并且选通下一存储单元所在行的行控制线，例如，为CG[i+1]，此时，完成当前存储单元的读取。

可选地，如图5所示，其示出了本公开实施例提供的一种行控制线选择电路13的结构示意图，其中，行控制线选择电路13包括：行地址预处理模块131、行控制线译码模块132和行控制线驱动模块133。具体地，行地址预处理模块131被配置为根据当前地址信息确定当前行地址信号XAD和下一行地址信号XADN，并输出当前行地址信号XAD和下一行地址信号XADN。行控制线译码模块132，与行地址预处理模块131的输出端相连，被配置为根据当前行地址信号XAD确定当前行控制线，根据下一行地址信号XADN确定下一行控制线，并向当前行控制线和下一行控制线输出使能信号。行控制线驱动模块133的输入端与行控制线译码模块132的输出端对应相连，输出端与存储阵列的每一行存储单元对应的的行控制线相连，被配置为根据接收到的使能信号选通当前行控制线和下一行控制线。

实际应用时，行控制线选择电路13通过输入端101接收当前地址信息。行地址预处理模块131根据接收到的当前地址信息，确定出当前行地址信号XAD和下一行地址信号XADN，并输出给行控制线译码模块132。行控制线译码模块132根据当前行地址信号XAD和下一行地址信号XADN确定出当前行控制线CG[i]和下一行控制线CG[i+1]，其中，i为大于0小于N的整数。可选地，行控制线译码模块132的输出端有多个，输出端的总数量与存储阵列30的行数相同，每一个输出端对应存储阵列的一行存储单元，行控制线译码模块132在确定了当前行控制线和下一行控制线后，分别将当前行控制线和下一行控制线对应的使能信号设置为选通状态，例如，可以设置选通状态为1。行控制线驱动模块133与行控制线译码模块132的输出端对应相连，即行控制线驱动模块133的输入端的总数与存储阵列30的行数相同，当第i行和第i+1行对应的行控制线驱动模块133的输入端接收到的使能信号为选通状态时，行控制线驱动模块133驱动第行i和第i+1行进行控制线选通操作，即选通第i行存储单元对应的行控制线，同时选通第i+1行存储单元对应的行控制线。

可选地，行地址预处理模块131按预设顺序读取存储单元，或者，行地址预处理模块131随机读取存储单元。

在一些示例中，若存储器的数据读取方式为按预设顺序读取，根据接收到的当前地址信号，确定出当前行地址和当前列地址，并根据预设顺序确定下一存储单元对应的下一行地址，输出当前行地址信号和下一行地址信号。具体地，预设顺序为按行按列顺序读取，当前地址信号中包括当前行地址和当前列地址，根据预设顺序确定下一行地址可以具体是：判断当前列是否为最后一列，如果是，则下一行地址为当前行地址加一，否则，下一行地址与当前行地址相同。例如，存储阵列包括5*5个存储单元，即包括5行，每行5个存储单元，当前待读取的存储单元为[0,4]，即第1行第5列，那么当前行地址为1，当前列地址为5，当前列为最后一列，则确定出下一行地址为1+1=2。

在另一些示例中，若存储器的数据读取方式为随机读取，根据当前地址信息确定当前行地址和下一存储单元对应的下一行地址，并输出当前行地址信号和下一行地址信号。

可选地，当前地址信息包括当前行地址和当前列地址，行地址预处理模块131具体包括：地址加一电路，被配置为对当前列地址进行加一操作，根据加一操作后的列地址确定下一行地址，并输出当前行地址对应的当前行地址信号和下一行地址信号。

可选地，图6为本公开实施例提供的一种行地址预处理模块131的结构示意图，如图6所示，地址加一电路具体包括：列地址加一模块1311和行地址加一模块1312。其中，列地址加一模块1311的输入端用于接收当前地址信息，被配置为对当前列地址YA进行加一操作，若加一操作后的列地址溢出，则将进位输出SO信号设置为有效并输出。行地址加一模块1312的第一输入端用于接收当前地址信息，第二输入端与列地址加一模块1311相连，被配置为根据进位输出信号的有效性确定下一行地址，并输出当前行地址信号XAD和下一行地址信号XADN。

具体地，行地址加一模块1312根据当前行地址输出当前行地址信号XAD，并且在进位输出信号SO无效的情况下，将下一行地址设置为当前行地址，在进位输出信号SO信号有效的情况下，对当前行地址进行加一操作，并将下一行地址设置为当前行地址加一，最终输出当前行地址信号XAD和下一行地址信号XADN。

实际应用时，当前地址信息中包括当前行地址XA和当前列地址YA，当前行地址XA直接作为当前访问行地址信号XAD（XAD=XA），当前列列地址YA则通过列地址加一模块1311做加一操作，通过判断列地址YA加一后是否溢出来判断当前访问的存储单元是否处于当前行的最后一个存储单元。对应的操作时序图如图7所示，如果列地址YA加一后溢出了，对应的列地址加一电路的进位输出信号SO会有效（对应图7中操作周期3，YA地址YA3+1会溢出），行地址加一电路1312就会将输入的当前行地址XA进行加一操作后输出到下一行地址信号XADN，即XAD=XA，XADN=XA1+1。这样，实现了同时选中当前访问存储单元对应的当前行以及下一行的行控制线（CG），此时当前访问的存储单元对应的行控制线CG[i]还保持选通状态，同时下次访问的存储单元对应的行控制线CG[i+1]也会同时选通，为下次访问存储单元i+1的操作提前选通行控制线CG[i+1]。反之，如果列地址YA加一后未溢出，对应的列地址加一模块1311的进位输出信号SO无效，即行地址加一模块就不会对输入的行地址XA进行加一操作，而是将输入的当前行地址XA直接赋值给下一行地址信号XADN，即XADN=XA=XAD，同时只会有一行对应的行控制线CG[i]选通。

例如，当存储器的读取方式为按行按列顺序读取时，行地址预处理模块131除了接收当前存储单元的当前行地址，还接收当前存储单元的当前列地址，列地址加一模块1311在每次地址突变时都将当前列地址进行加一操作，如果加一后地址溢出，则地址加一模块1311输出的进位输出信号SO的值为1，否则为0。行地址加一模块1312根据进位输出信号SO的值，当进位输出信号SO的值为1时，对当前行地址信号XAD执行加一操作得到下一行地址信号为XADN=XAD+1，否则，下一行地址信号等于当前行地址信号，即XADN=XAD。最终，输出当前行地址信号XAD和下一行地址信号XADN。

可以理解的是，存储器的读取方式还可以有其他预设顺序，例如，隔行读取，那么在确定下一行地址时，如果当前列为最后一列，则下一行地址为当前行地址+2。根据存储器的不同读取方式，可以设置对应的行地址预处理模块，并通过行地址预处理模块计算出下一次读取的存储模块的行地址。本公开实施例并不对存储器的读取方式进行限定。

可选地，对于存储器访问存储单元的顺序不是按照逐行顺序访问的情况，无法根据当前访问存储单元对应的地址推算出下次访问存储单元对应的地址。基于此，本公开实施例还提供了另一种行地址预处理模块131。如图8所示，行地址预处理模块131具体包括：第一地址锁存器1313和第二地址锁存器1314，具体地，第一地址锁存器1313，分别与时钟信号和行地址预处理模块131的输入端101相连，被配置为锁存下一行地址信号XADN并输出；第二地址锁存器1314，分别与时钟信号和第一地址锁存器1313相连，被配置为锁存当前行地址信号XAD并输出。

实际应用时，引入存储器操作周期对应的时钟信号CLK，其作用是控制将输入的当前行地址XA锁存到第一地址锁存器1313以及第二地址锁存器1314中。具体地，第一地址锁存器1313和第二地址锁存器1314分别输出下次访问行地址信号XADN和当前访问行地址信号XAD，操作周期对应的时钟信号分别控制输入的行地址XA存入第一地址锁存器1313，以及第二地址寄存器1314的操作。

控制时序图如图9所示，在操作周期1之前的一个周期，时钟信号CLK先控制将操作周期1对应的行地址XA1锁存入第一地址锁存器1313。在操作周期1这个周期，时钟信号CLK会控制第一地址锁存器1313中锁存的操作周期1对应的行地址XA1锁存入第二地址锁存器1314中，而此时行地址信号XA输入的操作周期2对应的行地址XA2也会锁存到第一地址锁存器1313中。即，操作周期1这个周期，当前访问行地址信号XAD为：XAD=XA1，XA1对应选通操作周期1对应的存储单元的行。而下一次访问的下一行地址信号XADN=XA2，如果XA2与XA1不同，则下次访问的存储单元对应的行控制线（CG）也会在操作周期1提前选通。后续操周期同理。这样，通过将操作周期对应输入的行地址XA提前一个操作周期输出的方式实现了在当前访问存储单元的同时将下次访问的存储单元对应的行控制线（CG）提前选通。

可选地，行控制线译码模块122包括：多个行控制线译码单元，每个行控制线译码单元均与行地址预处理模块131相连，被配置为根据所述当前行地址信号确定当前行控制线，根据所述下一行地址信号确定下一行控制线，并将当前行控制线和下一行控制线的使能信号均设定为选通状态。

可选地，每个行控制线译码单元具体包括：第一译码电路，第一译码电路的输入端与行地址预处理模块131相连，用于接收当前行地址信号；第二译码电路，第二译码电路的输入端与行地址预处理模块131相连，用于接收下一行地址信号，第二译码电路的输出端与第一译码电路的输出端通过或门相连，被配置为当当前行地址信号为第一译码电路对应的行地址时，或者，当下一行地址信号为第二译码电路对应的行地址时，将与行控制线译码单元相连的行控制线的使能信号设定为选通状态。

可选地，行控制线驱动模块133具体包括：多个行控制线驱动电路，行控制线驱动电路的总数与存储阵列的行数相同，且多个行控制线驱动电路的输入端与行控制线译码模块对应相连，被配置为将使能信号为选通状态的行控制线进行选通。

图10为本公开实施例提供的一种实际应用场景中的行控制线选择电路13的结构示意图。如图10所示，行控制线选择电路13包括行地址预处理模块131、行控制线译码模块132和行控制线驱动模块133。每一个行控制线（CG）都对应两个译码电路Dec和一个行控制线驱动电路，这两个译码电路的译码输出信号做‘或’操作后控制对应的行控制线驱动电路驱动选通对应的行控制线。行控制线译码模块的所有译码电路，都会根据当前行地址信号XAD以及下一行地址信号XADN来判断是否选中对应的行控制线，即只要当前行地址信号XAD以及下一行地址信号XADN中有一个通过译码选择某一行，对应的行控制线CG就会被选通。会出现同时选通两行对应的行控制线（CG）的情况，这种情况表明下一次访问存储单元与当前访问存储单元处于不同的行。而行控制线译码模块所需要的当前行地址信号XAD以及下一行地址信号XADN是由行地址预处理模块131产生的，其作用就是根据输入的行地址信号XA，产生当前行地址信号XAD以及下一行地址信号XADN。

这样，通过行地址预处理模块131配合行控制线译码模块132以及行控制线驱动模块133，可以实现提前将下次访问的存储单元对应的行控制线（CG）在选通当前访问的存储单元的同时提前选通。对于下次访问的存储单元与当前访问的存储单元处于同一行的场景（即当前访问行地址信号XAD以及下次访问行地址信号XADN是相同的），前后两次访问存储单元对应的行控制线（CG）是相同的，结束访问当前存储单元时其对应的行控制线（CG）会维持选通状态，相当于下次访问存储单元对应的行控制线(CG)提前选通了。而对于下次访问的存储单元与当前访问存储单元处于不同行的场景（即当前行地址信号XAD以及下一行地址信号XADN是不同的），访问当前存储单元时，当前存储单元对应的行控制线（CG）及下次访问存储单元对应的行控制线（CG）会同时选通，即实现下次访问存储单元对应的行控制线（CG）提前选通。有效提升了存储器的读取速度。

可选地，行选择线选择电路12具体包括：行选择线译码模块和行选择线驱动模块，其中，行选择线译码模块的输入端用于接收当前地址信息，被配置为根据当前地址信息确定当前行选择线并将当前行选择线的使能信号设定为选通状态。行选择线驱动模块的输入端与行选择线译码模块的输出端一一对应相连，输出端分别与所述存储阵列的每一行存储单元的行选择线相连，被配置为将所述使能信号为选通状态的行选择线进行选通。

在实际应用时，每一个行选择线都对应一个行选择线译码模块和一个行选择线驱动模块。行选择线译码模块包括多个行选择线译码电路，行选择线驱动模块会包括多个行选择线驱动电路，每个行选择线译码电路和每个行选择线驱动电路一一对应，且对应存储器的一行存储单元对应的行选择线。行选择线译码模块的所有译码电路，都会根据输入的行地址XA（即当前行地址信号XAD）来判断是否选中对应的行选择线，并控制对应的行选择线驱动电路驱动选通对应的行选择线。这样，行选择线选择电路只会根据输入的行地址XA，选通当前访问的存储单元对应的行选择线，而不会选通其他的行选择线。从而保证同时只会选中1个行选择线SG。

以上描述和附图充分地示出了本公开的实施例，以使本领域的技术人员能够实践它们。其他实施例可以包括结构的以及其他的改变。实施例仅代表可能的变化。除非明确要求，否则单独的部件和功能是可选的，并且操作的顺序可以变化。一些实施例的部分和特征可以被包括在或替换其他实施例的部分和特征。本公开的实施例并不局限于上面已经描述并在附图中示出的结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (11)

1.一种存储器，其特征在于，包括：

存储阵列，包括多个呈阵列排布的存储单元；

列线选择电路，输入端用于接收当前地址信息，所述列线选择电路的输出端与所述存储阵列中的每一列存储单元相连，被配置为根据所述当前地址信息选通当前存储单元对应的当前列线；

行线选择电路，输入端用于接收所述当前地址信息，所述行线选择电路的输出端与所述存储阵列中的每一行存储单元相连，被配置为根据所述当前地址信息选通所述当前存储单元对应的当前行选择线和当前行控制线，并且选通下一存储单元对应的下一行控制线，以使所述当前存储单元在当前时刻被选通，以及使所述下一存储单元对应的下一行控制线被提前选通；其中，所述下一存储单元为下一时刻待读取的存储单元。

2.根据权利要求1所述的存储器，其特征在于，所述行线选择电路具体包括：

行选择线选择电路，输入端用于接收所述当前地址信息，所述行选择线选择电路包括多个输出端，每个所述行选择线选择电路的输出端分别与所述存储阵列的每一行存储单元的行选择线相连，被配置为根据所述当前地址信息选通所述当前行选择线；

行控制线选择电路，输入端用于接收所述当前地址信息，所述行控制线选择电路包括多个输出端，每个所述行控制线选择电路的输出端分别与所述存储阵列的每一行存储单元的行控制线相连，被配置为根据所述当前地址信息选通所述当前行控制线以及下一行控制线。

3.根据权利要求2所述的存储器，其特征在于，所述行控制线选择电路包括：

行地址预处理模块，被配置为根据所述当前地址信息确定当前行地址信号和下一行地址信号，并输出所述当前行地址信号和所述下一行地址信号；

行控制线译码模块，与所述行地址预处理模块的输出端相连，被配置为根据所述当前行地址信号确定当前行控制线，根据所述下一行地址信号确定下一行控制线，并向所述当前行控制线和所述下一行控制线输出使能信号；

行控制线驱动模块，输入端与所述行控制线译码模块的输出端对应相连，输出端与所述存储阵列的每一行存储单元对应的行控制线相连，被配置为根据接收到的所述使能信号选通所述当前行控制线和所述下一行控制线。

4.根据权利要求3所述的存储器，其特征在于，所述行地址预处理模块按预设顺序读取所述存储单元，或者，所述行地址预处理模块随机读取所述存储单元。

5.根据权利要求3所述的存储器，其特征在于，所述当前地址信息包括当前行地址和当前列地址，所述行地址预处理模块具体包括：

地址加一电路，被配置为对所述当前列地址进行加一操作，根据加一操作后的列地址确定下一行地址信号，并输出所述当前行地址对应的当前行地址信号和所述下一行地址信号。

6.根据权利要求5所述的存储器，其特征在于，所述地址加一电路具体包括：

列地址加一模块，输入端用于接收所述当前地址信息，被配置对所述当前列地址进行加一操作，若加一操作后的列地址溢出，则将进位输出信号设置为有效并输出；

行地址加一模块，第一输入端用于接收所述当前地址信息，第二输入端与所述列地址加一模块相连，被配置为根据所述进位输出信号的有效性确定下一行地址，并输出当前行地址信号以及下一行地址信号。

7.根据权利要求3-6任一项所述的存储器，其特征在于，所述行地址预处理模块具体包括：

第一地址锁存器，分别与时钟信号和所述行地址预处理模块的输入端相连，被配置为锁存下一行地址信号并输出；

第二地址锁存器，分别与所述时钟信号和所述第一地址锁存器相连，被配置为锁存当前行地址信号并输出。

8.根据权利要求3-6任一项所述的存储器，其特征在于，所述行控制线译码模块包括：

多个行控制线译码单元，每个行控制线译码单元均与所述行地址预处理模块相连，被配置为根据所述当前行地址信号确定当前行控制线，根据所述下一行地址信号确定下一行控制线，并将所述当前行控制线和所述下一行控制线的使能信号均设定为选通状态。

9.根据权利要求8所述的存储器，其特征在于，每个行控制线译码单元具体包括：

第一译码电路，输入端与所述行地址预处理模块相连，用于接收所述当前行地址信号；

第二译码电路，输入端与所述行地址预处理模块相连，用于接收所述下一行地址信号，所述第二译码电路的输出端与所述第一译码电路的输出端通过或门相连，被配置为当所述当前行地址信号为所述第一译码电路对应的行地址时，或者，当所述下一行地址信号为所述第二译码电路对应的行地址时，将与所述行控制线译码单元相连的行控制线的使能信号设定为选通状态。

10.根据权利要求3-6任一项所述的存储器，其特征在于，所述行控制线驱动模块具体包括：

多个行控制线驱动电路，行控制线驱动电路的数量与所述存储阵列的行数相同，且所述多个行控制线驱动电路的输入端与所述行控制线译码模块对应相连，被配置为将所述使能信号为选通状态的行控制线进行选通。

11.根据权利要求2-6任一项所述的存储器，其特征在于，所述行选择线选择电路具体包括：

行选择线译码模块，输入端用于接收所述当前地址信息，被配置为根据所述当前地址信息确定当前行选择线并将当前行选择线的使能信号设定为选通状态；

行选择线驱动模块，输入端与所述行选择线译码模块的输出端一一对应相连，输出端分别与所述存储阵列的每一行存储单元的行选择线相连，被配置为将所述使能信号为选通状态的行选择线进行选通。

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