WO2004077445A1 - 不揮発性半導体記憶装置 - Google Patents

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WO2004077445A1
WO2004077445A1 PCT/JP1996/001457 JP9601457W WO2004077445A1 WO 2004077445 A1 WO2004077445 A1 WO 2004077445A1 JP 9601457 W JP9601457 W JP 9601457W WO 2004077445 A1 WO2004077445 A1 WO 2004077445A1
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memory
line
transistor
potential
bit line
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PCT/JP1996/001457
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Inventor
Hiroshi Gotou
Original Assignee
Goto Hiroshi
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Definitions

  • This invention is a non-volatile memory capable of electrically rewriting / erasing information.
  • the nonvolatile semiconductor memory device can be roughly divided into (1) write tunnel current by hot-write channel and an erase method by tunnel current, if its memory information rewrite operation is roughly divided. And (2) write-in method by tunnel current / depletion method by tunnel current.
  • the flash memory can be used.
  • EEPR M M the voltage for writing to both the M 0 S fuse resistor, the ring electrode, the anode electrode, and the M 0 S sensor configuring the memory cell ( A high voltage (VPP) is applied and injection is performed by injecting the X-ray port into the flash memory at the same time as the X-ray port.
  • VPP high voltage
  • D-type EEPR 0 M writing is performed by means of the tunnel current from the D ⁇ detection logic of the M S S ⁇ run-stater that composes the medium U. Erase is performed
  • the charge current of the method (2) is the same as that of the erase method of the method (1), and the line voltage (conduction--ruge line voltage), and the wire-line voltage (Rine voltage) or variation depending on the thickness of the channel oxide film, etc.
  • * at the time of writing Memory and run time when erasing As shown in the upper and lower distribution chart of FIG.
  • the high voltage side ((0 write) is not distributed over the a EP of the EPR 0 M (+ 5 V at T T L level) U,-,
  • the threshold voltage VTH on the low voltage side is the read operation pressure of the R TTL M (T TTL It is distributed inside the level of +5 V),
  • a non-volatile semiconductor that can control the variation of the bit line potential (sub-bi-line potential) at the time of writing a T-shaped memory cell memory transistor.
  • the second object of the present invention is that the threshold value of the memory cell run threshold after the erase is small and the beam line potential is small.
  • the third object of this invention is to
  • a pin wire (not shown) for transmitting the write information to the memory burn-
  • X type static state recording means flip-flop circuit
  • the non-volatile semiconductor device of the invention of In physical memory it is a flip-flop circuit that holds the potential on the pin h line (sub-bi line) that transmits write information to the memory cell run stage.
  • this circuit As a temporary memory means (1 bit memory cell in SRAM) of 3 ⁇ 4 speed.
  • one potential (+ 3 V) of the diode line driving signal (WDP) is compared with the memory cell transistor (M a 1
  • the memory cell rung resistor with this one-way potential (+ 3 V) may or may not be suitable.
  • the potential of the lead line decreases between the drain and drain lines of the memory cell, the drain cell and the drain line.
  • the other potential (10 V) of the line drive signal (WDP) is applied to the memory cell CI of the memory cell transistor and the potential of the line drive signal (WDP) is supplied to the memory cell. Ting Gee-The release of electric charge from the tunneling current from the solar cell does not occur, it becomes visible (over erase protection)
  • the threshold value has been lowered again.
  • the line drive signal (WDP) is When the value of the resistance drops to the desired value, the note will be sent to the memory.
  • the line potential decreases, the other side (10 V) of the line drive signal (WDP) is followed by the memory cell transistor's 3-point resistance (10 V). At this point, no charge will be emitted from the sensor's gate-Tungsten-from the gate to the tunnel current (prevention of overerasing). The memory and run-time resistors will not be over-erased and will be erased to the exact desired threshold.
  • the threshold value of the note message cell memory will become the desired value ( Since the potential of the soft wire (sub-bi-wire) at the end of the erase is latched to the static memory means, the potential of this bi-wire (sub-bi-wire) is It is fixed to the ground potential and the potential fluctuation is eliminated
  • a leak current flows to a specific bit V line at the time of writing the .tau.
  • Supplying a very small current that compensates for this current to the V ⁇ line suppresses the potential drop of the ⁇ line.
  • the third aspect of the present invention does not have the flip-flop circuit (one bit memory cell of the SRAM) and the number of the line drive signal (WDP) is more than several pulses or more. It takes a long time to write the ⁇ data until it is repeated to write the potential information of the secondary V-ray line to the corresponding memory cell register which has already been erased.
  • the third @ of the invention according to the invention of the invention is a 1-bit SRAM memory cell, so it can be written in a short time. (Typically, it will end at the end of the program and after the T is written to the SRAM memory cell, it will not be until the next writing. Next to the data held in the SRAM memory as If it is sufficient to write the EEPR 0 M memory cell h focus register before inserting the tag, the memo V cell will be stored inside the PR 0 M. Number 1 0 when writing to the run register
  • FIG. 1 is a circuit diagram showing the configuration of a nonvolatile semiconductor memory device according to an embodiment of the present invention.
  • FIG 2 illustrates the circuit operation of the line drive pulse generator (level shifter) used in the device of Figure 1.
  • Fig. 3 A and Fig. 3 B are diagrams explaining the circuit operation of the selection line of the device of Fig. 1 and the memory cell of the U cell.
  • Figure 4 is a circuit diagram showing the configuration of the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 5 shows two examples of the circuit operation of the V K line drive pulse generation circuit (level shifter) used in the device of Figure 4.
  • FIG. 6A, 6B and 6C are obtained by operating the V-line drive pulse generation circuit (level shifter) shown in FIG. 4 with the waveform shown in FIG. Figure 4 illustrates the operation of the memory cell that configures the 4 nonvolatile semiconductor memory devices.
  • Fig. 7 A, Fig. 7 and Fig. 7 C show the conventional EEPROM cell structure and the cell's crack and value distribution.
  • FIG. 9 is a circuit diagram for explaining the configuration of the nonvolatile semiconductor memory device according to the fourth embodiment of the present invention.
  • FIG. 10A is a diagram showing a non-volatile semiconductor memory according to a fifth embodiment of the present invention.
  • Figures 10 B and 10 C illustrate the circuit operation of the device of Figure 10 A.
  • Figure 1 1 is a schematic diagram showing a specific example of the S R A M bit shown in the embodiment of FIG.
  • Fig.12 is a circuit diagram showing another example of the SRAM bit shown in the embodiment of Fig.10.
  • FIG. 13 is a circuit diagram for explaining the configuration of the non-volatile semiconductor device according to the sixth embodiment of the present invention.
  • Figure 14 is a circuit diagram showing an example of the SR A M bit V circuit shown in the embodiment of Figure 13
  • Figure 15 is a circuit diagram showing another specific example of the SR A M bit circuit shown in the embodiment of Figure 13
  • Figure 16 is a timing diagram that illustrates the circuit operation of the SR A M bit circuit of Figure 14.
  • Figure 17 is a timing diagram-h diagram that illustrates the circuit operation of the SR A M bit circuit of Figure 15
  • Figure 19 is a circuit diagram illustrating the configuration of the non-volatile semiconductor memory device of the seventh embodiment of the present invention.
  • FIG. 1 A schematic diagram showing a specific example of the minute current source shown in the embodiment of FIG.
  • Figure 21 is a schematic diagram showing another example of the minute current source shown in the embodiment of Figure 19
  • Figure 24 shows the circuit operation (out) of the embodiment of Figure 19-Tunner- ⁇ , ⁇ ⁇ ⁇ ⁇
  • FIG. 1 illustrates the main part of the EEPROM according to the embodiment of the present invention.
  • the memory cell 1 is selectively connected to the main blue line BL a 1 to the secondary blue line L sa 1
  • a non-volatile memory cell with a line connected to the selection line line selection line land line sa 1 and the sub bit line BL a 1 1 m 1 and M a 2 and the memory cell line resistor M a 1 1 M 2 M 2 It through-pass circuit and secondary bit line BL sa 1
  • Each of the volatile memory, the fuse, the Ma 1 and the Ma 2 is equipped with a tongue, a tongue, a tongue and a tongue. It has an N channel M 0 S double-ended resistor structure, and
  • the sub lead wire is a conductor wire connected to the memory cell ground wire or to the lead (or source) of the memory cell.
  • the main lead wire and the main lead wire shall be a conductor wire connected to the auxiliary lead wire via a junction means.
  • U cell 1 is additionally connected to the main line selection line T sb to selectively connect the main line BL b 1 to the sub line BL sb 1.
  • the memory card C b 1 is now stored, and the non-volatile memory V cell memory card M b 1 master M b 2 each D master 1 male and female 3 Memory card with memory, and non-volatile charge information is stored in the memory-memory for memory-memory cell memory register M a 1 , M a 2, M b 1 and M b 2 no Circuit, source one scan-side selection Bok
  • Wire line selection line land line T sa 1 An edge line line selection line line ST 1 is connected to the line of the line T sb 1, and the line line selection line tracker For the gate of transistor T r S 1, select the source side selection gate line.
  • a single K-line W 1 is connected to the memory of the memory U 1 of the memory U 1, the memory M a 1, and the memory M b 1 of the SL 1. There is no mark on the game of the run stage Ma 2 and M b 2
  • the size of the crystal is 1 ⁇ m ⁇ 1 ⁇ m and the thickness of the Ge oxide film is 100 nm
  • the insulation film between the flange face-and the carbon 0-Ruge- is a 15 N m 0 N 0 film (silicon oxide film / silicon oxide film equivalent). Silicon nitride film / silicon oxide film) bit line selection h run stage T sa 1, memory cell run stage M a 1 M a 2
  • the memory line capacitor C a 1 constitutes a memory port V 1 a, and the line selection line selection line transistor T sb 1, the memory cell line Run bit M b 1 b 2
  • a bit line capacitor C b 1 forms a memory card V b and forms a layer.
  • M b 1 M b 2) is set to two, in actuality, the number of memory cell runners constituting each memory cell D is one or two. Many things happen (for example, 1 block per 2 5 6
  • M-cell V socket, soak 1 a is the combined capacitance of the bi-V-line cano S-stat C a 1 and the stray capacitance (parasitic capacitance) of the sub-bit h-line B L sa 1
  • the function of the DRAM with the information f3 ⁇ 4 as a means of information writing (approximately B h equivalent line C 0, 100 f F 3 0 0 f F), that is, The h-line select line transistor T sa 1 is charged with the voltage of the main equivalent line BL a 1 at the time of charging. If the voltage of o is periodically refurbished, information can be stored in the space C 0 of sub-lead V line BLS a 1 according to the same operation principle as DRAM.
  • the capacitor C a 1 / C b 1 can be omitted.
  • the secondary bit line B may be used.
  • L sa 1 • B L S b 1 flip-flop circuit
  • the above-mentioned buffer circuit (S R A M bit) is E E P
  • Figure 1 shows the part of the configuration of EEPR ⁇ M, and the actual memory cells are divided into many major / secondary lines, lines, lines, selection lines, and so on. These memory cells including the selection transistor, memory cell transistor, and others are arranged in a matrix V pattern. In this case, a row / column header can be used to identify a given memory cell according to external or external input or response input.
  • a circuit (peripheral circuit not shown) is connected and
  • the sub bit line BLS a 1 is connected to the charge extraction completion detection circuit 4 a through the bit circuit 5 a, and the sub bit line V sb 1 is a switch circuit 5 b
  • the charge extraction detection circuit 4 a and 4 b connected to the discharge detection circuit 4 b via the P channel M ⁇ on the positive power supply V dd (+ 5 V) side respectively S ⁇ run state
  • the negative power supply V ss (0 V) side is composed of a CM 0 S converter in which an N channel M 0 S thermal transistor T 7 is disposed.
  • the potential of sub-dot line BL sa 1 is N channel M 0
  • the output level D of the V ss level (for example, 0 V, for example) is lower than the threshold value (for example, +2.5 V for example) of the sensor T 7 of the S series.
  • the output D a of the charge extraction completion detection circuit 4 a is V ss In the case of level (0 V), it is possible to use the light source of the main line 'R cell line M a 1 (or M a 2)' connected to the V bih line BL sa 1 of the V bi line
  • the sub bit line BL sa 1 Note Large memory cell run line connected to
  • 7-K lines W 1 and W 2 are connected to the output circuit of the diode drive and wire drive circuit 2 via the gate drive and wire circuit 3 circuit.
  • the circuit 2 of this circuit has a CM 0 S inverter (a random channel run transistor) connected to a positive power supply of +3 V and a negative power supply of 100 V, for example.
  • Line drive pulse generator 2 is between 0 V and + 5 V Depending on the signal potential of the signal input w DSIN to be modulated + 3 V and 1
  • the pulse output WDP ⁇ UT whose potential changes between 0 V is generated, so that the V diode drive A noise generation circuit 2 has a waveform as shown in (a of FIG. 2).
  • the waveform read and line drive pulse output WDP 0 UT shown in (b) of Fig. 2 are generated. Circuit 2 in Figure 2
  • line drive pulse output WDP 0 U ⁇ U will be batch erased to the desired threshold value (all V ⁇ units or Delete at the same time of the V unit of the program.
  • Fig. 3B is a simplified circuit of the memory configuration of Fig. 1, and the voltage waveforms applied to its components are shown in Fig. 3A.
  • the main wire line BL a 1 is an N channel via a line, a line and a zone of a bit line selection transistor T sa 1.
  • M 0 S-type memory cell which is connected to the lane of the lane resistor M a 1 and is connected between the node of the transistor M a 1 and the ring, and the source V Wire equivalent capacity C 0 and leakage current component equivalent resistance R 0 are connected in parallel
  • the equivalent wire capacitance G 0 represents the combined value of the stray capacitance of the sub-wire BLS a 1 and the bias wire capacitor G a. 1. 3 ⁇ 4 leakage current component equivalent
  • the resistance R 0 is the path of the lightning current that leaks from the secondary bit line BL sa 1 to the memory circuit of the memory cell ground resistor M a 1 (VS s / 0 V)
  • the equivalent capacitance C 0 is about 1 PF
  • the equivalent resistance R 0 is about 1 0 0 0 0 M ⁇ .
  • the run time resistor sa ⁇ Sub-bi-line BL sa 1 is the main bi-line BL a In a state where it is separated by a lightning stroke and put in a floating state, the precharge potential of the auxiliary bias line BL sa 1 +
  • memory cell resistance a 1 n 1 s 1 s 1 s 1 s s 1 s 1 s 10 V s for a short time (for example, 10 s Note)
  • the drain and drain are pre-charged to +5 V, and the focus of the memory cell memory resistor M a 1 is reduced.
  • the current flow between the gate and the drain, and the tunnel current As a result, the charge of the memory cell is slightly pulled off, and as a result, the threshold voltage VT of the memory cell memory transistor M a 1 is taken.
  • the threshold value of the logic transistor M a 1 is not Gradually decreasing operation of the line VTH is the driving of the drive line.
  • the above-mentioned secondary bit line precharging potential is prevented from being lowered.
  • the drive of the line drive pulse output WD UT is applied to the V ⁇ line W 1 intermittently.
  • the momentary selection of the ground line selection line lander T sa 1 makes it possible for the main visual line from the side BL a 1 to a secondary light in the flying state.
  • the sub bit line potential during the erase operation is maintained at a predetermined value (about +5 V), and the predetermined read and line potentials are maintained.
  • the block unit or the memory V-f Because it is possible to finish at 0 0 ⁇ S), the block unit or the memory V-f. A unit erase operation is performed at n3 ⁇ 4 j speed (within 3 0 0 ⁇ s).
  • the potential V ss of the memory cell ground terminal M a 1 ground line is set to the ground potential 0 V.
  • the bit line select line resistor sa 1 is turned on to set the potential of the sub bit line BL sa 1 to +5 V.
  • the equivalent wire-line equivalent capacitance C 0 will be charged as it is charged.
  • More cell line run time Ma a 1 Even if a 1 V voltage is applied to the capacitor's U-ring, no conduction current flows between the radiation and the drain and drain. In order to reduce the voltage level of VTH, the memory voltage level of memory memory transistor M a 1 may be reduced. No charge can be withdrawn ⁇ , over-erase is prevented
  • the threshold voltage VTH is lower than the desired value (+2.5 V) or lower (+2 V). "After writing 0, charge is injected into the memory h, and after the value voltage VTH becomes high (+6.5 V or more), it is detected. When a line drive pulse output WDPOUT is applied for 1 0 pulses, the threshold voltage VTH is a desired value (+ 2.
  • the threshold value 3 ⁇ 4 of the original threshold value VTH is 3 ⁇ 4 of the desired value, and it is stored in the memory cell stand. While the threshold voltage VTH converges to the desired value, the value voltage VTH is less than the desired value, and the threshold voltage VTH converges to the desired value.
  • lines (cell lines s) of cell parts (sub-line h lines B L s a 1 / B L s b 1) including (for example, M a 1 M a 2 / M b 1 M b 2)
  • the corresponding cell portion (sub bit line BL S a 1 / B L s b 1) is selected to + 5 V by making T s b 1) effective.
  • F-line (sub-line V sa line BL sa 1 / BL sb 1) is switched to + 5 V and the object to be erased is selected.
  • One or more memory cell memory cells (for example, a 1 M a
  • the transistor is, for example, written as .tau.-1 (equivalent to a value of 2.5 V). “Writing operation (after erasure) J
  • Memory to be written ' Cell part including cell transistor (for example, Ma 1) (equivalent capacity of sub bit line BL sa 1 C 0 Specify row (column ST1) and column (column ⁇ La1) in row / column 7 (not shown) with a selection gate (not shown).
  • Select TS a 1) if the power supply voltage of memory is + 5 V, for example, if the gate of selection transistor T sa 1 is + 7
  • the capacity C 0 of the cell part is
  • the write data (voltage 1, 1, 1,... Corresponding to 1 or 0
  • the charge is charged to 0 V, 0 to 1 + 5 V)
  • the writing cost stored in 0 is "
  • the threshold value of the target memory cell run resistor (M a 1) is erased.
  • the memory stored in the memory U memory run register (M a 1) to be read is 0, and this memory run (M a 1) has been turned off. Since the potential of the cell portion (sub-bit line BL sa 1) is at the set potential (+ 12 V), the potential of the cell portion (sub-bit line BL sa 1) is connected to the sub-bi line BL sa 1 It is detected by sensor chip (not shown) and read out as data 0 to memory cell run register (M a 1) of the target Case -,
  • the stored V (1) is the same as the random transistor (M a 1) (Memo U cell current flows), and the cell part (sub bit line BLS a 1 The potential of) drops to almost 0 V.
  • the 0 V potential is connected to the secondary V h line BL sa 1 (Fig.
  • the sensor When the sensor detects the voltage information (+5 V at writing and +12 V at delivery) of the secondary bit V line BLS a 1, it is 1 port J In order to recharge sub-line h line BL sa 1 with the same voltage as the detected pressure, the sensor needs to read low voltage information (0 V) of sub-line BL sa 1 When 1 port is detected, it re-charges the secondary light line BL sa 1 with the same voltage as the detected voltage.
  • the stored voltage information is U-flushed when the duplication of a letter is issued, or at a predetermined refresh cycle period (this is known)
  • the information in the cell part (voltage information charged to the capacity C 0) is rewritten by the external device. It will be maintained unless the power supply of the device is turned off
  • nonvolatile semiconductor memory device 3 ⁇ 4 according to a second embodiment of the present invention will be described with reference to FIG. 4 according to the configuration of the embodiment shown in FIG. Since the configuration of word line drive pulse generation circuit 2 a is different from that of the lead in FIG. 1 and line drive pulse generation circuit 2, and other than
  • the driving pulse generating circuit 2a is a driving transistor T 8 +
  • T 9 power such as G M 0 S Inverter 6, and the on-chip logic T 10
  • the drains of transistor T 15 and transistor T 1 1 are connected to each other, and the CM 0 S inverter is connected. It is connected to the input terminal of 1 and 6 and 0 V is applied to its connection point [1].
  • Inverter 7's positive power supply (P channel M 0 S h ground transistor T 1 0's source side) has word line drive pulse output W D P
  • the output terminal is connected to the N-channel M 0 S ground transistor T 9 at the voltage corresponding to the negative pulse potential of WDP 0 UT.
  • the output terminal of SPECTOR, J, PU circuit 9 and N channel are connected to the input terminal of TA 8
  • the M 0 S ground transistor T 1 5 has a pin and a ring connected to it.
  • the ground terminal T 15 gate is connected to the output terminal of the ground terminal.
  • the ground terminal T 15 source is connected to the negative 10 V power supply.
  • a positive voltage + 3 V (or + T and 5 V) is applied to the
  • a negative voltage of -10 V is not applied to the source of transistor T13.
  • the reason for changing the noise WDPOUT in (c) of Fig. 5 and in Fig. 5 is to indicate various nories.
  • the V diode of Fig. 5 (c) and the line drive WDP UT of Fig. 5 are given to the sensor V cell landing resistor M a 1 M a 2 / M b 1 M b 2 of Fig. 4
  • a small amount of electrons may be pulled from the memory gate of each memory cell transistor at a voltage of 110 V at a WDP of 0 UT.
  • V- line drive pulse WDP UT in (f) of Fig. 5 is given to the memory cell run resistor M a 1 M a 2 ZM b 1 M b 2 in Fig. 4 .
  • Pulse WDP 0 UT-10 V At each memory U-cell run-state resistor, the number of electrons is reduced from each other.
  • the voltage VTH of the cell resistance of the cell is allowed to converge to a value corresponding to +5 V of the WDP 0 UT.
  • the cause of the leakage current of the secondary lead wire is that the gate voltage of the memory cell ground transistor is negative and the inter-drain line is generated.
  • Factors such as crystal defects, crystal defects around the drain diffusion layer, and
  • FIG. 6A shows the power of the memory of the M 0 S logic register that constitutes each memory cell.
  • Figure 6B illustrates the waveform VFG, and Figure 6B shows the waveform of the waveform.
  • Figure 6 illustrates the voltage V.sub.BL of the secondary bit IS followed by the
  • Fig. 6 A corresponds to the memory cell run stand M a 1 etc. in Fig. 4 and () shows the mem- ory in Fig. 4
  • the memory cell transistor M b 1 and so on correspond to the memory cell transistor (not shown) connected to the third sub-bilayer wire (not shown).
  • a pulse whose oscillation value oscillates from 5 V to 10 V for erasing the non-volatile memory U cell thermal resistance If you mark the mark on the memory cell of the memory cell V in the memory cell, the mark on the graph in Fig. 6A will be displayed.
  • VFG is a process that vibrates in response to the amplitude of the pulse applied to the anode electrode, and the leakage current of the secondary cathode line (through resistor R 0) As shown in Fig. 6 B, the non-volatile memory cell run resistance ( ⁇ ) ( ⁇ )
  • the V line selection line lander T sa 1 is used as a line source, and the equivalent capacity Co of the sub bit line BL sa 1 is used as an information storage capacity.
  • the error may occur. If the A pulse shown in Figure 6 C is applied, the transistor (nothing) will repeat the process, so Figure 6 C.
  • FIG. 9 An example of the potential fluctuation waveform that appears at the voltage V B L of (BL S a 1 / B L s a 2) is shown in FIG. 9 of the aforementioned Japanese Patent Application No. 6-2 2 2 3 4 4
  • FIG. 8 shows the configuration of the nonvolatile semiconductor memory device according to the third embodiment of the present invention. This is also a modification of the embodiment of FIG. 1 or FIG.
  • the number of circuits in Fig.1 is the memory cell that makes up the memory port 1a (1b) as shown in Fig.8. It may be made to match the number of transistor stacks Ma 1 to Ma 2 (M b1 to M b 2). For example, memo U cell 0 0 1 a is 1 0 2
  • this word line switch circuit is used for 10 2 4 circuits.
  • the output of the word line drive circuit 2 is 1
  • all the first K line switching circuits 3 1 to 3 2 are simultaneously turned on to read all of the lead and line simultaneously. If it is connected to the output of the memory cell, it is possible to erase the memory cell transistor in all the memory cell blocks at the same time. This is a batch erase operation of Flash EEPR 0 M).
  • FIG. 9 shows the configuration of the non-volatile semiconductor memory device according to the fourth embodiment of the present invention. This is a modification of the embodiment of FIG. 1 or FIG.
  • the number of V drive and line stitch circuit 3 in Fig.1 should be the same as the number of memory cells 1a (1 b).
  • the lead / wire circuit of the 512 circuit is made up of 5 12 2 blocks of memory memory DV.
  • the output of the line drive line generation circuit 2 may be 5 1
  • FIG. 10A shows a non-volatile semiconductor memory device according to a fifth embodiment of the present invention, and FIG. 10A shows the main part of its configuration.
  • the symbol 1 0 B shows the signal waveform of the main part and Figure 1
  • the sub bit line BL sa 1 is connected to the SRAM bit line 30 a via the SRAM bit line connection ground transistor T ga and the sub bit line is connected to the sub bit line
  • the SRAM bit h 30 b is connected to the gate line BL sb 1 via the SRAM bit connection connection transistor T gb, and the line is formed.
  • Figure 10 C shows the circuit configuration of the main part on the sub lead h line B L s a 1 from the circuit in Fig. 10 A. That is, the sub bit line
  • B L s a 1 is selectively connected to the main bit line B L a 1 via a wire V selection line resistor T s a 1.
  • Memo U cell memory star M1 is connected to the secondary pit line BL sa 1
  • This secondary soft line BL sa 1 has a capacitance C 0 3 Qo leakage
  • the current component resistance R 0 is equivalently connected, and the sub
  • the SR A M bit line 30 a is connected to the J line B L sa 1 via the S R A M bit and the sorrel connection lander T g a.
  • the circuit shown in Fig. 10 C operates in the following manner. At first, a memory is written to the memory resistor stand M a 1 for memory writing. , The potential of the sub bit line BLS a 1 is the potential of the main pin line BL a 1
  • connection logic transistor T g a is connected to the gate.
  • the signal ST 1 that has been applied to the gate of the bit selection resistor T sa 1 for selecting the sub-wire BL sa 1 is "1".
  • Fig. 10 B when the level is 0 V (time t 2), the sub-beam h line BL sa 1 is from the main bit line BL a 1 It is disconnected and charged to the charge pump potential.
  • one line, line drive pulse output WDP UT UT (bottom of Fig. 10 B) gives to memory cell memory cell M1 one side.
  • the potential of the secondary bit line BL sa 1 changes in the direction of 0 V when the h ground transistor M a 1 is turned on (time t 3). Since the SRAM bit line connection transistor Tga is conductive, the SRAM bit line 30a can detect this secondary bit line potential change.
  • the SRAM is divided into 3 0 a's memory level (memory content, 0 V) via the Tga (Fig. 10 B: third from the top)
  • the memory cell resistance M a 1 is repeated according to the 0 UT pulse application (for example, 10 pulses), and the sub bit line potential is It is clamped at the latch level (0 V) Therefore, the potential fluctuation of the sub bit line BL sa 1 due to the diode line driving pulse output WDP 0 U becomes almost zero.
  • Fig. 1 1 shows a concrete example of SR A M bit 3 0 a in Fig. 1 0A.
  • This circuit 30a has an N channel load transistor T301 having a drain and load resistor R301 and a load resistor R30 and a drain load resistor R301.
  • R301 Drain and load resistor
  • R30 load resistor
  • R301 drain load resistor
  • R301 drain load resistor
  • R301 drain load resistor
  • the read operation of the circuit in Fig. 1 1 is as follows: the ground transistor T ga conducts and the sub bit line BL sa 1 becomes a ground transistor.
  • the secondary bit, +5 V if the ground potential is +5 V, the temperature register T302 will remain in use.
  • the circuit state of the flip flop port and the chip does not change, the U and sub V line potential + 5 V are not added to the circuit 30 a,
  • connection gate lander Tga conducts and the sub bit h line BL sa 1 is connected to the gate of the main bit T 302, the sub bit V line If the potential is 0 V, the run time of the transistor will be good.
  • the SRAM bit connection transistor T can be used.
  • ga becomes breeding the state of this pyop is restored to the original state (in the case of the thermal transistor T301, the thermal tran- sistor T3
  • Fig.12 shows another example of SRAM bit 30a in Fig.10 A.
  • This circuit 30a is a series connected two-stage inverter I 3 0 1 and I 3 1 0 2 and the output of pinnotner I 3 0 2
  • T g a that selectively provides positive feedback to the input of I 3 0 1.
  • L sa 1 is 0 V
  • the output 0 V of the signal I 302 will be 0 V
  • the 0 V output will be conducted through the conducting transistor Tga.
  • the edge line BL sa 1 is filled with the field, and the secondary bit V edge line BL
  • the sa 1 potential is clamped to 0 V. This 0 V clamp suppresses the potential fluctuation of the sub bright line BL sa 1
  • FIG. 13 is a circuit diagram showing the configuration of the nonvolatile semiconductor memory device according to the sixth embodiment of the present invention.
  • Each of these L 1 B L 11s is connected to n S R A M A bit lines (flip-up U-up) 3 0 1 3 0 n.
  • R A V V ⁇ composes S R A M ⁇ M block U 3 0 0
  • the m memory cells y cell h ground transistor M 2 1 M 2 m wire and line are connected to the memory cell line V 2 of the SRAM cell V line 302 and the s RAM
  • the memory line BL n of the bit 3 0 n is connected to the m line of the memory cell of the memory cell m n 1 M line of the m line m
  • the memory of the memory cell line M 1 1 M n 1 is connected to the wire W 1, and the n memory cells V cell h
  • the 1 2 Mn 2 gates are connected to the line W 2, and the n memory gates M 1 3 Mn 3 are connected in the following manner.
  • V source connected to line w 3
  • ⁇ memory cell array transistors M 1 m M nm gate connected to V do line W m or more
  • Memory V is used as non-volatile information, and it is stored in the memory memory M 11 of the memory memory of the other memory. The end of the star-to the marking tool h-, y The same will take place.
  • Fig. 13 For example, if the configuration shown in Fig. 13 is 5 12 B x m (m is an integer), and U and D are formed, it may be an external circuit not shown.
  • each of the potentials of the V h line L 1 BL n determined by the 7 "data written in the SRAM bit line 3 0 1 3 0 n is non-volatile information and Then, the specific medium V cell line lander M 1 1 M nm selected by the source line W 1 W m is written in one of the two lines. The time is a few hundred centiseconds, and the following). After this writing is completed, the SRAM bit is 0.
  • Figure 14 shows an example of the SR A bit and the SR in Figure 14
  • the AM bit line 30 a includes the circuit configuration shown in FIG. 1 1 of the circuit 10 of FIG. 11 and the circuit configuration of FIG. 14, but the circuit of FIG. ⁇ H (connection wiring run star)
  • Figure 16 is a timing diagram that illustrates the circuit operation of SR A M bit line 3 0 a 3 0 1 in Figure 1 4 since time t 1 0,
  • the time from t10 to t12, and the time from t12 to t14 are several 10 nanoseconds, If there is good,
  • Figure 15 shows another example of the SR A M bit in Figure 1
  • T p g 2 has two power points on both outputs of the flip-flop.
  • Figure 1 7 is a timing diagram for explaining the circuit operation of SR A M bit 30 a / 3 0 1 of FIG. 1 5 since time t 2 0, ',,
  • the potential of the sub bit line BL sa 1 corresponds to that of the SRAM bit 30 a. It is fixed at the potential (for example, 5 V if the ground transistor T 3 0 1 is turned off) and does not fluctuate.
  • the data corresponding to the memory contents of M bit h 3 0 0a) is written to the tag language of the printer stand M a 1. Please refer to Fig. 17. The time from t 20 to t 26 and from t 30 to t 36 in Fig. 17. The time from t 36 to t 40. The number of each is less than 1
  • Figure 18 is a variation of Figure 14 or Figure 15 with the main bit When the SRAM bit line 3 0 a is provided on the side of the wire BL a 1. In the case of the circuit shown in Figure 1.8, the written data temporarily stored in the SRAM chip
  • FIG. 19 is a circuit diagram illustrating the configuration of the non-volatile semiconductor memory device according to the seventh embodiment of the present invention.
  • One side of the beam line BL 1 (or BL sa 1) is a small lightning source via an N channel line transistor (a random line transistor) T b 1
  • the other of V-line BL 1 connected to 1 is an n-channel line transistor (a single line) T s 1 via sensor SA Negative power supply VS s / 0 V circuit (grounding circuit G via N channel ground transistor T g 1).
  • bit line BL 1 a large number of non-volatile memory cell run-state registers (memory cell lines) which constitute the first power line of the memory cell are provided. -And--If you have a game-N channel M with a bag
  • M 1 1 M 1 m K lane is connected from here.
  • Memo U cell h run stage M 1 1 M 1 m zone is Connected to negative power supply V ss / 0 V circuit (grounding circuit GND)
  • bilinear line BL 2 (or BL sb 1) is slightly smaller than the N channel linear transistor (linear line) T b 2
  • the other of the V ⁇ line BL 2 connected to the current source 2 0 2 is
  • the circuit V h line BL 2 connected to the circuit GND) includes a large number of non-volatile memory cells constituting a second power beam of memory cell. M2 1 M 2 m wire and resin are connected. These memory cell line resistors M 2 1 M 2 source is connected to the negative power supply V ss. Be
  • Each block of memo U cell memory that is configured to be PiJ is a memo U cell h run Star
  • Each of the small pa flow sources 201, 202, ... is composed of a constant current circuit or a high voltage generation circuit (such as a charge pump) with high internal impedance.
  • the very small current sources 201, 202 in this embodiment operate with an external clock voltage C L K ((), and the frequency of the current voltage V c is 1, 2, 3,
  • the control signals T b 1, T b 2,... are controlled by the control signal BLK.
  • the signal BLK becomes H level, these ground transistors become conductive (on), and minute currents I s 1, I from the minute current sources 20 1 0 2 2, ... s 2,... are supplied to the bit line h 1, line b 1, line b 2, line b s 2, s 2,...
  • the signal S to be subjected to open / close control becomes H level
  • these on-line transistors are turned on (turned on) and bit line B is turned on.
  • sensor S A 1 is not required to be connected.
  • the reading (corresponds to the potential of the V V line BL 1) is performed to other memory cells sold by the sensor S A 1 in a similar manner.
  • the external clock CLK ( ⁇ ), the gate signal BLK, the signal line drive signal WL, the gate signal S, etc. are generated from the control circuit 120 at predetermined timings.
  • a temporary note is received from 0 1, 1 0 2, ... 1 to G 1, G 2, ...
  • a small amount of current I s 1, I s 2, ... may flow to G N D via the ground transistors T g 1, T g 2, and so on.
  • the mes- sage 1 0 1, 1 0 2, 2 is usually composed of flip-flops and other static-type logic circuits, but these are not suitable for DRAM, etc. If it is not possible to use the present invention, which can be configured with a memory and a V-shaped storage circuit, memory cell line connected to bit line BL 1 When writing to the memory M 1 1 M 1 m is being performed, if the potential of the V ⁇ line BL 1 changes (decreases) with time due to the current flow etc., It is possible that writing (or erasing) to the memory cell memory card M 1 1 M 1 m may not be performed correctly.
  • the minute current source 2 0 1 is connected to the bi-V line BL at the above-mentioned return current. A word to cancel the potential change and conversion of 1). A note for memorial cell test stand M 1 1 M 1 m Included
  • the contents of the data G 1, G 2,... are to be held until the writing (or erasing) is completed, so as a means for holding the data 1 0 1, 1 0 2, ... are provided.
  • the contents of 2 and 3 are determined by the memory rewrite circuit 1 10.
  • the writing of the data G 1, G 2 and ⁇ •••• will be performed from the control circuit 120, from the control circuit 120, to the opening screen CK 1 20.
  • FIG 20 is a circuit diagram showing a specific example of the very small current sources (ch-dip) 201, 202, ... shown in the embodiment of Figure 19
  • the gate and drain of the N channel 0 S gate transistor T 3 are connected to the negative power supply V ss (0 V), and the source is the N channel.
  • a frequency of 1 M H, an amplitude of 5 V, and a T-t ratio of 50% rectangular noise can be used as this peak D ⁇ ( ⁇ *).
  • the power source clock TX 3 has a power that is expected from the source of the clock transistor 3. Output a small current I s 1 (or I s 2,7)
  • Fig. 21 is a circuit diagram showing another specific example of the minute current source (complex capacitor) 201, 202 shown in the embodiment of Fig. 19.
  • the channel M 0 S drain transistor TX 4 gate-resistor, drain is connected to the negative power supply V ss (0 V), and its zone is N
  • the source of the sensor is connected to the gate of the X axis and the sensor is connected to the lane, and the source of the X3 is N channel M 0
  • the zone of the sensor stand T X 2 is connected to the gate of the N channel M S S station stand X 1 and the ring and the ring.
  • the 3rd gear, Rain has a capacitor C 3 through it.
  • the frequency is 1 MH z
  • FIG. 22 is a timing chart illustrating the circuit operation (erasing) of the embodiment of FIG. If you want to erase all at once (in units of 1) nm) (in units of blocks) as shown in Figure 19 , Memory rewriting circuit 1 1 0 to memory 1 0 1, 1 0 2, ... H level T
  • B L 1, B L 2,... are pre-charged, and the pre-charge circuit can be used to reduce the charge state T g 1, T g 2, and so on.
  • the line driving signal W L is illustrated as a simple square wave, but the signal W L is a positive-negative oscillation pulse as shown in FIG.
  • Fig.23 shows a circuit for explaining the circuit operation (writing) of the embodiment shown in Fig.19-for example, a memory cell of the first power lamp, for example.
  • the memo U rewrite circuit 1 1 0 to the memo U 1
  • the H level code G 1 is written only in 0 1 (time t 2 0
  • the peak current G L K for supplying a small current is given to the small current source 201, and the small current I s 1 is supplied to the light emitting line B L
  • the signal B L K becomes H level to transmit to 1 (time t 2 0
  • bit line BL 1 gradually rises due to the supply of minute current IS 1 from 0 1 Specific memory U cell run resistance (for example, M 1 1 When the writing to) is finished (time t 2 0 4)
  • the conduction resistance of the (L 1) transistor (M 1 1) becomes weak, U, the position of the bit line B L 1 decreases (time t 2 0 4 t 2 0 6)
  • FIG. 24 shows the circuit operation (reading) of the embodiment of Figure 19 am.
  • ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ L is a level L, star Tg 1, T g 2,
  • the potential of the sense line BL 1 determined in accordance with the contents of the storage cell-1 of the cell 1 1 is detected by the sensor SA 1, and the cell M 1 1-,, Samurai
  • the signal B L K is set to the L level, and the T signal G 1,
  • the bit line (sub bit line) is precharged, it is designated by one.
  • pulses that oscillate in the positive and negative directions to the floating gate of the above-mentioned attentional memory cell transistor, a large number of memory cells can be used. Different flow states of the register The focus voltage can be converged to a predetermined potential. As a result, accurate insertion into a large number of non-volatile memory cells with extremely simple operation can be performed. • In this case, the position of the sub bit line can be read by the SRAM bit.
  • this sub bit line potential is fixed to the stored potential, and the potential change is removed from the storage device outside
  • the write speed observed is similar to the write speed to the SRAM bit.
  • the write speed is observed as well as the write speed to the SRAM bit.

Description

不揮発性半 体記 '隐
発明 の分野
こ の発明 は 、 情報の電気的な書換 /消去が可能な不揮発性 明
導体記憶装置 （ E E P R O M ) の改良 に 関す る 。
背景技術書
(従来説明）
不揮発性半導体記憶装置は、 そ の記憶情報書換え動作を 大 別 す る と 、 ( 1 ) ホ ッ ト · ェ 1ノ ク ト ロ ン に よ る書 き込み ト ン ネ ル電流に よ る 消去方式 と 、 ( 2 ) ト ン ネ ル電流 に よ る 書 き 込 み / ト ン ネ ル電流 に よ る 肖去方式 と に分け ら れる 。
前者の方式 （ 1 ) を 採用 す る 不揮発性半導体記憶装置の代 表例 と し て は 、 フ ラ ッ シ ュ E E P R 〇 M 力 あ る 。 フ ラ ッ シ ュ
E E P R 〇 M で は 、 メ モ リ セ ル を 構成 す る M 0 S フ ン ジ ス タ の Π ン 卜 Π ル ゲ一 お よ ぴ ド、 レ ィ ン電極の双方 に書さ 込 み用 電圧 (高電圧 V P P ) を 印加 し て ホ ヅ 卜 • X レ ク 口 ン を フ 口一テ ィ ン グ ゲ ― 卜 に 注入 す る こ と に よ 、 書き 込み を 行な つ て い る
こ の よ う な E E P R 0 M で は 、 メ モ リ セ ル用 M 0 S 卜 ラ ン ジ ス タ の チ ャ ネ ル長 、 フ Π一テ ィ ン グゲ ― 卜 下 の 卜 ン ネ ル電 流通過絶縁膜厚 ( 卜 ン ネ ル酸化膜厚 ) 、 あ る い は ソ一ス • K レ ィ ン間の電極電庄な ど の変化 に よ U 、 メ モ リ セ ル 卜 ラ ン ジ ス タ の し さ い値が
Figure imgf000004_0001
化す る そ の結果、 各メ モ リ セ ル 卜 フ ン ジ ス タ へ の情報書 き込み後の し さ レ、値電圧 V T H の分布 ( 了
―タ 0 ) は 、 図 7 A あ る レ、 は図 7 Β の斜線で塗 り つ ぶ さ れた上側分布図 に示す よ に大 き < ば ら つ い た ち の と な る
方 、 消去時は 、 メ モ U セ ル用 Μ 0 S ラ ン ジ ス タ の ン 卜 Π ―ル ゲ ― 卜 を 接地 し 、 ソ一ス電極 (或い は ド、 レ ィ ン電極） に消去電圧 ( V P Ρ ) を 印加 し 、 フ 一テ ィ ン グゲ ― 卜 に捕 獲 さ れ た電子 を 卜 ン ネ ル電流の 形 で ソ一ス電極 (或い は ド、 レ ィ ン電極 ) に 引 き拔い て い る こ の消去動作 に お い 'て 、 消 去後の メ モ リ セ ル 卜 ラ ン ジ ス タ の し さ い値 V T H の分布 (
―タ 1 ) は 、 書さ込み時 と 様に 、 3 ン h Π一ルゲ ― 卜 の電圧 ( ヮ ― 線電圧 ) 、 ド、 レ ィ ン電圧 ( ビ ヅ h 線電圧 ) あ る レ、 は 卜 ン ネ ル酸化膜の膜厚な どの ば ら つ さ に依存 し て 、 図
7 A あ る い は図 7 Β の斜線で塗 づ ぶ さ れた下側分布図 に示 す よ に 犬 き < ば ら つ い た の と な る
後者の方式 ( 2 ) を 採用 す る 不揮発性半導体記憶装置の代 表例 と し て は 、 N A N D 型 E E Ρ R 0 Μがめ る こ の N A N
D 型 E E P R 0 M で は 、 メ 乇 U セ ル を 構成す る M 〇 S 卜 ラ ン ジ ス タ の フ D ―テ ィ ン グゲ 卜 か ら の ン ネ ル電流に よ て 書 き 込み お ぴ消去が行わ れる
、
方式 ( 2 ) の 卜 ン ネ ル電流は 、 刖 し た方式 ( 1 ) の消去 の場合 と 同様にゝ ヮ一 ド、線電圧 ( コ ン 卜 Π ―ルゲ一 卜 電圧 ) 、 ビ ヅ 卜 線電圧 ( レ ィ ン電圧 ) あ る い は 卜 ン ネル酸化膜の膜 厚の ば ら さ に な ど依存 し て変動す る こ の た め 、 方式 ( 2 ) の場合 、 *き 込み時お よ び消去時の メ モ セ ル 卜 ラ ン ジ ス タ の し さ レ、値電圧 V T H の分 は 、 図 7 C 斜線で塗 U つぶ さ れた上下分布図 に示す よ に大 き < ば ら く
た と え ば図 7 B の例でみ る と 、 し さ い値電圧 V τ H の ば ら
、、
つ き の ち 高電圧側 ( Ύ 一 タ 0 書込 ) は 、 Ε E P R 0 M の a 取動作電圧 ( T T L レ ベルの + 5 V ) ぶ U 上側に分布 し い ―、、
て る の で 、 問題 は少 な い し か し 低電圧側 ( τ 一 タ 1 消去 ) の し さ い値電庄 V T H の ば ら つ き は Ε Ε Ρ R 〇 Mの読 取動作 圧 ( T T L レ ベルの + 5 V ) の 内側 に分布す る の で 、、
r タ B冗み取 に大 き < 影響す る
( M題 )
上記 し さ レ、値の ば ら さ を 押 さ え た の に 、 本願 と 1口 J 一 出 願人 に ぶ 平成 6 年 8 月 2 5 曰 に 出願さ れた特願平 6 2 2
2 7 3 4 号 ( 1 9 9 5 年 8 月 1 8 曰 に 出願 さ れた米国特 P I*出 願第 0 8 / 5 1 6 、 8 3 0 号 に対 ) があ る こ の先行出願 の発明 に ぶ れば 、 多数の メ 乇 セ ル 卜 ラ ン ジ ス タ の し き い値 の ば ら つ さ を 極め て小 さ く 押 さ え込む こ と がで さ る
し か し 、 こ の先行出願発明 に お い て は 、 メ モ セ ル ラ ン ジ ス タ の フ 一テ ィ ン グゲ ― 卜 か ら 電子 を 引 き拔い た あ と で ビ V 卜 線電位が変動 し て お り 、 こ の電位変動がその の回路 動作 に何 ら かの影響 (副 ビ ヅ 線 プ チ ャ ジ時の 。又定電位 精度 を 下 げる な ど ) を 与え る 恐れがあ た
ま た 、 ビ V 線 に ―ク 電流があ る と 時間 と と に ビ V 卜 線電位が低下 し 、 こ の電位低下 そ の後の 回路動作に何 ら か の影響 (書き 込み時に お け る ビ ヅ 線 0Χ定電位の 度 を 下 げ る な ど ) を 与え る 恐れがあ る さ ら に 、 E E P R 0 M の メ 乇 セ ル へ 、、
の ァ ―タ 書 さ 込み に は通常の主記 、装置 ( D R A M ま た は S R A Μ ) よ リ 時間 がかか 、 こ の点の改善 望 ま れて い る
( 的 )
こ の発明 は上記事情 に鑑みな さ れた ので 、 その第 1 の 目 、、
的は 、 メ モ リ セ ル 卜 ラ ン ジ ス タ に T 一 タ を書 き 込 ん だ際の ビ ッ 卜 線電位 (副 ビ ヅ 卜 線電位） の変動 を 押 さ え た不揮発性半 導体記憶装置 を 提供す る こ と で あ る
―、、
こ の発明の第 2 の 的は 、 丁 タ 消去後の メ モ セ ル 卜 ラ ン ジ ス タ の し き い値の ば ら つ さ が小 さ く 、 かつ ビ ヅ 卜 線電位
( あ る レ、 は副 ビ ヅ 線電位 ) の低下 を 抑 さ え た不揮発性半導 休記 装置を 供す る こ と で あ る
こ の発明の第 3 の 目 的は 、 メ 乇 V セ ル ラ ン ジ ス タ への デ
― タ 書さ 込み を 高 に行 こ と ので さ る 不揮発性半導体記憶 装置を 提供す る こ と で あ る
発明の 開示
上記第 1 の 百 的 を 達成す る た め に 、 こ の発明の不揮発性半 導体記憶装置で は 、 メ モ セ ル 卜 ラ ン ジ ス タ へ書込情報 を 伝 達す る ピ ッ 卜 線 (副 ビ ヅ h 線 ) に そ の電位 を 保持す る ス タ テ ィ ヅ ク型記 手段 ( フ リ プフ Π ヅ プ回路 ) を Xけ て い る 上記第 2 の 目 的 を 達成す る た め に 、 こ の発明の不揮発性半 導体記憶装置で は 、 メ モ リ セ ル 卜 ラ ン ジ ス タ へ書込情報 を 伝 達す る特定の ビ V 卜 線 (副 ビ ヅ 卜 線 ) に 、 宜 、 微少電流 を 供給す る 微少電流供給手段 を設 けて い る
上記 3 の 的 を 達成す る た め に 、 の発明の不揮発性半 体記憶 で は、 メ モ リ セ ル 卜 ラ ン ジ ス タ へ書込情報 を 伝 達す る ピ ヅ h 線 ( 副 ビ ヅ 卜 線 ) に そ の電位 を 保持 す る フ リ ッ プフ V プ回路を 設け 、 こ の フ V 、ソ プフ u V プ回路を ί¾速な 一時記憶手段 ( S R A M の 1 ビ ッ 卜 メ モ V セ ル ) と し て利用 し て レヽ る
こ の発明 の不揮発性半導体記憶装置で は 、 ま ず ヮ ― ド線駆 動信号 ( W D P ) の一方電位 ( + 3 V ) を 注 目 メ モ リ セ ノレ 卜 ラ ン ジ ス タ ( M a 1 ) の ン 卜 Π一ル ゲ一 に与 え 、 こ の一 方電位 ( + 3 V ) で こ の メ モ リ セ ル ラ ン ジ ス タ が才 ン す る か ど か チ X ヅ ク す る
し 才 ン す れ ば注 メ モ リ セ ル 卜 ラ ン ジ ス タ の ド、 レ ィ ン · ソ一ス 間 を 通 じ て ビ ヅ 卜 線 (副 ビ ッ 卜 線 ) 電位が低下 し、 そ の後 υ一 ド、線駆動信号 ( W D P ) の他方電位 (一 1 0 V ) が メ モ υ セ ル ラ ン ジ ス タ の ゴ ン 卜 CI ―ル ゲ 卜 に与え ら れ て そ の フ ―テ ィ ン グ ゲ ― 卜 か ら 卜 ン ネ ル電流 に よ る 電荷放 出 は起 さ な レ、 よ う に な る (過消 去 防止 )
最初の ― K線駆動信号 ( W D P ) の一方電位 ( + 3 V ) に よ り メ モ セ ル ラ ン ジ ス タ がォ ン し な レ、 (注 目 メ モ リ セ ル 卜 ラ ン ジ ス タ の し さ い値が所望値 U い ) と さ は ビ ッ ト 線電位の低下 は起 さ な い その 直後 に ン 卜 Π一ルゲ — ト に フ ― ド、線駆動信号 ( W D P ) の他方電位 ( ― 1 0 V ) 与え ら れ る と 、 注 目 メ モ V セ ル 卜 ラ ン ジ ス タ の フ U一テ ィ ン グ ゲ 一 卜 か ら蓄積電荷 が h ン ネ ル電流の形で僅か に 引 き 拔 かれ る 。 す る と 引 さ 拔かれ た 電荷分 だ け 注 目 メ モ セ ル 卜 ラ ン ジ ス タ の し き レ、値が若干低下す る し き い値が若干低下 し た メ モ U セ ル 卜 ラ ン ジ ス タ に 再 ぴ ド、線駆動信号 ( W D P ) の 方電位 ( + 3 V ) が与 え ら れ て こ の メ モ リ セ ル h ラ ン ジ ス タ が ま だ ォ ン し な レ、 ( 注 g メ モ リ セ ル 卜 ラ ン ジ ス タ の し さ い値が ま だ所望値 よ り 髙 レ、 ) と き は や は ビ V 卜 線電位 の低下 は起 さ な い そ の 直後 に ゴ ン 卜 π ―ル ゲ 卜 に リ K線駆動信号 ( W D Ρ ) の他方電位
( ― 1 0 V ) が与え ら れ る と 注 目 メ モ リ セ ル 卜 ラ ン ジ ス タ の フ Π ―テ ィ ン グゲ ― 卜 か ら蓄積電荷が 卜 ン ネル電流の形で 再び 引 き 抜かれ る す る と 引 さ 拔か れ た電荷分 だ け注 メ モ リ セ ル ラ ン ジ ス タ の し き い値 が さ ら に 低下 す る
し さ い値が さ ら に低下 し た メ モ リ セ ル 卜 ラ ン ジ ス タ に再ぴ
― ド、線駆動信号 ( W D P ) の 方電位 ( + 3 V ) が与え ら れ て の メ モ リ セ ル ラ ン ジ ス タ が 才 ン す る と ( ま 注 メ 乇 リ セ ル ラ ン ジ ス タ の し さ レ、値 が所望値 ま で 低下 す る と ） 才 ン し た 注 メ モ U セ ル 卜 ラ ン ジ ス タ の Κ レ ィ ン • ソ ―ス 間 を じ て ビ ヅ 卜 線電位が低下 す る す る と そ の後 に ヮ ド、線駆動信号 ( W D P ) の他方 位 ( 1 0 V ) がメ モ リ セ ル 卜 ラ ン ジ ス タ の 3 ン 卜 Π ―ル ゲ 卜 に 与 え ら れ て そ の フ 口 ―テ ィ ン グゲ ― 卜 か ら 卜 ン ネル電流 に ぶ る電荷放出 は起 さ な い よ に な る (過消 去 防止 ) こ の 時点 で 注 メ モ セ ル 卜 ラ ン ジ ス タ は 過消 去 に な ら ず に 正確 に 所望 の し さ い 値 と な る Ό に 消 去 さ れ た と に な る
こ の消去 兀 了 後 こ の発 明 の 第 1 の 巨 的 に 係 る ス タ テ ィ ジ ク 型記 手段がな い と ド、線駆動信号の レ ベル変化に 同 期 し た注 巨 メ モ セ ル 卜 ラ ン ジ ス タ の 才 ン / 才 フ に ぶ ピ ッ 卜 線 (副 ビ V 線） 電位が多 少 '変動す る
し か し こ の発明 の第 1 の 的 に係る ス タ テ ィ ヅ ク 型記憶手 段があ る と 注 メ 乇 リ セ ル ラ ン ジ ス タ の し さ い値が所望 値に な た (消去 了 ） め と の ビ ヅ 線 (副 ビ ヅ 線 ) 電位 がス タ テ ィ ヅ ク 型記憶手段 に ラ ッ チ さ れ る の で こ の ビ ヅ 線 （副 ビ ヅ 卜 線 ) 電位は ラ ヅ チ さ れた電位に 固定 さ れ そ の 電位変動 は除去 さ れる
ま た こ の発明 の第 2 の 目 的 に係 る微少電流供 n手段があ る と た と え ば消去 7 了後の τ タ 書込時に特定の ビ V 線 に リ ―ク 電流が流れて その ビ V 卜 線 に こ の ク 電流 を 補償す る よ な微少電流 を 供給す る と で ビ ヅ 卜 線の電位 低下 が抑 え込 ま れる
さ ら に こ の発明の第 3 の 的に係る フ リ ヅ プフ ッ プ回 路 （ S R A M の 1 ビ 卜 メ モ リ セ ル ) がな い と 上記 ド、 線駆動信号 ( W D P ) を数 ルス以上繰 返 し て副 ビ V 卜 線 の電位情報を 消去済み の該当 メ モ セ ル ラ ン ジ ス タ に書 さ 込み終え る ま で τ タ 書 さ込み時間がかかる こ れ は E E
P R 〇 Mへの書 き 込み時間 を 長引 かせ る ので 速性が要求 さ れる 用途 に は向かな レ、
し か し の発明 の第 3 の @ 的に係る フ ソ プフ ヅ プ回 路は 1 ビ ヅ 卜 の S R A M メ モ リ セ ルで あ る た め そ こ への r タ 書さ 込み は く 短い時間 (通常 ナ ノ セ 力 ン 才 ダ で終了 す る 且 S R A M メ モ 'リ セ ル に T タ が書さ 込 ま れ た後 は次の 丁 ―タ 書さ込み タ ィ ン グま でそ の タ が保持 さ れ る の で S R A M メ モ セ ル に保持 さ れた Ύ タ を 次の さ 込み タ ィ ン グ ま で に E E P R 0 Mの メ モ リ セル h フ ン ジ ス タ に書き 込み終え れば よ い こ の場合 、 Ε Ε P R 0 M 内 部で は メ モ V セ ル 卜 ラ ン ジ ス タ への書き 込み に ナこ と え数 1 0
0 マ ィ ク Π セ 力 ン ド、 かかつ て 、 E E P R 〇 Μ外部'か ら み れ ば 一 タ の書 き込み は S R A M ビ ヅ 卜 への書 込み時間お よ び周辺回路動作に要す る 時間以 内 (数 1 0 ナ ノ セ 力 ン ド、以下） で終了 し た こ と に な る し た がつ て 、 速書 さ込みの可能な フ ラ ク シ 3. メ モ リ を 構成す る と がで る
き 図面の簡単な 明.
図 1 は こ の発明 の一実施例 に係 る不揮発性半導体記憶装 置の構成 を 明す る 回路図
図 2 は 、 図 1 の装置で用 い ら れ る 一 ド、線駆動パル ス発生 回路 ( レ ベル シ フ タ ) の回路動作 を 説明 す る 図
図 3 A お よ び図 3 B は 図 1 の装置に お け る ビ 卜 線選択 卜 ラ ン ジ ス タ お ぶ びメ モ U セ ル ラ ン ジ ス タ の 回路動作 を 説 明 す る 図
図 4 は 、 こ の発明 の第 2 の実施例 に係 る 不揮発性半導体記 憶装置の構成 を 明 す る 回路図
図 5 は 、 図 4 の装置で用 い ら れる V K線駆動パル ス発生 回路 ( レ ベル シ フ タ ) の回路動作 を 2 例 明 す る 図。
図 6 A 、 図 6 B お よ び図 6 C は 、 図 4 の V ― Κ線駆動パル ス発生回路 ( レ ベル シ フ タ ) を 図 5 の波形で動作 さ せ た場合 に お いて 、 図 4 の不揮発性半導体記憶装置を 構成す る メ モ 'リ セ ルの動作 を 説明 す る 図 図 7 A 、 図 7 Β お よ ぴ図 7 C は、 従来の E E P R O Mセ ル 構造 と そ れ ら のセ ルの し き レ、値分布 を 明す る 図
図 8 は 、 こ の発明 の第 3 の実施例 に係 る 不揮発性半導体記 fe、 置の構成 を 1=1兑朋 す る 回路図
図 9 は 、 こ の発明 の第 4 の実施例 に係 る 不揮発性半導体記 憶装置の構成 を 説明す る 回路図
図 1 0 A は 、 こ の発明の第 5 の実施例 に係 る不揮発性半道 休記憶装置を 明 す る 図
図 1 0 B お ぶ び図 1 0 C は 、 図 1 0 A の装置に お け る 回路 動作を 明す る 図
図 1 1 は 、 図 1 0 の実施例に示す S R A M ビ ト の具体例 を 示す 回路図
図 1 2 は 、 図 1 0 の実施例に示す S R A M ビ V ト の他の具 体例を 示す 回路図
図 1 3 は 、 こ の発明 の第 6 の実施例に係る 不揮発性半導体 装置の構成 を 説明 す る 回路図
図 1 4 は 、 図 1 3 の実施例に示す S R A M ビ V ト 回路の具 体例を 示す 回路図
図 1 5 は 、 図 1 3 の実施例に示す S R A M ビ ヅ ト 回路の他 の具体例 を 示す 回路図
図 1 6 は 、 図 1 4 の S R A M ビ ヅ h 回路の 回路動作 を 説明 す る タ ィ ン グチ ャ 卜 図
図 1 7 は 、 図 1 5 の S R A M ビ 卜 回路の 回路動作 を 説明 す る タ ィ ヽ ン グチ ャ ― h 図
1 8 は 、 図 1 4 ま た は図 1 5 の ,変形例で あ つ て、 主 ビ ッ 線側に S R A M ビ 、J、 卜 回路を 設け た 回路図
図 1 9 は こ の発明 の第 7 の実施例に 玄 る 不揮発性半導体 記憶装置の構成 を 説明 す る 回路図
図 2 0 ほ 図 1 9 の実施例に示す微少電流源の具体例 を 示 す回路図
図 2 1 は 図 1 9 の実施例に示す微少電流源の他の具体例 を 示す 回路図
図 2 2 は 図 1 9 の実施例の 回路動作 (消去 ) を 説明す る タ ィ ン グチ ャ ― h 図
図 2 3 は 図 1 9 の実施例の 回路動作 (書込 ) を説明す る ヽ
タ ィ ン グチ ャ 卜 図
図 2 4 は 図 1 9 の実施例の 回路動作 ( 出 ) を説明す る タ ィ ン グチ ャ ― 卜 図 望 ま し レ、実施例
以下 こ の発明 の不揮 性半導体 装置 ( E E P R 0 M の構成 お よ ぴ動作に つ いて 図面 を 参照 し な が ら 説明す る 図 1 は こ の発明の 実施例 に係 る E E P R O Mの要部 を 示す 回 路図 で あ る 1口 J 図 に お い て メ モ υ セ ル ァ レ ィ 1 は 、 主 ビ ッ 線 B L a 1 を 副 ビ ヅ 卜 線 Β L s a 1 へ選択的 に接 m す る ビ ヅ 卜 線選択 卜 ラ ン ジ ス タ Τ s a 1 と 副 ビ ト 線 B L a 1 に ド、 レ ィ ン が接 m さ れ た 不揮発性 メ モ リ セ ル 卜 ラ ン ジ ス タ M a 1 お よ び M a 2 と メ 乇 リ セ ル 卜 ラ ン ジ ス タ M a 1 お よ ぴ M a 2 の it通 ソ ―ス 回路 と 副 ビ ッ 卜 線 B L s a 1 と の
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間 に ma さ れ る ビ ヅ 卜 線キ ャ パ シ タ C a 1 を 今ん で レヽ る 。 不 揮発性メ モ セ ル 卜 フ ン ジ ス タ M a 1 お ぶ び M a 2 は 、 そ れ ぞれ ゴ ン 卜 口 ―ル ゲ 卜 お ぶ び フ 口 ―テ ィ ン グゲ ― を 備 え た N チ ャ ネ ル M 0 S 卜 ラ ン ジ ス タ 構造 を 持 ち 、 そ れ ら の フ
― テ ィ ン グ ゲ ― 卜 に 不揮発性の電荷情報が保持 さ れ る
こ こ で 、 副 ビ ヅ 卜 線 と は 、 メ モ リ セ ル 卜 ラ ン ジ ス タ の ド、 レ ィ ン ( あ る い は ソ 一 ス ) に接続 さ れ る導体線 を い う ま た 、 主 ビ ヅ 卜 線 と は 、 副 ビ ヅ 卜 線に ス ィ ヅ チ手段 を 介 し て 接続 さ れ る 導体線 を い Ό
メ モ U セ ル ァ レ ィ 1 は さ ら に 、 主 ビ ヅ 卜 線 B L b 1 を 副 ビ 卜 線 B L s b 1 へ選択的 に接続す る ピ ヅ 卜 線選択 卜 ラ ン ジ ス タ T s b 1 と 、 副 ビ ヅ 卜 線 B L s b 1 に ド、 レ ィ ン が接 さ れ た 不揮発性 メ モ セ ル 卜 ラ ン ジ ス タ M b 1 お よ ぴ M b 2 と 、 メ モ リ セ ル 卜 ラ ン ジ ス タ M b 1 お よ ぴ M b 2 の itヽ通 ソ 一 ス 回 路 と 副ビ ヅ 卜 線 B L s b 1 と の 間に接続 さ れ る ビ ヅ 卜 線キ ャ ノ S シ タ C b 1 を 今 ん で レ、 る 不揮発性メ モ V セ ル 卜 ラ ン ジ ス タ M b 1 お ぶ ぴ M b 2 そ れ ぞ れ ン 卜 D ―ル ゲ一 お よ び フ 口 ―テ ィ ン グゲ 卜 を 持 ち 、 そ れ ら の フ 口 ―テ ィ ン グ ゲ ― 卜 に 不揮発性の電荷情報が保持 さ れ る - メ モ リ セ ル 卜 ラ ン ジ ス タ M a 1 、 M a 2 、 M b 1 お よ び M b 2 のノ ±fcヽ通 ソ ―ス 回路 は 、 ソ 一 ス 側選択 卜 ラ ン ジ ス タ T r s
1 を 介 し て 接地 回 路 ( あ る い は 負電源 V s s / 0 V 回 路 ) に 選択的に接続 さ れ る
ビ 卜 線選択 卜 ラ ン ジ ス タ T s a 1 お ぶ ぴ T s b 1 の ゲ ― 卜 に は ビ ヅ 卜 線 択ゲ ― 卜 線 S T 1 が接続さ れ 、 ソ ― - ス 側選 択 ト ラ ン ジ ス タ T r S 1 の ゲ ― 卜 に は ソ ス 側選択 ゲ 卜 線 S L 1 が さ れ る ま た、 メ モ U セ ル 卜 ラ ン ジ ス タ M a 1 お よ ぴ M b 1 の ゲ ― h に は 一 K線 W 1 が接続 さ れ 、 メ モ リ セ ル 卜 ラ ン ジ ス タ M a 2 お よ び M b 2 の ゲ ― 卜 に は ゥ ― ド
W 2 が接 さ れ る
こ こ で 、 各 メ モ 'リ セ ル 卜 ラ ン ジ ス タ ( M a 1 M a 2 / M b 1 M b 2 ) の構成 を 具体的 に 例示す る と 、 た と え ば以下 の よ Ό に な る
* フ Π ―テ ィ ン グ ゲ ― 卜 は 、 3 β m X 1 m の サ ィ ズ で 、 チ ャ ネ ル お よ び ソ ―ス / ド、 レ ィ ン の一部 と ゲ ― 酸化膜 を 挾 ん で 接 し て レ、 る
氺 チ ャ ネ ル の サ ズ は 1 β m X 1 β m で あ り 、 ゲ一 卜 酸化 膜の厚み は 1 0 n m で あ る
* フ 一テ ィ ン グゲ ― と ゴ ン 卜 0 ―ルゲ ― と の 間の絶 縁膜 は 、 シ U ン 酸化膜換算で 1 5 η m の 0 N 〇膜 ( シ リ ゴ ン 酸化膜 / シ リ ゴ ン 窒化膜 / シ リ ン 酸化膜 ) で 構成 さ れ る ビ ッ 卜 線選択 h ラ ン ジ ス タ T s a 1 、 メ モ リ セ ル 卜 ラ ン ジ ス タ M a 1 M a 2 お よ ぴ ビ ク 線キ ャ パ シ タ C a 1 は メ モ リ セ ル プ 口 V ク 1 a を 構成 し 、 ビ ヅ 卜 線選択 卜 ラ ン ジ ス タ T s b 1 、 メ モ セ ル 卜 ラ ン ジ ス タ M b 1 Μ b 2 お よ ぴ ビ ッ ト 線キ ャ パ シ タ C b 1 は メ モ リ セ ル プ Π V ク 1 b を 構成 し て レヽ る
な お 図 1 で は 、 分 り や す く す る た め に 、 各 メ モ '； セ ル ブ 口 ッ ク 中 の メ モ u セ ル 卜 ラ ン ジ ス タ ( M a 1 M a 2 あ る い は
M b 1 M b 2 ) を 2 個 に し て あ る が 実際 に は各 メ モ リ セ ル プ D ヅ ク を 構成す る メ モ リ セ ル ラ ン ジ ス タ の 数 は つ と 多 く す る こ と がで さ る (た と え ば 1 ブ Π ク あ た り 2 5 6 な
1 0 2 4 場
レヽ し 個の メ モ U セ ル 卜 ラ ン ジ ス タ ) こ の 合 、 V
― ド線 ( W 1 W 2 ) の本数 実際の メ モ U セ ル 卜 ラ ン ジ ス タ の数に対応 し て増加す る
メ 乇 V セ ル ブ口 、ソ ク 1 a は ビ V 線キ ャ ノ S シ タ C a 1 と 副 ビ ッ h 線 B L s a 1 の浮遊容量 (寄生容量 ) と の合成容量
( ビ ヅ h 線等価容 C 0 ， 1 0 0 f F 3 0 0 f F 程度 ) を 情報記 f¾、手段 と す る D R A Mの機能 を 有す る こ と がで き る す な わ ち 、 ビ h 線選択 卜 ラ ン ジ ス タ T s a 1 が才 ン し た と き の 主 ピ ヅ 卜 線 B L a 1 の電圧で ビ V 卜 線等価容量 C o を 充 電 し 、 充 さ れた容量 C o の電圧 を 周期的に リ フ レ ッ シ し て お け ば 、 D R A M と じ 動作原理 に よ り 副 ビ V 卜 線 B L S a 1 の容 C 0 に情報 を 記憶で さ る
メ モ リ セ ル ブ n ヅ ク 1 b ビ ヅ 卜 線キ ャ パ シ タ C b 1 と 副 ビ 卜 線 B L s b 1 の浮遊容量 と の合成容量 ( 1 0 0 f F
~ 3 0 0 f F 程度の ビ V 線等価容量 C 0 ) を 情報記憶手段 と す る D R A Mの機能 を 有 し て レ、 る す な わ ち 、 ビ ヅ 卜 線選 択 ト ラ ン ジ ス タ T s b 1 が才 ン し た と き の主 ビ ヅ 卜 線 B L b
1 の雷圧で ビ 卜 線等価容量 C o を 充電 し 、 充電 さ れた容量
C 0 の電庄 を 周期的 に リ フ レ ヅ シ ュ す れ ば 、 D R A M と 同 じ 動作原理 に 副 ビ J 線 B L S b 1 の容
Figure imgf000015_0001
C 0 に 報 を 記 憶で き る
以上の ぶ に副 ビ V 卜 線 B L s a 1 ( B L s b 1 ) の ビ ッ ト 線等価容量 C 0 を メ 乇 セ ル キ ャ パ シ タ と す る D R A M と し て 図 1 の構成 を 捕え る と 、 主 ビ V 卜 線 B L a 1 ( B L b 1 が D R A Mの ビ V 卜 線に相当 し 、 ビ ヅ ト 線 択ゲ一 卜 線 S T
1 が D R A Mの ヮ ― ド、線 に相当 す る こ と に な る
な お 、 半導体製造技術の進歩 に る メ モ リ 素子の微細化 に 伴つ て 、 副 ビ ヅ 卜 線 B L s a 1 / B L s b 1 白 身の浮遊容量
(副 ビ ヅ ト 線 と こ の副 ピ ヅ 卜 線が形成 さ れた半導体領域 と の 間 に 生 す る 電容量 ) は小さ < な る 傾向 に あ る が 、 こ の浮
, .
遊容 と 多数の メ モ リ セ ル 卜 ラ ン ジ ス タ ( M a 1 M a 2 /
M b 1 M b 2 ) の ド、 レ ィ ン • ソ 一 ス 間容量 と の和が 1 0 0
~ 3 0 0 f F 以上確保で さ る場合は 、 キ ャ パ シ タ C a 1 / C b 1 を 省略す る と がで き る
後 す る が 、 こ の発明 の実施例に お い て は 、 副 ビ ヅ 卜 線 B
L s a 1 • B L S b 1 の電位 を フ リ ヅ プフ 口 プ回路 ( S R
A M ビ ヅ ) の記憶内容で ク ラ ン プで さ る の で 、 D R A Mの よ う な ビ ヅ 卜 線容量の υ フ レ ヅ シ は 、 こ こ で は必要な い ま た 、 こ の S R A M ビ 、J、 卜 があ る場合は キ ャ パ シ タ C a 1 お
―、、
よ び C b 1 に T 一 タ を 蓄積 し な < て 良 いので 、 キ ャ パ シ タ
C a 1 お よ ぴ C b 1 は メ モ U セ ル ブ 口 ク ク の構成要素か ら 除 外 し て考 え て よ レ、 た だ し 、 ビ ヅ 線キ ャ シ タ C a 1 •
C b 1 と 副 ビ ジ 線 B L S a 1 • B L S b 1 の浮遊容量 (寄 生容量 ) と の合成容量は 、 副 ピ V h 線 B L s a 1 • B L s b
1 か ら 周波パル ス性の電位変動 を 吸収す る 作用 を持 の で、 無用 の長物 と い わ けで はな レ、
上記フ フ フ Π ク プ回路 ( S R A M ビ 卜 ) は 、 E E P
R 0 M と し て の メ モ リ セ ル ブ P V ク 1 a • 1 b に対 し て相対 的に髙速な 込バ ッ フ ァ と し て機能す る 図 1 は E E P R 〇 M の構成の 部 を ポ し て お 、 実際の メ モ リ セ ル ァ レ ィ は 、 よ 多 く の主 /副 ビ 卜 線 、 一 ド、線、 選択ゲ ― 卜 線 、 選択 ラ ン ジ ス タ 、 メ モ セ ル ラ ン ジ ス タ そ の他を 含ん で レヽ る こ れ ら の メ モ V セ ル 卜 ラ ン ジ ス ダは マ 卜 V ク ス状に配列 さ れ る こ の メ モ U セ ル マ 卜 ク ス に は 、 外部か 、ら の ァ ド、 レ ス 入力 に従 て所定の メ モ リ セ ル を 特定す る た め の行 /列ァ ―- ダ回路 (図示 し な い周辺回路 ) が接続 さ れて レ、 る
副 ビ ヅ 卜 線 B L S a 1 は ス ィ ヅ チ 回路 5 a を 介 し て電荷引 抜完了検出 回路 4 a に接続 さ れ 、 副 ビ -V 卜 線 B L s b 1 は ス ィ ッ チ回路 5 b を 介 し て 荷引抜 了検 出回路 4 b に接続 さ れ る 電荷引抜兀了検出 回路 4 a お ぴ 4 b は 、 それぞれ、 正電源 V d d ( + 5 V ) 側 に P チ ャ ネル M 〇 S 卜 ラ ン ジ ス タ
T 6 を 配 し 、 負電源 V s s ( 0 V ) 側に N チ ャ ネ ル M 0 S 卜 ラ ン ジ ス タ T 7 を 配 し た C M 0 S ンパ ―タ で構成 さ れ る 荷引抜 了検 出 回路 4 a は 、 ス ィ ヅ チ回路 5 a が閉 じ た 時点に お いて副 ビ 卜 線 B L s a 1 の電位が N チ ャ ネ ル M 0
S 卜 ラ ン ジ ス タ T 7 の ゲ一 h し さ い 値 ( た と え ば + 2 . 5 V ) よ り レ、場合 に V s s レ ベル ( た と え ば 0 V ) の 出 力 D a を 発生 し 、 ス ィ ヅ チ 回路 5 a が閉 じ た時点 に お いて副 ビ ッ ト 線
B L s a 1 の電位 が P チ ャ ネ ル M 0 S 卜 ラ ン ジ ス タ T 6 の ゲ
― ト し き い値 ( た と え ば 5 V 2 . 5 V = = + 2 . 5 V ) ぶ リ 低 い場合に V d d レ ベル (た と え ば 5 V ) の 出 力 D a を 発生す る 。
す な わ ち 、 電荷引抜完了検出 回路 4 a の 出 力 D a が V s s レ ベル ( 0 V ) の場合は副ビ V h 線 B L s a 1 に接続さ れ た注 目 メ 乇 'リ セ ル 卜 ラ ン ジ ス タ M a 1 ( あ る い は M a 2 ) の フ 口 一テ ィ ン グゲ一 か ら の電荷引 き抜 さ が 了 し て お ら ず 出力 D a が V d d レ ベル ( 5 V ) に変化 し た時点で 、 副 ビ ッ 卜 線 B L s a 1 に接続さ れた注 巨 メ モ セ ル 卜 ラ ン ジ ス タ
M a 1 ( あ る い は M a 2 ) の フ 一 テ ィ ン グゲ ― 卜 か ら の電 荷引 き抜 さ が兀了 し た こ と が検 出 さ れる
同様に 、 電荷引 兀 了検出 回路 4 b の 出力 D b が V s s レ ベル ( 0 V ) の場合 は副 ビ V 卜 線 B L S b 1 に接始 さ れ た 注 目 メ -乇 V セ ル ラ ン ジ ス タ M b 1 ( あ る い は M b 2 ) の フ
D ―テ ィ ン グゲ ― か ら の電荷引 さ拔 さ が 了 し て お ら ず 、 出力 D b が V d d レ ぺル ( = 5 V ) に変化 し た時点で 、 副 ビ 線 B L s b 1 に接続さ れた注 目 メ 乇 リ セ ル 卜 ラ ン ジ ス タ
M b 1 ( あ る レ、 は M b 2 ) の フ π ―テ ィ ン グゲ ― 卜 か ら の電 荷引 さ拔 き が 了 し た こ と が検出 さ れ る
7 ― K線 W 1 お よ び W 2 は 、 ヮ ― ド、線ス ィ V チ回路 3 を 介 し て 、 ヮ ― ド、線駆動 ル ス発生 回路 2 の 出 力 回路に 丑ヽ通接続 さ れ る の回路 2 は 、 た と え ば + 3 V の正電源 と 一 1 0 V の負電源 に接続 さ れた C M 0 S ィ ン パ ―タ ( Ρ チ ャ ネ ル 卜 ラ ン ジ ス タ T 2 + N チ ャ ネル ラ ン ジ ス タ Τ 3 ) と 、 その入力 側の常才 ン P チ ャ ネル 卜 ラ ン ジ ス タ T 4 (そ の ゲ ― 卜 電位 を 制御す れ ば選択 卜 ラ ン ジ ス タ と な る ) と 、 こ の C M 0 S ィ ン ノ 一 タ の 出力 を その入力側 に芷帰還 さ せ る N チ ャ ネル 卜 ラ ン ジ ス タ T 5 か ら 構成 さ れて い る
7 ― ド、線駆動パルス 発生回路 2 は 、 0 V と + 5 Vの 間で 位 化す る 入力 w D S I N の信号電位に じ て + 3 V と 1
0 V の間で電位変化す る パル ス 出 力 W D P 〇 U T を 発生す る す な わ ち 、 V一 ドヽ線駆動 A ル ス発生回路 2 は 、 図 2 の ( a に示す よ う な波形の フ ― ド、線駆動信号入力 W D S I Ν が与 え ら れ る と 、 図 2 の ( b ) に示す よ Ό な波形の リ ― ド、線駆動パ ル ス 出 力 W D P 0 U T を 発生す る の 回路 2 ば 、 図 2 の
( a ) に示す ぶ Ό な 0 V / + 5 V の ノ S ル ス を 図 2 の ( b ) の ぶ な + 3 V /一 1 0 V の パ ル ス に レ ベ ル シ フ 卜 す る 機能 を 持つ
図 2 の ( b ) に示す よ Ό な + 3 V /一 1 0 V の K線駆 動パルス 出力 W D P 0 U T は 、 V一 ド、線ス ィ チ 回路 3 が才 ン さ れて い る と さ に 一 F線 W 1 3D よ び W 2 に供給 さ れ る こ れ に ぶ り 、 フ一 ド、線 W 1 お よ び W 2 に ゴ ン 卜 D一ル ゲ ― h が接 m さ れ た全て の メ 乇 リ セ ル ラ ン ジ ス タ ( そ の Κ レ ン に十分な副 ビ ヅ 卜 線電位が与 ら れ て い る ち の ) を 、 + 3 V
/一 1 0 V の V一 ド、線駆動パル ス 出 力 W D P 0 U τ に ぶ U 所 望の し き い値に一括消去で さ る よ に な る (全ビ V 卜 単位あ る い は メ 乇 V プ ヅ ク 単位の一括消去 プ ラ シ Ε Ε P R 〇
M動作 )
次 に 、 図 3 A お よ び図 3 B を 参照 し て 、 図 1 の Ε Ε P R 0
M に お け る ピ 線選択 卜 ラ ン ジ ス タ T s a 1 お よ ぴメ モ y セ ル ラ ン ジ ス タ M a 1 の 回路動作 (消去 /漏洩電流補償 ) を 明 す る こ こ で 、 図 3 B は 図 1 の メ 乇 リ 構成 を簡略化 し た 回路で あ り 、 そ の各部 に 印加 さ れ る電圧波形が図 3 A に示 さ れ て い る 図 3 B に お い て 、 主 ビ 線 B L a 1 は ビ ヅ 卜 線選択 ト ラ ン ジ ス タ T s a 1 の ド、 レ ン • ゾ一ス 間 を 介 し て N チ ャ ネ ル
M 0 S 型 メ モ リ セ ル 卜 ラ ン ジ ス タ M a 1 の レ ィ ン に接続 さ れ、 ト ラ ン ジ ス タ M a 1 の ド、 レ ン . ソ ―ス 間 に ビ V 卜 線等 価容量 C 0 お よ ぴ 洩電流成分等価抵抗 R 0 が並列接続さ れ て い る
こ こ で 、 ビ ヅ 卜 線等価容量 G 0 は副 ビ ヅ 卜 線 B L S a 1 の 浮遊容量 と ビ ヅ 卜 線キ ャ シ タ G a . 1 と の合成値 を 示 し 、 ¾ 洩電流成分等価抵抗 R 0 は副 ビ ヅ ト 線 B L s a 1 か ら メ モ リ セ ル 卜 ラ ン ジ ス タ M a 1 の ソ ス 回路 ( V S s / 0 V ) へ漏 洩す る雷流の経路が持つ抵抗値 を 示す こ こ で は仮に 、 等価 容量 C 0 は 1 P F 程度 と し 、 等価抵抗 R 0 は 1 0 0 0 M Ω 程 度 と す る 。
ま ず 、 不揮発性 メ モ V セ ル h ラ ン ジ ス タ M a 1 の し き い 値 電圧 V T H が最初 は 6 . 5 V以上あ る も の と し て 、 消去動作 力、 ら 説明 す る (図 7 B 参ノ昭、、ゝ） /
図 3 A の 中段左側に示す よ な + 5 V の電位を ピ ト 線選 択ゲ一 卜 線 S τ 1 に与え た状態で 、 同図上段 に示す う な +
5 V の電位 を 主 ビ ヅ 卜 線 B L a 1 に 与 え る と 、 ラ ン ジ ス タ
T s a 1 が才 ン し 、 副 ビ 、 卜 線 B L s a 1 がほ ぼ + 5 V に プ リ チ ヤ一ジ さ れ る (電位の基準 0 V = V s S は メ 乇 U セ ノレ ト ラ ン ジ ス タ M a 1 の ソ ス 回路 に と る )
そ の後 、 図 3 A の中段左側中央寄 り に示す よ Ό に ビ ッ ト 線 選択ゲ一 卜 線 S T 1 の電位 を 0 V に 下 げ る と 、 ラ ン ジ ス タ s a 丄 が才 フ し 副 ビ 卜 線 B L s a 1 は主 ビ 卜 線 B L a 1 カゝ ら 雷気的 に切 離さ れて フ a一テ ィ ン グ状態 と な る こ の状態で は 、 副 ビ ソ 卜 線 B L s a 1 の プ リ チ ャ一ジ電位 +
5 V は、 微小容量 ( 1 P F ) で あ る 副 ピ ッ 卜 線等価容量 C 0 に充 れた電荷 に ぶ U 維持 さ れる
い て 、 ヮ ― ド、線 W 1 を 介 し て メ モ 'リ セ ル 卜 ラ ン ジ ス タ M a 1 の コ ン 卜 ―ル ゲ一 卜 に 、 図 3 A の下段左側中央寄 り に 示す よ う な リ ― K線駆動パルス が印加 さ れる こ のパ ルス に は、 図 1 の ― ド、線駆動パルス発生 回路 2 か ら の 出力 W D P
0 U T が用 レヽ ら れる こ こ で 、 図 3 A下段の ― ド、線駆動パ ルス がな い期間 ( 0 V期間） は図 1 の ス ィ ヅ チ回路 3 がォ フ の期間で あ り こ のパルス が生 じ て 、 る期間 はス ィ チ回路
3 が才 ン し て レ、 る
ス ィ ッ チ 回路 3 の 才 ン に よ U メ モ U セ ル h ラ ン ジ ス タ M a
1 の ゴ ン Π一ル ゲ一 卜 に + 3 V が短時間 ( た と え ば 2 0 μ s ) 印加 さ れ る が 、 その し さ レ、値電圧 V T H は最初 6 . 5 V 以上 め る と 仮定 し た の で 、 h ラ ン ジ ス タ M a 1 は 才 フ し た ま ま で め る こ の時点で 、 等価抵 几 R 0 を 介 し て流れる漏洩電 流に ぶ る 副 ビ V 卜 線電位降下が ま だ無視で さ る状態で あ る と すれ ば、 副 ピ ヅ 線 B L s a 1 の フ 口 ―テ ィ ン グ状態 ( + 5
V ) が維持 さ れる
次 に メ モ ソ セ ル 卜 ラ ン ジ ス タ Μ a 1 の n ン 卜 Π一ル ゲ ― 卜 に一 1 0 V の ド、線駆動パル ス が短時間 ( た と え ば 1 0 μ s ) 印加 さ れ る と 、 ド、 レ ィ ンが + 5 V に プ リ チ ャ一ジ さ れて レ、 る メ モ V セ ル ラ ン ジ ス タ M a 1 の フ 一テ ィ ン グ ゲ ― ト と ド、 レ ィ ン 間 に h ン ネ ル電流が流れ る の 卜 ン ネ ル電流 に よ り フ U―テ ィ ン グゲ一 ト の電荷が若干 引 ぎ 抜かれ、 その 士 果 と し て メ モ リ セ ル 卜 ラ ン ジ ス タ M a 1 の し き レヽ 電圧 V T
H が若干下がる
メ モ セ ル ラ ン ジ ス タ M a 1 の し い値電圧 V T H が若 干下がつ て 、 そ れが ― ド線駆動 A ル ス の + 3 V よ U 犬 さ レ、限 、 メ モ リ セ ル 卜 ラ ン ジス タ M a 1 は 才 ン し な い
メ 乇 V セ ル 卜 ラ ン ジ ス タ M a 1 が才 ン し な い間で ち 、 そ の
K レ ィ ン に十分な プ チ ャ ― ジ電位が与え ら れて お れば 、 一
1 0 V の ヮ ― ド、線駆動パル ス が印加 さ れ る度 に、 そ の フ 口一 テ ィ ン グゲ ― h か ら 少 し ずつ電荷が 卜 ン ネ ル電流の形で引 き 抜か れ 、 そ の し き レ、値電圧 V T H が少 し ずつ漸次低下 し て < る
た だ し 、 メ モ リ セ ル 卜 ラ ン ジ ス タ M a 1 の フ D ―テ ィ ン グ ゲ ― に流れ る ン ネ ル電流お よ ぴ漏洩雷流成分等価抵 ί几 R
0 に流れ る漏洩電流に よ り ビ ソ 卜 線等価容量 C o の充電電圧
(副 ビ ヅ 卜 線 プ V チ ャ一ジ電位 ) 時間経過 に伴 つ て低下 し て く る こ の プ υ チ ャ ジ電位が低下 し 過 ぎる と ( ま メ モ セ ル 卜 ,ラ ン ジ ス タ M a 1 の K レ ィ ン電位が低 < な す ぎ る と ) 、 た と X ラ ン ジ ス タ M a 1 の ン 卜 口一ルゲ ― 卜 に
― 1 0 V が印加 さ れて その フ a ―テ ィ ン グゲー に 卜 ン ネ ル電流が流れな く な る そ う す る と 、 卜 ラ ン ジ ス タ M a 1 の し き レ、値電庄 V T H の漸次低下動作が 、 ド線駆動 Λ ル ス
+ 3 V に対応 し た所望値 ( た と え ば + 2 . 5 V ) に達す る前 に停止 し て し ま ラ
そ ー で 、 上記副 ビ ヅ ト 線プ リ チ ャ ー ジ電位の低下 を 防止す る た め に、 図 3 A お ぶ び 3 Β の構成で は、 ド、線駆動パ ル ス 出力 W D Ρ 〇 U T を V ― Κ線 W 1 に 印加 して い る期間中、 間欠的に ビ ヅ 卜 線選択 卜 ラ ン ジ ス タ T s a 1 を 瞬間的 に 才 ン さ せて 、 主 ビ グ 卜 線 B L a 1 か ら フ 口 テ ィ ン グ状態の副 ビ
'ソ 卜 線 Β L s a 1 に小 の電荷注入 を行な て い る
す な わ ち 、 フ 0 テ ィ ン グ状態の副ピ V 卜 線 B L S a 1 の 電位があ る 程度低下す る 頃合 を 見計 ら て 図 1 の ス ィ V チ回 路 3 を 才 フ し 図 3 A の下段中央に示す よ に 、 一 ド、線駆 動パ ルス 出 力 W D P 0 u T の ヮ — ド、線 W 1 への印加 を 中断す る ( 中断期間は 、 パル ス W D Ρ 0 U T の 1 周期 3 0 s 以下、 た と え ば 7 s 程度 に す る ) そ し て図 3 A の 中段中央に示 す よ に 、 ヮ ― ド、線駆動 ル ス 出力 W D P 0 U T の 中 断期間 中 ( 7 s ) に ビ 卜 線選択ゲ一 卜 線 S T 1 に + 5 V の短い パ 、
ル ス ( た と え ば 後 に 2 β s の時間的な ス ぺ ―ス を 持たせ た幅 3 β S の Aル ス ) を与え て ビ ヅ 卜 線選択 卜 ラ ン ジ ス タ T
S a 1 を一瞬才 ン さ せ 、 電位が低下 し た副 ビ ヅ 卜 線 Β L s a
1.を + 5 V の フ ル プ リ チ ャ ジ状態 に戻 す
上 し た 図 3 A 中段 /下段に示す よ う なノ S ルス の組み合わ せ に よ て 、 た と え ビ 卜 線漏洩電流があ て ¾ フ Π ―テ ィ ン グ状態の副 ビ ヅ 卜 線 B L S a 1 の電位 ( + 5 V 、
刖後 ) を 確 保す る そ の上で 、 ― ド、線駆動パ ル ス 出 力 W D P 〇 U T の 一 1 0 V の反復印加 に よ り 、 メ モ リ セル ラ ン ジ ス タ M a 1 の フ Π ―テ.ィ ン グゲ ― 卜 か ら 少 し ずつ電荷 を 引 さ抜い て行 く 。
上記電荷引 き拔 さ の結果メ モ V セ ル 卜 ラ ン ジ ス タ Μ a 1 の し さ レ、値電圧 V T H が所望値 ( + 2 . 5 V ) ま で下力 る と 、 そ の直後の ― ド、線駆 Λ ル ス 出 力 W D P 〇 U T の + 3 V に よ り メ モ V セ ル 卜 ラ ン ジ ス タ M a 1 が才 ン し 、 副 ビ ヅ ト 線 B
L s a 1 の電位が 0 V に低下す る そ す る と 、 それ以降は メ モ U セ ル ラ ン ジ ス タ M a 1 の フ ―テ ィ ン グゲ ― 卜 カゝ ら の電荷引 さ抜 き は停止 し 、 メ モ リ セ ル 卜 ラ ン ジ ス タ M a 1 の し さ レ、値電圧 V T H は正確 に所望値 + 2 . 5 V と な る ( こ れ がメ モ セル 卜 ラ ン ジ ス タ M a 1 の消去状態 )
こ の メ 乇 U セ ル 卜 ラ ン ジ ス タ M a 1 の消去終了 は 、 副 ビ ッ 卜 線 B L S a 1 に接続 さ れ た図 1 の電 引拔兀了検出 回路 4 a に よ 検出 さ れ る （ D a = 1 ) こ の消去終了 が検出 さ れ た後 は 、 図 3 A 中段中央の 3 s 幅 ル ス の印加も停止 す る
以上の消去動作 を 、 図 1 の メ モ U セ ル プ D V ク 1 a の メ モ セ ル 卜 ラ ン ジ ス タ 全て ( M a 1 M a 2 ) に いて 同時 に 行な え ば 、 ブ U ク ク 単位の一括消去 ( フ ラ ヅ シ ュ消去 ) が実 現す る こ の消去動作 を 全ての メ 乇 V セ ル ブ U ヅ ク に対 し て 同時に行な え ば 、 メ モ リ チ プ単位の一括消去が実現す る 。 こ の消去動作 を fe 々 の メ モ リ セ ル 卜 ラ ン ジ ス タ に対 し て順次 行な え ば 、 ピ ヅ h 単位の消去が実現す る
い ずれの消去動作の場合 、 消去動作中の副 ビ ヅ 卜 線電位 は所定値 ( + 5 V前後 ) に維持 さ れ 、 か つ所定リ ― ド、線電位
( + 3 V ) と 遂次比較 さ れな が ら メ モ U セ ル 卜 ラ ン ジ ス タ の フ P ―テ ィ ン グゲ一 ト か ら 電荷引 さ拔 さ が漸次行な わ れる の で 、 全て のメ 乇 リ セ ル h ラ ン ジ ス タ の し さ い値電圧 V T H を 所望値 （ + 2 . 5 V ) に正確に収束 さ せ る こ と がで き る 。 し か 、 こ の収束動作 は ド、線.駆動パ ル ス 出 力 W D P 〇 u τ の $19 々 1 0 パ ル ス ( 1 パ ル ス 3 0 β s と し て長 < て 3
0 0 β S 程度 ) で 了 で き る の で 、 ブ η ク 単位 あ る い は メ 乇 リ チ V フ。単位の フ ラ ヅ シ a.消去 を n¾j速 ( 3 0 0 β s 以内 ) に行な Ό こ と がで る
次 に 、 メ モ リ セ ノレ 卜 ラ ン ジ ス タ M a 1 の し さ レヽ値電圧 V T
Η が所望値 り 低 い ( た と え ば + 2 V ) 場合 に お け る 過消 去 防止 の メ 力 二 ズ ム を 説 明 す る
ま ず 、 し さ い値電圧 V T H が所望値 よ り 髙い 場合 と 同 様 に 、 メ モ リ セ ル ラ ン ジ ス タ M a 1 の ソ 一ス 線の電位 V s s を 接地電位 0 V と し 、 ビ ッ h 線選択 ラ ン ジ ス タ Τ s a 1 を 才 ン さ せ て副 ビ ヅ 卜 線 B L s a 1 の電位 を + 5 V に プ チ ャ
― ジ し て か ら ビ ッ h 線選択 卜 ラ ン ジ ス タ Τ s a 1 を 才 フ 状態 と し 、 副 ビ ヅ 卜 線 B L s a 1 を + 5 V の フ D ―テ ィ ン グ状態 に す る こ の場合 、 ビ ヅ 卜 線等価容量 C 0 は 充電 さ れ た 状態 と な て レ、 る
続レ、 て 、 K線 W 1 に 図 3 A の下段に示す ぶ な ヮ ド、 線駆動パ ル ス を 印加す る し さ い値電圧 V Τ H が所望値 低 い ( + 2 V ) 状態の メ モ セ ル ラ ン ジ ス タ M a 1 の ド、 レ ィ ン は副 ビ ヅ 卜線 プ チ ャ ―ジ電位 ( + 5 V ) と な つ て い る の で そ の ン 一ル ゲ一 卜 に + 3 V の パ ル ス が印加 さ れ る と 、 メ モ リ セ ル 卜 ラ ン ジ ス タ M a 1 は 才 ン す る す る と 、 こ の メ モ リ セ ル 卜 ラ ン ジ ス タ の ド、 レ ィ ン • ソ ―ス 間 に チ ャ ネ ル電流が流れ 、 ビ ヅ 卜 線等価容量 C 0 が放電 し て レ ィ ン電 圧が低下 す る そ す る と 、 メ モ リ セ ル 卜 ラ ン ジ ス タ M a 1 の コ ン 卜 U一ルゲ 卜 に一 1 0 V めノ Sル ス が印加 さ れて も 、 フ d —テ ィ ン グゲ ― 卜 と ド、 レ ィ ン間 に 卜 ン ネル電流は流れ な く な る こ の た め と と し き レ、値電圧 V T H の低レ、 メ モ リ セ ノレ 卜 ラ ン ジ ス タ M a 1 の フ Π ―テ ィ ン グゲ一 卜 か ら さ ら に 電荷が引 さ拔かれ る こ と は な < 、 過消去が防止 さ れ る
な お 、 し き い値電圧 V T H が所望値 ( + 2 . 5 V ) よ リ 低 い ( + 2 V ) メ モ V セ ル h ラ ン ジ ス タ に つ いて は 、 そ の後デ 一タ " 0 の書き 込みがな さ れ フ P テ ン グゲ h に電荷 が注入 さ れて し き レ、値電圧 V T H が高 く ( + 6 . 5 V以上） な つ た後 に ヮ ― ド、線駆動パルス 出力 W D P O U T が 1 0 パ ル ス 印加 さ れる と 、 その し き い値電圧 V T H は所望値 ( + 2 .
5 V ) に収束す る
こ の よ に 、 こ の発明 の E E P R 0 M で は、 も と と の し き い値 ¾圧 V T H が所望値 ぶ り ¾ レ、 メ モ リ セ ル 卜 ラ ン ジ ス タ に つ レ、 て はその し き い値電圧 V T H を 所望値に収束 さ せ る 一方で 、 と と の し さ レ、値電圧 V T H が所望値以下 メ モ リ セ ノレ 卜 ラ ン ジ ス タ に レ、 て はその フ 口 ―テ イ ン グゲ一 卜 カゝ ら 電子 を 引 さ抜かな い よ に し て レ、 る
こ の た め 、 た と え し さ レ、値電圧 V T H が異な る 値に ば ら つ いて い る 複数の メ モ リ セ ル 卜 ラ ン ジ ス タ を 同時に一括消去 し た と し て 過剰消去 と な る メ 乇 リ セ ルが生 じ る こ と は な く 、 ほ ぼ全て の メ モ V セ ル ラ ン ジ ス タ の し さ い値電圧 V T H を 所望値に正確に収束 さ せ る こ と がで さ る し たがつ て 、 従来 行わ れて レ、 た 時間のかかる Γ消去 刖書込動作 を 伴 不揮発 性メ モ の し ぎ い値揃え操作 J が の発明で は不 と な る 。 こ こ で、 図 1 あ る い は図 3 B に示す記 装 ( フ ラ V シ ュ メ モ リ ) の 、 消去 Z書込ノ読出 リ フ レ ヅ シ ュ 作 を 簡単 に ま と めて お <
「消去動作 J
( 1 ) 消去の対象 と な る 1 以上の メ モ U セ ル 卜 ラ ン ジ ス タ
(た と え ば M a 1 M a 2 / M b 1 M b 2 ) を 含む セ ル部 分 （副 ビ ヅ h 線 B L s a 1 / B L s b 1 ) の行 ( ゲ 線 s
T 1 ) と 列 ( ビ 卜 線 B L a 1 / B L b 1 ) を 、 図示 し な い 行 Z や
列 Ύ π ―ダで指定 し て 、 選択 卜 ラ ン ジ ス タ ( Τ s a 1 /
T s b 1 ) を 才 ン に す る れ に よ 該当 セ ル部分 (副 ビ ッ ト 線 B L s a 1 / B L s b 1 ) が 、 + 5 V に プ チ ャ ジ さ れる
( 2 ) 消去対象の 1 以上 の メ モ セ ル 卜 ラ ン ジ ス タ ( M a
1 ~ M a 2 / M b 1 M b 2 ) の F レ ィ ン (副 ビ V 卜 線 B L s a 1 / B L s b 1 ) を + 5 V に プ V チ ャ ―ジ し た状態で、 消去対象 の 1 以上の メ モ リ セ ル 卜 ラ ン ジ ス タ ( Μ a 1 M a
2 / M b 1 M b 2 ) の ン 卜 n ―ルゲ ― 卜 ( V一 ド、線 W 1
/ W 2 ) に 、 図 2 の ( b ) に示す よ な消去用 V ド、線駆動 パ ル ス W D P 〇 U T を 印加す る こ れ に り 、 消去対象の メ モ リ セ ル 卜 ラ ン ジ ス タ ( M a 1 M a 2 ノ M b 1 M b 2 ) それぞれの し き レ、値 を 、 所望の値 ( た と え ば + 2 . 5 V ) に 収束 さ せ る (全 ビ ヅ 卜 一括消去 フ ラ ヅ シ E Ε P R 〇 M動 作） こ の全 ビ V h 一括消去 に よ り 、 全て の メ モ リ セ ル 卜 ラ
、、
ン ジ ス タ は 、 た と ば τ ―タ 1 ( し き レ、値 2 . 5 V相当 ） で書 さ さ れ る 、 と に な る 「書込動作 (消去後） J
( 1 ) 書込の対象 と な る メ モ '； セ ル ト ラ ン ジ ス タ ( た と え ば M a 1 ) を 含む セル部分 (副 ビ ヅ ト 線 B L s a 1 の等価容 量 C 0 ) の行 (ゲ一 卜 線 S T 1 ) と 列 （ ビ ヅ 卜 線 Β L a 1 ) を 、 図示 し な い行 /列 7" ゴ ―ダで指定 し て 、 選択 卜 ラ ン ジ ス タ ( T S a 1 ) を 才 ン に す る ( メ モ リ の電源電圧が + 5 V の 場合 、 選択 卜 ラ ン ジス タ T s a 1 の ゲー 卜 に はた と え ば + 7
V が印加 さ れる ) れに ぶ U ゝ
該 セ ル部分の容量 C 0 が、
―、、
書込ァ一 タ ( 1 " ま た は 0 に対応す る電圧 1 ，， 一、、
Ύ
―、、
― タ はた と え ば 0 V相 当 、 0 丁一 タ はた と ば + 5 V相 当 ） に充電 さ れる
( 2 ) 書込対象 の メ モ リ セ ル 卜 フ ン ジ ス タ ( M a 1 ) の ド レ ィ ン (副 ビ 卜 線 B L s a 1 ) を 書込用電圧 ('等価容量 C
0 の充電電圧 ) と し、 こ の メ モ 'リ セ ル 卜 ラ ン ジ ス タ ( M a 1 ) の コ ン ―ルゲ一 ト ( ― ド、線 W 1 ) に書き込み用 電圧
( た と え ば + 6 V ) を 印加 し て 、 書込用電庄 に対 J心 し た ホ ッ 卜 · X レ ク Π ン を メ 乇 リ セ ル 卜 ラ ン ジ ス タ ( M a 1 ) の フ
U 一 テ ィ ン グゲ ― 卜 に注入す る こ れに よ 、 セ ル部分 (副 ビ ッ 卜 線 B L s a 1 ) を 書込バ フ ァ と し た 、 書込対象 メ モ リ セ ル -ラ ン ジス タ （ M a 1 ) への書さ込みが行な わ れる 。 す な わ ち 、 副ビ V 卜 線容量 C ―、、
0 に蓄え ら れた書込 Ύ一タ が "
0 " (副 ビ V 卜線 B L s a 1 = + 5 V ) な ら書込対象 メ モ リ セ ル 卜 ラ ン ジ ス タ ( M a 1 ) の フ a 一テ ィ ン グゲ に ホ ッ 卜 · レ ク 卜 口 ン を注入 し て そ の し き い値 を た と え ば 6 . 5 、、
V 以上 に し 、 書込 7 タ が 1 (副 ビ ヅ 卜 線 B L S a 1 = 0 V ) な ら ホ ヅ 卜 • X レ ク 卜 Π ン注入 を せす に 込対象 メ モ リ セ ル 卜 ラ ン ジ ス タ ( M a 1 ) の し さ い値を 消去時の 2 . 5
V の ま ま と す る
1 fi冗 出動作 J
( 1 ) m出 の対象 と な る メ モ セ ル 卜 ラ ン ジ ス タ ( た と え ば M a 1 ) を 含む セ ル部分 (副 ビ 線 B L s a 1 の等価容
M. し 0 ) の行 ( ゲ 卜 線 S τ 1 ) と 列 ( ビ ヅ 卜 線 B L 1 ) を 、 図示 し な い行 /列 τ ゴ ダで指定 し て 選択 h ラ ン ジ ス タ （ T s a 1 ) を 才 ン にす る こ れ に セ ル部分 (副 ビ 線 B L s a 1 ) の電位は 読出対象 メ モ リ セ ル 卜 ラ ン ジ ス タ ( M a 1 ) への電子 (ホ 卜 • X レ ク h 口 ン ) 注入が起 き な レ、程度の低電圧 ( た と え ば + 1 2 V ) に プ リ チ ャ ジ さ れ る そ す る ため に m出時の列 ( ビ ヅ 卜 線 B L a 1 ) 電位は低め ( た と え ば + 2 . 5 V ) 二設定 さ れ る 。
( 2 ) 冗出対象の メ モ リ セ ル 卜 ラ ン ジ ス タ ( M a 1 ) の ン 卜 ル ゲ 卜 ( K線 W 1 ) の電位を ―タ " 0
( し さ い値 + 6 . 5 V ) と ァ - タ ，， 1 " ( し さ レヽ値 + 2 . 5 V の中 間電位 ( + 4 V 目 !f 後 ) に 定す る
こ こ で 読出対象の メ モ U セ ル ラ ン ジ ス タ ( M a 1 ) に 格納 さ れた Ύ タ が 0 な ら こ の 卜 ラ ン ジ ス タ ( M a 1 ) はォ フ し た ま ま な ので セ ル部分 (副 ビ ッ 卜 線 B L s a 1 ) の 電位は設定 さ れた電位 ( + 1 2 V ) に あ る の電位は副 ビ ヅ 卜 線 B L s a 1 に接 さ れた セ ン ス ァ ン プ (図示せず ) に よ 検知 さ れ Ύ タ 0 と し て外部へ読み 出 さ れる ま た 出対象の メ モ リ セ ル 卜 ラ ン ジ ス タ ( M a 1 ) に格 ―、、
納 さ れた V ―タ が 1 な ら こ の ラ ン ジ ス タ ( M a 1 ) が 才 ン す る ( メ モ U セ ル電流が流れる ) のでセ ル部分 (副 ビ ト 線 B L S a 1 ) の電位はほ ぼ 0 V に低下す る こ の略 0 V 電位は副 ビ V h 線 B L s a 1 に接疏 さ れた セ ン ス ァ ン プ (図
―、、
示せず ) に よ り 検知 さ れ 、 7" ―タ 1 と し て外部へ読み 出 さ れ る
Γ フ レ シ 動作 J
( 1 ) セ ル部分 (副 ビ ヅ h 線 B L s a 1 ) の容量 C 0 に格 納 さ れた電圧情報 ( 電庄 /低電圧 ) は 、 周期的 に図示 し な いセ ン ス ァ ン プに ぶ U 読み 出 さ れる
( 2 ) セ ン ス ァ ン プは 、 副 ビ V 卜 線 B L S a 1 の髙電圧情 報 （書込時 + 5 V 、 出時は + 1 2 V ) を 検知す と 1口 J時 に、 検知 し た 圧 と 同 じ電圧で副 ビ h 線 B L s a 1 を再充 電す る 様 に 、 セ ン ス ァ ン プは 、 副 ビ ヅ 卜 線 B L s a 1 の 低電圧情報 ( 0 V ) を 検知す る と 1口 J時に 、 検知 し た電圧 と じ電圧で副 ビ ヅ h 線 B L s a 1 を 再ノ 電す る
以上の よ う に し て 、 セ ル部分 (副 ビ ヅ 卜 線 B L s a 1 ) に
―、、
格納 さ れた電圧情報が 、 丁 一 タ の口冗出時 に 、 あ る い は所定の リ フ レ ヅ シ ュ 周期每に 、 U フ レ ヅ シ ュ さ れ る ( こ れ は周知の
D R A Mの V フ レ V シ a.動作 と じ で あ る ) れに よ り 、 セ ル部分の情報 (容量 C 0 に充電 さ れた電圧情報 ) は 、 外部 装置に よ り 書 き換 え. ら れな い限 、 あ る い は装置の電源が才 フ さ れな い限 、 維持さ れる
次 に 、 こ の発明 の第 2 の実施例に係る 不揮発性半導体記憶 装 ¾ に つ い て 、 図 4 を 参照 し て説明 す る 図 4 の笋施例構成 は、 ワ ー ド線駆 パ ル ス 発生回路 2 a の構成が図 1 のリ一 ド、 線駆動パルス発生回路 2 と 異な るノ占、、ヽ以外は |RJ一で あ る ので 、 同一部分の 明 は省略す る
ヮ s β ド
駆動パルス 発生回路 2 a は 、 卜 ラ ン ジ ス タ T 8 +
T 9 力、 ら な る G M 0 S ィ ンバ ―タ 6 と 、 卜 ラ ン ジ ス タ T 1 0
+ T 1 1 か ら な る C M 0 S ィ ンパ ―タ 7 と 、 ラ ン ジ ス タ T
1 2 + Τ 1 3 か ら な る C M 0 S ィ ン ―タ 8 と 、 ィ ンパ タ
I I ， I 2 お よ びキ ヤ ノ S シ タ C 1 の 直列回路力、 ら な る ス ピ一 ド ア ッ プ回路 9 ( C M O S イ ン ノ 一 タ 8 の入力パ ル ス の立ち 上が り ノ立ち 下が り 速度 を 速め る ） と 、 常オ ンの ト ラ ン ジ ス タ T 1 4 (ゲー ト 電位 を 制御す れば選択 ト ラ ン ジ ス タ と な る ） と 、 正帰還 ト ラ ン ジ ス タ T 1 5 と カゝ ら な り 、 ト ラ ン ジ ス タ T 1 1 と ト ラ ン ジ ス タ T 1 2 の ド レ イ ン 同志が接続 さ れ、 C M 0 S イ ンバ一 タ 6 の入力端子 に接続 さ れ、 そ の接続点 に 0 V が印力 [1 さ れて い る 。
C M 0 S ィ ンバー タ 7 の正電源 （ P チ ャ ネ ル M 0 S h ラ ン ジ ス タ T 1 0 の ソ ― ス側） は ワ ー ド線駆動パル ス 出力 W D P
0 U T の正パルス電位 に対応 し た電圧 + 3 V (あ る い は + 5
V ) と なつて お り 、 そ の 出力端子は P チ ャ ネ ル M 〇 S 卜 ラ ン ジ ス タ T 8 の ソ - - ス に接続 さ れ る 。
ま た 、 C M 0 S イ ン ノ 一 タ 8 の負電源 ( N チ ャ ネル M 0 S 卜 ラ ン ジ ス タ T 1 3 の ソ ー ス側） はヮ ― ド、線駆動 Λルス 出 力
W D P 0 U T の負パル ス電位に対応 し た電圧一 1 0 V と な て お り 、 その 出力端子 は N チ ャ ネル M 0 S ラ ン ジ ス タ T 9 の ソ ス に接続 さ れる 。 N チ ャ ネ ル M 〇 S 卜 フ ン ジ ス タ T 1 1 の ソ ス お ぶ ぴ P チ ャ ネ ル M 〇 S 卜 ラ ン ジ ス タ T 1 2 の ド、 レ ィ ン は 、 C M O S ンパ ―タ 6 の入力端子 に接続 さ れて い る C M 〇 S ィ ンノく ― タ 8 の入力端子 に は 、 ス ピ一 ド、 ァ 、J、 プ回路 9 の 出 力端 と N チ ャ ネ ル M 0 S 卜 ラ ン ジ ス タ T 1 5 の ド、 レ ィ ン が接続 さ れ 、 そ
レ
の 出 力端子 に 卜 ラ ン ジ ス タ T 1 5 の ゲ ― が接続 さ れ る 卜 ラ ン ジ ス タ T 1 5 の ソ — Wス は ― 1 0 Vの負電源に接続 さ れ る
D
C M 0 S ンパ タ 7 、 8 の
P (入力端子 に は 、 そ れぞれ 5 V の波 値 を持つパルス が印加 さ れ 〇 f 、 卜 ラ ン ジ ス タ T 1 0 の ソ
) U
一ス に は正電圧 + 3 V (あ る い は + Tと 5 V ) が印加 さ れ 、 ラ
力
ン ジ ス タ T 1 3 の ソ一ス に は負電圧 ― 1 0 V が印加 さ れて い
図 4 の ― K線駆動パル ス発生回路 2 a に 図 5 の ( a ) お る
よ び図 5 の ( b ) に示す よ な ヮ ド、線駆動信号 W D S I N
1 、 W D S I N 2 を 入力 す る と 、 C M 〇 S ィ ンバ一タ 7 の正 電源電圧 を + 3 V と す れば 、 図 5 の ( c ) に示す よ な ド、線馬 |k動パル ス W D P 0 U T が得 ら れる
ま た 、 図 4 の V一 ド、線駆動パル ス発生回路 2 a に図 5 の
( d ) お よ ぴ図 5 の ( e ) に示す ぶ う な フ ド、線駆 信号 W
D S I N D S I N 2 を 入力 す る と 、 C 〇 s ィ ン パ一 タ 7 の正 電圧 を + 5 V と す れば 5 の f に示す よ う な ワ ー ド
な お図 5 の （ c ) と 図 5 の で ノ S ル ス W D P O U T の を 変え て い る の は 々 な ノ リ エ ー シ ヨ ン を 示唆す る た め で あ る 図 5 の ( c ) の V 一 ド、線駆 ノ S ル ス W D P 〇 U T を 図 4 の メ 乇 V セ ル ラ ン ジ ス タ M a 1 M a 2 / M b 1 M b 2 に 与え れば 、 ノ ル ス W D P 0 U T の一 1 0 Vで各メ モ セ ル 卜 ラ ン ジ ス タ の フ U 一テ ィ ン グゲ ― ト か ら 電子 を 少 し ず 引 さ 抜 さ な が ら 、 各 メ モ 'リ セ ル 卜 ラ ン ジ ス タ の し さ レ、値電圧 V T
H を 、 パルス W D P 0 U T の + 3 V に対応 し た値に収束 さ せ る こ と がで さ る
ま た 、 図 5 の ( f ) の V ― 線駆動パ ル ス W D P 〇 U T を 図 4 の メ モ リ セ ル ラ ン ジ ス タ M a 1 M a 2 Z M b 1 M b 2 に与え れば 、 パル ス W D P 0 U T の ― 1 0 V で各 メ モ U セ ル ラ ン ジ ス タ の フ ―テ ィ ン グゲ一 卜 か ら電子 を 少 し す 引 さ拔 き な が ら 、 各 メ 乇 y セ ル 卜 ラ ン ジス タ の し さ い値電 圧 V T H を 、 ルス W D P 0 U T の + 5 V に対応 し た値に収 束 さ せ る こ と がで さ る
次 に 、 図 3 B に示す漏洩電流成分等価抵 ί几 R 0 の た め に 、 副 ビ ヅ 卜 線 B L S a 1 に プ リ チ ャ ― ジ さ れた電荷の漏洩が大 き レ、場合の影響 に い て ベ る
副 ビ ヅ 卜 線の漏洩電流の原因 は 、 メ モ リ セ ル 卜 ラ ン ジ ス タ の ゲ一 卜 電圧が負の と さ に 引 き 起 こ さ れ る ド、 レ ィ ン 間 卜 ン ネ ル電流や 、 ド、 レ ィ ン拡散層周辺 に あ る結 晶欠陥な どが要因 と
ュム
な て発生す る の と わ れ 、 殊に、 刖者が主な要因で あ る 図 4 の 一 ド、線駆動 Λ ル ス発生回路 2 a を 図 5 の ( d )
( f ) の波形で動作 さ せた場合 に お いて 、 図 6 A は各 メ モ リ セ ル を 構成す る M 0 S 卜 ラ ン ジ ス タ の フ U ―テ ィ ン グゲ 卜 の電庄波形 V F G を 例示 し 、 図 6 B は の Μ 〇 S 卜 ラ ン ジ ス タ が 続 さ れた副 ビ ヅ IS の電圧 ,変化 V B L を 例示 し 、 図 6
C は こ の Μ 0 S 卜 ラ ン ジス タ の ン 卜 D ―ル ゲ ― の電圧波 形 V C G を 例示 し て い る
な お 、 図 6 A お ぶ ぴ図 6 B に お い て 、 (ィ ) は図 4 の メ モ リ セ ル 卜 ラ ン ジ ス タ M a 1 等 に 当 し 、 ( ) は図 4 の メ モ リ セ ル 卜 ラ ン ジ ス タ M b 1 等 に 当 し 、 (ノヽ ) は図示 し な レヽ 第 3 の副 ビ ヅ 卜 線 に接続さ れた メ モ リ セ ル 卜 ラ ン ジ ス タ に該 当 す る の と 考え る こ と に す る
図 3 B に示 し た等価抵 ί几 R 0 の値が小 さ レ、場合 、 す な わ ち 副 ビ ヅ 卜 線の漏洩電流 ( y一ク 電流 ) が大 き い場合 、 フ Π一 テ ィ ン グゲ一 卜 電圧 V F G はな かな か所望値 に収束 し な レ、 図 6 A はそ の よ Ό な場合の波形 を 示す の で あ る
す な わ ち 図 6 C に示す Ό に 、 不揮発性メ モ U セ ル 卜 ラ ン ジ ス タ の消去の た め に波髙値が 5 V か ら ― 1 0 V に振動す る パ ル ス を メ モ V セ ル 卜 ラ ン ジ ス タ の n ン 卜 P一ル ゲ ― 卜 に 印 加す る と 、 図 6 A に小す よ Ό に 、 フ Π ―テ ィ ン グゲ一 卜 電圧
V F G は ン 卜 Π ル ゲ 電極に 印加 さ れ る Aルス の振幅 に応 じ て振動す る そ の過程に お い て 、 副 ビ ヅ h 線の漏洩電 流 （抵 ί几 R 0 を 介 し て流れ る リ ク 電流 ) に よ U 、 図 6 B に 示す よ に 、 不揮発性メ モ セ ル 卜 ラ ン ジ ス タ (ィ ) ( α )
(ハ ) そ れぞれが接続 さ れ る 副 ビ V 卜 線電圧 V B L は E！、激 に
(異な る 変化率で ) 低下す る し か し 、 副 ビ ヅ 卜 線電位の低 下があ ま に早レ、 と 、 フ 口一テ ィ ン グゲ —- 卜 電庄 V F G の値 が互い に異な る 不揮発性メ 乇 リ セ ル 卜 ラ ン ジ ス タ (ィ ) ( D )
(ハ ) は 、 所定の し き い値電圧 V T H に 向か て容易 に収束 し な い
図 3 Β の実施例 を 採用す れば 、 ビ 、ソ 卜 線選択 卜 ラ ン ジ ス タ
T s a 1 の間欠的な 才 ン動作に よ 図 6 B に示す よ ラ な副 ビ ッ 卜 線電圧の低下が防止さ れる ので 、 メ 乇 'リ セ ル 卜 ラ ン ジ ス タ の し さ い値電圧 V T H ( フ Π 一テ ィ ン グゲ ― 卜 電圧 V F G. に対応 ) の所望値への収束 を確実な の と す る こ と がで ぎ る 図 3 A お よ ぴ図 3 B の実施例で は 、 漏洩電流成分等価抵抗
R 0 を 介 し て逃げる電荷 を 漏洩電流補償回路 ( T s a 1 ) の 間欠的な導通で補つ て い る か ら ビ ジ 卜 線選択 卜 ラ ン ジ ス タ
T s a 1 を ォ フ さ せ て い る 間 、 副 ビ 卜 線 B L s a 1 に蓄積 さ れた電荷 を 長時間保持す る こ と がで き る し た が て 、 ビ
V 卜 線選択 卜 ラ ン ジ ス タ T s a 1 を 卜 ラ ン ス フ ァ ―ゲ ― と し て用 レ、 、 副 ビ ヅ 卜 線 B L s a 1 の等価容量 C o を 情報記憶 容量 と し て用 レ、 る こ と に よ て 、 U フ レ ヅ シ ュ周期 を 長 < 取 れる D R A M構成 を 実現す る こ と がで き る
図 3 A お ぶ び m 3 B の実施例で は 漏洩電流があ つ て 副 ビ ッ 卜 線 B L s a 1 の 電位情報 を 保つ こ と がで さ る ま た 副 ビ ッ 卜 線 B L s a 1 の低電位情報 に いて は 卜 ラ ン ジ ス タ
T s a 1 を 才 フ さ せ て お < と に U そ の情報 を 保つ こ と が で き る
し か し 、 た と え ばメ 乇 リ セル ラ ン ジ ス タ ( ノヽ ) の し さ レヽ 値が所定の し き い値電圧 V T H に収束 し た後 (書込終了後 ) で、 その ゲ一 に 図 6 C の Aル ス が印加 さ れ mけ て い る と 、 こ の ト ラ ン ジ ス タ ( ノヽ ) が才 ン • 才 フ を 繰 返す た め 、 図 6
C のパル ス に 同期 し た電位変、動 (た と え ば図 6 B 中の波形 (ハ ) の振幅微動 を も う 少 し 犬 き < し た ¾ の ) が副 ビ ヅ ト 線
( B L s a 1 / B L s a 2 ) の電圧 V B L に現れ る ( ： ft体的 な電位変動波形例は前述の特願平 6 ― 2 2 2 7 3 4 号の図 9
B の波形 （ Π ) に示 さ れて い る )
後に詳 し < ベ る が、 こ の電位変動は 、 図 1 0 以降の実施 例に示す S R A M ビ ッ ト 3 0 ( 3 0 a 、 3 0 b ) に よ り 除去 さ れる
図 8 は、 こ の発明 の第 3 の実施例 に る 不揮発性半導体記 憶装置の構成 を 示す。 こ れは図 1 あ る い は図 4 の実施例の変 形例で も あ る
図 1 の ヮ一 ド、線ス イ ツ チ回路 3 の 回路数は 、 図 8 に示す よ う に 、 メ モ セ ル プ 口 ッ ク 1 a ( 1 b ) を 構成す る メ モ リ セ ル ト ラ ン ジ ス タ M a 1 ~ M a 2 ( M b 1 〜 M b 2 ) の数に一 致 さ せて も よ い 。 た と え ばメ モ U セ ル ブ 0 ッ ク 1 a が 1 0 2
4 個の メ モ セ ル ト ラ ン ジ ス タ M a 1 M a 1 0 2 4 で構成 さ れる な ら 、 こ の ワ ー ド線ス ィ ッ チ 回路 を 1 0 2 4 回路用 ' 、 す る „ あ い は 、 ワ ー ド線駆動 Aル ス発生回路 2 の 出 力 を 1
0 2 4 本の ヮ一 ド線 W 1 〜 W 1 0 2 4 に順次接続す る マ ル チ プ レ ク サで フ一 ド線ス ィ ッ チ 回路 3 を 構成す る
図 8 に お い て 、 全て の ヮ一 K線ス ヅ チ回路 3 1 〜 3 2 を 同時 に オ ン さ せ て 全て の ヮ一 ド、線を 同時 に リ一 ド線駆動パル ス発生回路 2 の 出 力 に接続す る よ う にす れば、 全て の メ モ リ セ ル ブロ ッ ク 内の メ モ リ セ ル ト ラ ン ジ ス タ を 同時 に消去す る こ と がで き る （ こ れ は フ ラ ッ シ ュ E E P R 0 M の一括消去動 作） 。 一方、 V— ド、線ス ィ ヅ チ回路 3 1 3 2 を 1 回路づつ ォ ン さ せ て特定の ヮ ― ド、線 に V ― ド、線駆動 Λ ル ス 発生 回路 2 の 出 力 に接続す る よ に す れば 、 各 メ モ U セ ル プ ヅ ク 内 の特定 の メ モ セ ル 卜 ラ ン ジ ス タ だけ を 消去す る こ と がで さ る ( ビ
V 卜 単位消去動作 )
図 9 は 、 こ の発明の第 4 の実施例 に係 る 不揮発性半導体記 憶装置の構成 を 示す こ れは図 1 あ る い は図 4 の実施例の変 形例で あ る
図 1 の V一 ド、線ス ィ ヅ チ 回路 3 の 回路数は 、 図 9 に示す よ う に 、 メ モ リ セ ル プ D V ク 1 a ( 1 b ) の数 に一致 さ せて あ よ い た と え ばメ モ υ セ ル ブ D V ク が 5 1 2 プ ク で構成 さ れ る な ら こ の リ ― ド、線ス V チ 回路 を 5 1 2 回路用 l、す ό。 あ る い は 、 ヮ ― ド、線駆動 Λ ルス 発生 回路 2 の 出力 を 5 1
2 本の ブ Π ヅ ク 単位 V ― ド、線に順次接続す る マ ル チ プ レ ク サ で、 ― F線ス ィ 、ソ チ 回路 3 を 構成す る
図 9 に お レ、て 、 全て の V ― ド、線ス ィ ヅ チ回路 3 a — 3 b を 同時 に 才 ン さ せて全て の 一 ド、線 を |PlJ時 に ヮ ド、線駆動パ ル ス発生回路 2 の 出 力 に接続す る ぶ う に す れば 、 全ての メ モ V セ ル プ ヅ ク 内 の メ モ セ ル 卜 ラ ン ジ ス タ を 1口 J時 に消去す る こ と がで き る ( こ れは フ ラ ク シ E E P R 〇 Mの一括消去動 作）
一方 、 ヮ一 ド、線ス ィ V チ 回路 3 a 3 b を 1 回路づつ才 ン さ せて特定の メ モ リ セ ル ブ ク の V ― ド、線每に V ド、線駆 動パルス 発生回路 2 の 出力 に接続す る よ に すれば 、 各メ モ リ セ ル ブ π ク の 内の全メ モ U セ ル 卜 ラ ン ジ ス タ を ブ ヅ ク 每に消去す る こ と がで き る （ ブ ロ ッ ク 単位消去動作 )
図 1 0 A な レヽ し 図 1 0 C は、 こ の発明 の第 5 の実施例に係 る 不揮発性半導体記憶装置 を 説明 す る も ので 、 図 1 0 A はそ の構成の要部 を 示 し 1 0 B は そ の要部信号波形 を 示 し 図 1
0 C その 一部の回路を 示す。
図 1 0 A に ,お いて 、 副 ビ ッ 卜 線 B L s a 1 に は S R A M ビ ッ 卜 接続 卜 ラ ン ジ ス タ T g a を 介 し て S R A M ビ ヅ 卜 3 0 a が接続 さ れ、 副 ビ 卜 線 B L s b 1 に は S R A M ビ ヅ 卜 接続 卜 ラ ン ジ ス タ T g b を 介 し て S R A M ビ ヅ h 3 0 b が 続 さ れ て レヽ る
図 1 0 A の 回路か ら 副 ビ ヅ h 線 B L s a 1 上の要部回路構 成 を 取 り 出 し た のが図 1 0 C で あ る す な わ ち 、 副 ビ ヅ ト 線
B L s a 1 は 、 ピ V 卜 線選択 ラ ン ジ ス タ T s a 1 を 介 し て 主 ビ ッ 卜 線 B L a 1 へ選択的 に接 さ れ る よ Ό に な て い る 。 副 ピ ッ 卜 線 B L s a 1 に は メ モ U セ ル 卜 ラ ン ジ ス タ M a 1 が 接続 さ れ る こ の副 ビ ヅ 卜 線 B L s a 1 に は 、 容量 C 0 3 Qo よ ぴ漏洩電流成分抵抗 R 0 が等価的 に繋がつ て レ、 る こ の副 ビ
、 Jヽ 卜 線 B L s a 1 に は さ ら に 、 S R A M ビ 、ソ 卜 接続 ラ ン ジ ス タ T g a を 介 し て S R A M ビ ヅ 卜 3 0 a が接続 さ れて い る 。
図 1 0 C の 回路は次の よ Ό に動作す る ま ず 、 メ モ セ ル 卜 ラ ン ジ ス タ M a 1 へ T ―タ 書込の た め の ァ F レ ス指定がな さ れ 、 副 ビ ッ 卜 線 B L S a 1 が主 ピ ヅ 卜 線 B L a 1 の電位
( + 5 V ) に プ リ チ ャ ― 、
ジ さ れ る (時間 t 1 以 ) そ 時間 t 1 に お レヽて 、 接続 卜 ラ ン ジ ス タ T g a の ゲ ― 卜 に図 1
0 B 最上段の信号が印加 さ れる す る と 卜 ラ ン ジ ス タ T g a の ド レ ィ ン ゾ ス 間が 通 し 、 副 ビ V 卜 線 B L s a 1 に S
R A M ビ ヅ 卜 3 0 a が接 さ れ る
いて 、 副 ビ 線 B L s a 1 を プ 'リ チ ャ ―ジ す る た め に ビ ッ 1、 線選択 卜 ラ ン ジ ス タ T s a 1 の ゲ ― 卜 に印加 さ れて い た信号 S T 1 (図 1 0 B 上か ら 2 番 ) は 、 0 V に レ ベル ダ ゥ ン す る (時間 t 2 ) す る と 副 ビ ヅ h 線 B L s a 1 は主 ビ ッ 卜 線 B L a 1 か ら切 り 離 さ れ 、 プ U チ ャ一ジ電位に充電 さ れた フ U ―テ ィ ン グ状態に な る
そ の後 、 一 ド、線駆動パ ル ス 出 力 W D P 〇 U T (図 1 0 B 最下段 ) がメ モ リ セ ル 卜 ラ ン ジ ス タ M a 1 の ン 卜 一ル ゲ 一 ト に与 え ら れ 、 こ の h ラ ン ジ ス タ M a 1 が才 ン す る と (時 間 t 3 ) 、 副 ビ ツ 卜 線 B L s a 1 の電位は 0 V方向 に変化す る こ の と さ 、 S R A M ビ ヅ 卜 接続 卜 ラ ン ジ ス タ T g a は導 通 し て い る の で 、 S R A M ビ ヅ 卜 3 0 a は こ の副 ビ ヅ 卜 線電 位変化 を 検知で さ る
こ の酉！！ ビ ヅ 卜 線電位変化が検知 さ れる と 、 S R A M ビ V 卜
3 0 は変化直.後の副 ビ 卜 線電位 ( 0 V ) を ラ V チす る す る と 、 副 ビ ヅ 卜 線 B L s a 1 の電位は導通 し て い る接 卜 ラ ン ジ ス タ T g a を 介 し て S R A M ビ ゾ 卜 3 0 a の ラ ヅ チ レ ベ ル （記憶 内容 ， 0 V ) に ク ラ ン プさ れる (図 1 0 B 上か ら 3 番 目 )
そ の結果 、 時間 t 3 以降の 一 ド、線駆動パル ス 出力 W D P
0 U T の 疏印加 ( た と え ば 1 0 パルス す る ) に よ メ モ リ セ ル 卜 ラ ン ジ ス タ M a 1 が才 ン • 才 フ を 反復 し て 、 副 ビ ッ 線電位は ラ ッ チ レ ベル ( 0 V ) に ク ラ ン プ さ れて い る ので、 ヮ ~ ド線駆動ノ S ルス 出力 W D P 0 U Τ に 期 し た副 ビ ッ h 線 B L s a 1 の電位変動は殆 ど な く な る
図 1 0 Aの S R A M ビ V 卜 3 0 a / 3 0 b を 図 1 、 図 4 、 図 8 ま た は図 9 の実施例回路の副 ビ V 卜 線 B L s a 1 / B L s b 1 に接続す る こ と に よ り 、 こ れ ら の実施例の副 ビ ヅ ト 線 の電位変動が防止 さ れ る
図 1 1 は 、 図 1 0 A の S R A M ビ ヅ 3 0 a の具体例 を 示 す。 こ の 回路 3 0 a は 、 ド、 レ ィ ン負荷抵 ί几 R 3 0 1 を 持つ N チ ャ ネ ル 卜 ラ ン ジ ス タ T 3 0 1 と ド、 レ ィ ン負荷抵 几 R 3 0 2 を持つ N チ ャ ネ ル ト ラ ン ジ ス タ T 3 0 2 と の交差接 に よ る フ リ V プフ 口 ヅ プ回路 を含ん で レ、 る 通常は 、 卜 ラ ン ジ ス タ
T 3 0 1 ( ン ダ ク タ ンス 小 ) が才 フ し 、 卜 ラ ン ジ ス タ T 3
0 2 ( n ン ダ ク タ ン ス 大 ) が才 ン し て る
図 1 1 の 回路の読み 出 し 動作 {ま次の よ Ό に な る す な わ ち 、 卜 ラ ン ジ ス タ T g a が導通 し て副 ビ ヅ 線 B L s a 1 が 卜 ラ ン ジ ス タ T 3 0 2 のゲ一 卜 に接続 さ れた と さ 、 副 ビ 、)、 卜 線電位が + 5 V な ら 卜 ラ ン ジ ス タ T 3 0 2 は 才 ン し た ま ま で あ り 、 フ リ ヅ プフ 口 、ソ プの 回路状態は変化 し な レ、 つ ま U 、 副 ビ V 線電位 + 5 V は回路 3 0 a に ラ ヅ チ さ れな レ、
一方 、 接続 卜 ラ ン ジ ス タ T g a が導通 し て副 ビ ヅ h 線 B L s a 1 が 卜 ラ ン ジ ス タ T 3 0 2 の ゲ ― 卜 に接続 さ れた と さ 、 副 ビ V 線電位が 0 V な ら 卜 ラ ン ジ ス タ Τ 3 0 2 が才 フ と な
U 、 代わ つ て ラ ン ジ ス タ T 3 0 1 が才 ン と な る す る と 、 フ リ V プフ Π ヅ プの回路状態が変化 し 、 副ビ ヅ 線電位 0 V は回路 3 0 a に ラ ッ チ さ れ る ( つ ま 、 副 ビ ヅ 卜 線電位がォ ン し た 卜 フ ン ジ ス タ T 3 0 1 の ド、 レ ン電位 に ク ラ ン プ さ れ る ）
上述 し た 副 ビ ヅ 卜 線 B L s a 1 の電位 がセ ン ス ァ ン プ S A に よ り 検知 さ れ 、
、 こ の電位 に 対応 し た メ 乇 リ セ 、
ル τ一タ が セ ン ス ァ ン プ S A に よ り 冗み 出 さ れ る
ラ ン ジ ス タ T 3 0 1 と T 3 0 2 と の 間 に は コ ン ダ ク タ ン ス の差が設け ら れ て レ、 る の で 、 S R A M ビ ヅ 接続 卜 ラ ン ジ ス タ T g a が 才 フ す る と 、 こ の フ y V プ フ ヅ プの状態 は 元 に戻 る ( 卜 ラ ン ジ ス タ T 3 0 1 が 才 フ で 、 卜 ラ ン ジ ス タ T 3
0 2 が 才 ン )
図 1 2 は 、 図 1 0 A の S R A M ビ 3 0 a の 他例 を 示 す こ の 回路 3 0 a は 、 直列接続 さ れ た 2 段 ィ ン ノ 一タ I 3 0 1 お よ ぴ I 3 0 2 と 、 ィ ン ノ タ I 3 0 2 の 出 力 を ィ ン 一タ
I 3 0 1 の 入力へ選択的に 正帰還 さ せ る 卜 ラ ン ジ ス タ T g a に よ り 、 構成 さ れ て レ、 る
図 1 2 の 回路に お い て 、 卜 ラ ン ジ ス タ T g a が導通 し た と さ の 副 ビ ク 卜 線 B L s a 1 が + 5 V な ら 、 ィ ン ―タ I 3 0
2 の 出 力 + 5 V と な る こ の + 5 V 出 力 は導通 し た h ラ ン ジ ス タ T g a を 介 し て副 ビ V 卜 II B L s a 1 へ フ ィ 一 ド、 バ ッ ク さ れ 、 副 ビ V 線 B L s a 1 電位が + 5 V に ク ラ ン プ ( ラ ヅ チ ) さ れ る
一方 、 卜 ラ ン ジ ス タ T g a が導通 し た と き の副 ビ V 卜 線 B
L s a 1 が 0 V な ら 、 ン パ一タ I 3 0 2 の 出 力 0 V と な る こ の 0 V 出 力 は導通 し た 卜 ラ ン ジ ス タ T g a を 介 し て 副 ビ ヅ 卜 線 B L s a 1 へ フ ィ 一 ド、 パ ヅ ク さ れ 、 副 ビ V 卜 線 B L s a 1 電位が 0 V に ク ラ ン プ ( ラ ヅ チ ) さ れ る こ の 0 V ク ラ ン プ に よ 副 ビ 卜 線 B L s a 1 の電位変動 が抑 さ え ら れる
上述 し た 副 ビ V 卜 線 B L s a 1 の電位 がセ ン ス ァ ン プ S A
―、、
に よ り 検知 さ れ 、 こ の電位 に 対 し た メ モ セ ル ―タ が セ ン ス ァ ン プ S A に よ り み 出 さ れ る
図 1 3 は 、 こ の発明 の第 6 の実施例に係 る 不揮発性半導体 記憶装置の構成 を 明す る 回路図で あ る n 本の ビ 卜 線 B
L 1 B L 11 そ れ ぞれ に は 、 n 個 の S R A M ビ ヅ 卜 ( フ リ ヅ プ フ U ッ プ ) 3 0 1 3 0 n が接続 さ れ て い る こ れ ら の S
R A Μ ビ V 卜 が 、 S R A M メ 乇 U ブ ヅ ク 3 0 0 を 構成 す る
S R A M ビ ヅ 卜 3 0 1 の ビ 卜 線 Β L 1 に は m 回 の メ モ リ セ ル 卜 ラ ン ジ ス タ M 1 1 M 1 m の ド、 レ ィ ン が接 さ れ る 同 fe に 、 S R A M ビ V 卜 3 0 2 の ビ V 卜 線 B L 2 に は m個の メ モ y セ ル h ラ ン ジ ス タ M 2 1 M 2 m の ド、 レ ィ ン が接続 さ れ、 s R A M ビ ッ 3 0 n の ビ ジ 卜 線 B L n に は m im の メ モ リ セ ル 卜 ラ ン ジ ス タ M n 1 M Π m の F レ ィ ン が接 m さ れ る n 個 の メ モ リ セ ル 卜 ラ ン ジ ス タ M 1 1 M n 1 の ゲ 卜 は ヮ一 ド、線 W 1 に接 さ れ 、 n 個の メ モ V セ ル h ラ ン ジ ス タ M
1 2 M n 2 の ゲ ― 卜 は ― ド、 線 W 2 に 接続 さ れ る 以下 様に し て 、 n 個の メ モ セ ル 卜 ラ ン ジ ス タ M 1 3 M n 3 の ゲ一 は V一 ド、線 w 3 に 接続 さ れ 、 η 個 の メ モ リ セ ル 卜 ラ ン ジ ス タ M 1 m M n m の ゲ一 は V ド、 線 W m に 接続 さ れ る 以上 の構成 に お い て 、 n X m 個 の メ モ セ ル ラ ン ジ ス タ
(各 々 は 図' 1 0 A の ラ ン ジ ス タ M a 1 と 同 じ構造 を 持 ) は 、 こ の実施例の フ ラ ッ シ ュ メ モ リ セ ル ア レ イ を 形成 し て い る 。 た と え ば n = 5 1 2 、 m = 8 な ら ば、 図 1 3 の メ モ リ セ ル ア レ イ は 5 1 2 ノ ィ ト の フ ラ ッ シ ュ メ モ リ セ ル ブ ロ ッ ク と な る の ブ 0 ッ ク が 1 0 0 0 ί回 ま れ ば 、 5 1 2 k ィ 卜 の不揮発性半導体記憶装置 と な る =
た と え ば図 1 3 の ビ ヅ 卜 線 B L 1 に接続 さ れ た メ 乇 リ セ ル 卜 ラ ン ジ ス タ M 1 1 M 1 m そ れ ぞ れへ の Ύ ―タ 書き 込 み に は数 1 0 0 マ ィ ク D セ 力 ン ド、 を 要 す る と し て 、 ビ 、ソ 卜 線 B
L 1 に 接続 さ れ た S R A M ビ ヅ 卜 3 0 1 へ 、、
の タ 書 さ 込 み は精々 数 1 0 ナ ノ セ 力 ン ド、 し か かか ら な い 。 こ の S R A M ビ ッ 卜 3 0 1 に 、 一旦 ―、、
所定 の 一 タ ( 0 / 1 ) が短時 間で書き込ま れた あ と は 、 ビ ヅ 卜 線 B L 1 の電位 を S R A M
1 れ ―、、
ビ ッ 卜 3 0 に書き 込 ま た Ύ一 タ の m位 に 維持 す る と が 、、
で き る こ の τ一 タ 電位は ビ ヅ 線 B L 1 に僅か な リ ク 電 流が流れて い て 変化 は し な い
ビ ヅ 卜 線 B L 1 の電位がその記憶 ―タ に相当 す る 電位に 維持 さ れ て レ、 る 間 に た と え ば ヮ ― ド、線 W 1 がノヽ ィ レ ベ ル と な り セ ル M 1 1 が選択 さ れ る と こ のセ ル M 1 1 を 構成 す る 卜 ラ ン ジ ス タ ( 図 1 0 A ま た は 図 1 0 C の M a 1 ) の ゲ ― に 図 1 0 B 下段 に示 す よ な 正負 振動パ ル ス ( リ ― ド、線駆動信 号 W D P 0 U T ) が与え ら れ る こ の パ ル ス が数パ ル ス 1
0 パ ル ス程度反復 さ れ る と 、 ビ V 線 B L 1 の電位 ( S R A
M ビ 3 0 1 の ―、、
記憶 V ―タ ) が 、 不揮発性情報 と し て 、 卜 ラ ン ジ ス タ M 1 1 の フ U ―テ ィ ン グ ゲ 卜 に書さ 込 ま れ る 他の メ モ セ ル 卜 ラ ン ジ ス タ の フ 口 ―テ ィ ン グゲ一 h へ ―、、 の y タ き 込み 同 に行わ れる 。
図 1 3 の構成がた と え ば 5 1 2 ビ ヅ X m ( m は整数 ) メ 乇 U ブ D ヅ ク を 形成 し て い る場'合は 、 図示 し な い外部回路か
―、、
ら 5 1 2 ビ ヅ 卜 単位の Ύ一 タ が S R A M ビ ヅ 3 0 1 3 0 n ( n = 5 1 2 ) に |PtJ時に書 さ 込 ま れる (書き込み所要時間 は 、 通常 、 数 1 0 ナノ セ 力 ン ド、以下 )
―、、 そ の後 、 S R A M ビ ヅ 卜 3 0 1 3 0 n に書さ込 ま れた 7" タ で決 ま る ビ V h 線 Β L 1 B L n の電位それぞれが 、 不 揮発性情報 と し て 、 一 ド、線 W 1 W m で選択 さ れた特定の メ 乇 V セ ル 卜 ラ ン ジス タ M 1 1 M n m の レ、ずれかに書さ 込 ま れ る (書さ込み所要時間 は数 1 0 0 ィ ク セ 力 ン ド、以下） こ の書 さ込みが終了 し た あ と は 、 S R A M ビ ヅ 卜 3 0 1
3 0 n の 内容は消 えて 良 い
以上の構成 に よ り 、 速書 込みの可能な フ ラ V シ メ モ リ を る こ と がで さ る
図 1 4 は 、 S R A Μ ビ ッ の具体例 を 示す 図 1 4 の S R
A M ビ ヅ 卜 3 0 a は図 1 1 の フ V プフ 0 ヅ プ 3 0 a と |PlJ じ 回路構成 を 含む が 、 図 1 4 で は こ の フ リ ヅ プフ Π V プ回路に パ ス ゲ ― h (接続 卜 ラ ン ジ ス タ ) T P g を 含め て S R A M ビ 卜 3 0 1 の 1 セ ル と し て い る
図 1 6 は図 1 4 の S R A M ビ ヅ 卜 3 0 a 3 0 1 の 回路動 作 を 説明 す る タ ィ ン グチ ャ 一 卜 で あ る 時間 t 1 0 以降 、
―、、
図示 し な レ、外部回路か ら の書き 込み 一 タ ( 0 ま た は 1 ) が 副 ビ ヅ 卜 線 B L s a 1 に与え ら れて い る 時間 t 1 2 に お い てパ ス ゲ一 卜 信号 P G が 卜 ラ ン ジ ス タ T P g の ゲ一 卜 に与 え ら れる と 、 卜 フ ン ジ ス タ T P g が 通す る す る と 、 副 ビ ッ
―、、
ト 線 B L s a 1 の電位に対応す る タ がフ V プフ Π ッ プ 型 s R A M ビ ヅ 卜 3 0 a に記憶 さ れ る 卜 ラ ン ジ ス タ τ P が導 m し て い る 間 は 、 副 ビ ヅ 卜 線 B し S a 1 の電位は s R A
M ビ ヅ 3 0 a ―、、
の記 、了一 タ に対応す る 電位 (た と え ば 卜 ラ ン ジ ス タ T 3 0 1 が才 ン し て お れば 0 V ) に 固定 さ れ 変動 し な く な る
その後 、 時間 t 1 4 か ら 、 V 一 ド、線 W 1 を 介 し て メ モ リ セ ル 卜 ラ ン ジ ス タ M a 1 の ゲ 卜 に 正負振動パ ル ス ( フ ド線 駆動信号 ) が印加 さ れる と 、 副 ビ ヅ 卜 線 B L s a 1 の電位
(す な わ ち S R A M ビ V 卜 3 0 a の記憶内容 ) に対応 た デ
― タ が 、 h ラ ン ジ ス タ M a 1 の フ Π ―テ ィ ン グゲ一 卜 に書 き 込 ま れる
な お 、 図 1 6 に お い て時間 t 1 0 か ら t 1 2 ま で 、 お よ び t 1 2 か ら t 1 4 ま で の時間は 、 数 1 0 ナ ノ セ 力 ン ド、程度 あ れば良レ、
図 1 5 は 、 S R A M ビ ヅ の他の具体例を 示す 図 1 の
S R A M ビ ヅ 卜 3 0 1 で はパ ス ゲ一 卜 T P g がフ リ ヅ プフ Π ッ プの片側出 力 に 1 力所設け ら れて い る だ け であ る が 図 1
5 の S R A M ピ ヅ 卜 3 0 1 で は 2 の パ ス ゲ ― 卜 T Ρ g 1 ，
T p g 2 がフ リ ヅ プフ Π ヅ プの両側出 力 に 2 力所 ηχけ ら れて い る
図 1 7 は図 1 5 の S R A M ビ ヅ 3 0 a / 3 0 1 の 回路動 作 を 説明 す る タ ィ ヽ ン グチ ャ 一 で あ る 時間 t 2 0 以降、 ' 、、
図示 し な い外部回路か ら の き 込み タ ( 0 ) が 、 卜 ラ ン ジ ス タ T S a 1 を 介 し て、 副 ビ 卜 線 B L s a 1 に与え ら れて レヽ る 時間 t 2 2 に お い て ス ゲ ― 卜 信号 P G 2 が ト ラ ン ジ ス タ T P g 2 の ゲ一 卜 に爷え ら れ る と 、 卜 ラ ン ジ ス タ
T p g 2 が導通す る す る と 、 副 ビ ヅ 線 B L S a 1 の電位
―、、
に対応す る T一タ がフ リ V プフ a プ型 S R A M ビ ヅ 卜 3 0 a に記憶 さ れ 、 続いて 時間 t 2 4 に お い て 卜 ラ ン ジ ス タ T p g 2 が非導通 と な る
そ の ―、、 ，' 1 ，， 後 、 図示 し な レ、外部回路か ら の書き込み τ ―タ (
) が 、 卜 ラ ン ジ ス タ T s a 1 を 介 し て 、 副 ビ 、ソ h 線 B L s a
1 に与え ら れた と す る (時間 t 3 0 ) その後 ス ゲ一 ト 信 号 P G 1 が発生す る と (時間 t 3 2 ) 、 卜 ラ ン ジ ス タ T P
1 が導通す る 卜 ラ ン ジ ス タ T P g 1 が導通 し て い る 間 は、 副 ビ ヅ 卜 線 B L s a 1 の電位は S R A M ビ ッ 卜 3 0 a のき p つ タ に対応す る 電位 (た と え ば 卜 ラ ン ジ ス タ T 3 0 1 がォ フ し て お れば 5 V ) に 固定 さ れ 、 変動 し な く な る
その後は 、 図 1 6 の場合 と 様な動作が行われる す な わ ち、 時間 t 4 0 か ら 、 フ ― ド、線 W 1 を 介 し て メ 乇 U セ ル 卜 ラ ン ジ ス タ M a 1 の ゲ ― に正負振動パル ス ( リ ― ド、線駆動信 号） が印加 さ れる と 、 副 ピ V 卜 線 B L s a 1 の電位 (す な わ ち S R A —
M ビ ヅ h 3 0 a の記憶 内容 ) に対応 し た ―タ が、 卜 ラ ン ジ ス タ M a 1 の フ 口一テ ィ ン グゲ一 卜 に書き込 ま れ る 。 な お 、 図 1 7 に お レ、 て時間 t 2 0 か ら t 2 6 ま で 、 t 3 0 カゝ ら t 3 6 ま で 、 お よ ぴ t 3 6 か ら t 4 0 ま での時間は 、 そ れぞれ数 1 0 ナ ノ セ 力 ン ド、程度以下で良 い
図 1 8 は 、 図 1 4 ま た は図 1 5 の ,変形例で あ て 、 主ビ ッ 卜 線 B L a 1 側に S R A M ビ ヅ 卜 3 0 a を 設け た場合 を す。 図 1 .8 の 回路の場合 、 S R A M ビ ヅ 卜 に一時格納 さ れ た書 さ
―、、
込み Ύ一タ が所望の セ ル ( た と え ば M a 1 ) に書 き 込 み終わ る ま で は 、 ゲ 卜 信号 S T 1 を ノヽ ィ レ ぺ ル に保つ て お く こ の点 を 除け ば 、 図 1 8 の実施例は基本的 に は図 1 4 ま た は図
1 5 の実施例 と |HJ等で あ る
図 1 9 は 、 こ の発明 の第 7 の実施例に |7| る 不揮発性半導体 記憶装置の構成 を 説明 す る 回路図で あ る
ビ 卜 線 B L 1 ( ま た は B L s a 1 ) の一方は N チ ャ ネ ル 卜 ラ ン ジ ス タ ( 卜 ラ ン ス フ ァ ゲ ― ) T b 1 を 介 し て微少雷 流源 2 0 1 に接 さ れ る ビ V 卜 線 B L 1 の他方 は 、 N チ ャ ネル 卜 ラ ン ジ ス タ ( ラ ン ス フ ァ ゲ一 卜 ) T s 1 を介 し て セ ン ス ァ ン プ S A 1 に接続 さ れ る と と あ に 、 N チ ャ ネ ル 卜 ラ ン ジ ス タ T g 1 を 介 し て 負電源 V S s / 0 V 回路 (接地回路 G
N D ) に接続 さ れ る
こ の ビ ヅ 卜 線 B L 1 に は 、 メ モ リ セ ル ァ レ の第 1 の 力 ラ ム を 構成す る 多数の不揮発性メ 乇 セ ル 卜 ラ ン ジ ス タ ( ン 卜 d一ル ゲ ― と フ Π ―テ ィ ン グゲ ― 卜 を 持 つ N チ ャ ネ ル M
0 S 卜 ラ ン ジ ス タ ) M 1 1 M 1 m の K レ ィ ン が接続 さ れ る こ れ ら メ モ U セ ル h ラ ン ジ ス タ M 1 1 M 1 m の ゾ ―ス は負 電源 V s s / 0 V 回路 (接地回路 G N D ) に接続 さ れ る
同様に 、 ビ ヅ 卜 線 B L 2 ( ま た は B L s b 1 ) の一方は N チ ャ ネ ル 卜 ラ ン ジ ス タ ( 卜 ラ ン ス フ ァ ゲ一 卜 ) T b 2 を 介 し て微少電流源 2 0 2 に接続 さ れ る ビ V 卜 線 B L 2 の他方 は
N チ ャ ネ ル 卜 ラ ン ジ ス タ ( 卜 ラ ン ス フ ァ ゲ 卜 ) T s 2 を 介 し て セ ン ス ァ ン プ S A 2 に m さ れ る と と に、 N チ ャ ネ ル 卜 ラ ン ジ ス タ T g 2 を 介 し て負電源 V s s / 0 V 回路 (接地
■6
回路 G N D ) に接 さ れ る こ の ビ V h 線 B L 2 に は 、 メ モ リ セ ル ァ レ ィ の第 2 の 力 ラ ム を 構成す る 多数の 不揮発性メ モ リ セ ル ラ ン ジ ス タ M 2 1 M 2 m の ド、 レ ィ ン が接 さ れ る こ れ ら メ モ リ セ ル 卜 ラ ン ジ ス タ M 2 1 M 2 の ソ一ス は負 電源 V s s に接 さ れ る
図示 し な レ、他の メ モ リ セ ル 力 ラ ム |PiJ様に構成 さ れ て い る メ モ U セ ル ァ レ ィ の各 ブ σ ヅ ク は 、 メ モ U セ ル h ラ ン ジ ス タ
M 1 ' 1 M n 1 、 M 1 2 M n 2 、 ··· 、 M 1 m M n m そ れ ぞ れ の ゲ ― 卜 回路 ( V一 κ 線 ) W す な わ ち W 1 W m で 構 成 さ れ て い る
微少 pa流源 2 0 1 、 2 0 2 、 …各々 は 、 定電流回路あ る い は 内部ィ ン ピ一ダン ス の高い電圧発生回路 ( チ ャ ―ジ ポン プ な ど ) で構成で さ る
こ の実施例に け る 微少電流源 2 0 1 、 2 0 2 、 は 、 外 部 ク Π V ク C L K ( Φ ) で動作 し 、 こ の ク Π V ク の周波数あ る い 一、、
は T 一テ ィ 比 に対応 し た犬 さ さ の微少電流 I s 1 、 I s 2 、 … を 卜 ラ ン ジ ス タ Τ b 1 、 T b 2 、 …に 供給す る 卜 ラ ン ジ ス タ T b 1 、 T b 2 、 …は そ の ゲ ― 卜 信号 B L K に よ り 開閉制御 ( 才 ン • 才 フ制御 ) さ れ る 。 信号 B L K が H レ ベ ル に な る と こ れ ら の ラ ン ジ ス タ は導通 ( ォ ン ) し 、 微 電 流源 2 0 1 2 0 2 、 …か ら の微少電流 I s 1 、 I s 2 、 … が ビ ヅ h 線 B L 1 、 B L 2 、 …に 供給 さ れ得 る よ Ό に な る ラ ン ジ ス タ T s 1 、 Τ S 2 、 …は そ の ゲ 卜 信号 S に よ り 開閉制御 ( 才 ン • 才 フ 制御） さ れる 信号 S が H レ ベル に な る と こ れ ら の 卜 ラ ン ジ ス タ は導通 (才 ン ) し 、 ビ ッ 卜 線 B
L 1 Β L 2 、 …がセ ン ス ァ ン プ S A 1 、 S A 2 、 に接続 さ れ る ·> た と え ば 、 セ ン ス ァ ン プ S A 1 が 卜 ラ ン ジ ス タ T s
1 を 介 し て ビ V 卜 線 Β L 1 に接続 さ れる と 、 ヮ一 ド線 W 1 に 、 よ り 選択 さ れた メ モ y セ ル 卜 ラ ン ジ ス タ M 1 1 、 の格納了一タ
( ビ V 線 B L 1 の電位に対応） が 、 セ ン ス ァ ン プ S A 1 に よ り β売み 出 さ れる 他の メ モ リ セ ル に つ レ、て 様な読み取 り が行わ れる
外部 ク P V ク C L K ( Φ ) 、 ゲ ― 卜 信号 B L K 、 ヮ一 ド線 駆動信号 W L 、 ゲ ― 卜 信号 S な ど は 、 所定の タ ィ ミ ン グで、 制御回路 1 2 0 か ら発生 さ れる
卜 ラ ン ジ ス タ T g 1 、 T g 2 、 …は 、 それぞれ 、 メ モ U 1
0 1 、 1 0 2 、 …か ら 一タ G 1 、 G 2 、 …を 受 けて 一時記
―、、
憶す る τ ―タ G 1 、 G 2 、 …の 内容がす て L レ ベルで あ れば 、 卜 ラ ン ジ ス タ T s 1 T g 2 、 ··· はすベて 才 フ し て い ό 。 す る と 、 微 電流源 2 0 1 2 0 2 、 …か ら 接地回路 G
N D への 路が 卜 ラ ン ジ ス タ T g 1 、 T g 2 、 … に リ 遮 断 さ れる か ら 、 た と え B L K = H に 卜 ラ ン ジ ス タ T b 1
T b 2 …が才 ン し て いて 、 微少電流 I S 1 、 I s 2 、 は流れな レヽ
一 ―、、
方 、 Ύ一タ G 1 、 G 2 、 …の 内容がすベて H レ ベルで あ れば 、 ラ ン ジス タ T g 1 、 T g 2 、 はす て弱ォ ン (短 絡状態で はな く 、 ィ ン ピ ―ダン ス な導通状態 ) す る す る と 、 Β L K = H に よ 卜 ラ ン ジ ス タ T b 1 、 T b 2 、 …がォ ン し て お れば、 微少電流源 2 0 1 、 2 0 2 ···か ら 地回路
G N D へ 、 卜 ラ ン ジ ス タ T g 1 、 T g 2 、 ■·· を 介 し て 、 微少 電流 I s 1 、 I s 2 、 …が流れ る こ と に な る
、、 一、、 他方 、 た と え ば τ 一 タ G 1 だ けが H レ ベルで あ 他の V ―- タ G 2 ···がすベて L レ ベルで あ れ ば 、 卜 ラ ン ジ ス タ T g 1 だ け が弱才 ン し 、 他の 卜 ラ ン ジ ス タ T g 2 、 …はすぺて 才 フ す る こ の場合 、 B L K H に よ 卜 ラ ン ジ ス タ T b 1 、 T b 2 、 ···が才 ン し て お れば 、 微少電流源 2 0 1 か ら接地回路
G N D へ 、 卜 ラ ン ジ ス タ T' g 1 だけ を 介 し て 微少電流 I S
1 が流れ る と に な る
、、 以上の よ Ό に 、 メ モ U 1 0 1 1 0 2 …の 内容 ( 一 タ
G 1 、 G 2 … ) に応 じ て 、 どの ビ V 卜 線 B L 1 、 B L 2 、
… に微 m ¾流 I S 1 、 I s 2 、 … を 流す のか を 、 任意 に決定 で き る ぶ に な る
な お 、 メ 乇 1 0 1 、 1 0 2 、 は 、 通常 は フ リ ヅ プフ D ッ プな どの ス タ テ ィ ヅ ク 型 Πし 回路で構成 さ れる が 、 こ れ ら を D R A Mな どの ダィ ナ 、 V ク 型記憶回路で構成す る こ と 可能で あ る こ の発明が 用 さ れな い場合 、 ビ 卜 線 B L 1 に つ な がつ た メ モ リ セ ル 卜 ラ ン ジ ス タ M 1 1 M 1 m に対す る書込が行 われて い る最 中 に ―ク 電流な どが原因で ビ V 卜 線 B L 1 の 電位が時間 と と に変化 (低下 ) す る と 、 メ モ リ セ ル 卜 ラ ン ジ ス タ M 1 1 M 1 m に対す る 書込 ( ま た は消去 ) が正 し < 行わ れな い可能性が出て < る
微少電流源 2 0 1 は 、 上記 リ 一 ク 電流 に る ビ V 線 B L 1 の電位変、化 を キ ャ ン セ ルす る た め に口又 け ら れて い る す な わ ち メ モ リ セ ル 卜 ラ ン ジ ス タ M 1 1 M 1 m に対す る書込
( ま た は消去 ) が行わ れて い る 間 、 リ ―ク 電流な ど に よ ビ ッ h 線 Β L 1 か ら 失わ れる 電荷 を 微少電流源 2 0 1 か ら の微 少電流 I s 1 で補充す る よ に し て 、 実用上間題 と な る よ ラ な ビ ッ 卜 線 Β L 1 の電位変化が生 じ な い ぶ に し て レ、 る
卜 ラ ン ジ ス タ Τ g 1 、 T g 2 、 ··· の ち どの ラ ン ジ ス タ
( 1 個 ま た は複数個 ) を 弱才 フ ( ま た は 才 ン ) さ せ る かは 、
-、、
つ タ G 1 、 G 2 、 ··· の 内容 (信号 レ ベル ) に よ つ て決定 さ
―、、
れる ま た 、 一 タ G 1 、 G 2 、 ··· の 内容は書込 ( ま た は消 去） が元了 す る ま で は保持 し た いの で 、 その保持手段 と し て メ 乇 1 0 1 、 1 0 2 、 … が設け ら れて レ、 る
メ モ リ 1 0 1 、 1 0 2 、 ··· に書き 込ま れる ―タ G 1 、 G
2 、 の 内容は 、 メ モ リ 書換回路 1 1 0 に よ り 決定 さ れる こ の メ 乇 U 書換回路 1 1 0 か ら メ モ V 1 0 1 、 1 0 2 、 ···へ の デ一 タ G 1 、 G 2 、 ■·■の書 さ 込み は 、 制御回路 1 2 0 か ら の タ ィ 、 ン グ ク 口 ヅ ク C K 1 2 0 に 1口 j期 し て行わ れる よ に な つ て レ、 る
図 2 0 は 、 図 1 9 の実施例 に示す微少電流源 ( チ ャ ―ジ ポ ン プ ) 2 0 1 、 2 0 2 、 ···の具体例 を 示す回路図で あ る
N チ ャ ネル Μ 0 S 卜 ラ ン ジ ス タ T 3 のゲ一 卜 お び ド、 レ ィ ン は負電源 V s s ( 0 V ) に接続 さ れ 、 その ソ ―ス は N チ ャ ネ ル Μ 〇 S 卜 ラ ン ジ ス タ T 2 の ゲ ― 卜 お よ ぴ ド、 レ ィ ン に 接 m さ れ る 卜 ラ ン ジ ス タ T 2 の ソ 一 ス は N チ ャ ネ ル M 0
S 卜 ラ ン ジ ス タ Τ 1 の ゲ一 h お よ ぴ ド、 レ ィ ン に接続 さ れ る 。 h フ ン ジ ス タ T X 1 の ゲ 卜 • ド、 レ ィ ン に は キ ャ パ シ タ C
1 を 介 し て ク V ク Φ ( = C L K ) が供給 さ れ 、 卜 ラ ン ジ ス タ τ X 2 の ゲ 卜 • F レ -< ン に は キ ャ シ タ C 2 を 介 し て ク 口 ッ ク Φ の反 ク D ク Φ 氺 が供給 さ れ る よ Ό に な て レヽ る 。 こ の ク D ヅ ク Φ ( Φ * ) と し て は 、 た と え ば周波数が 1 M H ζ 、 振幅 5 V 、 T ―テ ィ 比 5 0 % 矩形 ノ ル ス が用 い ら れ る 。
こ の よ う な 構成 の微 少電流源 ( チ ャ一ジ ポ ン プ ) に お い て 、 卜 ラ ン ジ ス タ T X 3 の ソ ス か ら 、 ク U ヅ ク Φ に 期 し た タ ィ ン グで 、 微少電流 I s 1 ( ま た は I s 2 、 ··· ) が出力 さ れ る
図 2 1 は 、 図 1 9 の実施例に示す微少電流源 ( ス ィ ヅ チ ド キ ャ パ シ タ ) 2 0 1 、 2 0 2 、 の他の具体例 を 示す 回路図 で あ る
Ν チ ャ ネ ル M 0 S 卜 ラ ン ジ ス タ T X 4 の ゲ ― 卜 お ぶ ぴ ド、 レ ィ ン は負電源 V s s ( 0 V ) に接 さ れ 、 そ の ゾ一ス は N チ ャ ネ ル Μ 0 S 卜 ラ ン ジ ス タ Τ X 3 の ゲ ― 卜 び ド、 レ ィ ン に 接続 さ れ る 卜 ラ ン ジ ス タ Τ X 3 の ソ一ス は N チ ャ ネ ル M 0
S 卜 ラ ン ジ ス タ T X 2 の ゲ一 h お よ び ドヽ レ ィ ン に お
接 さ れ る 。 卜 ラ ン ジ ス タ T X 2 の ゾ ―ス は N チ ャ ネ ル M 〇 S 卜 ラ ン ジ ス タ Τ X 1 の ゲ ― 卜 お び ド、 レ ィ ン に 接続 さ れ る
卜 ラ ン ジ ス タ T X 1 の ゲ ― 卜 • ド、 レ ィ ン に は キ ャ パ シ タ C
1 を 介 し て ク D V ク Φ ( = C L K ) が供給 さ れ 、 卜 ラ ン ジ ス タ Τ X 2 の ゲ ― 卜 • ド、 レ ィ ン に は キ ャ パ シ タ C 2 を 介 し て ク π ッ ク Φ の 反転 ク U V ク Φ 氺 が供給 さ れ 、 ラ ン ジ ス タ T X
3 の ゲ一 卜 ド、 レ ィ ン に は キ ャ パ シ タ C 3 を 介 し て ク D ッ ク Φ の 反転 ク α ヅ ク Φ 氺 が供給 さ れる よ つ に な つ て い る - こ の ク 口 ヅ ク Φ ( Φ 氺 )· と し て は 、 た と え ば周波数が 1 M H z 、
―、、
振幅 5 V τ . ―テ ィ 比 5 0 %矩形パル ス が用 い ら れ る
こ の よ Ό な構成の微少電流源 (ス ィ チ ド、 キ ャ A シ タ ) に お い て 、 卜 ラ ン ジ ス タ T 3 の ソ 一ス か ら 、 ク Π V ク Φ に 同 期 し た タ ィ ン グで 、 微少電流 I s 1 ( ま た は I s 2 …） が出 力 さ れる
図 2 2 は 、 図 1 9 の実施例の 回路動作 (消去 ) を 説明す る タ ィ ン グチ ャ 一 h で あ る。 図 1 9 の メ モ セ ル 卜 ラ ン ジ ス タ Μ 1 1 Μ n m を す て （ あ る い は ブ □ ク ク単位で ) 一括 消去 す る 合 (つ ま U フ ラ ッ シ す る場合 ) 、 メ 乇 リ 書換回 路 1 1 0 か ら メ モ リ 1 0 1 、 1 0 2 、 … に H レ ベル の T一 タ
G 1 、 G 2 、 が書き込 ま れる (時間 t 1 0 0 ) す る と 、 時間 t 1 0 0 以降 、 メ 乇 U 1 0 1 、 1 0 2 、 …か ら 卜 ラ ン ジ 、
ス タ T g 1 、 T g 2 、 ··· へ H レ ベ ―、
ル の 一 タ G 1 、 G 2 、 が与 え ら れ 、 ラ ン ジ ス タ T g 1 、 T g 2 、 …が軽 < 弱ォ ン す る こ の状態で 、 図示 し な い プ チ ャ ―ジ 回路か ら 消去用 電位 (た と え ば + 6 . 5 V ) が与 え ら れ こ二 の電位で ビ ッ ト 線
B L 1 、 B L 2 、 ··■がプ リ チ ャ 一ジ さ れ る その際 、 プ リ チ ャ 一 ジ回路か ら弱 才 ン状態の 卜 ラ ン ジ ス タ T g 1 、 T g 2 、
...へ微少電流が定常的に流れ る よ Ό に な て い る こ れに よ り 、 た と え ビ ヅ 卜 線 B L 1 、 B L 2 、 ··· に ―ク 電流があ つ て ち プ リ チ ャ ―ジ回路か ら の微少電流 に よ り こ の リ ―ク 電 流がキ ャ ン セ ル さ れ 、 、 れ ら の ビ ヅ 卜 線の消去電位が維持 さ れる 。 そ の後の所定期間 内 に (時間 t 1 0 2 t 1 0 4 ) 、 すぺ て の メ 乇 'リ セ ル 卜 ラ ン ジ ス タ ( あ る い は フ ラ ヅ シ a. し た い特 定 ブ 口 ク の メ 乇 セ ル 卜 ラ ン ジ ス タ ) の ゲ ― 卜 に H レ ベ ル の リ ― ド、 線駆動信号 W L が印加 さ れ す ベ て の メ モ U セ ル 卜 ラ ン ジ ス タ ( あ る い は フ ラ シ 3. し た レ、特定 プ ク の メ モ セ ル ラ ン ジ ス タ ) の記 内容が消去用電位 ( + 6 . 5 V ) に 対応す る 内 容 に フ ラ V シ ュ さ れ る
な お 、 図 2 2 で は ― ド、線駆動信号 W L を 単純な矩形波で 図示 し て い る が 、 こ の信号 W L は 図 6 C に 示 す よ な 正負振 動パル ス で レ、
図 2 3 は 、 図 1 9 の実施例の 回路動作 (書込 ) を き ϋ 明 す る タ ィ ン グ チ ャ ― 卜 で あ る た と え ば第 1 力 ラ ム の メ モ リ セ ル 卜 ラ ン ジ ス タ M 1 1 Μ 1 m の い ず れ か ( M 1 1 な ど ) に 書さ 込み を 行 Ό 場合は 、 メ モ U 書換回路 1 1 0 か ら メ モ U 1
0 1 だ け に H レ ベ ル の Ύ一 タ G 1 が書さ 込 ま れ ( 時間 t 2 0
0 ―、、
) 、 そ の他の メ モ リ 1 0 2 、 … に は L レ ベル の 一 タ G 2
·■· が書さ 込 ま れ る こ の G 1 = H レ ベ ル に ぶ 、 ラ ン ジ ス タ Τ g 1 だ け が弱才 ン状態 と な U 、 その他の ラ ン ジ ス タ T s 2 、 … は 才 フ状態 と な る
時間 t 2 0 2 か ら ク V ク C L K が微少電流源 2 0 1 、 2
0 2 、 に与 え ら れる と 、 こ れ ら の微少電流源は微少電流 を 供給で さ る よ ラ に な る 時間 t 2 0 2 に信号 B L K が H レ ベ ル と な り h ラ ン ジ ス タ Τ b 1 、 T b 2 、 ··· が才 ン す る と 、 微 少電流源 2 0 1 、 2 0 2 、 ·■■か ら ビ ヅ 線 B L 1 、 B L 2 、
…へ微少電流 I S 1 、 い S 2 、 …が供給 さ れ得 る 状 と な る こ こ で、 H レ ベル のデ―タ は G 1 だ けな ので、 卜 ラ ン ジ ス タ
T g 1 だ けが弱才 ン状態 と な り 、 そ こ に微少電流 I s 1 が流 れる す る と 卜 ラ ン ジ ス タ T g 1 の ド、 レ ィ ン に 'リ ―ク 電流な ど に ―、、
実用上影響 さ れな い書込電位 (書さ 込み ―タ ) が生 じ る 。 ビ V 卜 線 B L 1 の書込電位は 、 こ し て得 ら れた電位 に 維持 さ れ る
時間 t 2 0 2 以降、 微少電流供給用 の ク Π ク G L Kが微 少電流源 2 0 1 に与え ら れ 、 微少電流 I s 1 を ビ ヅ 卜 線 B L
1 に伝え る た め に信号 B L K が H レ ベル と な る (時間 t 2 0
2 ~ t 2 0 6 ) - ま た書さ 込み を 行 フ 特定の メ 乇 リ セ ル 卜 ラ ン ジ ス タ (た と え ば M 1 1 ) の ゲ 卜 に正負振動パル ス状の ヮ 一 ド、線駆動信号 W L が印加 さ れる (時間 t 2 0 2 〜 t 2 0
6 ) の期間中 (時間 t 2 0 2 t 2 0 6 ) 微少 ¾流源 2
0 1 か ら の微少電流 I S 1 の供給 に よ り ビ ッ 卜 線 B L 1 の電 位は徐々 に上昇す る 特定の メ モ U セ ル 卜 ラ ン ジ ス タ (た と え ば M 1 1 ) に対す る書き込みが終了す る と (時間 t 2 0 4 )
、 の 卜 ラ ン ジ ス タ ( M 1 1 ) が弱導通状態 と な U 、 ビ ッ 卜 線 B L 1 の 位が低下す る (時間 t 2 0 4 t 2 0 6 )
こ Ό し て特定メ 乇 リ セ ル 卜 ラ ン ジ ス タ ( M 1 1 ) への書 き 込みが終了 し た後 、 さ ら に第 2 力 ラ ムの メ モ U セ ル ラ ン ジ ス タ M 2 1 M 2 mの いずれか （ M 2 2 な ど ) に書き 込み を
―、、
行 う 場合 は 、 Ύ一 タ G 2 だ けが H レ ベル に な る その後は、 時間 t 2 0 2 t 2 0 6 と 様 に 、 別の メ モ セ ル 卜 ラ ン ジ ス タ ( M 2 2 ) へ の書き込みが行わ れる
睿 き込み期間中 の微少電流 ( I s 1 ) の供給 (時間 t 2 0 2 t 2 0 6 ) に ぶ て、 た と え U 、 -~ * ク 電流が流れて ビ ッ ト 線 ( B L 1 ) の電位が下が り す ぎる こ と は な < 十分な書 き 込み レ ベルが確保 さ れ 、 τ 一 タ 書さ 込み を確実 に 了 で さ る 図 2 4 は 、 図 1 9 の実施例の 回路動作 (読出 ) を am明す る
―、、
タ ィ ン グチ ャ ― 卜 で あ る ø壳出の場合 は T ―タ G 1 、 G 2 、
··· はす て L レ ベル と さ れ 、 卜 ラ ン ジ ス タ T g 1 、 T g 2 、
■■· はすベて 才 フ 状態 と な る ま た信号 B L K L レ ぺル と さ れ 、 ビ V 卜 線 B L 1 2 …
、 B L 、 への微少電流 I s 1 、 I s
2 ··· の供給は停止 さ れる
一、、
た と え ばメ 乇 リ セ ル 卜 ラ ン ジ ス タ M 1 1 か ら格納丁 ―タ の み取 が行わ れる場合 、 一 ド、線 W 1 の駆動信号 W L の レ ベルが H と な る (時間 t 3 0 2 t 3 0 4 ) ま た 、 1口 J時 に ビ ヅ 卜 線 B L 1 を セ ン ス ァ ン プ S A 1 に接続す る た め に信号
S H レ ベル と な る こ れ に り 、 メ モ V セ ル ラ ン ジ ス タ
Μ 1 1 の格納 Ύ ―タ の 内容に応 じ て定 ま る ビ ソ 卜 線 B L 1 の 電位がセ ン ス ァ ン プ S A 1 に ぶ り 検知 さ れ 、 セ ル M 1 1 ―、、 の Ύ さ士
一 タ rr冗出 が行わ れ る
さ: &
な お 、 出 中 は どの ビ ヅ h 線へ 微少電流の供 n は行わ れ
―、、
な レ、 ぶ ラ に 、 信号 B L Kは L レ ベル に設定 さ れ 、 T 一 タ G 1 、
G 2 、 すベて L レ ベル と さ れる
上述の ぶ に 、 の発明 の不揮発性半 体記 装 に よ れ ば、 ビ ッ ト 線 （副 ビ ッ ト 線） を プ リ チ ャ ー ジ し た後、 ァ ド レ ス指定 さ れた 1 以上の注目 メ モ リ セ ル ト ラ ン ジ ス タ の フ ロ — テ ィ ン グゲー ト に正負 に振動す る パルス を 印加す る こ と に よ つ て 、 多数の メ モ リ セ ル ト ラ ン ジ ス タ の異な っ た フ ロ ーテ ィ ン グゲ 電圧 を 所定の電位に収束 さ せ る こ と がで さ る 。 こ の た め 、 極め て簡単な操作で多数の不揮発性メ モ セ ルへの 正確な耆 さ込み • 消去 を 行 こ と がで さ る その際 、 副 ビ ッ ト 線の 位 を S R A M ビ ッ 卜 ( 3 0 1 な ど ) に一旦高速記憶 す る ので 、 こ の副 ビ V ト 線電位は記憶 さ れた電位 に 固定 さ れ、 そ の電位久動 は除去 さ れる ま た記憶装置外部か ら見 た書き 込み速度 は S R A M ビ ッ 卜 への書き込み速度 と 様に観測 さ れ る さ ら に 、 S R A M ビ V 卜 がビ V 卜 線か ら電気的 に切 り 、 離 さ れて い る 間 、 特定の メ モ リ セ ル ラ ン ジ ス タ へ 、
の Ύ一タ 書き込み 中 に ビ ヅ 卜 線 に リ ―ク 電流が流れて 、 微少電流供 給手段 ( 2 0 1 な ど ) に よ り そ の ビ ッ 線へ リ 一ク 電流 を 補 償す る ぶ な微 電流 を供給す る こ と で 、 ピ ヅ 卜 線の電位変 動 を 抑 え込む と がで き る

Claims

請求の範囲 以下の構成 を 具備 し た こ と を特徴 と す る 不揮発性半導 憶装置 ：
数の ヮ ― ド、線お よ び複数の ビ ヅ 卜 線 を 持ち 各フ ― F線 と各 ビ ッ 線 と の交ノ占、、、位置に メ モ V セ ル が配設さ れ る メ モ セ ル ァ レ ィ と ，
記 ビ ッ 卜 線に接 さ れ 記メ モ リ セ ル 卜 ラ ン ジ ス タ に 格納 さ れる 7" タ を 旦記 す る ス タ テ ィ ヅ ク 型記 手段 と
，
―、、
m記ス タ テ ィ ヅ ク 型記 ■' 手段 に記憶 さ れた y一タ を 不揮発 性情報 と し て保持す る フ 口一テ ィ ン グゲ一 お ぴこ の フ n一テ ィ ン グゲ一 卜 に保持さ れ る情報の書込 消去 ま た は読 取 を 制御す る の で あ つ て 記 ― ド、線 に接続 さ れる ン 卜 π一ル ゲ一 卜 を 持ち 記メ モ U セ ル ァ レ ィ を 楠成す る メ モ リ セ ル 卜 ラ ン ジ ス タ と
第 1 電位お よ び こ の第 1 電位 と 異な る 第 2 電位が交互 に 反 復す る 駆動信号 を 記メ モ 'リ セ ル 卜 ラ ン ジ ス タ の n ン 卜 P一 ルゲ ― 卜 に与え る 駆動信号手段
2 . 以下の構成 を 具備 し た こ と を 特徴と す る 不揮発性半導 体記憶装置 ：
主 ビ ッ ト 線 と ；
副 ビ ッ ト 線 と ；
前記副 ビ ッ ト 線 を 前記主 ビ ッ ト 線へ選択的 に接続す る ビ ッ 線選択 卜 ラ ン ジ ス タ と ，
、、
格納 さ れ る τ ―タ に対応 し て定 ま る 、 '*
m記副 ビ 卜 線の電位 を 一且記憶す る ス タ テ ィ V ク 型記憶手段 と ，
m記ス タ テ ィ ヅ ク型記 隐手段 にさ 憶さ れた τ ―タ を 不揮発 性情報 と し て保持す る フ ―テ ィ ン グゲ一 お よ びこ の フ 口 一テ ィ ン グゲ一 卜 に保持 さ れる 情報の書込 、 消去 ま た は読取 を 、
制御す る ン 卜 一ルゲ ― 卜 を 持 ち 、 記副 ビ 、ソ 線に接 m さ れ る メ モ U セ ル 卜 ラ ン ジ ス タ と ，
第 1 電位お よ び こ の第 1 電位 と 異な る 第 2 電位が交互に 反 復す る駆動信号 を 、，·
目 !f 記 メ モ リ セ ル 卜 ラ ン ジ ス タ の ン 卜 α ― ルゲ一 卜 に与え る 駆動信号手段
3 • 以下の構成 を 具備 し た ： ： と を 特徴と す る 不揮発性半導 体記憶装置
複数の 一 ド、線お び複数の ビ ヅ 卜 線 を 持ち 、 各 V ― ド線 と 各 ビ 、ソ 卜 線 と の交点位置に メ モ リ セ ル が配 BX さ れる メ モ リ セ ル ァ レ ィ と ，
複数の 記ピ V 卜 線それぞれ に接 m さ れ 、 複数の 、
目ひ記メ モ セ ル 卜 ラ ン ジ ス タ そ れぞれ に格納 さ れ る ―、、
Ύ一タ を一且記憶 す る 複数の ス タ テ V ク 型メ モ U ビ ヅ h を 今む ス タ テ ィ ッ ク 型メ モ U セ ル プ 0 V ク と
目 記ス タ テ ィ ヅ ク 型メ モ セ ル プ D V ク の各メ 乇 ビ
―、、
に記憶さ れた Ύ一タ を 不揮発性情報 と し て保持す る フ ― テ ィ ン グゲ ― 、 お よ ぴ こ フ ―テ ィ ン グゲ一 に保持さ れ る情報の書込 、 消去 ま た は読取 を 制御す る ので あ て m記 ヮ ド、線 に接 m さ れる ン 卜 D ル ゲ を 持ち 、 記メ モ セ ル ア レ イ を 構成す る メ モ リ セ ル ト ラ ン ジ ス タ と ； 第 1 電位お よ び こ の第 1 電位 と 異な る 第 2 電位が交互 に反 復す る駆動信号 を 前記メ モ リ セ ル ト ラ ン ジ ス タ の コ ン ト ロ ー ル ゲ — 卜 に与え る駆動信号手段。
4 • 以下の特徴を 有す る 請求項 1 に記載の不揮発性半導体 記 装置 ：
、
記 ビ ッ ト 線に そ の電位 を 経時変化 さ せ る漏洩電流が流れ る場合に お いて、 前記ス タ テ ィ ッ ク 型記憶手段がこ の電位の 経時変化 を キ ャ ン セ ル す る 電流 を 前記 ビ ッ ト 線に供給す る よ
Ό に構成 さ れる 。
5 • 以下の特徴を 有す る請求項 1 に記載の不揮発性半導体 記 Ί、装置 ：
記ス タ テ ィ ッ ク 型記憶手段が、 所定の タ イ ミ ン グで導通 す る 接続 ト ラ ン ジ ス タ を 介 し て前記 ビ ッ ト 線 に接続 さ れる フ
V ヅ プ フ ロ ッ プ回路を 含む。
6 • 以下の特徴を 有す る請求項 1 に記載の不揮発性半導体 記憶装置 ：
目 記ス タ テ ィ ッ ク 型記憶手段が、 前記 ビ ッ ト 線 に接続さ れ 所定の タ イ ミ ン グで導通す る接続 ト ラ ン ジ ス タ と 、 前記接続 卜 ラ ン ジ ス タ を 介 し て前記 ビ ッ ト 線 に接続さ れる ド レ イ ン を 持 第 1 ト ラ ン ジ ス タ と 、 前記接続 ト ラ ン ジ ス タ を 介 し て 前 記 ビ ッ ト 線に接続さ れ る ゲー ト お よ び前記第 1 ト ラ ン ジ ス タ の ゲ — ト に接続 さ れる ド レ イ ン を持つ第 2 ト ラ ン ジス タ と を 含む
7 以下の特徴を 有す る請求項 2 に記載の不揮発性半導体 記憶装置 ：
記ス タ テ ィ ヅ ク 型記憶手段が 記副ビ ヅ h 線に接続 さ れ第 1 の所定 タ ィ ン グで導通す る 第 1 の接続 卜 ラ ン ジ ス タ と 、 記副 ビ V 卜 線 に接 さ れ第 2 の所定 タ ィ ン グで導通 す る 第 2 の接続 卜 ラ ン ジ ス タ と 記第 1 の接続 ラ ン ジ ス タ を 介 し て 刖記副 ビ ヅ 卜 線 に接続 さ れる ド、 レ ィ ン お よ び前記 第 2 の接 卜 ラ ン ジ ス タ を 介 し て 記副 ビ ヅ 卜 線 に接続 さ れ る ゲ 卜 を持つ第 1 卜 ラ ン ジ ス タ と 記第 2 の接続 ト ラ ン ジ ス タ を 介 し て 刖記副 ビ V 卜 線 に接続さ れる レ ィ ン お よ び 刖 ø己第 1 の接続 ラ ン ジ ス タ を 介 し て 記副 ビ 卜 線 に接続 さ れ る ゲ 卜 を 持 第 2 卜 ラ ン ジ ス タ と を 含む
8 . 以下の特徴 を 有す る請求項 6 ま た は請求項 7 (：二記載の 不揮発性半導体記憶装僵 ：
記第 1 卜 ラ ン ジ ス タ の ン ダ ク タ ン ス よ 記第 2 ト ラ ン ジ ス タ の n ン ダク タ ン ス が大 き < 定 さ れ 記接続 ト ラ ン ジ ス タ が導通す る 刖で は こ れ ら 第 1 お よ ぴ第 2 卜 ラ ン ジ ス タ に ぶ り 構成 さ れ る フ リ ソ プフ U 、J、 プ回路に お い て、 前 言 P. m 1 卜 ラ ン ジ ス タ がォ フ 状態 に設定 さ れる
9 . 以下の構成 を 具備 し た こ と を 特徴と す る 不揮発性半導 休 ad fe装置 ：
主 ビ ッ ト 線 と
if .ビ ッ ト 線 と
、
前記副 ビ ッ 卜 線 記主 ビ ッ ト 線へ選択的 に接続す る ビ ッ ト 線選択 卜 ラ ン ジス タ と ；
格納さ れる ァ タ に対応 し て定 ま る 前記主 ビ ッ ト 線の電位 を 一且記 す る ス タ テ ィ ヅ ク 型記憶手段 と ，
、、
m記ス タ テ ィ ヅ ク型記憶手段 に記憶さ れた Ύ ―タ を 不揮発 性情報 と し て保持す る フ ―テ ィ ン グゲ ― 卜 お よ ぴ こ の フ 口
―テ ィ ン グゲ ― 卜 に保持 さ れる 情報の書込 、 消去 ま た は読取 を 制御す る ン 一ルゲ一 を 、
持ち 、 刖記副 ビ V 線 に接 続 さ れる メ モ セ ル 卜 ラ ン ジ ス タ と ；
第 1 電位お よ び こ の第 1 電位 と 異な る 第 2 電位が交互に 反 復す る駆動信号 を 記 メ モ セ ル 卜 ラ ン ジ ス タ の ゴ ン 卜 Π 一 ルゲ ― 卜 に与え る 駆動信号手段
1 0 • 以下の構成 を具備 し た ： - ど を 特徴 と す る 不揮発性半 導体記憶装置 •
複数の V ド、線 お よ び複数の ビ ッ ト 線 を 持ち 、 各 ワ ー ド線 と 各 ビ ヅ 卜 線 と の 交点位置に メ モ リ セ ル が配設 さ れ る メ モ リ セ ル ァ レ ィ と ，
、
複数の 記 ビ V 卜線そ れぞれ に接続さ れ 、 数の 記メ モ リ セ ル 卜 ラ ン ジ ス タ そ れぞれに格納 さ れ る T タ を一旦記 す る 複数の ス タ テ ィ 、ソ ク 型メ モ リ ビ を 今む ス タ テ ィ ヅ ク 型メ モ リ セ ル ブ グ ク と
m記ス タ テ ィ V ク型メ モ セ ルブ ヅ ク の各メ 乇 リ ビ ヅ 卜 、、
に記 さ れた Τ ―タ を 不揮発性情報 と し て保持す る フ 口 テ ィ ン グゲ ― 卜 、 お よ び こ の フ Π ―テ ィ ン グゲ ― 卜 に保持 さ れ ヽ る 情報の書込 、 消去ま た は読取 を 制御す る ので あ つ て 記 ヮ一 線 に接続さ れ る ゴ ン 卜 Π ―ル ゲ ― 卜 を 持ち 、 刖記メ モ リ セ ル ァ レ ィ を 構成す る メ モ V セ ル 卜 ラ ン ジ ス タ と
第 1 電位お ぶ ぴ 、 の第 1 電位 と 里ヽ な る 第 2 電位が交互に 反 復す る 駆動信号 を B!J ti メ モ リ セ ル ト ラ ン ジ ス タ の コ ン ト ロ ー ル ゲ 卜 に与え る駆動信号手段 と ；
記複数ビ ッ ト 線の すべ て あ る い は特定の前記 ビ ッ ト 線 に 所定の タ ィ ミ ン グで微少電流 を 供給す る 微少電流供給手段。
1 1 • 以下の特徴 を 有す る 請求項 ] [ 0 に記載の不揮発性半 導体記憶装置 ：
記微少電流供給手段が、 所定の ク ロ ッ ク に し たがっ て前 記 ビ ヅ 卜 Hに 目 U記微少電流 を 供給す る微少電流源 を 含む。
1 2 • 以下の構成 を さ ら に具備 し た こ と を 特徴 と す る請求 項 1 0 ま た は請求項 1 1 に記載の不揮発性半導体記憶装置 ： m記微少電流供給手段か ら前記ビ ッ ト 線へ前記微少電流 を 流す か否か を 決め る 決定デ一 タ を 発生す る決定デー タ 発生手 段 と
記 メ モ リ セ ル ト ラ ン ジ ス タ に 対 す る デー タ の書込 ま た は 消去 が ra了 す る ま で は前記決定デ— タ の 内容 を 保持す る メ モ リ 手段 と
' J記メ モ リ 手段に保持 さ れた前記決定デー タ が前記微少電 流の供給 を決め て い る ビ ッ ト 線 に対 し て だ け、 前記微少電流 の供給 を 選択的 に有効化す る選択手段。
1 3 - 以下の構成 を 具備 し た こ と を 特徴 と す る 不揮発性半 導体記憶装置 ：
複数の 主 ビ ッ ト 線 と ；
複数の副 ビ ッ ト 線 と ；
記副 ビ ッ 卜 線 を前記主 ビ ッ ト 線へ選択的 に接続す る ビ ッ 卜 線選択 卜 ラ ン ジ ス タ と 9 格納 さ れる V タ に対応 し て定 ま る前記副 ビ -V 卜 線の電位 を 一旦記 す る ス タ テ ィ ヅ ク 型記憶手段 と ；
目 [f B己ス タ テ ィ ヅ ク 型記憶手段 に記憶 さ れた 丁 ―タ を 不揮発 性情報 と し て保持す る フ ―テ ィ ン グゲー ト お よ びこ の フ ロ
—テ ィ ン グゲ 卜 に保持 さ れる 情報の書込、 消去 ま た は読取 を 制御す る ゴ ン 卜 口 ル ゲ ― 卜 を 持 ち m 己副 ビ ヅ 卜 a に ¾： 続 さ れ る メ モ リ セ ル 卜 ラ ン ジ ス タ と ；
第 1 位お よ びこ の第 1 電位 と 里な る 第 2 位が交互 に 反 復す る 駆動信号 を m記メ モ U セ ル 卜 ラ ン ジ ス タ の ゴ ン ト ロ 一 ルゲ 卜 に与 え る駆動信号手段 と
m ηύ複数副 ビ ヅ 卜 線の す て あ る い は特定の 記副 ビ ッ 卜 線 に微少電流 を 供給す る微少電流供給手段。
1 4 . 以下の特徴 を 有す る 請求項 1 3 に記載の不揮発性半 導体記憶装置 ：
前記微少電流供給手段が、 所定の ク ロ ッ ク に し た がっ て前 記副 ビ ッ ト 線 に前記微少電流 を 供給す る微少電流源 を 含む。 1 5 . 以下の構成 を さ ら に具備 し た こ と を 特徴 と す る 請求 項 1 3 ま た は請求項 1 4 に記載の不揮発性半導体記憶装置 ： 前記微少電流供給手段か ら前記副 ビ ッ ト 線へ前記微少電流 を 流すか否か を 決め る決定デー タ を 発生す る 決定デー タ 発生 手段 と ；
前記メ モ リ セ ル ト ラ ン ジ ス タ に 対 す る デー タ の書込 ま た は 消去が完了 す る ま で は前記決定デー タ の 内容 を保持す る メ モ リ 手段 と ；
前記メ モ リ 手段に保持 さ れた前記決定デー タ が前記微少電 流の供給 を 決め て い る 副 ピ ッ 卜 線に対 し て だ け、 前記微少電 流の供給 を 選択的 に有効化す る 選択手段。
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