JP2699973B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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Description
【発明の詳細な説明】
〔概要〕
低電圧レベルのオン・オフ入力信号を受け入れ、オン
・オフ入力信号に応じたオン・オフ変化する高電圧レベ
ルの出力を得るようにしたレベル変換回路において、高
電圧が印加されたスイッチング素子を、オン・オフ入力
信号をRC微分回路を介して微分した論理回路動作の低電
圧レベルで動作する付加的スイッチング素子のスイッチ
ング動作に応答して動作させるようにしたレベル変換回
路である。 〔産業上の利用分野〕 本発明は低電圧レベルのオン・オフ入力信号のオン・
オフ変化に応答した高電圧レベルの信号を出力するよう
にしたレベル変換回路に関する。 本発明のレベル変換回路は、低電圧レベルの入力信号
を受け、高電圧の駆動電圧を供給する装置、例えばプラ
ズマディスプレイ（PDP）、エレクトロルミネッセント
（EL）表示装置における電極駆動回路等に用いられる。 〔従来の技術〕 例えば、PDP表示装置においては、ホストコンピュー
タ等から表示用出力データを受け表示用出力データに応
じた表示を行うに当って、ホストコンピュータから出力
された論理回路動作の信号レベル、例えば5Vの表示用出
力データを、PDPの電極を駆動するための高電圧、例え
ば100〜200Vに変換するためのレベル変換回路が必要と
なる。 第４図に従来のレベル変換回路4aを結合したパルス増
幅回路を示す。当該レベル変換回路4aは、キャパシタ41
a、抵抗器44aが直列接続されて成る時定数回路、抵抗器
45およびｐチャネルMOSトランジスタ46aが図示の如く接
続されて成る。第４図には、入力信号SINを受ける増幅
器１、および上記ｐチャネルMOSトランジスタ46aとプッ
シュプル接続されているｎチャネルMOSトランジスタ３
を含み、パルス増幅回路を構成している。 第４図回路の動作タイミングを第５図（ａ）〜（ｆ）
に示す。 入力信号SINのオン・オフに応じて（第５図
（ａ））、同じ電圧がトランジスタ３のゲートに印加さ
れ（第５図（ｂ）、トランジスタ３のゲート信号S
3G）、トランジスタ（Qd）３がオン・オフする（第５図
（ｃ））。一方、入力信号SINは抵抗器44a、キャパシタ
41aから成る時定数回路により立上り・立下りが微分さ
れ、トランジスタ46のゲート電圧S46aGは第５図（ｄ）
に図示の如くなる。該ゲート電圧S46aGがしきい値VT以
下の場合、トランジスタ（Qu）46aがオンする（第５図
（ｅ））。トランジスタ46aのソースは高電圧VH、例え
ば100Vが接続されており、トランジスタ46aと３とがプ
ッシュプル接続された点における出力信号SOUTは、トラ
ンジスタ46aがオン、トランジスタ３がオフの場合高レ
ベル、逆の場合が零レベルとなる（第５図（ｆ））。こ
のように、低電圧レベルの入力信号SINに応じた高レベ
ルの出力信号SOUTを取り出すことができる。 第６図は上記と類似するレベル変換回路44bを逆阻止
回路５、ダーリントン回路６、ツェナーダイオード７、
ダイオード８〜10で接続された増幅回路に接続した例を
示す。 〔発明が解決しようとする問題点〕 第４図および第６図において、高電圧VHが印加された
トランジスタ46aをキャパシタ41a、抵抗器44aの時定数
回路で直接駆動している。すなわち、トランジスタ３は
ソースが接地されており入力信号SINで直接制御が可能
であるが、トランジスタ46aのソースには高電圧VHが印
加されているので容易には制御できない。そこでキャパ
シタ41aの静電容量にて高圧成分をしゃ断し、抵抗器44
a,45aの抵抗分割でトランジスタ46aのゲートにバイアス
電圧を印加させつつ、上記時定数回路の微分信号により
トランジスタ46aのソースからみたゲート電圧に対し負
バイアスをかけ、トランジスタ46aをオンさせるように
している。 この回路構成によると、キャパシタ41aに高耐圧が要
求される。キャパシタを高耐圧にすると高価格になる。
また、IC化するのに大きな困難を伴い、レベル変換回路
をIC化するという要望を実現することが難しい。 またトランジスタ46aのバイアス電圧を供給するの
に、キャパシタ41a、抵抗器44a,45aの充放電回路を利用
しているから、バイアス電圧の持続時間を長くするため
には、これらの値を大きくして時定数を大きくする必要
がある。ところが、キャパシタ41aは上述の如く高耐圧
が要求されており、IC化回路においては余り大きな容量
とすることができない。一方、抵抗器44a,45aを大きな
抵抗値とすることが考えられるが、例えば、抵抗器45a
の抵抗値を大きくすると過度にトランジスタ46aのオン
時間が長くなり、高速動作が要求される場合、応答性が
充分でないという問題が生ずる。 〔問題点を解決するための手段〕 本発明は、上記問題点に鑑み、キャパシタに高耐圧性
が要求されることなくIC化が可能であり、さらに高速動
作が可能なレベル変換回路を得ることを目的とする。 上記本発明の目的は、論理回路動作レベルの入力信号
に応答し、高電圧電源の電圧レベルを出力するレベル変
換回路において、前記高電圧電源に接続された分圧回路
と、該分圧回路と接地間に接続された第１のスイッチン
グ素子と、キャパシタ及び抵抗からなり、前記入力信号
に応じて前記第１のスイッチ素子をオン・オフ制御する
時定数回路と、前記高電圧電源に接続され、前記分圧回
路の分圧電圧で制御されることにより前記高電圧電源の
電圧を出力する第２のスイッチング素子とを具備するレ
ベル変換回路により実現される。 〔実施例〕 第１図に本発明の一実施例としてのレベル変換回路お
よびパルス増幅回路の回路図を示す。 第１図において、レベル変換回路４は、キャパシタ4
1、抵抗器42、ｎチャネルMOSトランジスタ（Qa）43、抵
抗器44,45およびｐチャネルMOSトランジスタ（Qu）46が
図示の如く接続されて成る。また第１図において、増幅
器１、インバータ２およびｎチャネルMOSトランジスタ
（Qd）３が図示の如く接続されている。 増幅器１は、論理回路動作の信号レベル、例えば15V
程度のTTL信号レベル又は5V程度の信号レベル等の信号
レベルを有しオン・オフ変化する入力信号SIN（第２図
（ａ））を受け入れ、同相且つ所定の論理回路動作の信
号レベル、本実施例においてはTTLレベルとする，の信
号に増幅する。インバータ２は増幅された入力信号
SIN′を反転し、反転入力信号S2（第２図（ｄ））とし
てレベル変換回路４に印加する。トランジスタ３はレベ
ル変換回路４内のトランジスタ46とプッシュプル構成に
なっており、増幅されたTTLレベルの入力信号SIN′（第
２図（ｂ））がゲートに印加され直接オン・オフ動作す
る（第２図（ｃ））。すなわち、トランジスタ３のソー
ス（Ｓ）は接地されており、ソース−ゲート（Ｇ）間の
電圧差がTTLレベルであってもトランジスタ３は安定に
動作する。 レベル変換回路４において、抵抗器42およびキャパシ
タ41とで時定数回路を構成し、増幅され且つ信号反転さ
れた入力信号S2を微分し、この微分信号とトランジスタ
43のソース−ゲート間のバイアス電圧との和でトランジ
スタ43のゲートに印加される電圧S43G（第２図（ｅ））
がトランジスタ43のしきい値VTを超えたとき、トランジ
スタ43はオン動作する（第２図（ｆ））。トランジスタ
46のソース（Ｓ）にはレベル変換すべき高電圧VH値、例
えば100VDCが印加されており、抵抗器44,45の抵抗分圧
により、トランジスタ46のゲート−ソース間にバイアス
電圧を印加している。トランジスタ43の上記オン・オフ
動作により、かかるバイアス電圧が変化し、トランジス
タ46のゲートに印加される電圧S46Gがトランジスタ46の
しきい値より低下すると（第２図（ｇ））、トランジス
タ46がオン動作する（第２図（ｈ））。 プッシュプル接続されたトランジスタ46がオン、トラ
ンジスタ３がオフのとき、両トランジスタ間から取り出
される出力SOUTは高電圧VHとなる。その後、トランジス
タ46がオフとなると、トランジスタ３もオフであるた
め、出力SOUTは停止（フローティング）状態になる。こ
の出力停止状態においては、PDP表示装置又はEL表示装
置等の負荷の容量性成分により出力電圧レベルが保持さ
れる。さらにその後、所定時間後にパルス増幅回路のＬ
レベルを形成するトランジスタ３がオンになると、パル
ス出力を立ち下げる。この出力SOUTは入力信号SINと逆
相である。これにより、論理回路動作の信号レベルの入
力信号SINが高電圧の出力SOUTにレベル変換される。 また、時定数回路により、パルス増幅回路のＬレベル
を形成するトランジスタ３がオンになりパルス出力を立
ち下げる前に、トランジスタ43がオフとなるので、通常
パルス増幅回路で問題となる高電圧電源からグラウンド
に流れる貫通電流を皆無にすることができる。 なお、出力SOUTが停止状態のとき、出力に接続される
負荷状態によっては、Ｈレベルの右肩落ちや出力パルス
幅の狭隘化が発生することがある。しかし、負荷が容量
性ではなく抵抗性のものであっても、時定数回路の時定
数の最適化により、トランジスタ43のゲート電圧がしき
い値VT以上に確保される時間を出力パルス幅とほぼ等し
く設定することも可能である。 第１図のレベル変換回路４において、時定数回路を構
成するキャパシタ41は、トランジスタ46を直接駆動する
のではなく、トランジスタ43を介してトランジスタ43の
スイッチング動作によりトランジスタ46を駆動している
から、従来のように高電圧VHが印加されることはない。
従って、キャパシタ41は、高耐電圧を必要とせず、論理
回路動作の信号レベルに対する低耐電圧で充分である。
抵抗器42も同様に高電圧が印加されない。従って、キャ
パシタ41を空乏層を用いて構成しIC化することが容易と
なり、また大きな容量とすることができる。 またトランジスタ３は入力信号SINの動作に応答して
動作可能であり、トランジスタ46はトランジスタ43のス
イッチング動作で作動するから、高速動作が可能とな
る。 第３図に、第６図に対応する回路に第１図の回路を適
用したパルス増幅回路を示す。 第３図のレベル変換回路４′は第１図のレベル変換回
路４に対しトランジスタ46と並列に抵抗器47を付加して
いる。また、プッシュプル接続されたトランジスタ46,3
との間に直列接続された抵抗器51およびダイオード52か
ら成る逆阻止回路５を設けている。該逆阻止回路５はレ
ベル変換された信号出力をフローティング状態において
も利用可能とするため設けられたものである。レベル変
換回路４′のトランジスタ46に印加される高電圧VH2と
パルス増幅回路内のダーリントン接続されたトランジス
タ61,62に印加される高電圧VH1との間には、一定の電圧
差ΔＶ、例えばVH2＝120V、VH1＝100V、∴ΔＶ＝20Vを
設けている。これは、トランジスタ62がオンし、トラン
ジスタ46がオンした場合、トランジスタ61のソース・ゲ
ート間のバイアス電圧を維持させるためのものである。
レベル変換された高電圧VH1の出力信号SOUTが出力され
る。 〔発明の効果〕 以上述べたように本発明によれば、低耐圧のキャパシ
タ（したがって小容積のキャパシタ）を使用可能とし、
これによってIC化を可能にしたレベル変換回路が得られ
る。 また本発明によれば、高速動作可能なレベル変換回路
が得られる。
・オフ入力信号に応じたオン・オフ変化する高電圧レベ
ルの出力を得るようにしたレベル変換回路において、高
電圧が印加されたスイッチング素子を、オン・オフ入力
信号をRC微分回路を介して微分した論理回路動作の低電
圧レベルで動作する付加的スイッチング素子のスイッチ
ング動作に応答して動作させるようにしたレベル変換回
路である。 〔産業上の利用分野〕 本発明は低電圧レベルのオン・オフ入力信号のオン・
オフ変化に応答した高電圧レベルの信号を出力するよう
にしたレベル変換回路に関する。 本発明のレベル変換回路は、低電圧レベルの入力信号
を受け、高電圧の駆動電圧を供給する装置、例えばプラ
ズマディスプレイ（PDP）、エレクトロルミネッセント
（EL）表示装置における電極駆動回路等に用いられる。 〔従来の技術〕 例えば、PDP表示装置においては、ホストコンピュー
タ等から表示用出力データを受け表示用出力データに応
じた表示を行うに当って、ホストコンピュータから出力
された論理回路動作の信号レベル、例えば5Vの表示用出
力データを、PDPの電極を駆動するための高電圧、例え
ば100〜200Vに変換するためのレベル変換回路が必要と
なる。 第４図に従来のレベル変換回路4aを結合したパルス増
幅回路を示す。当該レベル変換回路4aは、キャパシタ41
a、抵抗器44aが直列接続されて成る時定数回路、抵抗器
45およびｐチャネルMOSトランジスタ46aが図示の如く接
続されて成る。第４図には、入力信号SINを受ける増幅
器１、および上記ｐチャネルMOSトランジスタ46aとプッ
シュプル接続されているｎチャネルMOSトランジスタ３
を含み、パルス増幅回路を構成している。 第４図回路の動作タイミングを第５図（ａ）〜（ｆ）
に示す。 入力信号SINのオン・オフに応じて（第５図
（ａ））、同じ電圧がトランジスタ３のゲートに印加さ
れ（第５図（ｂ）、トランジスタ３のゲート信号S
3G）、トランジスタ（Qd）３がオン・オフする（第５図
（ｃ））。一方、入力信号SINは抵抗器44a、キャパシタ
41aから成る時定数回路により立上り・立下りが微分さ
れ、トランジスタ46のゲート電圧S46aGは第５図（ｄ）
に図示の如くなる。該ゲート電圧S46aGがしきい値VT以
下の場合、トランジスタ（Qu）46aがオンする（第５図
（ｅ））。トランジスタ46aのソースは高電圧VH、例え
ば100Vが接続されており、トランジスタ46aと３とがプ
ッシュプル接続された点における出力信号SOUTは、トラ
ンジスタ46aがオン、トランジスタ３がオフの場合高レ
ベル、逆の場合が零レベルとなる（第５図（ｆ））。こ
のように、低電圧レベルの入力信号SINに応じた高レベ
ルの出力信号SOUTを取り出すことができる。 第６図は上記と類似するレベル変換回路44bを逆阻止
回路５、ダーリントン回路６、ツェナーダイオード７、
ダイオード８〜10で接続された増幅回路に接続した例を
示す。 〔発明が解決しようとする問題点〕 第４図および第６図において、高電圧VHが印加された
トランジスタ46aをキャパシタ41a、抵抗器44aの時定数
回路で直接駆動している。すなわち、トランジスタ３は
ソースが接地されており入力信号SINで直接制御が可能
であるが、トランジスタ46aのソースには高電圧VHが印
加されているので容易には制御できない。そこでキャパ
シタ41aの静電容量にて高圧成分をしゃ断し、抵抗器44
a,45aの抵抗分割でトランジスタ46aのゲートにバイアス
電圧を印加させつつ、上記時定数回路の微分信号により
トランジスタ46aのソースからみたゲート電圧に対し負
バイアスをかけ、トランジスタ46aをオンさせるように
している。 この回路構成によると、キャパシタ41aに高耐圧が要
求される。キャパシタを高耐圧にすると高価格になる。
また、IC化するのに大きな困難を伴い、レベル変換回路
をIC化するという要望を実現することが難しい。 またトランジスタ46aのバイアス電圧を供給するの
に、キャパシタ41a、抵抗器44a,45aの充放電回路を利用
しているから、バイアス電圧の持続時間を長くするため
には、これらの値を大きくして時定数を大きくする必要
がある。ところが、キャパシタ41aは上述の如く高耐圧
が要求されており、IC化回路においては余り大きな容量
とすることができない。一方、抵抗器44a,45aを大きな
抵抗値とすることが考えられるが、例えば、抵抗器45a
の抵抗値を大きくすると過度にトランジスタ46aのオン
時間が長くなり、高速動作が要求される場合、応答性が
充分でないという問題が生ずる。 〔問題点を解決するための手段〕 本発明は、上記問題点に鑑み、キャパシタに高耐圧性
が要求されることなくIC化が可能であり、さらに高速動
作が可能なレベル変換回路を得ることを目的とする。 上記本発明の目的は、論理回路動作レベルの入力信号
に応答し、高電圧電源の電圧レベルを出力するレベル変
換回路において、前記高電圧電源に接続された分圧回路
と、該分圧回路と接地間に接続された第１のスイッチン
グ素子と、キャパシタ及び抵抗からなり、前記入力信号
に応じて前記第１のスイッチ素子をオン・オフ制御する
時定数回路と、前記高電圧電源に接続され、前記分圧回
路の分圧電圧で制御されることにより前記高電圧電源の
電圧を出力する第２のスイッチング素子とを具備するレ
ベル変換回路により実現される。 〔実施例〕 第１図に本発明の一実施例としてのレベル変換回路お
よびパルス増幅回路の回路図を示す。 第１図において、レベル変換回路４は、キャパシタ4
1、抵抗器42、ｎチャネルMOSトランジスタ（Qa）43、抵
抗器44,45およびｐチャネルMOSトランジスタ（Qu）46が
図示の如く接続されて成る。また第１図において、増幅
器１、インバータ２およびｎチャネルMOSトランジスタ
（Qd）３が図示の如く接続されている。 増幅器１は、論理回路動作の信号レベル、例えば15V
程度のTTL信号レベル又は5V程度の信号レベル等の信号
レベルを有しオン・オフ変化する入力信号SIN（第２図
（ａ））を受け入れ、同相且つ所定の論理回路動作の信
号レベル、本実施例においてはTTLレベルとする，の信
号に増幅する。インバータ２は増幅された入力信号
SIN′を反転し、反転入力信号S2（第２図（ｄ））とし
てレベル変換回路４に印加する。トランジスタ３はレベ
ル変換回路４内のトランジスタ46とプッシュプル構成に
なっており、増幅されたTTLレベルの入力信号SIN′（第
２図（ｂ））がゲートに印加され直接オン・オフ動作す
る（第２図（ｃ））。すなわち、トランジスタ３のソー
ス（Ｓ）は接地されており、ソース−ゲート（Ｇ）間の
電圧差がTTLレベルであってもトランジスタ３は安定に
動作する。 レベル変換回路４において、抵抗器42およびキャパシ
タ41とで時定数回路を構成し、増幅され且つ信号反転さ
れた入力信号S2を微分し、この微分信号とトランジスタ
43のソース−ゲート間のバイアス電圧との和でトランジ
スタ43のゲートに印加される電圧S43G（第２図（ｅ））
がトランジスタ43のしきい値VTを超えたとき、トランジ
スタ43はオン動作する（第２図（ｆ））。トランジスタ
46のソース（Ｓ）にはレベル変換すべき高電圧VH値、例
えば100VDCが印加されており、抵抗器44,45の抵抗分圧
により、トランジスタ46のゲート−ソース間にバイアス
電圧を印加している。トランジスタ43の上記オン・オフ
動作により、かかるバイアス電圧が変化し、トランジス
タ46のゲートに印加される電圧S46Gがトランジスタ46の
しきい値より低下すると（第２図（ｇ））、トランジス
タ46がオン動作する（第２図（ｈ））。 プッシュプル接続されたトランジスタ46がオン、トラ
ンジスタ３がオフのとき、両トランジスタ間から取り出
される出力SOUTは高電圧VHとなる。その後、トランジス
タ46がオフとなると、トランジスタ３もオフであるた
め、出力SOUTは停止（フローティング）状態になる。こ
の出力停止状態においては、PDP表示装置又はEL表示装
置等の負荷の容量性成分により出力電圧レベルが保持さ
れる。さらにその後、所定時間後にパルス増幅回路のＬ
レベルを形成するトランジスタ３がオンになると、パル
ス出力を立ち下げる。この出力SOUTは入力信号SINと逆
相である。これにより、論理回路動作の信号レベルの入
力信号SINが高電圧の出力SOUTにレベル変換される。 また、時定数回路により、パルス増幅回路のＬレベル
を形成するトランジスタ３がオンになりパルス出力を立
ち下げる前に、トランジスタ43がオフとなるので、通常
パルス増幅回路で問題となる高電圧電源からグラウンド
に流れる貫通電流を皆無にすることができる。 なお、出力SOUTが停止状態のとき、出力に接続される
負荷状態によっては、Ｈレベルの右肩落ちや出力パルス
幅の狭隘化が発生することがある。しかし、負荷が容量
性ではなく抵抗性のものであっても、時定数回路の時定
数の最適化により、トランジスタ43のゲート電圧がしき
い値VT以上に確保される時間を出力パルス幅とほぼ等し
く設定することも可能である。 第１図のレベル変換回路４において、時定数回路を構
成するキャパシタ41は、トランジスタ46を直接駆動する
のではなく、トランジスタ43を介してトランジスタ43の
スイッチング動作によりトランジスタ46を駆動している
から、従来のように高電圧VHが印加されることはない。
従って、キャパシタ41は、高耐電圧を必要とせず、論理
回路動作の信号レベルに対する低耐電圧で充分である。
抵抗器42も同様に高電圧が印加されない。従って、キャ
パシタ41を空乏層を用いて構成しIC化することが容易と
なり、また大きな容量とすることができる。 またトランジスタ３は入力信号SINの動作に応答して
動作可能であり、トランジスタ46はトランジスタ43のス
イッチング動作で作動するから、高速動作が可能とな
る。 第３図に、第６図に対応する回路に第１図の回路を適
用したパルス増幅回路を示す。 第３図のレベル変換回路４′は第１図のレベル変換回
路４に対しトランジスタ46と並列に抵抗器47を付加して
いる。また、プッシュプル接続されたトランジスタ46,3
との間に直列接続された抵抗器51およびダイオード52か
ら成る逆阻止回路５を設けている。該逆阻止回路５はレ
ベル変換された信号出力をフローティング状態において
も利用可能とするため設けられたものである。レベル変
換回路４′のトランジスタ46に印加される高電圧VH2と
パルス増幅回路内のダーリントン接続されたトランジス
タ61,62に印加される高電圧VH1との間には、一定の電圧
差ΔＶ、例えばVH2＝120V、VH1＝100V、∴ΔＶ＝20Vを
設けている。これは、トランジスタ62がオンし、トラン
ジスタ46がオンした場合、トランジスタ61のソース・ゲ
ート間のバイアス電圧を維持させるためのものである。
レベル変換された高電圧VH1の出力信号SOUTが出力され
る。 〔発明の効果〕 以上述べたように本発明によれば、低耐圧のキャパシ
タ（したがって小容積のキャパシタ）を使用可能とし、
これによってIC化を可能にしたレベル変換回路が得られ
る。 また本発明によれば、高速動作可能なレベル変換回路
が得られる。
【図面の簡単な説明】
第１図は本発明の実施例のレベル変換回路およびパルス
増幅回路の回路図、 第２図（ａ）〜（ｉ）は第１図回路の動作タイミング
図、 第３図は本発明の他の実施例のレベル変換回路およびパ
ルス増幅回路の回路図、 第４図は第１図に対応する従来の回路図、 第５図（ａ）〜（ｆ）は第４図回路の動作タイミング
図、 第６図は第３図に対応する従来の回路図、 である。 （符号の説明） １…増幅器、２…TTLインバータ、３…出力トランジス
タ、４…レベル変換回路、41…キャパシタ、42…抵抗
器、43…第１のトランジスタ、44,45…抵抗器、46…第
２のトランジスタ、47…抵抗器、５…逆阻止回路、６…
…ダーリントン回路、７…ツェナーダイオード、８〜10
…ダイオード。
増幅回路の回路図、 第２図（ａ）〜（ｉ）は第１図回路の動作タイミング
図、 第３図は本発明の他の実施例のレベル変換回路およびパ
ルス増幅回路の回路図、 第４図は第１図に対応する従来の回路図、 第５図（ａ）〜（ｆ）は第４図回路の動作タイミング
図、 第６図は第３図に対応する従来の回路図、 である。 （符号の説明） １…増幅器、２…TTLインバータ、３…出力トランジス
タ、４…レベル変換回路、41…キャパシタ、42…抵抗
器、43…第１のトランジスタ、44,45…抵抗器、46…第
２のトランジスタ、47…抵抗器、５…逆阻止回路、６…
…ダーリントン回路、７…ツェナーダイオード、８〜10
…ダイオード。
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フロントページの続き
(72)発明者 山口 久
川崎市中原区上小田中1015番地 富士通
株式会社内
(56)参考文献 特開 昭59−12620（ＪＰ，Ａ)
特開 昭57−11536（ＪＰ，Ａ)
特開 昭54−67363（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．論理回路動作レベルの入力信号に応答し、高電圧電
源の電圧レベルを出力するレベル変換回路において、 前記高電圧電源に接続された分圧回路と、 該分圧回路と接地間に接続された第１のスイッチング素
子と、 キャパシタ及び抵抗からなり、前記入力信号に応じて前
記第１のスイッチ素子をオン・オフ制御する時定数回路
と、 前記高電圧電源に接続され、前記分圧回路の分圧電圧で
制御されることにより前記高電圧電源の電圧を出力する
第２のスイッチング素子と を具備することを特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293486A JP2699973B2 (ja) | 1985-12-28 | 1985-12-28 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293486A JP2699973B2 (ja) | 1985-12-28 | 1985-12-28 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62157419A JPS62157419A (ja) | 1987-07-13 |
| JP2699973B2 true JP2699973B2 (ja) | 1998-01-19 |
Family
ID=17795360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60293486A Expired - Lifetime JP2699973B2 (ja) | 1985-12-28 | 1985-12-28 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699973B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693615B2 (ja) * | 1988-05-16 | 1994-11-16 | 株式会社東芝 | ドライバ回路 |
| JP3596540B2 (ja) * | 2001-06-26 | 2004-12-02 | セイコーエプソン株式会社 | レベルシフタ及びそれを用いた電気光学装置 |
| JP4043409B2 (ja) * | 2003-06-17 | 2008-02-06 | 三菱電機株式会社 | レベル変換回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5467363A (en) * | 1977-11-08 | 1979-05-30 | Sharp Corp | C-mos circuit of high voltage operation |
| JPS5711536A (en) * | 1980-06-24 | 1982-01-21 | Nec Corp | High-voltage mos inverter and its driving method |
| JPS5912620A (ja) * | 1982-07-13 | 1984-01-23 | Fujitsu Ltd | パルス増幅回路 |
-
1985
- 1985-12-28 JP JP60293486A patent/JP2699973B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62157419A (ja) | 1987-07-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |