JPH0354914A - 駆動用半導体集積回路装置 - Google Patents
駆動用半導体集積回路装置Info
- Publication number
- JPH0354914A JPH0354914A JP19109689A JP19109689A JPH0354914A JP H0354914 A JPH0354914 A JP H0354914A JP 19109689 A JP19109689 A JP 19109689A JP 19109689 A JP19109689 A JP 19109689A JP H0354914 A JPH0354914 A JP H0354914A
- Authority
- JP
- Japan
- Prior art keywords
- channel fet
- power supply
- fet
- channel
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000009189 diving Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
- 101150015217 FET4 gene Proteins 0.000 description 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は例えばプラズマディスプレイ，ＥＬデイスプレ
イ等の発光素子の複数個を駆動する（つまり多出力の）
駆動用半導体集積回路装置に関する なお以下、半導体集積回路装置をＩＣとも略記する。ま
た各図において同一の符号は同一もしくは相当部分を示
す。
イ等の発光素子の複数個を駆動する（つまり多出力の）
駆動用半導体集積回路装置に関する なお以下、半導体集積回路装置をＩＣとも略記する。ま
た各図において同一の符号は同一もしくは相当部分を示
す。
第４図はプラズマディスプレイ（ＰＤＰとも略記する）
を駆動するＩＣＩＯの概略構或を示すブロック図である
。同図において２０は直列の画像信号を並列の信号に変
換するためのｎｂｉｔのシフトレジスタ回路、３０はそ
の並列データを一時記憶するためのｎｂｉｔのラッチ回
路、４０はそのデータに従ってプラズマディスプレイを
駆動するｎｂｉｔの出力回路である。
を駆動するＩＣＩＯの概略構或を示すブロック図である
。同図において２０は直列の画像信号を並列の信号に変
換するためのｎｂｉｔのシフトレジスタ回路、３０はそ
の並列データを一時記憶するためのｎｂｉｔのラッチ回
路、４０はそのデータに従ってプラズマディスプレイを
駆動するｎｂｉｔの出力回路である。
しかしながら第４図のような駆動ＩＣＩＯで、大画面の
プラズマディスプレイ、例えば６４０ Ｘ４００ドット
（１２インチ相当）のパネルを駆動する場合には、デー
タ（Ｙ）側で６４０ ｂ ｉ ｔ分の鈎ｂｉｔ別の駆動
出力回路が同時にスイッチング動作を行い、そのスイッ
チング電流は数１０ｍＡ／ｂｉｔＸ６４０ ｂ ｉ ｔ
で数Ａ相当流れる。この電流が電源および接地配線の電
圧降下によるノイズとして発生し、ロジックの誤動作が
生じる問題があった。 そこでこの発明は、大画面でのプラズマディスプレイの
スイッチングノイズを低減させ、ロジックの誤動作を発
生させない多出力の駆動用半導体集積回路装置を提供す
ることを課題する。
プラズマディスプレイ、例えば６４０ Ｘ４００ドット
（１２インチ相当）のパネルを駆動する場合には、デー
タ（Ｙ）側で６４０ ｂ ｉ ｔ分の鈎ｂｉｔ別の駆動
出力回路が同時にスイッチング動作を行い、そのスイッ
チング電流は数１０ｍＡ／ｂｉｔＸ６４０ ｂ ｉ ｔ
で数Ａ相当流れる。この電流が電源および接地配線の電
圧降下によるノイズとして発生し、ロジックの誤動作が
生じる問題があった。 そこでこの発明は、大画面でのプラズマディスプレイの
スイッチングノイズを低減させ、ロジックの誤動作を発
生させない多出力の駆動用半導体集積回路装置を提供す
ることを課題する。
前記の課題を解決するために本発明の装置は、ｒ直流電
源の正極端子（１００など）と出力端子（５００など）
との間を開閉する第１のＮチャンネルＦＥＴ（３など）
と、前記出力端子と前記直流電源の負極端子（接地端子
２００など）との間を開閉する第２のＮチャンネルＦＥ
Ｔ （４など）と、前記直流電源の正極端子と前記第１
のＮチャンネルＦＥＴのゲートとの間を開閉するＰチャ
ンネルＦＥＴ （２など）と、 一端が前記直流電源の正極端子に接続され、他端が第３
のＮチャンネルＦＥＴ （１など）を介して前記直流電
源の負極端子に接続され、かつ分圧点が前記Ｐチャンネ
ルＦＥＴのゲートに接続された分圧抵抗（レベルシフト
用抵抗Ｒｌ，Ｒ２など）と、を備え、 前記第２および第３のＮチャンネルＦＥＴの各ゲートに
それぞれ互に逆相の駆動信号を人力し、前記出力端子と
前記直流電源の負極間に接続された負荷を駆動する単位
駆動回路を、さらに複数個備えてなる駆動用半導体集積
回路装置において、前記分圧抵抗の分圧比（ρなど）を
、前記単位駆動回路のｌまたは複数個毎に変えるように
』するものとする。
源の正極端子（１００など）と出力端子（５００など）
との間を開閉する第１のＮチャンネルＦＥＴ（３など）
と、前記出力端子と前記直流電源の負極端子（接地端子
２００など）との間を開閉する第２のＮチャンネルＦＥ
Ｔ （４など）と、前記直流電源の正極端子と前記第１
のＮチャンネルＦＥＴのゲートとの間を開閉するＰチャ
ンネルＦＥＴ （２など）と、 一端が前記直流電源の正極端子に接続され、他端が第３
のＮチャンネルＦＥＴ （１など）を介して前記直流電
源の負極端子に接続され、かつ分圧点が前記Ｐチャンネ
ルＦＥＴのゲートに接続された分圧抵抗（レベルシフト
用抵抗Ｒｌ，Ｒ２など）と、を備え、 前記第２および第３のＮチャンネルＦＥＴの各ゲートに
それぞれ互に逆相の駆動信号を人力し、前記出力端子と
前記直流電源の負極間に接続された負荷を駆動する単位
駆動回路を、さらに複数個備えてなる駆動用半導体集積
回路装置において、前記分圧抵抗の分圧比（ρなど）を
、前記単位駆動回路のｌまたは複数個毎に変えるように
』するものとする。
分圧抵抗の分圧比によってＰチャンネルＦＥＴのゲート
駆動電圧が変わり、これにより、このＰチャンネルＦＥ
Ｔによって駆動される第１のＮチャンネルＦＥＴの立上
り速度が変化する。 従って１つのＩＣ内の単位駆動回路別またはそのグルー
プ別に前記抵抗分圧比を分散設定することにより、この
ＩＣの負荷への全駆動電流の立上りの峻度が緩和されス
イッチングノイズが抑制される。
駆動電圧が変わり、これにより、このＰチャンネルＦＥ
Ｔによって駆動される第１のＮチャンネルＦＥＴの立上
り速度が変化する。 従って１つのＩＣ内の単位駆動回路別またはそのグルー
プ別に前記抵抗分圧比を分散設定することにより、この
ＩＣの負荷への全駆動電流の立上りの峻度が緩和されス
イッチングノイズが抑制される。
以下第１図ないし第３図を用いて本発明の実施例を説明
する。第１図は本発明を用いたプラズマ・ディスプレイ
駆動用ＩＣの駆動出力回路の１ｂｉｔ分（つまり単位駆
動回路）の構或を示したものである。同図において１，
３．４はＮチャンネルＦＥＴ，２はＰチャンネルＦＥＴ
、５は電流制限抵抗、６はスピードアップ抵抗、７は短
絡電流防止用ダイオード、ＲＬＲ２はレベルシフト用の
抵抗、１００は直流電源正極端子としての電源端子、２
００は直流電源負極端子としての接地端子、３００及び
４００は入力端子、５００は出力端子、６００はプラズ
マディスプレイの放電管である。 ここで動作を簡単に説明すると、電源端子１００及び接
地端子２００の間に直流の高電圧１００〜２００■が加
えられる。入力端子３００及び４００には互に逆相の入
力信号電圧が加えられる。例えば入力端子３００に高電
位，人力端子４００に低電位の入力信号電圧が加えられ
た場合、ＮチャンネルＦＥＴ４は導通し、Ｎチャンネル
ＦＥＴＩは、しゃ断する。 ＮチャンネルＦＥＴＩがしゃ断すると、抵抗Ｒ２を介し
接続されたＰチャンネルＦＥＴ２のゲー１・電位は抵抗
Ｒ１によって電源端子１００と同電位となり、Ｐチャン
ネルＦＥＴ２はしゃ断する。このＰチャンネルＦＥＴ２
のしゃ断により、そのドレインに接続された抵抗５には
、電流は流れない。 他方、導通しているＮチャンネルＦＥＴ４のドレインは
Ｎチャン不ルＦＥＴ３のゲートに接続されており、Ｎチ
ャンネルＦＥＴ３のゲート電位は低電位となり、Ｎチャ
ンネルＦＥＴ３はしゃ断する。 またＮチャンネルＦＥＴ４のドレインはグイオード７を
介し出力端子５００に接続されている。この場合、Ｎチ
ャンネルＦＥＴ３はしゃ断状態、ＮチャンネルＦＥＴ４
は導通状態であるから、出力端子５００は低電位となる
。 次に人力端子３００が低電位，入力端子４００が高電位
の場合、ＮチャンネルＦＥＴ４はしゃ断し、Ｎチャンネ
ルＦＥＴＩは導通ずる。この結果、ＰチャンネルＦＥＴ
２は抵抗Ｒｌ，Ｒ２によって分圧比Ｒｌ ／ （Ｒｌ
＋Ｒ２）で分圧された電源の電位がそのゲートに印加さ
れ、導通する。そして抵抗５および６を介してプラズマ
ディスプレイの放電管６００に電流が流れる。この結果
、ＮチャンネルＦＥＴ３のゲートとソース間に電圧が発
生し、ＮチャンネルＦＥＴ３が導通し、さらに放電管６
００を充電し、出力端子５００は高電位となる。以上が
第工図の回路動作の概要である。 第２図はレベルシフト回路の抵抗の比 ρ三Ｒｌ ／ （Ｒｌ ＋Ｒ２） を変えた場合のＰチャンネルＦＥＴ２の出力特性（即ち
ドレイン電流ｌＤＳ対ドレイン・ソース電圧ＶＤＳ特性
）を示したものであり、抵抗比ρを大きくするとドレイ
ン電流ｆＤｓは増大する。 次に第３図は、出力端子５００の出力電圧Ｄｏの立上り
波形を第２図の抵抗比ρをパラメータとして示したもの
で抵抗比ρを大きくすると立上り時間は早くなり、逆に
抵抗比ρを小さくすると遅くなる。これはＰチャンネル
ＦＥＴ２のドレイン電流ＩＤＳの大小によって抵抗６の
両端に発生する電圧、すなわちＮチャンネルＦＥＴ３の
しきい値電圧に到達する時間が異なるためである。 ここで例えば３２〜８０ｂｉｔ分の出力を１チップにし
た集積回路の場合、ｂｉｔ毎の駆動出力回路の抵抗比ρ
を変えることにより、各ｂｉｔ毎の出力電圧（電流）の
立上り時間を可変することが可能となる。
する。第１図は本発明を用いたプラズマ・ディスプレイ
駆動用ＩＣの駆動出力回路の１ｂｉｔ分（つまり単位駆
動回路）の構或を示したものである。同図において１，
３．４はＮチャンネルＦＥＴ，２はＰチャンネルＦＥＴ
、５は電流制限抵抗、６はスピードアップ抵抗、７は短
絡電流防止用ダイオード、ＲＬＲ２はレベルシフト用の
抵抗、１００は直流電源正極端子としての電源端子、２
００は直流電源負極端子としての接地端子、３００及び
４００は入力端子、５００は出力端子、６００はプラズ
マディスプレイの放電管である。 ここで動作を簡単に説明すると、電源端子１００及び接
地端子２００の間に直流の高電圧１００〜２００■が加
えられる。入力端子３００及び４００には互に逆相の入
力信号電圧が加えられる。例えば入力端子３００に高電
位，人力端子４００に低電位の入力信号電圧が加えられ
た場合、ＮチャンネルＦＥＴ４は導通し、Ｎチャンネル
ＦＥＴＩは、しゃ断する。 ＮチャンネルＦＥＴＩがしゃ断すると、抵抗Ｒ２を介し
接続されたＰチャンネルＦＥＴ２のゲー１・電位は抵抗
Ｒ１によって電源端子１００と同電位となり、Ｐチャン
ネルＦＥＴ２はしゃ断する。このＰチャンネルＦＥＴ２
のしゃ断により、そのドレインに接続された抵抗５には
、電流は流れない。 他方、導通しているＮチャンネルＦＥＴ４のドレインは
Ｎチャン不ルＦＥＴ３のゲートに接続されており、Ｎチ
ャンネルＦＥＴ３のゲート電位は低電位となり、Ｎチャ
ンネルＦＥＴ３はしゃ断する。 またＮチャンネルＦＥＴ４のドレインはグイオード７を
介し出力端子５００に接続されている。この場合、Ｎチ
ャンネルＦＥＴ３はしゃ断状態、ＮチャンネルＦＥＴ４
は導通状態であるから、出力端子５００は低電位となる
。 次に人力端子３００が低電位，入力端子４００が高電位
の場合、ＮチャンネルＦＥＴ４はしゃ断し、Ｎチャンネ
ルＦＥＴＩは導通ずる。この結果、ＰチャンネルＦＥＴ
２は抵抗Ｒｌ，Ｒ２によって分圧比Ｒｌ ／ （Ｒｌ
＋Ｒ２）で分圧された電源の電位がそのゲートに印加さ
れ、導通する。そして抵抗５および６を介してプラズマ
ディスプレイの放電管６００に電流が流れる。この結果
、ＮチャンネルＦＥＴ３のゲートとソース間に電圧が発
生し、ＮチャンネルＦＥＴ３が導通し、さらに放電管６
００を充電し、出力端子５００は高電位となる。以上が
第工図の回路動作の概要である。 第２図はレベルシフト回路の抵抗の比 ρ三Ｒｌ ／ （Ｒｌ ＋Ｒ２） を変えた場合のＰチャンネルＦＥＴ２の出力特性（即ち
ドレイン電流ｌＤＳ対ドレイン・ソース電圧ＶＤＳ特性
）を示したものであり、抵抗比ρを大きくするとドレイ
ン電流ｆＤｓは増大する。 次に第３図は、出力端子５００の出力電圧Ｄｏの立上り
波形を第２図の抵抗比ρをパラメータとして示したもの
で抵抗比ρを大きくすると立上り時間は早くなり、逆に
抵抗比ρを小さくすると遅くなる。これはＰチャンネル
ＦＥＴ２のドレイン電流ＩＤＳの大小によって抵抗６の
両端に発生する電圧、すなわちＮチャンネルＦＥＴ３の
しきい値電圧に到達する時間が異なるためである。 ここで例えば３２〜８０ｂｉｔ分の出力を１チップにし
た集積回路の場合、ｂｉｔ毎の駆動出力回路の抵抗比ρ
を変えることにより、各ｂｉｔ毎の出力電圧（電流）の
立上り時間を可変することが可能となる。
本発明によれば、直流電源の正極端子１００と出力端子
５００との間を開閉するＮチャンネルＦＥＴ３と、前記
出力端子５００と前記直流電源の負極端子としての接地
端子２００との間を開閉するＮチャンネルＦＥＴ４と、 前記直流電源の正極端子１００と前記ＮチャンネルＦＥ
Ｔ３のゲートとの間を開閉するＰチャンネルＦＥＴ２と
、 一端が前記直流電源の正極端子１００に接続され、他端
がＮチャンネルＦＥ’［を介して前記直流電源の負極端
子２００に接続され、かつ分圧点が前記ＰチャンネルＦ
Ｅ７２のゲートに接続された分圧抵抗としてのレベルシ
フト用抵抗Ｒｌ，Ｒ２と、を備え、 前記ＮチャンネルＦＥＴ４および１の各ゲートとしての
入力端子３００および４００にそれぞれ互に逆相の駆動
信号を入力し、前記出力端子５００と前記直流電源の負
極２００間に接続された負荷としての放電管６００など
を駆動する単位駆動回路を、さらに複数個備えてなる駆
動用半導体集積回路装置において、 前記分圧抵抗Ｒｌ，Ｒ２の分圧比ρを、前記単位駆動回
路のｌまたは複数個毎に変えるようにしたので、 ディスプレイ駆動出力電圧（電流）の立上り時間を分散
させ、このときに発生するスイッチングノイズを低減す
ることができる。
５００との間を開閉するＮチャンネルＦＥＴ３と、前記
出力端子５００と前記直流電源の負極端子としての接地
端子２００との間を開閉するＮチャンネルＦＥＴ４と、 前記直流電源の正極端子１００と前記ＮチャンネルＦＥ
Ｔ３のゲートとの間を開閉するＰチャンネルＦＥＴ２と
、 一端が前記直流電源の正極端子１００に接続され、他端
がＮチャンネルＦＥ’［を介して前記直流電源の負極端
子２００に接続され、かつ分圧点が前記ＰチャンネルＦ
Ｅ７２のゲートに接続された分圧抵抗としてのレベルシ
フト用抵抗Ｒｌ，Ｒ２と、を備え、 前記ＮチャンネルＦＥＴ４および１の各ゲートとしての
入力端子３００および４００にそれぞれ互に逆相の駆動
信号を入力し、前記出力端子５００と前記直流電源の負
極２００間に接続された負荷としての放電管６００など
を駆動する単位駆動回路を、さらに複数個備えてなる駆
動用半導体集積回路装置において、 前記分圧抵抗Ｒｌ，Ｒ２の分圧比ρを、前記単位駆動回
路のｌまたは複数個毎に変えるようにしたので、 ディスプレイ駆動出力電圧（電流）の立上り時間を分散
させ、このときに発生するスイッチングノイズを低減す
ることができる。
第１図は、本発明の一実施例としての回路図、第２図は
第１図で用いたＰチャンネルＦＥＴの出力特性図、 第３図は第１図のレヘルシフト抵抗の分圧比を変えた場
合の駆動出力電圧の立上り波形を示す図、第４図は、一
般的なプラズマディスプレイ駆動ＩＣの概略構或を示す
ブロック図である。 １，３，４７ＮチャンネルＦＥＴ，２：ＰチャンネルＦ
ＥＴ、５：電流制限抵抗、６：スピードアップ抵抗、７
：ダイオード、Ｒｌ，Ｒ２ ：レベルシフト用抵抗、
１００：電源端子、２００ ：接地端子、３００，４
００ ：人力端子、５００ ：出力端子、６００
：放電管、ρ：抵抗比、Ｄｏ ：ディスプレイ出力電
圧。 電源瑞子 ト゛レイン・ソース電，圧一 ＶＤＳ オ ２ 図
第１図で用いたＰチャンネルＦＥＴの出力特性図、 第３図は第１図のレヘルシフト抵抗の分圧比を変えた場
合の駆動出力電圧の立上り波形を示す図、第４図は、一
般的なプラズマディスプレイ駆動ＩＣの概略構或を示す
ブロック図である。 １，３，４７ＮチャンネルＦＥＴ，２：ＰチャンネルＦ
ＥＴ、５：電流制限抵抗、６：スピードアップ抵抗、７
：ダイオード、Ｒｌ，Ｒ２ ：レベルシフト用抵抗、
１００：電源端子、２００ ：接地端子、３００，４
００ ：人力端子、５００ ：出力端子、６００
：放電管、ρ：抵抗比、Ｄｏ ：ディスプレイ出力電
圧。 電源瑞子 ト゛レイン・ソース電，圧一 ＶＤＳ オ ２ 図
Claims (1)
- 【特許請求の範囲】 １）直流電源の正極端子と出力端子との間を開閉する第
１のＮチャンネルＦＥＴと、前記出力端子と前記直流電
源の負極端子との間を開閉する第２のＮチャンネルＦＥ
Ｔと、 前記直流電源の正極端子と前記第１のＮチャンネルＦＥ
Ｔのゲートとの間を開閉するＰチャンネルＦＥＴと、 一端が前記直流電源の正極端子に接続され、他端が第３
のＮチャンネルＦＥＴを介して前記直流電源の負極端子
に接続され、かつ分圧点が前記ＰチャンネルＦＥＴのゲ
ートに接続された分圧抵抗と、を備え、 前記第２および第３のＮチャンネルＦＥＴの各ゲートに
それぞれ互に逆相の駆動信号を入力し、前記出力端子と
前記直流電源の負極間に接続された負荷を駆動する単位
駆動回路を、さらに複数個備えてなる駆動用半導体集積
回路装置において、前記分圧抵抗の分圧比を、前記単位
駆動回路の１または複数個毎に変えるようにしたことを
特徴とする駆動用半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19109689A JPH0354914A (ja) | 1989-07-24 | 1989-07-24 | 駆動用半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19109689A JPH0354914A (ja) | 1989-07-24 | 1989-07-24 | 駆動用半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0354914A true JPH0354914A (ja) | 1991-03-08 |
Family
ID=16268791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19109689A Pending JPH0354914A (ja) | 1989-07-24 | 1989-07-24 | 駆動用半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354914A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000307406A (ja) * | 1999-04-22 | 2000-11-02 | Denso Corp | 負荷駆動回路 |
| JP2008512508A (ja) * | 2004-09-03 | 2008-04-24 | サン・コーク・カンパニー | コークス炉の回転クサビ式扉ラッチ |
-
1989
- 1989-07-24 JP JP19109689A patent/JPH0354914A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000307406A (ja) * | 1999-04-22 | 2000-11-02 | Denso Corp | 負荷駆動回路 |
| JP2008512508A (ja) * | 2004-09-03 | 2008-04-24 | サン・コーク・カンパニー | コークス炉の回転クサビ式扉ラッチ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04321315A (ja) | パワーオンリセット装置 | |
| JP2008147755A (ja) | 駆動回路及びこれを用いた半導体装置 | |
| US5184129A (en) | Switchable DAC with current surge protection | |
| JP2763237B2 (ja) | レベルシフト回路及びこれを用いたインバータ装置 | |
| US5155387A (en) | Circuit suitable for differential multiplexers and logic gates utilizing bipolar and field-effect transistors | |
| US5023614A (en) | Switchable DAC with current surge protection | |
| US4967100A (en) | Capacitive load driving apparatus | |
| JP3836719B2 (ja) | レベル変換回路 | |
| KR20100084987A (ko) | 표시 패널 드라이버, 표시 장치, 및 표시 패널 드라이버의 동작 방법 | |
| WO2011064917A1 (ja) | プッシュプル型駆動回路 | |
| JPH0354914A (ja) | 駆動用半導体集積回路装置 | |
| JPH0248909B2 (ja) | ||
| JPH0282293A (ja) | 駆動回路 | |
| JPH0677804A (ja) | 出力回路 | |
| US7319359B2 (en) | High current charge pump for intelligent power switch drive | |
| EP0468209B1 (en) | Single-drive level shifter, with low dynamic impedance | |
| US7362142B2 (en) | Current source apparatus, light-emitting-device apparatus and digital-analog converting apparatus | |
| JPH0646360A (ja) | エレクトロルミネッセンス表示パネル駆動回路 | |
| JP3520374B2 (ja) | 半導体集積回路 | |
| JPS6474598A (en) | Thin film el display device | |
| JPH07105709B2 (ja) | 電圧変換回路 | |
| GB2066605A (en) | Circuit for driving a display device | |
| JP2002344303A (ja) | レベルシフト回路 | |
| JP3080371B2 (ja) | スイツチ回路及び表示装置 | |
| JPWO2003028214A1 (ja) | 多安定回路 |