JP6425555B2 - 降圧充電システム及び電源 - Google Patents

Description

本発明は、高電圧の発電源から得られる電力を受け、自起動しつつ２次電池等へ充電する構造に関するものであり、特にその回路構成に関するものである。

従来から、電子時計や環境発電などの分野で、比較的高い電圧を発生する発電源から、数Ｖ程度の２次電池や電気二重層キャパシタなどの蓄電手段に充電可能な充電回路が提案されている。

従来の充電システムの例を図７に示す。これは、発電源が電磁誘導式である発電機の出力電圧を充電する例である。内部抵抗４２を有する交流電圧源４１としてモデル化できる発電機である発電手段４０の出力を整流手段５０で半波または全波整流し、定格電圧数Ｖの電気二重層キャパシタである蓄電手段９３を充電する構成となっている。

また蓄電手段９３には昇圧回路９５が接続し、蓄電手段９３の端子電圧を昇圧して電子時計である負荷回路９６を駆動する。

蓄電手段９３は、一般に自己放電などで放電しきってしまうと端子電圧が極端に小さくなってしまう。そういった状態であっても、負荷回路９６が起動できるように、この例では抵抗９１を備えている。充電システムの起動時には、抵抗９１が蓄電手段９３に対して直列に接続するようになっており、発電手段４０で発電された電流が抵抗９１に流れることで生じる電圧降下が蓄電電圧に加算されることにより、負荷回路９６の両端には回路の起動に十分な電圧が印加される。すなわち蓄電手段９３が放電してしまっても負荷回路９６は起動可能となる。

負荷回路９６の起動後は、蓄電手段９３の端子電圧が定期的に電圧サンプリングされる。蓄電手段９３の充電が進み、負荷回路９６を動作させることが可能なレベルまで端子電圧が上昇したときはこれを検知し、抵抗９１の両端をスイッチ９２で短絡するという動作を行う。スイッチ９２が導通状態となった以降は蓄電手段９３に蓄えられた電圧をもとに負荷回路９６は動作を継続する。

特許２６５２０５７号公報（７頁、図１）

従来は、負荷回路９６の起動に十分な電圧を発生させるため、抵抗９１には比較的高い抵抗値を有する抵抗素子を用いており、固定値の抵抗を単に直列に挿入するだけであった。抵抗９１の抵抗値は発電量に関係なく一定であるので、例えば発電量が多いときには発電電流が大きくなるため、抵抗９１に生じる電圧は大きくなるが、この抵抗９１で消費されて無駄となる電力も大きくなり、発電した電力を効率よく蓄電手段９３に蓄えることができなくなる。

電磁誘導方式は、単位時間当たりの発電エネルギが比較的大きいため、発電手段からの電力取り出し効率があまり高くなくても実用になりうる。しかしながら、発電能力があまり高くない発電機を用いる場合は、電力取り出し効率が悪いままでは実用にならない。

例えば、エレクトレットなどの静電誘導発電機の場合、発電電圧は高い電圧が出力されるが、内部インピーダンスが高く得られる電流量が小さいため、効率的な充電システムを構築する必要がある。しかしながら、上述のように蓄電手段の低残量時での起動性を確保しつつ、発電量の変化に対応し効率的に充電することに関しては特に考慮されていなかった。

またこの例では、充電システムの発電手段４０として、発電電圧の高い発電機を用いることについては考慮されていない。特に静電誘導発電のように数１０Ｖという高い発電電圧を発生する発電機を用いて、定格電圧が数Ｖ程度の小型の電気二重層キャパシタへ高効率で充電するためには、この発電出力を低い電圧レベルに変換して充電する必要があるが、このような降圧機能を備えた充電システムへの応用についての記載はない。

本発明の降圧充電システムでは、以下の構成を採用する。

すなわち、高電圧を出力する発電手段（４０）の発電出力を入力し、蓄電手段（２０）に降圧充電するための降圧充電出力（１０２）を有する降圧充電システム（１００）であって、前記発電出力を降圧する降圧回路（１０）と、
該降圧回路（１０）の出力と前記降圧充電出力（１０２）の間に設けられ、前記降圧回路（１０）の出力端子の電圧が、所定のリミット電圧を下回らないようにインピーダンスを連続的に変化させるリミット手段（６０）と、を有することを特徴とする。

本願では従来の課題を改善し、蓄電される側（蓄電手段）の電圧でなく、充電しようする側（降圧回路出力端子）の電圧を実質的にモニターし、所定のリミット電圧以上の電圧が降圧出力端子に自動的に発生するよう制御する。この制御は、抵抗値が連続的に可変である回路素子を挿入することに類似するが、この回路素子での電力損失は必要最小となる。よって充電の効率化が図られ、蓄電手段を低残量から充電立ち上げする際の特性が改善できる。

また、降圧する方式の充電システムでは、降圧回路の出力端子の電圧は、降圧回路の入力端子の電圧に影響を及ぼす。このため降圧回路の出力端子の電圧が小さくなり過ぎると、これに引き込まれて降圧回路の入力端子の電圧も小さくなる。

降圧回路の入力端子の電圧は降圧回路の最低動作可能電圧よりも高い必要があるため、降圧回路の入力端子の電圧が小さくなり過ぎると、降圧制御をする回路そのものの動作を維持できない状態となる。本願では、降圧制御をする回路の最低動作可能電圧に対して、上記のリミット電圧に降圧倍率を乗じた電圧のほうが高くなるようにすることでこれを回避し、降圧制御をする回路が動作を継続できるようになっている。

さらに、降圧出力端子よりも電圧の高い降圧回路の入力側（発電機側）に配置し、降圧回路の降圧動作よりも先に動作を開始する参照電圧生成回路を備えており、これによって上記のリミット電圧を決定するための基準電圧を発生するように構成している。従って、発電機出力を受けると、まず初めに降圧制御する回路である参照電圧生成回路が動作開始し、リミット機能が即時に働くことで、蓄電手段の端子電圧が低い場合でも確実に降圧充電システムが動作継続できるようになっている。

従って本願によれば、蓄電手段が低残量の状態であっても正しく起動し降圧動作を行い、かつ蓄電手段の充電初期に低損失で充電することが可能となる。特にエレクトレット素
子のような高電圧を発生する静電誘導発電機を用いたときでも、発電機から高い効率で充電することが可能な降圧充電システムを提供することが可能である。

その他、上記のようなアナログ的なリミット機能を、高電圧下では電力消費などの面で不利な、電圧サンプリング回路のようなものを使用せず、簡素で省スペースな構成で実現できるといった効果も有する。

本発明の降圧充電システムの構成を示した回路図である。 本発明の降圧手段の構成を示した回路図である。 本発明の降圧回路の回路状態を示した回路図である。 降圧回路を駆動するタイミング信号波形を示した波形図である。 本発明の降圧充電システムの別の構成を示した回路図である。 本発明の降圧充電システムの要部電圧波形を示した波形図である。 従来の充電システムの構成を示した回路図である。 第２の実施形態の降圧充電システムの構成を示した回路図である。 第２の実施形態の降圧手段の構成を示した回路図である。 第３の実施形態の降圧充電システムの構成を示した回路図である。 第２の実施形態の降圧充電システムの要部電圧波形を示した波形図である。 第２の実施形態におけるタイミング生成回路の動作電流経路を示した回路図である。

以下、このような降圧充電システムを実現するための形態について図面を参照して詳述する。

まず図１、図２を参照して、本発明の実施形態の全体構成について説明する。
その後に、図３〜図４を参照して降圧回路の構成および動作について説明する。
最後に、図１〜図２、図６を参照して、本発明の実施形態の全体動作について説明する。

［降圧充電システムの全体構成説明：図１］
本発明の降圧充電システムは、降圧手段１００として示した回路システムである。この降圧充電システムの前後に発電手段４０と整流手段５０と蓄電手段２０とを接続することで、発電手段４０の出力を整流手段５０によって全波整流し、その整流出力を降圧手段１００によって降圧し、蓄電手段２０へ充電するという動作を行うことが可能となる。

発電手段４０は、高電圧の交番電圧を出力する交流発電機である。いわゆるダイオードブリッジである整流手段５０がこの発電手段４０の出力を全波整流し、整流出力を降圧手段１００に印加することが可能な構成としている。降圧手段１００は、降圧入力端子１０１から入力した整流出力を電圧変換する降圧回路１０を介して、降圧充電出力端子１０２に接続された２次電池である蓄電手段２０へ蓄電することが可能となっている。発電手段４０は、発電電圧の振幅（片振幅）Ｖ0が３０Ｖの電圧源４１と、出力抵抗値がＲの内部抵抗４２とを直列に接続した単純なモデルとして表現できる交流発電機を仮定する。

降圧手段１００は、キャパシタの接続状態を直列と並列とに切り替えることで入力電圧を実質的により低い電圧に変換することが可能な回路ブロックである降圧回路１０を内蔵している。降圧手段１００の構成については次に詳しく説明する。

［降圧手段の構成説明：図２］
降圧手段１００は、降圧回路１０とタイミング生成回路１３と、リミット手段６０と、参照電圧生成回路３０とで構成する。なお、降圧手段１００は、入力する発電電圧が高電圧であるため、その電圧で破壊しない耐電圧を有するＭＯＳ素子で構成する。一般に高耐圧ＭＯＳ素子のしきい値電圧は高いため、降圧手段１００の動作可能電圧は５Ｖ以上であるものとする。

参照電圧生成回路３０は、ＰＭＯＳ素子３１および３５とＮＭＯＳ素子３２と３４と基準抵抗３３とで構成した、いわゆるベータ乗算型の参照電流源である。

ＰＭＯＳ素子３１および３５はカレントミラー接続であり、ＮＭＯＳ素子３２および３４に等しい電流を流すように接続している。ＮＭＯＳ素子３４のソース端子と接地電位ＶSSとの間には基準抵抗３３を挿入し、ＮＭＯＳ素子３２に働くソース・デジェネレーション効果によって参照電圧生成回路３０の動作点が決定するように接続している。これにより各ＭＯＳ素子には、電源電圧に依らないほぼ一定の電流が流れる。

ＮＭＯＳ素子３４はダイオード接続しているので、このドレイン−ソース端子間にはＮＭＯＳ素子のしきい値電圧に近い一定電圧が発生する。この電圧信号を第１の参照電圧Ｖr1としている。すなわち、ＰＭＯＳ素子３５のドレイン端子とＮＭＯＳ素子３４のドレイン端子の接続点から第１の参照電圧Ｖr1を得る。

第１の参照電圧Ｖr1の電圧は、ＮＭＯＳ素子のしきい値電圧をもとに得られる所定の電圧値である。ここでは第１の参照電圧Ｖr1は接地電位ＶSSからみて０．５Ｖであるとする。

降圧回路１０は、キャパシタの直列接続および並列接続の状態を切り替えることで、入力電圧を降圧出力する回路である。詳細な構成は後述する。

タイミング生成回路１３は降圧回路１０が切り替え動作するためのクロック源である。タイミング生成回路１３は、第１の参照電圧Ｖr1を接続し、これを基準電圧としてバイアスされ発振動作する発振回路を備え（図示せず）、この発振回路の出力を元に第１のタイミング信号Ｓ３１と第２のタイミング信号Ｓ３２とを出力する。タイミング生成回路１３は周知の構成で実現できるため、その構成については省略する。タイミング信号の波形については後述する。

蓄電手段２０は内部インピーダンスの低い２次電池である。蓄電手段２０は降圧回路１０の出力電流を、後述のリミット手段６０を介して充電するように構成している。蓄電手段２０の負極は接地している。

降圧回路１０の出力と、蓄電手段２０に接続される降圧充電出力端子１０２との間にはリミット手段６０が設けられている。

リミット手段６０は、ＰＭＯＳ素子６１を備えている。ソース端子が降圧回路１０の出力、ゲート端子には参照電圧生成回路３０中第１の参照電圧Ｖr1が接続している。ここでは、リミット手段６０のＰＭＯＳ素子６１のしきい値電圧は約０．５Ｖであるものとする。

リミット手段６０はさらに、ショットキバリアダイオードに代表される、順方向電圧が低いダイオード６２を備えており、ＰＭＯＳ素子６１のドレイン端子から蓄電手段２０の
正極への整流方向が順方向となるように接続する。
［降圧回路の構成説明：図３、図４］
図３と図４とを使って降圧回路１０の構成について説明する。降圧回路１０は第１の降圧ブロック１１と第２の降圧ブロック１２とで構成する。降圧回路１０は単純化のため、６倍固定とし、降圧回路１０の出力には、リミット手段６０を介さず、蓄電手段２０が直接接続しているとして説明する。

第１の降圧ブロック１１と第２の降圧ブロック１２とは、構成としては同じものであるが互いに逆位相で動作、すなわち一方が蓄電動作をする間、他方は放電動作を行うように構成した降圧回路である。

各降圧ブロックは複数のキャパシタを備えており、各キャパシタ間の接続状態は、ＭＯＳトランジスタを組み合わせて構成した、いわゆるアナログスイッチによって切り替える。スイッチは周知の構成なので図示していない。各々の降圧ブロックは、図３に示すように整流手段５０の出力を２倍降圧する第１の降圧段１１０Ａと、この第１の降圧段１１０Ａの出力を３倍降圧して蓄電手段２０へ出力する第２の降圧段１１０Ｂとで構成する。

第１の降圧段１１０Ａは、２倍降圧動作するために、キャパシタ１１１とキャパシタ１１２の２つのキャパシタを備えている。第１の降圧段１１０Ａはキャパシタ１１１とキャパシタ１１２の全てを直列または全てを並列とに切り替える動作をする。

また、第２の降圧段１１０Ｂは３倍降圧動作するために、キャパシタ１１３とキャパシタ１１４とキャパシタ１１５の３つのキャパシタを備えている。第２の降圧段１１０Ｂはキャパシタ１１３とキャパシタ１１４とキャパシタ１１５の３つのキャパシタの全てを直列または並列とに切り替える動作をする。

動作クロックは、図４に示すような２相のクロック信号である。図３における状態ａと状態ｂとが、第１のタイミング信号Ｓ３１と第２のタイミング信号Ｓ３２に従って交互に切り替わる。図３における状態ａと状態ｂについても同様である。

図４における期間Ａ、すなわち第１のタイミング信号Ｓ３１がハイレベルの期間においては図３の状態ａとなるようにする。また期間Ｂ、すなわち第２のタイミング信号Ｓ３２がハイレベルとなる期間においては、図３の状態ｂとなるように切り替え制御を行う。期間Ａと期間Ｂとは５０ミリ秒とする。

クロックの一方である第１のタイミング信号Ｓ３１と他方である第２のタイミング信号Ｓ３２とは互いにほとんど反転信号とみなせる関係であるが、切り替わりの瞬間には各降圧ブロックを構成するスイッチが同時にオンすることで各キャパシタを短絡しないように、切り替わり遅延期間Ｄを設ける。期間Ｄは周知の遅延時間生成手法によって、数ナノ〜数１０ナノ秒程度と必要最小限の時間幅に設定できる。

［降圧回路の動作説明：図３〜４］
図３と図４を使って、降圧回路１０の動作について簡単に説明する。

第１のタイミング信号Ｓ３１および第２のタイミング信号Ｓ３２に従って降圧回路１０が降圧動作すると、整流手段５０の出力から蓄電される状態にあるキャパシタは、電荷を蓄えることで端子電圧が僅かに上昇するが、キャパシタが放電状態となったときに、キャパシタに蓄えられた電荷は蓄電手段２０に瞬時に吸いこまれ、蓄電手段２０の端子電圧に等しくなる。これは蓄電手段２０のインピーダンスが低いためである。

よって、降圧回路１０が降圧動作する時は、第２の降圧段１１０Ｂの各キャパシタの端子間電圧は蓄電電圧ＶBTと常にほぼ等しくなり、第１の降圧段１１０Ａの各キャパシタの端子間電圧は蓄電電圧ＶBTの３倍と常にほぼ等しくなり、結果として降圧回路１０の入力側電圧である負荷電圧ＶLは蓄電電圧ＶBTのほぼ６倍の電圧となる。

このように、降圧回路１０の入力側には蓄電電圧ＶBTに降圧倍率ｎを乗じた電圧値が現れることとなる。この降圧回路１０の入力側端子は、発電した電流が流れ込んでもほとんど電圧変化が生じないため、降圧回路１０の接続状態が切り替わるごく僅かな期間（図４の期間Ｄ）を除けば、降圧回路１０は常に電圧値がｎ・ＶBTの電圧源であるかのように振舞う。この定電圧源のように見える負荷の電圧値が前述した負荷電圧ＶLに相当し、
ＶL＝ｎ・ＶBT
が成り立つようになる。

特に、２つの降圧ブロックを相補的に動作させることで、一方の降圧ブロックが放電状態にあって、発電手段４０に接続しない間でも、他方の降圧ブロックが発電手段４０に接続し充電状態にできるため、発電手段４０に常に定電圧負荷が接続したような状態にすることができ、発電手段４０が発電しているその時点での電力を常に取り出すことが可能となる。

さらにこの降圧動作では、降圧回路１０内の全てのキャパシタは、電荷を受け渡す動作を通じてもその端子電圧には僅かな電圧変化しか生じないため、電荷移動にともなう損失が抑えられ、結果的にこの降圧回路１０は、入力電圧よりも端子電圧が低い状態にある蓄電手段２０へほとんど損失なしに電荷を移動することが可能となる。

従って、このように降圧回路１０を構成することで、発電手段４０が無負荷となるような時間なしに、常に定電圧源と見なせる負荷を接続することができ、かつ低損失で発電出力を負荷手段３０に送ることが可能となる。

［降圧充電システムの動作説明：図１、図２、図６］
図１と図２と図６とを使って、本発明の実施形態の動作について簡単に説明する。

まず蓄電手段２０がほとんど放電してしまい、その端子電圧ＶBTが０Ｖの状態から動作を開始すると仮定して説明する。

発電手段４０が発電を開始し、整流手段５０から整流された電流が流れると、参照電圧生成回路３０に電流が流れることで、所定の電圧値が第１の参照電圧Ｖr1に発生する（図６の時刻ｔ1）。

その後にタイミング生成回路１３も動作を開始し、第１のタイミング信号Ｓ３１および第２のタイミング信号Ｓ３２を出力する。このタイミング信号により降圧回路１０が前述の降圧動作を開始する（図６の時刻ｔ2）。

降圧回路１０は整流手段５０の整流出力を電圧変換し、蓄電手段２０に充電電流を供給する。

蓄電手段２０の端子電圧ＶBTが０Ｖであるので、リミット手段６０のＰＭＯＳ素子６１のドレイン端子は同じく０Ｖ近くまで引き込まれる。しかしながら、ＰＭＯＳ素子６１のゲート端子には参照電圧Ｖr1が印加されており、この状態ではＰＭＯＳ素子６１はソースフォロワ回路として動作する。このため、リミット手段６０中のＰＭＯＳ素子６１のソース端子は、第１の参照電圧Ｖr1の電圧値にＰＭＯＳ素子６１のしきい値電圧ＶTPを加算し
た電圧、この例では約１．０Ｖにほぼ固定されることになる。

降圧回路１０が降圧動作をすることにより、降圧回路１０の入力電圧は、前述したとおり降圧回路１０の出力端子電圧の６倍の電圧が現れるようになる。この電圧は、６×（Ｖr1＋ＶTP）≒６Ｖ であり、降圧回路１０の制御に必要な参照電圧生成回路３０や、タイミング生成回路１３の最低動作可能電圧である５Ｖに比べて十分に高い。すなわち、降圧回路１０の入力端子電圧は蓄電手段２０の端子電圧の影響を受けて下がり過ぎることはないため、降圧回路１０は蓄電手段２０の端子電圧が極めて低い場合でも安定して動作を継続できるようになる。

この構成において、リミット手段６０は、抵抗値が連続的に変化する抵抗素子のように振舞う。蓄電手段２０の端子電圧が０Ｖに近いときはリミット手段６０における電力損失は最大になるが、発電手段４０から得られる発電電流が小さければこの損失は必要最小となり、また蓄電手段２０の端子電圧が徐々に上昇してもこの損失は必要最小となる。すなわち、降圧回路１０が動作継続可能な範囲で、リミット手段６０における電力損失は最小限となるように自動的に制御されるように動作する。

また特に、第１の参照電圧Ｖr1が発生すれば、リミット手段６０はソースフォロワ回路であるので即座に動作する。これは、一般にソースフォロワ回路は高速に動作するという事実によっている。一方で、タイミング生成回路１３は第１の参照電圧Ｖr1を基準に発振する発振回路を含んでいる。一般に、発振回路の発振起動には数ミリ秒以上を要するため、タイミング信号Ｓ３１、Ｓ３２が出力されるのは、リミット手段６０が所定の動作を開始するよりも遅くなる。これにより、降圧回路１０の動作よりもリミット動作が先になるため、上記の動作が保証される。

次に、蓄電手段２０への充電が進み、蓄電手段２０の端子電圧が１．０Ｖを僅かに上回るまで上昇した場合について説明する。

リミット手段６０中のＰＭＯＳ素子６１のドレイン端子は約１．０Ｖを僅かに上回る電圧となるが、ＰＭＯＳ素子６１のゲート端子は第１の参照電圧Ｖr1が印加されたままである。第１の参照電圧Ｖr1は約０．５Ｖであるので、リミット手段６０の電位関係は ｜ＶGS｜＞｜ＶDS｜ となる。この電位関係においては、ＰＭＯＳ素子６１はソースフォロワ動作を維持せず、単に導通したＭＯＳスイッチとして動作する。このため、降圧回路１０の出力端子の電圧は蓄電手段２０の端子電圧に引かれ、ほぼ蓄電手段２０の端子電圧と等しい電圧となる（図６の時刻ｔ3）。

降圧回路１０が降圧動作をすることにより、降圧回路１０の入力電圧は、上記と同様に降圧回路１０の出力端子電圧の６倍の電圧が現れるようになる。すなわちこのときは、降圧回路１０の入力端子には ６×１．０Ｖ＝６Ｖ よりも高い電圧が現れる。この電圧も降圧回路１０の制御に必要な参照電圧生成回路３０や、タイミング生成回路１３の最低動作可能電圧である５Ｖに比べて十分に高いため、降圧回路１０は蓄電手段２０の端子電圧が上昇しても安定して動作を継続することができる。さらに蓄電手段２０の充電が進んだ場合も同様であり、例えば蓄電手段２０の端子電圧が１．５Ｖとなったときは、降圧回路１０の入力端子には ６×１．５Ｖ＝９Ｖ が現れる。

最後に、発電手段４０の発電が停止した場合について説明する。
発電手段４０の発電が停止すると、降圧回路１０は蓄電手段２０への電流供給ができなくなり、さらにタイミング生成回路１３や参照電圧生成回路３０も動作を維持できなくなり、タイミング信号Ｓ３１、Ｓ３２は停止する（図６の時刻ｔ4）。しかしながら、リミット手段６０中のダイオード６２が蓄電手段２０からの放電を禁止する方向に接続している
ため、蓄電手段２０に蓄えられた電荷が逆流することはなく、一度充電された電力が無駄に外部に放電されることはない。

すなわち、本発明によれば、蓄電手段２０の充電状態が空になっても、降圧手段１００は正しく起動し、かつ蓄電手段２０への充電動作を継続的に行うことが可能となる。

上記の例では、リミット手段６０の動作が即座に開始するとしているが、降圧回路１０が動作を開始する時間を、リミット手段６０が動作を開始するよりもさらに相対的に遅らせる目的で、第１の参照電圧Ｖr1を適当な時定数を有する遅延回路を介した後にタイミング生成回路１３へ接続してもよい。

また上記に示した例では、リミット手段６０の逆流防止をダイオード６２によって行う構成としたが、ＭＯＳ素子とＯＰアンプによる能動型の理想ダイオードに置き換えてもよい。このときの構成の例を図５に示す。

この例はすなわち、ダイオード６２の代わりに、ＯＰアンプ６４とＮＭＯＳ素子によるスイッチ６３とを用いて整流作用を実現する構成である。スイッチ６３は、ソースおよびドレイン端子がそれぞれダイオード６２のカソードおよびアノード端子に対応するような結線とする。スイッチ６３のゲート端子はＯＰアンプ６４の出力で駆動する。ＯＰアンプ６４の非反転入力端子（＋）を降圧回路１０の出力端子へ接続し、反転入力端子（−）を蓄電手段２０の正極へ接続する。

図５に示したリミット手段６０の動作について簡単に説明する。ＯＰアンプ６４は降圧回路１０の出力端子電圧と蓄電手段２０の端子電圧ＶBTとの差電圧をモニターし、差が正であれば降圧回路１０から蓄電手段２０とが順方向バイアスであると判定し、スイッチ６３を導通させる。また、これとは逆に降圧回路１０の出力端子電圧と蓄電手段２０の端子電圧ＶBTとの差電圧が負であるときは逆バイアスであると判定し、スイッチ６３を非導通とするように動作する。この例では、検流抵抗を別途用いることなく、スイッチ６３とＰＭＯＳ素子６１の抵抗成分を検流抵抗として機能させることで、バイアスの順逆判定を実現できるという効果も有している。

図５に示したリミット手段６０を用いたときの降圧充電システムの全体的な動作について簡単に説明する。

発電手段４０が発電を開始し、整流手段５０から整流された電流により参照電圧生成回路３０が動作を開始したのちに降圧回路１０が前述の降圧動作を開始すると、降圧回路１０の出力端子から蓄電手段２０へは順方向バイアスとなる。よってリミット手段６０は導通状態となり、蓄電手段２０への充電がなされる。発電手段４０が非発電となった場合は逆バイアスとなるため、リミット手段６０は非導通となり、蓄電手段２０からの放電が防止される。

特に、ＰＭＯＳ素子６１により、上述したような降圧回路１０の出力端子電圧を所定値以上に制御するというリミット動作の機能は同様に得られる。

図５に示した理想ダイオードによれば、リミット動作による効果はそのままで、かつダイオードを使った場合に生じる順方向電圧がなくなるため損失が減り、充電効率が向上するといった効果が得られる。

［第２の実施形態の説明：図８、９、図１１、１２ ］
続いて、図８、９および図１１、１２を用いて、本発明の第２の実施形態である降圧充
電システムについて説明する。この降圧充電システムの例は、タイミング生成回路など、比較的消費電力の高い制御系回路での消費電力を削減する目的で、降圧回路の中間出力をタイミング生成回路の定常時動作電源として用いる例である。

特にこの例は、タイミング生成回路の動作電源を供給するために２つの電源回路を用い、かつシステムの状態についての能動的な検出を行わずにこの２つの電源回路を切り替える例である。

［第２の実施形態の構成説明：図８、９］
第２の実施形態の全体構成について図８を用いて説明し、続いて電源回路の詳細について図９を用いて説明する。一部の説明で補足的に図３を用いる。

この第２の実施形態である降圧充電システムの構成のうち、前述の第１の実施形態の降圧充電システムと異なる点および追加された構成要素について主に説明する。

この例では、前述の第１の実施形態と同じ構成が含まれるため、それらについて同一の符号を付与している。この例では、タイミング生成回路１３については動作可能な最低電圧を１．５Ｖまで低電圧化したものを使用することとする。また、参照電圧生成回路３０'の構成として、複数の参照電圧を出力するものとしている。

さらに、この実施形態の降圧手段１００は、第１の電源回路７１と、第２の電源回路７２の２つの電源回路を備えているのが特徴である。

第１の電源回路７１は、少なくとも電流ソース能力のある定電圧回路として機能する回路である。第１の電源回路７１には、参照電圧生成回路３０'から得られる第２の参照電圧Ｖr2を接続している。

第２の電源回路７２も、少なくとも電流ソース能力のある定電圧回路として機能する。第１の電源回路７１には、参照電圧生成回路３０'から得られる第３の参照電圧Ｖr3を接続している。これらの電源回路の構成については後述する。

参照電圧生成回路３０'の構成としては、第１の実施形態の参照電圧生成回路３０とほぼ同様であるが、参照電圧を複数出力可能となっている。参照電圧生成回路３０'は、ＰＭＯＳ素子３５からＮＭＯＳ素子３４への間に、ダイオード接続した複数のＭＯＳ素子３６〜３９を直列化することで、そのドレイン端子から異なる電圧を簡易的に出力可能としている。

ここでは、第２の参照電圧Ｖr2の電圧値は２．０Ｖであるとする。また、第３の参照電圧Ｖr3の電圧値は２．５Ｖであるとする。

なお、降圧回路１０の中間出力Ｖmは、図３における第１の降圧ブロック１１の第１の降圧段１１０Ａの出力である。

ここで図９を用いて、電源回路の構成について説明する。この例では、最も簡素なソースフォロワ回路による定電圧回路を用いる。

図９に示したように、第１の電源回路７１は１つのＮＭＯＳ素子７１Ａで構成し、このドレイン端子を降圧回路１０の降圧入力端子１０１に接続し、ソース端子をタイミング生成回路１３の電源端子としている。ゲート端子には第２の参照電圧Ｖr2を接続している。

この結線によりＮＭＯＳ素子７１Ａはソースフォロワ回路として動作する。よって第１の電源回路７１の出力電圧は、第２の参照電圧Ｖr2の電圧値である２．０ＶからＮＭＯＳ素子７１Ａのしきい値電圧である０．５Ｖを減じた約１．５Ｖとなる。

第２の電源回路７２は、ＮＭＯＳ素子７２ＡとＮＭＯＳ素子７２Ｂとを直列に接続した回路である。ＮＭＯＳ素子７２Ａはいわゆるダイオード接続としている。またそのＮＭＯＳ素子７２Ａのドレイン端子には降圧回路１０の中間出力Ｖmに接続し、ＮＭＯＳ素子７２Ｂのゲート端子には第３の参照電圧Ｖr3を接続し、ソース端子をタイミング生成回路１３の電源端子としている。

この結線によりＮＭＯＳ素子７２Ｂもソースフォロワ回路として動作する。よって第２の電源回路７２の出力電圧は、第３の参照電圧Ｖr3の電圧値である２．５ＶからＮＭＯＳ素子７１Ｂのしきい値電圧である０．５Ｖを減じた約２．０Ｖとなる。

ただし、第２の電源回路７２が所望の回路動作を行うようになるためには、中間出力Ｖm約２．５Ｖを越える電圧まで上昇する必要がある。これは、ＮＭＯＳ素子７２ＢにはＮＭＯＳ素子７２Ａを直列に接続しているため、ＮＭＯＳ素子７２Ａが導通状態となるためにはしきい値電圧に相当する０．５Ｖがさらに必要なためである。反対に、降圧回路１０の中間出力Ｖmが２．５Ｖよりも低い状態では、ＮＭＯＳ素子７２Ａは逆バイアスとなるため非導通となる。

［第２の実施形態の動作説明：図８、図９、図１１、図１２］
次に、第２の実施形態の降圧充電システムの動作について説明する。

まず、蓄電手段２０の端子電圧が低いときの動作について説明する。

発電手段４０が発電を開始すると、参照電圧生成回路３０'が起動し、所定の参照電圧が出力される。また、リミット手段６０も即座に動作を開始する（図１１の時刻ｔ1）。

降圧回路１０が動作を開始していない期間は、降圧回路１０中のキャパシタは放電した状態であるため、中間出力Ｖmはほとんど接地電位である。するとＮＭＯＳ素子７２Ａは逆バイアスとなるため、第２の電源回路７２は非導通となる。

一方、第１の電源回路７１には所定値の第２の参照電圧Ｖr2が印加され、さらに第１の参照電圧Ｖr1がタイミング生成回路１３に印加されるため、タイミング生成回路１３は所定の動作を開始し、第１および第２のタイミング信号Ｓ３１、Ｓ３２の出力を開始する（図１１の時刻ｔ2）。

特に第１の電源回路７１の動作により、タイミング生成回路１３へ供給される電圧は約１．５Ｖとなる。

タイミング生成回路１３が第１および第２のタイミング信号Ｓ３１、Ｓ３２を出力すると、降圧回路１０は降圧動作を開始する。このとき、蓄電手段２０がほぼ放電してしまっていて蓄電電圧ＶBTが低いときは、リミット手段６０のリミット動作により降圧回路１０の出力端子は１．０Ｖに固定される。また第２の降圧段の降圧倍率は３倍であった。よって降圧回路１０の中間出力Ｖmには、Ｖm＝１．０Ｖ×３＝３．０Ｖ の電圧が現れる（図１１の時刻ｔ3）。

降圧回路１０の中間出力Ｖmが３．０Ｖであれば、第２の電源回路７２にはすでに第３の参照電圧Ｖr3が印加されているため、第２の電源回路７２は導通状態になる。

これにより、タイミング生成回路１３には、第３の参照電圧Ｖr3の電圧値からＮＭＯＳ素子７２Ｂのしきい値電圧分を減じた約２．０Ｖが電源電圧として印加され、降圧回路１０の中間出力Ｖmから電源供給がなされるようになる。 一方、第１の電源回路７１は非導通状態となり、第１の電源回路７１には電流が流れなくなる。これは次の理由による。

発電手段４０の発電開始直後は、第１の電源回路７１はソースフォロワ動作可能な電位関係にあったため、タイミング生成回路１３の電源電圧は１．５Ｖとすることができた。しかしながら、第２の電源回路７２によって第１の電源回路７１のＮＭＯＳ素子７１Ａのソース端子の電位が引き上げられると、第１の電源回路７１にはシンク能力がないためこれを引き戻すことはできない。この結果、第１の電源回路７１であるＮＭＯＳ素子７１Ａのゲート‐ソース間電圧がそのしきい値電圧よりも減少してしまい、結果的に第１の電源回路７１は非導通となるためである。

すなわち、タイミング生成回路１３が動作するための電力供給源は、発電開始直後は降圧回路１０の降圧入力（整流手段５０出力）の系統であるが、降圧回路１０が動作し定常状態となれば降圧回路１０の中間出力Ｖmの系統に自動的に切り替わる。この制御には電圧計測などの複雑でかつ電力消費を伴う回路を必要としていないことは明らかである。

次に、蓄電手段２０の端子電圧が高いときの動作について説明する。

蓄電手段２０の充電が進んだ状態であり、仮に蓄電電圧ＶBTが１．５Ｖであるようなときに発電手段４０が発電を開始すると（図１１の時刻ｔ4）、上記と同様の起動動作により参照電圧生成回路３０'は動作を開始するが（図１１の時刻ｔ3）、このときはリミット手段６０のリミット動作は停止するため、降圧回路１０が降圧動作を開始すると、出力端子は蓄電電圧ＶBTがそのまま現れる。このときは中間出力Ｖmには、Ｖm＝１．５Ｖ×３＝４．５Ｖ の電圧が現れる。

中間出力Ｖmは十分高い電圧となり、第２の電源回路７２にはすでに第３の参照電圧Ｖr3が印加されているため、第２の電源回路７２のうちＮＭＯＳ素子７２Ａはソースフォロワ動作となる。

これにより、タイミング生成回路１３には、第３の参照電圧Ｖr3の電圧値からＮＭＯＳ素子７２Ａのしきい値電圧を減じた約２．０Ｖの電圧が印加され、中間出力Ｖmから電源供給がなされるようになる（図１１の時刻ｔ6）。

一方、このときもまた、第１の電源回路７１は非導通状態となり、タイミング生成回路１３が動作するための電力供給源は、定常時には降圧回路１０の中間出力Ｖmの系統に自動的に切り替わる。

ここで、タイミング生成回路１３を動作させるのに必要な電力について注目すると、降圧充電システムとしてみたときは、第１の実施形態と比べて１／２の消費電力となっている。これについて図１２を用いて簡単に説明する。

降圧回路１０は、高効率での降圧がなされるのは先の実施形態で示したとおりである。例えば、第１の降圧ブロック１１に注目すれば、第１の降圧段１１０Ａに入力される電力と出力される電力は等しく損失は無視できるレベルである。

言い換えれば、第１の降圧段１１０Ａの入力側に印加される電圧および流れ込む電流との積と、出力側の電圧および流れ出す電流の積とは等しい。特に第１の降圧段１１０Ａの
降圧倍率は２であるので、第１の降圧段１１０Ａの出力側の電圧は入力側電圧の１／２であるが、流れ出す電流は流れ込む電流の２倍となる。

この流れ出す電流の一部がタイミング生成回路１３に供給され消費されることになるが、この電流量は、降圧回路１０の入力電流に換算すると１／２に圧縮されてしまう。

タイミング生成回路１３は、第１の参照電圧Ｖr1により定電流バイアスされることで動作電流が一定（Ｉosc）に制御されているとすれば、図１２（ｂ）に示したように、この分の電流を降圧手段１０の入力端子１０１に流れ込む負荷電流に換算するとＩosc／２となる。これと負荷電圧ＶLとの積がタイミング生成回路１３を動作させるために実質的に消費する電力に相当するので、この換算電力はＶL・Ｉosc／２となる。

一方、第１の実施形態では、タイミング生成回路１３はこの降圧回路１０の入力側で直接電源供給していた。このため、図１２（ａ）に示したように、タイミング生成回路１３の動作電流Ｉoscは降圧手段１０の入力端子１０１に流れ込む負荷電流とに換算しても同じである。よって実質的に消費する電力はＶL・Ｉoscとなる。これと前述の換算電力とを比較すれば明らかであるが、この第２の実施形態におけるタイミング生成回路１３を動作させるための実質的な消費電力は、第１の実施形態の１／２となる。

すなわち、この第２の実施形態においては、第１の実施形態が持つ機能に加えて、さらにシステム自身の消費電力を抑えることが可能となり、その分だけ蓄電手段２０の充電量を増やすことで充電効率を高められる効果があることが分かる。

以上に説明したように、この第２の実施形態では、タイミング生成回路の動作電源の供給系統として２つの電源回路を用い、かつシステムの状態についての能動的な検出を行わずにこの２つの電源回路の切り替えるようにした。システムとしてはやや複雑になるが、システムの状態についての能動的な検出を行ってもよい。そのような例について次に説明する。

［第３の実施形態：図１０］
図１０を用いて、本発明の第３の実施形態である降圧充電システムについて説明する。この降圧充電システムの例も、タイミング生成回路などの制御系回路での消費電力を削減する目的で、降圧回路の中間出力をタイミング生成回路の動作電源として用いる例である。

特にこの例では、タイミング生成回路の動作電源を供給するために１つの電源回路を用い、かつシステムの状態について能動的に検出を行い、タイミング生成回路への電源供給系統を切り替える例である。

この第３の実施形態の構成および動作について、図１０を用いてごく簡単に説明する。

この第３の実施形態である降圧充電システムの構成のうち、前述の第２の実施形態の降圧充電システムと異なる点および追加された構成要素について主に説明する。

この例は、前述の第２の実施形態と同じ構成が含まれるため、それらについては同一の符号を付与している。

［第３の実施形態の構成説明：図１０］
参照電圧生成回路３０''は第２の実施形態における参照電圧生成回路３０'とほぼ同様の構成である。参照電圧生成回路３０''からは３つの電圧を出力するが、第１の参照電圧
Ｖr1と第２の参照電圧Ｖr2の他に、第４の参照電圧Ｖr4を出力するものとする。第４の参照電圧Ｖr4は、前述のリミット手段６０のリミット電圧１．０Ｖの３倍より若干低い約２．５Ｖとする。この３倍という係数は、第２の降圧段１１０Ｂの降圧倍率である。

また、第３の電源回路７３と、比較回路７４と、スイッチ回路７５とを備えているのが特徴である。

第３の電源回路７３は、第２の電源回路７２と同じ機能を備えた回路であり、ソースフォロワ回路として１．５Ｖの定電圧出力を行うものである。

比較回路７４は低電力のコンパレータであり、比較回路７４により第４の参照電圧Ｖr4と降圧回路１０の中間出力Ｖmとを入力し、これらの電圧値の比較が可能なようにしている。

スイッチ回路７５は、降圧回路１０の降圧入力端子１０１と、降圧回路１０の中間出力Ｖmとの２つの系統から１つを選択可能な、周知のアナログスイッチ回路である。スイッチ回路７５が選択した電源系統を、第３の電源回路７３を介してタイミング生成回路１３へ電源供給可能なように構成している。

スイッチ回路の選択動作は比較回路７４の比較結果によってなされ、第４の参照電圧Ｖr4よりも降圧回路１０の中間出力Ｖmが高いときに降圧回路１０の中間出力Ｖmの系統を選択し、そうでない期間は降圧回路１０の降圧入力の系統を選択可能な構成としている。

［第３の実施形態の動作説明：図１０］
次に、第３の実施形態の降圧充電システムの動作についてごく簡単に説明する。

発電手段４０が発電を開始すると、参照電圧生成回路３０''およびリミット手段６０が動作を開始する。降圧回路１０は動作を開始する前は降圧回路１０の中間出力Ｖmはほとんど接地電位であり、比較回路７４はこれを検知し、タイミング生成回路１３への電源供給系統が降圧回路１０の入力側となるようにスイッチ回路７５を切り替える。タイミング生成回路１３には、第３の電源回路７３によって２．０Ｖが印加される。

その後に、降圧回路１０が動作を開始し、蓄電手段２０への充電が行われる。リミット手段６０のリミット電圧は１．０Ｖであり、降圧回路１０の中間出力Ｖmの電圧は３．０Ｖよりも必ず高くなる。この電圧は第４の参照電圧Ｖr4の電圧値である２．５Ｖよりも高いため、比較回路７４がこれを検知し、タイミング生成回路１３への電源供給系統を降圧回路１０の中間出力Ｖm側となるようにスイッチ７５を切り替える。

この切り替え動作は、蓄電手段２０の端子電圧によらず同様である。この第３の実施形態においても、第２の実施形態が持つのと同様に、システム自身の消費電力を抑えることが可能となり、その分だけ蓄電手段２０の充電量を増やすことで効率を高められる効果があることが分かる。

以上に説明したように、この第３の実施形態では、タイミング生成回路の動作電源の供給系統を、システムの状態についての能動的な検出を行うことで切り替えるようにした。電源供給系統の切り替えを受ける回路要素は、タイミング生成回路のみとしたが、この限りではない。システムの起動シーケンスへの影響がない範囲であれば、消費電力が比較的大きい回路要素を含めることで更なる効果が得られる。

１０ 降圧回路
１１ 第１の降圧ブロック
１２ 第２の降圧ブロック
１３ タイミング生成回路
１４ 可変抵抗素子
２０ 蓄電手段
３０，３０'，３０'' 参照電圧生成回路
４０ 発電手段
５０ 整流手段
６０ リミット手段
６１ ＰＭＯＳ素子
６２ ダイオード
７１ 第１の電源回路
７２ 第２の電源回路
７３ 第３の電源回路
７４ 比較回路
７５ スイッチ回路
１００ 降圧手段

Claims (10)

1. 高電圧を出力する発電手段（４０）の発電出力を入力し、蓄電手段（２０）に降圧充電するための降圧充電出力（１０２）を有する降圧充電システム（１００）であって、
   前記発電出力を降圧する降圧回路（１０）と、
   前記降圧回路（１０）が降圧動作するためのタイミング信号を生成するタイミング生成回路（１３）と、
   前記 降圧回路（１０）の出力と前記降圧充電出力（１０２）の間に設けられ、
   前記降圧回路（１０）の出力端子の電圧が、所定のリミット電圧を下回らないようにインピーダンスを連続的に変化させるリミット手段（６０）と、を有することを特徴とする降圧充電システム。
2. 前記リミット電圧に前記降圧回路（１０）の降圧倍率を乗じた電圧値が、前記降圧回路（１０）の最低動作可能電圧よりも高い
   ことを特徴とする請求項１に記載の降圧充電システム。
3. 前記発電出力により所定の参照電圧を生成する参照電圧生成回路（３０）を備え、前記リミット手段（６０）は、前記参照電圧により前記リミット電圧を決定する
   ことを特徴とする請求項１又は２に記載の降圧充電システム。
4. 前記リミット手段（６０）は、前記参照電圧によりゲート端子をバイアスしたＭＯＳトランジスタ（６１）によるソースフォロワ回路を備えた
   ことを特徴とする請求項３に記載の降圧充電システム。
5. 前記タイミング生成回路（１３）は、前記参照電圧が印加されることによって前記タイミング信号を生成し、
   前記降圧回路（１０）が降圧動作を開始するよりも早く、前記リミット手段（６０）が動作を開始する
   ことを特徴とする請求項３又は４に記載の降圧充電システム。
6. 前記リミット手段（６０）は、前記ソースフォロワ回路に直列に接続したスイッチ（６３）と、前記蓄電手段（２０）と前記降圧回路（１０）の出力端子との間の電位差によって前記スイッチ（６３）の導通状態を制御する回路（６４）と、をさらに備えた
   ことを特徴とする請求項４に記載の降圧充電システム。
7. 前記タイミング生成回路（１３）へ電源供給する系統として、
   前記降圧回路（１０）の入力（ＶL）を供給源とする第１の系統と、
   前記降圧回路（１０）の中間出力（Ｖm）を供給源とする第２の系統と、
   を有し、
   前記第１の系統と前記第２の系統を切り替えて前記タイミング生成回路（１３）の電源とする
   ことを特徴とする請求項１から６のいずれか１つに記載の降圧充電システム。
8. 前記降圧回路（１０）の中間出力の電圧値（Ｖm）が、
   前記降圧回路（１０）の中間出力から前記降圧回路（１０）の出力までの降圧倍率に前記リミット電圧を乗じた値と同じかそれ以上であるとき、
   前記第１の系統から前記第２の系統に切り替える
   ことを特徴とする請求項７に記載の降圧充電システム。
9. 請求項１から８のいずれか１つに記載の降圧充電システムと、
   高電圧を出力する発電手段（４０）と、蓄電手段（２０）と、を有する
   ことを特徴とする電源。
10. 前記発電手段（４０）が、静電誘導発電機である
    ことを特徴とする請求項９に記載の電源。

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