JP2001309643A - 電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 電源の起電圧低下時の、昇圧効率の低下を防
止する発電昇圧システムの提供。 【解決手段】 熱電変換素子の起電圧Ｖｐを検出し、検
出信号Ｐ３を出力すると共に間欠パルス発生回路１０４
の間欠パルス信号Ｐ２で間欠動作する電圧検出回路１０
５と、電圧検出回路１０５の検出信号Ｐ３を電圧検出回
路が停止している間記憶し、記憶信号Ｐ４として昇圧回
路１０７に出力する信号記憶回路１０６を設け、昇圧回
路１０７は、該記憶信号Ｐ４に応じて昇圧倍数を可変す
る構成とする。最適な昇圧倍数で目的の昇圧電圧に昇圧
できるので、熱電変換素子の起電圧が変動した場合の昇
圧効率の低下を防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳトランジス
タと容量素子で構成した昇圧回路を内蔵する電子機器に
関する。

【０００２】

【従来の技術】図１８に、従来の昇圧システムを示す。
図１８において、電源１８０１は、起電圧Ｖｐを発生す
る。発振回路１８０２は、電源１８０１の起電圧Ｖｐで
駆動し、クロック信号Ｐ１を出力する。昇圧回路１８０
３は、クロック信号Ｐ１を用いて電源１８０１の電圧を
昇圧し、昇圧電圧Ｖｄｄを昇圧電圧出力端子１８０４に
出力する。

【０００３】図１９に、図１８で示す昇圧回路１８０３
の回路図を示す。図１９において、１９０１は、図１８
で示す電源１８０１の起電圧Ｖｐを入力する起電圧入力
端子、１９０２は、図１８で示す発振回路１８０２から
出力したクロック信号Ｐ１の一つである第１のクロック
信号Ｐ１１を入力する第１のクロック信号入力端子、１
９０３は、前記クロック信号Ｐ１の一つである第２のク
ロック信号Ｐ１２を入力する第２のクロック信号入力端
子、１９０４は、昇圧電圧Ｖｄｄを出力する昇圧電圧出
力端子、１９０５は昇圧ユニット、１９１４は、ダイオ
ードである。

【０００４】また、昇圧ユニット１９０５を直列接続す
る個数が多いほど昇圧倍数は多くなる。昇圧ユニット１
９０５において、１９１０は、入力端子、１９１１は、
昇圧電圧出力端子、１９１２は、第１のクロック信号Ｐ
１１を入力する第１のクロック信号入力端子、１９１３
は、第２のクロック信号Ｐ１２を入力する第２のクロッ
ク信号入力端子であり、１９０６，１９０７は、ダイオ
ード、１９０８，１９０９は、コンデンサーである。

【０００５】なお、上記第１のクロック信号Ｐ１を反転
した信号が、第２のクロック信号Ｐ２である。また、回
路動作については、既に良く知られているので省略す
る。

【０００６】

【発明が解決しようとする課題】上記従来の電圧昇圧シ
ステムは、先ず、昇圧回路においては、ダイオードが複
数必要であり、該ダイオードによる損失があるという欠
点がある。該ダイオードには、順方向電圧降下を減らす
ためにショットキーダイオードが良く用いられる。しか
し、該ショットキーダイオードを用いても、順方向電圧
損失による電圧損失、電力損失は避けられず、該ショッ
トキーダイオード１個につき０．２Ｖ程度の損失がある
という問題がある。

【０００７】次に、上記従来の昇圧システムにおいて
は、電源の電圧を検出する手段が無いので、電源の電圧
に応じて、昇圧回路の昇圧倍数を適切な値に設定できな
い。つまり、該昇圧システムの昇圧電圧をある電圧で２
次電池等に充電する場合の、電源の電圧が高く、昇圧倍
数が少なくても充電できる場合でも、わざわざ損失の大
きい高い昇圧倍数の昇圧回路を介して充電するため、充
電効率が低下したり、昇圧電圧で、ＩＣ等を駆動する場
合、電源の電圧がさらに高くなり、昇圧電圧がＩＣ等の
駆動電圧の上限をオーバーしたりといった問題がある。

【０００８】

【課題を解決するための手段】本発明は、第１の手段と
して、線形スイッチング素子であるＭＯＳトランジスタ
を用いて、コンデンサーを充放電させ、昇圧を行う昇圧
回路を設ける。ＭＯＳトランジスタは、シリコン基板上
に集積できるので、従来の昇圧回路よりも小型化でき
る。また、ダイオードの様な非線形素子を使用しないの
で、昇圧損失の少ない昇圧回路が得られ、効率の良い昇
圧システムが得られる。

【０００９】第２の手段として、電圧検出回路を設け、
電源の電圧を検出し、電源の電圧に応じた検出信号出力
し、昇圧回路は、該検出信号を受け、昇圧倍数を変化す
る構成とした。該構成とする事で、電源の電圧に応じた
昇圧倍数で昇圧し、昇圧電圧を２次電池等に充電できる
ので、充電損失が少なく、さらに、昇圧電圧でＩＣ等を
駆動する場合、電源の電圧がある程度高くなっても、昇
圧電圧がＩＣ等の駆動電圧の上限をオーバーする事を防
止できる昇圧システムが得られる。

【００１０】

【発明の実施の形態】以下では、Ｐ型基板Ｎウェルプロ
セスでＮチャネル型ＭＯＳトランジスタとＰチャネル型
ＭＯＳトランジスタを構成した場合について述べる。本
発明の昇圧システムの昇圧回路は、Ｎチャネル型ＭＯＳ
トランジスタ、あるいは、Ｐチャネル型ＭＯＳトランジ
スタで、コンデンサーを充放電することで昇圧する構成
とする。

【００１１】上記本発明の昇圧システムの昇圧回路は、
上記構成を基本とする方式であれば、どの様な方式でも
良いが、第１の方式として、コンデンサーの第１の電極
をＧＮＤ端子に接続し、該コンデンサーの第２の電極に
入力電圧を供給し、その後、該第１の電極に入力電圧を
供給することで、該第２の電極に発生した入力電圧の２
倍の昇圧電圧を出力するという行為を繰り返すことによ
り２倍昇圧する昇圧回路を複数直列接続し、（２ｎ）倍
昇圧を行う方式、あるいは、第２の方式として、複数の
コンデンサーを並列に充電し、その後、直列に接続する
ことによって（１＋ｎ）倍昇圧を行う方式、さらには、
第３の方式として、前記従来の昇圧回路のダイオードを
ＭＯＳトランジスタに変えた（１＋ｎ）倍昇圧を行う方
式の３方式を推奨する。

【００１２】また、本発明の昇圧システムの昇圧回路
は、該昇圧回路を構成するＭＯＳトランジスタは、ＧＮ
Ｄ電位に放電する役目のＭＯＳトランジスタは、Ｎチャ
ネル型ＭＯＳトランジスタで良いが、電圧を供給する役
目のＭＯＳトランジスタは、その供給する電圧に応じて
Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳ
トランジスタを使い分けることでより高昇圧効率化が図
れ、さらに、より低電圧からの昇圧が可能になる。例え
ば、該ＭＯＳトランジスタが供給する電圧が、Ｐチャネ
ル型ＭＯＳトランジスタのしきい値電圧の絶対値より
も、ある程度高い電圧以上であれば、Ｐチャネル型ＭＯ
Ｓトランジスタを用い、その電圧未満であれば、Ｎチャ
ネル型ＭＯＳトランジスタを用いると良い。

【００１３】また、本発明の昇圧システムの発振回路
は、該発振回路からのクロック信号をゲートに受けるＭ
ＯＳトランジスタの能力を最大限に発揮させるために、
一番高い電圧、つまり、昇圧電圧の波高値のクロック信
号とするために、電源は昇圧電圧とすることを推奨す
る。さらに、電源の電圧が変動する場合、電源の電圧に
応じた最適な昇圧電力を得るため、クロック信号を電源
の電圧に応じて変動するようにする。つまり、電源の電
圧に応じて、前記発振回路は出力するクロック信号の周
波数を変動するようにすることを推奨する。

【００１４】一方、本発明の昇圧システムは、電源の電
圧を検出する電圧検出回路を設け、該電圧検出回路の出
力する電源の電圧に応じた検出信号に応じて昇圧回路の
昇圧倍数を変更する構成とすることを推奨する。上記本
発明の電圧検出回路は、低消費電流化のため間欠動作さ
せることを推奨し、該電圧検出回路を間欠動作させるた
めに、新たに間欠パルス発生回路と信号記憶回路を設
け、該電圧検出回路を、該間欠パルス発生回路で発生さ
せた間欠パルスで間欠動作させ、該電圧検出回路の動作
時に出力する検出信号を、該信号記憶回路を介して昇圧
回路に入力し、該電圧検出回路が動作しているときの検
出信号を、次回の動作まで昇圧回路に出力し続ける構成
とすることを推奨する。

【００１５】さらに、本発明の昇圧システムの各回路
は、さらなる低電圧動作化のために、該昇圧システムの
各回路を構成するＭＯＳトランジスタは、Ｐチャネル型
ＭＯＳトランジスタならＰ型のゲート、Ｎチャネル型Ｍ
ＯＳトランジスタならＮ型のゲートで構成、つまり、し
きい値電圧の絶対値を下げても、オフリーク電流を抑え
られる構成とすることで、各ＭＯＳトランジスタのしき
い値電圧の絶対値を低くすることを推奨する。

【００１６】また、本昇圧システムの電源は、起電圧を
発生する物であればどんな物でよいが、起電圧の変動す
る熱電変換素子、太陽電池、電圧を充電したコンデンサ
ーの昇圧に有効であり、特に、上記した様に本昇圧シス
テムは、低電圧動作化、高昇圧効率化できる特徴を有し
ているので、容積の割には起電圧が得られない熱電変換
素子の昇圧に用いることで、熱電変換素子の容積を縮小
でき、熱電変換素子を電源とした腕時計等の小型の携帯
機器が実現できる。

【００１７】

【実施例】本発明における実施例を図を元に説明する。
なお、断りがない限り、電源は、低電位側をＧＮＤ端
子、高電位側をＶｄｄ端子とし、回路は、Ｐ基板Ｎウェ
ルプロセスで作製したＣＭＯＳトランジスタで、Ｐ基板
をＧＮＤ端子とした構成の場合について述べる。よっ
て、全Ｎチャネル型ＭＯＳトランジスタの基板は共通で
ありＧＮＤ端子に接続する。また、”ハイ”は昇圧電圧
Ｖｄｄの電圧レベルの信号、”ロウ”はＧＮＤレベルの
信号を意味する。

【００１８】図１は、本発明における実施例である熱電
変換素子の昇圧システムのブロック図である。熱電変換
素子１０１と発振回路１０３と間欠パルス発生回路１０
４と電圧検出回路１０５と信号記憶回路１０６と昇圧回
路１０７とダイオード１０２と平滑コンデンサー１０
８、１０９とで構成している。熱電変換素子１０１は、
ゼーベック効果の原理によって、発電する素子であり、
図示してはいないが、Ｂｉ？Ｔｅ系の材料に不純物を導
入し、Ｐ形半導体とＮ形半導体を形成し、各々を接続し
た素子を複数個直列接続した構成であり、低電位側の電
極がＧＮＤ端子であり、発振回路１０３と間欠パルス発
生回路１０４と電圧検出回路１０５と信号記憶回路１０
６と昇圧回路１０７のＧＮＤ端子に接続し、もう一方の
電極から起電圧Ｖｐをとり出す構成であり、内部抵抗約
２ｋΩ、起電圧は、温度差１℃で、約０．４Ｖである。

【００１９】発振回路１０３は、電源端子はＶｄｄに接
続し、前記Ｖｐに応じて、発振周波数が変動する構成で
ある。間欠パルス発生回路１０４は、電源端子はＶｄｄ
に接続し、該発振回路１０１が出力したクロック信号Ｐ
１を元に間欠パルス信号Ｐ２を発生させる回路である。

【００２０】電圧検出回路１０５は、電源端子はＶｄｄ
に接続し、前記Ｖｐを検出する回路であり、該Ｖｐに応
じた検出信号Ｐ３を出力し、該間欠パルス発生回路１０
４からの間欠パルス信号Ｐ２で、間欠動作する構成であ
る。信号記憶回路１０６は、電源端子はＶｄｄに接続
し、該電圧検出回路１０５の動作時の検出信号Ｐ３を、
該電圧検出回路１０５の次回の動作時まで記憶し、その
記憶した検出信号Ｐ３を記憶信号Ｐ４として出力する回
路である。

【００２１】昇圧回路１０７は、電源端子はＶｄｄに接
続し、前記Ｖｐを該Ｖｐよりも高い電圧の昇圧電圧Ｖｄ
ｄに昇圧する回路であり、クロック信号Ｐ１で各ＭＯＳ
トランジスターをオン、オフし、コンデンサーを充放電
することで、昇圧電圧Ｖｄｄを発生させるとともに、記
憶信号Ｐ４に応じて昇圧倍数を切り替える構成である。

【００２２】ダイオード１０２は、Ｖｄｄに昇圧電圧が
溜まっていない初期段階に、熱電変換素子１０１の起電
圧Ｖｐを昇圧の為の電力として使用する為と、前記Ｖｐ
が十分高く、昇圧行為が必要ない場合に、そのまま、Ｖ
ｄｄに供給するために設けてあり、熱電変換素子１０１
とＶｄｄ間に、熱電変換素子１０１からＶｄｄの方向が
順方向となるように接続する。

【００２３】さらに、熱電変換素子１０１の出力と、Ｖ
ｄｄには、片側をＧＮＤ端子に接続した平滑コンデンサ
ー１０８，１０９を設けてある。上記構成をとることに
より、昇圧回路１０７の昇圧倍数を、熱電変換素子１０
１の起電圧に応じて切り替えることができるので、効率
良く前記Ｖｐを昇圧電圧Ｖｄｄに昇圧できるとともに、
前記Ｖｐが高くなりすぎた場合におこる昇圧電圧Ｖｄｄ
の過電圧を防止できる。

【００２４】さらに、電圧検出回路１０５を間欠動作す
る事により、電圧検出回路１０５の消費電力を少なく抑
えることができる。つまり、昇圧に必要な電力を抑える
ことができるので、昇圧効率が向上する。なお、ダイオ
ード１０２は、順方向の電圧ドロップの小さいショット
キーダイオード、ダイオード接続したスレッショルド電
圧の低い（０．１Ｖ）ＭＯＳトランジスタ、あるいは、
ダイオード接続したスレッショルド電圧が低く（０．１
Ｖ）ゲートとソースあるいはドレインがＰ型あるいはＮ
型であるＭＯＳトランジスタを推奨する。

【００２５】また、本実施例では、熱電変換素子を例に
挙げて説明したが、他の外部エネルギーにより発電する
素子の起電圧を昇圧するため、あるいは、コンデンサー
や、２次電池などの蓄電素子の電圧を昇圧するためにも
応用できることは言うまでもない。図２は、図１に示す
昇圧回路１０７の回路図である。第１昇圧回路２０１第
２昇圧回路２０２と第３昇圧回路と第４昇圧回路と２入
力ＮＡＮＤ回路２０９，２１１，２１３とインバータ回
路２１０，２１１，２１４とＰチャネル型ＭＯＳトラン
ジスタ２２３，２２４と平滑コンデンサー２０５，２０
６，２０７とダイオード２０８とで構成している。

【００２６】先ず、各構成要素の接続状態を説明する。
熱電変換素子の起電力であるＶｐを入力する起電力入力
端子２１５は、第１昇圧回路２０１の入力端子と、ダイ
オード２０８の、プラス側の電極に接続する。第１昇圧
回路の出力端子は、一方の電極をＧＮＤ端子に接続した
平滑コンデンサー２０５のもう片方の電極と、第２昇圧
回路２０２の入力端子とに接続する。

【００２７】第２昇圧回路２０２の出力端子は、一方の
電極をＧＮＤ端子に接続した平滑コンデンサー２０６の
もう片方の電極と、ダイオード２０８のマイナス側の電
極と、Ｐチャネル型ＭＯＳトランジスタ２２３のドレイ
ン端子と、第３昇圧回路２０３の入力端子とに接続す
る。第３昇圧回路２０３の出力端子は、一方の電極をＧ
ＮＤ端子に接続した平滑コンデンサー２０７のもう片方
の電極と、Ｐチャネル型ＭＯＳトランジスタ２２４のド
レイン端子と、第４昇圧回路２０４の入力端子とに接続
する。

【００２８】第４昇圧回路２０４の出力端子は、Ｐチャ
ネル型ＭＯＳトランジスタ２２３と２２４の各々のソー
スとＮウェルと、昇圧電圧Ｖｄｄを出力する昇圧電圧出
力端子２２１に接続する。発振回路からのクロック信号
Ｐ１を入力するクロック信号入力端子２１６は、２入力
ＮＡＮＤ回路２０９，２１１，２１３の各々の片方の入
力端子に接続する。

【００２９】電圧検出回路からの検出信号の１つである
第１の検出信号を記憶した第１の記憶信号Ｐ４１を入力
する第１の検出信号入力端子２１７は、２入力ＮＡＮＤ
回路２０９のクロック信号入力端子を接続していない方
の入力端子に接続する。電圧検出回路からの検出信号の
１つである第２の検出信号を記憶した第２の記憶信号Ｐ
４２を入力する第２の検出信号入力端子２１８は、２入
力ＮＡＮＤ回路２１１のクロック信号入力端子を接続し
ていない方の入力端子と、Ｐチャネル型ＭＯＳトランジ
スタ２２３のゲート端子に接続する。

【００３０】電圧検出回路からの検出信号の１つである
第３の検出信号を記憶した第３の記憶信号Ｐ４３を入力
する第３の検出信号入力端子２１９は、２入力ＮＡＮＤ
回路２１３のクロック信号入力端子を接続していない方
の入力端子と、Ｐチャネル型ＭＯＳトランジスタ２０４
のゲート端子に接続する。２入力ＮＡＮＤ回路２０９の
出力端子は、インバータ回路２１０の入力端子と、第１
昇圧回路２０１と第２昇圧回路２０２の各々の第２のク
ロック信号入力端子に接続する。

【００３１】インバータ回路２１０の出力端子は、第１
昇圧回路２０１と第２昇圧回路２０２の各々の第１のク
ロック信号入力端子に接続する。インバータ回路２１２
の出力端子は、第３昇圧回路の第１のクロック信号入力
端子に接続し、インバータ回路２１４の出力端子は、第
４昇圧回路の第１のクロック信号入力端子に接続する。

【００３２】なお、２入力ＮＡＮＤ回路２０９，２１
１，２１３と、インバータ回路２１０，２１２，２１４
の各々の電源端子は、昇圧電圧Ｖｄｄが入力されるＶｄ
ｄ入力端子１０７に接続し、各々のＧＮＤ端子は、熱電
変換素子の低電圧側電極と接続したＧＮＤ端子２２０に
接続する。次に動作を説明する。

【００３３】第１の記憶信号Ｐ４１と第２の記憶信号Ｐ
４２と第３の記憶信号Ｐ４３が全て”ロウ”の場合、全
ての昇圧回路に、クロック信号が入力されなくなるの
で、全ての昇圧回路が動作せず、昇圧行為は行わない。
なお、Ｐチャネル型ＭＯＳトランジスタ２２３，２２４
がオンしているが、該両トランジスタを介した昇圧電圧
出力端子２２１からの電流の漏れは、該両トランジスタ
のドレインにぶら下がる容量成分の充電電流のみであ
る。

【００３４】第１の記憶信号Ｐ４１が”ハイ”で、第２
の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が”ロウ”の
場合、第１昇圧回路２０１と第２昇圧回路２０２のクロ
ック信号が入力されるので、第１昇圧回路２０１と第２
昇圧回路２０２のみ動作し、Ｐチャネル型ＭＯＳトラン
ジスタ２２３がオンするので、熱電変換素子の起電圧Ｖ
ｐは、先ず第１昇圧回路２０１で約２倍に昇圧され、さ
らに第２昇圧回路２０２で約２倍に昇圧され、Ｐチャネ
ル型ＭＯＳトランジスタ２２３を介してＶｄｄに供給さ
れる。つまり、昇圧倍数は約４倍であるので、Ｖｄｄは
約４倍のＶｐとなる。なお、Ｐチャネル型ＭＯＳトラン
ジスタ２２４もオンしているが、該トランジスタを介し
た昇圧電圧出力端子２２１からの電流の漏れは、該トラ
ンジスタのドレインにぶら下がる容量成分の充電電流の
みである。

【００３５】第１の記憶信号Ｐ４１と第２の記憶信号Ｐ
４２が”ハイ”で、第３の記憶信号Ｐ４３が”ロウ”の
場合、第１昇圧回路２０１と第２昇圧回路２０２のクロ
ック信号が入力されるので、第１昇圧回路２０１と第２
昇圧回路２０２と第３昇圧回路２０３が動作し、Ｐチャ
ネル型ＭＯＳトランジスタ２２３がオフし、Ｐチャネル
型ＭＯＳトランジスタ２２４がオンするので、前記Ｖｐ
は、先ず第１昇圧回路２０１で約２倍に昇圧され、第２
昇圧回路２０２で約２倍に昇圧され、さらに、第３昇圧
回路２０３で約２倍に昇圧され、Ｐチャネル型ＭＯＳト
ランジスタ２２４を介して出力端子２２１に供給され
る。つまり、昇圧倍数は約８倍であるので、Ｖｄｄは約
８倍のＶｐとなる。

【００３６】第１の記憶信号Ｐ４１と第２の記憶信号Ｐ
４２と第３の記憶信号Ｐ４３が全て”ハイ”の場合、全
昇圧回路にクロック信号が入力されるので、Ｐチャネル
型ＭＯＳトランジスタ２２３，２２４がオフし、全昇圧
回路が動作するので、前記Ｖｐは、先ず第１昇圧回路２
０１で約２倍に昇圧され、第２昇圧回路２０２で約２倍
に昇圧され、第３昇圧回路２０３で約２倍に昇圧され、
さらに第４昇圧回路２０４で約２倍に昇圧され、昇圧電
圧出力端子２２１から出力される。つまり、昇圧倍数は
約１６倍であるので、Ｖｄｄは約１６倍のＶｐとなる。

【００３７】なお、ダイオード２０８は、後で詳しく説
明するが、上記第１昇圧回路２０１と上記第２昇圧回路
２０１の特徴が、上記Ｖｄｄの電圧が低い場合に昇圧能
力が小さいという特徴があり、上記Ｖｄｄの電圧が低い
昇圧初期段階の昇圧速度を、第１昇圧回路２０１と第２
昇圧回路２０２を介さずに、第３昇圧回路２０３と第４
昇圧回路２０４で昇圧する事で向上させる為に設けた。

【００３８】つまり、上記構成とする事により、上記し
たように、電圧検出回路の検出信号を記憶した信号記憶
回路の出力信号Ｐ４１，Ｐ４２，Ｐ４３に応じて、昇圧
倍数を可変できる昇圧回路が実現できる。図３は、本発
明に於ける、図２で示した第１昇圧回路２０１の回路図
である。先ず、接続について説明する。熱電変換素子の
起電圧Ｖｐが入力される入力端子３０２は、Ｎチャネル
型ＭＯＳトランジスタ３０６のドレインと、Ｎチャネル
型ＭＯＳトランジスタ３０７のソースとに接続し、第１
のクロック信号入力端子３０４は、Ｎチャネル型ＭＯＳ
トランジスタ３０７とＮチャネル型ＭＯＳトランジスタ
３０８のゲートに接続し、第２のクロック信号入力端子
３０５は、Ｎチャネル型ＭＯＳトランジスタ３０６とＮ
チャネル型ＭＯＳトランジスタ３０９のゲートに接続
し、Ｎチャネル型ＭＯＳトランジスタ３０６のソース
は、Ｎチャネル型ＭＯＳトランジスタ３０８のドレイン
と、コンデンサー３１０の第２の電極に接続し、コンデ
ンサー３１０の第１の電極は、Ｎチャネル型ＭＯＳトラ
ンジスタ３０７のドレインと、Ｎチャネル型ＭＯＳトラ
ンジスタ３０９のソースとに接続し、昇圧電圧を出力す
る出力端子３０３は、Ｎチャネル型ＭＯＳトランジスタ
３０９のドレインに接続し、ＧＮＤ入力端子３１１は、
Ｎチャネル型ＭＯＳトランジスタ３０８のソースに接続
する構成である。

【００３９】次に、動作に付いて説明する。先ず、第１
のクロック信号入力端子３０４から入力される第１のク
ロック信号が、”ハイ”の時、第２のクロック信号入力
端子３０５から入力される第２のクロック信号は、”ロ
ウ”となり、Ｎチャネル型ＭＯＳトランジスタ３０７と
３０８がオンし、Ｎチャネル型ＭＯＳトランジスタ３０
６と３０９がオフするので、コンデンサー３１０の第１
の電極は、Ｎチャネル型ＭＯＳトランジスタ３０７を介
して、入力端子３０２に供給された電圧が供給されるの
で、ある電圧Ｖａまで上昇し、該コンデンサーの第２の
電極は、Ｎチャネル型ＭＯＳトランジスタ３０８を介し
てＧＮＤの電圧が供給されるので”ロウ”になる。

【００４０】次に、第１のクロック信号入力端子３０４
から入力される第１のクロック信号が、”ロウ”の時、
第の２クロック信号入力端子３０５から入力される第２
のクロック信号は、”ハイ”となり、Ｎチャネル型ＭＯ
Ｓトランジスタ３０７と３０８がオフし、Ｎチャネル型
ＭＯＳトランジスタ３０６と３０９がオンするので、コ
ンデンサー３１０の第２の電極は、Ｎチャネル型ＭＯＳ
トランジスタ３０６を介して、入力端子３０２に供給さ
れた電圧が供給されるので、ある電圧Ｖｂまで上昇す
る。したがって、該コンデンサーの第１の電極は、前記
Ｖａと前記Ｖｂをプラスした電圧まで上昇し、該電圧
は、Ｎチャネル型ＭＯＳトランジスタ３０９を介して、
出力端子３０３に供給されるので、出力端子３０３の電
圧は、ある電圧Ｖｃまで上昇する。

【００４１】ここで、Ｖａ，Ｖｂ，Ｖｃの値は、Ｎチャ
ネル型ＭＯＳトランジスタがオンしたときに、供給でき
る最大電圧値と関係し、Ｎチャネル型ＭＯＳトランジス
タが、供給する電圧が、該最大電圧値以下であれば、ど
んな小さな電圧でも、供給できるが、供給する電圧が、
該最大電圧値より高ければ、どんなに大きな電圧でも、
該最大電圧値までしか供給できない。

【００４２】つまり、Ｖａは、入力端子３０２から供給
される電圧が、Ｎチャネル型ＭＯＳトランジスタ３０７
の該最大電圧値以下のときは、入力端子３０２から供給
される電圧と同じ電圧となるが、入力端子３０２から供
給される電圧が、Ｎチャネル型ＭＯＳトランジスタ３０
７の該最大電圧値より高いときは、Ｎチャネル型ＭＯＳ
トランジスタ３０７の該最大電圧値となり、Ｖｂは、入
力端子３０２から供給される電圧が、Ｎチャネル型ＭＯ
Ｓトランジスタ３０６の該最大電圧値以下のときは、入
力端子３０２から供給される電圧と同じ電圧となるが、
入力端子３０２から供給される電圧が、Ｎチャネル型Ｍ
ＯＳトランジスタ３０６の該最大電圧値より高いとき
は、Ｎチャネル型ＭＯＳトランジスタ３０６の該最大電
圧値となり、Ｖｃは、コンデンサー３１０の第１の電極
に発生するＶａとＶｂをプラスした値が、Ｎチャネル型
ＭＯＳトランジスタ３０９の該最大電圧値以下のとき
は、ＶａとＶｂをプラスした値と同じ電圧となるが、Ｎ
チャネル型ＭＯＳトランジスタ３０９の該最大電圧値よ
り高いときは、Ｎチャネル型ＭＯＳトランジスタ３０９
の該最大電圧値となる。

【００４３】なお、上記した各Ｎチャネル型ＭＯＳトラ
ンジスタの該最大電圧値とは、各Ｎチャネル型ＭＯＳト
ランジスタがオンしているときに、各Ｎチャネル型ＭＯ
Ｓトランジスタのゲートに入力される各クロック信号
の”ハイ”の電圧、つまり、Ｖｄｄから、各Ｎチャネル
型ＭＯＳトランジスタのしきい値電圧をマイナスした値
である。

【００４４】つまり、上記第１昇圧回路は、昇圧する電
圧が低く、各Ｎチャネル型ＭＯＳトランジスタが、各Ｎ
チャネル型ＭＯＳトランジスタの該最大電圧値以下の電
圧しか供給しなくてよい場合は、効率よく昇圧でき、し
かも、どんなに低い電圧からでも昇圧できる特徴を有す
が、昇圧する電圧が高い場合、あるいは、前記Ｖｄｄが
低い場合で、該昇圧回路の各Ｎチャネル型ＭＯＳトラン
ジスタのどれか一つでも、そのＮチャネル型ＭＯＳトラ
ンジスタの該最大電圧値より高い電圧を供給しなくては
ならなくなった場合、昇圧効率が悪くなり、さらに、昇
圧する電圧がより高くなった場合、あるいは、前記Ｖｄ
ｄがさらに低くなった場合、逆に降圧してしまう場合が
あるという特徴を有する。

【００４５】よって、上記第１昇圧回路の各Ｎチャネル
型ＭＯＳトランジスタは、Ｎ型のゲートで構成すること
で、しきい値電圧を下げても、リーク電流を抑えられる
構成とし、しきい値電圧を極力低く（０．２Ｖ程度）す
ることで、Ｖｄｄが低い場合でも、より高い電圧から昇
圧できる構成としている。なお、上記第１昇圧回路は、
該第１昇圧回路のオンしているＭＯＳトランジスタがオ
フすると同時に、オフしていたＭＯＳトランジスタがオ
ンする構成であるが、オンしているＭＯＳトランジスタ
をオフしてから、オフしていたＭＯＳトランジスタをオ
ンする構成とすることで、貫通電流を無くすことがで
き、該第１昇圧回路の昇圧効率を良くすることができ
る。

【００４６】図４は、本発明に於けいる、図２で示した
第２昇圧回路２０２の回路図である。構成は、図３で示
した第１昇圧回路とほとんど同じ構成であり、図３の第
１昇圧回路と異なる部分は、図３の第１昇圧回路のＮチ
ャネル型ＭＯＳトランジスタ３０９が、図４の第２昇圧
回路では、ドレインをコンデンサー４１０の第１電極に
接続し、ソースとＮウェルを出力端子４０３に接続し、
ゲートを第１のクロック信号入力端子４０４に接続した
Ｐチャネル型ＭＯＳトランジスタ４０９に置き換わった
ところだけである。

【００４７】動作も、各ＭＯＳがオン、オフするタイミ
ングは、図３で示した第１昇圧回路と同じであり、図３
の第１昇圧回路と異なるのは、Ｐチャネル型ＭＯＳトラ
ンジスタ４０９がオンしたときに、コンデンサー４１０
の第１の電極に発生した昇圧電圧が、Ｐチャネル型ＭＯ
Ｓトランジスタ４０９が供給できる最低電圧より低い場
合、該昇圧電圧がＰチャネル型ＭＯＳトランジスタ４０
９のＰ型のドレインからＮ型のＮウェルの順方向がオン
する０．６Ｖ未満の場合は、出力端子４０３に全く供給
できなく、該昇圧電圧が０．６Ｖ以上の場合は、該昇圧
電圧から０．６Ｖをマイナスした値の電圧までしか出力
端子４０３に供給できないが、該昇圧電圧が、該最低電
圧以上の場合では、該昇圧電圧がどんなに高い電圧で
も、出力端子４０３に供給できることである。

【００４８】なお、上記したＰチャネル型ＭＯＳトラン
ジスタ４０９が供給できる最低電圧とは、Ｐチャネル型
ＭＯＳトランジスタが、該トランジスタのドレインから
ソース、あるいは、ソースからドレインへチャネルを介
して供給できる最低の電圧であり、該トランジスタのゲ
ートの電圧から、該トランジスタのしきい値電圧をマイ
ナスした値であるので、図４でのＰチャネル型ＭＯＳト
ランジスタ４０９の該最低電圧は、Ｐチャネル型ＭＯＳ
トランジスタ４０９のゲートの”ロウ”の電圧からしき
い値をマイナスした値、つまり、ＧＮＤ電圧からマイナ
スの値のしきい値をマイナスするので、しきい値電圧の
絶対値である。

【００４９】つまり、上記第２昇圧回路は、昇圧しよう
とする電圧が、Ｎチャネル型ＭＯＳトランジスタ４０
７，４０６の該最大電圧以下で、コンデンサー４１０の
第１の電極に発生した昇圧電圧が、Ｐチャネル型ＭＯＳ
トランジスタ４０９の該最低電圧以上の場合、効率よく
昇圧できる特徴を有すが、昇圧する電圧が高くなった場
合、あるいは、前記Ｖｄｄが低い場合で、昇圧しようと
する電圧が、Ｎチャネル型ＭＯＳトランジスタ４０７、
Ｎチャネル型ＭＯＳトランジスタ４０６のどちらか一方
の該最大電圧を越える場合、昇圧効率が悪化したり、降
圧してしまったり、該昇圧電圧が、Ｐチャネル型ＭＯＳ
トランジスタ４０９の該最低電圧を下回る場合、出力端
子４０３に電圧が出力されない特徴も有する。

【００５０】よって、上記第２昇圧回路の各ＭＯＳトラ
ンジスタは、Ｎチャネル型ＭＯＳトランジスタの場合
は、Ｎ型のゲートで構成し、Ｐチャネル型ＭＯＳトラン
ジスタの場合は、Ｐ型のゲートで構成することで、しき
い値電圧の絶対値を下げても、リーク電流を抑えられる
構成とし、しきい値電圧の絶対値を極力低く（０．２Ｖ
程度）することで、Ｖｄｄが低い場合でも、より高い電
圧から昇圧でき、さらに、より低い電圧からの昇圧も可
能にした。

【００５１】なお、上記第２昇圧回路は、該第２昇圧回
路のオンしているＭＯＳトランジスタがオフすると同時
に、オフしていたＭＯＳトランジスタがオンする構成で
あるが、オンしているＭＯＳトランジスタをオフしてか
ら、オフしていたＭＯＳトランジスタをオンする構成と
することで、貫通電流を無くすことができ、該第２昇圧
回路の昇圧効率を良くすることができる。

【００５２】図５は、図２の第３昇圧回路２０３および
第４昇圧回路２０４の回路図である。構成は、図４で示
す第２昇圧回路のＮチャネル型ＭＯＳトランジスタ３０
６，３０７のそれぞれを、図５で示すように、Ｐチャネ
ル型ＭＯＳトランジスタソースとＮウェルを入力端子５
０２と接続し、ドレインをコンデンサー５１０の第２の
電極に接続し、ゲートを第１のクロック信号入力端子５
０４に接続したＮチャネル型ＭＯＳトランジスタ５０６
と、ドレインを入力端子５０２と接続し、ソースとＮウ
ェルをコンデンサー５１０の第１の電極を接続し、ゲー
トを第２のクロック信号入力端子５０５と接続したＰチ
ャネル型ＭＯＳトランジスタ５０７に置き換えた構成で
ある。

【００５３】動作は、各ＭＯＳのオン、オフのタイミン
グは、図４の第２昇圧回路と同じであるが、Ｐチャネル
型ＭＯＳトランジスタ５０７がオンしたとき、入力端子
５０２から、コンデンサー５１０の第１の電極に電圧を
供給する際、入力端子５０２の電圧が、Ｐチャネル型Ｍ
ＯＳトランジスタ５０７の供給できる前記最低電圧未満
で、該トランジスタのＰ型のドレインからＮウェルの順
方向がオンする０．６Ｖ未満の場合は、まったく供給で
きなく、０．６Ｖ以上の場合は、入力端子５０２の電圧
から０．６Ｖをマイナスした値しか供給できないが、該
最低電圧以上の場合は、入力端子５０２の電圧をそのま
ま供給できることと、Ｐチャネル型ＭＯＳトランジスタ
５０６がオンしたとき、入力端子５０２から、コンデン
サー５１０の第２の電極に電圧を供給する際、入力端子
５０２の電圧がＰチャネル型ＭＯＳトランジスタ５０６
の供給できる前記最低電圧未満の場合は、全く供給でき
ないが、入力端子５０２の電圧が、該トランジスタの前
記最低電圧以上の場合は、入力端子５０２の電圧がその
まま供給できることが異なる。

【００５４】つまり、上記第３および第４昇圧回路は、
各Ｐチャネル型ＭＯＳトランジスタが供給できる前記最
低電圧未満の電圧からの昇圧はできないが、該最低電圧
以上の電圧であれば、高い電圧からでも昇圧が可能な特
徴を有する。よって、上記第３昇圧回路の各Ｐチャネル
型ＭＯＳトランジスタの場合は、Ｐ型のゲートで構成す
ることで、しきい値電圧の絶対値を下げても、リーク電
流を抑えられる構成とし、しきい値電圧の絶対値を極力
低く（０．２Ｖ程度）することで、より低い電圧（０．
２Ｖ）からの昇圧を可能にした。

【００５５】なお、上記第３、第４昇圧回路は、該昇圧
回路のオンしているＭＯＳトランジスタがオフすると同
時に、オフしていたＭＯＳトランジスタがオンする構成
であるが、オンしているＭＯＳトランジスタをオフして
から、オフしていたＭＯＳトランジスタをオンする構成
とすることで、貫通電流を無くすことができ、該昇圧回
路の昇圧効率を良くすることができる。

【００５６】本実施例の図２で示す昇圧回路１０７は、
上記したような特徴を有する第１から第４昇圧回路を、
第１昇圧回路が昇圧した電圧を、第２昇圧回路が昇圧
し、第２昇圧回路が昇圧した電圧を、第３昇圧回路が昇
圧し、第３昇圧回路が昇圧した電圧を第４昇圧回路が昇
圧する構成とし、第３昇圧回路が昇圧できる電圧までの
昇圧を第２昇圧回路が昇圧し、第２昇圧回路が昇圧でき
る電圧まで、第１昇圧回路が昇圧することにより、Ｖｄ
ｄが０．３Ｖ以上あり、起電力入力端子２１５から入力
された前記Ｖｐが０．０５Ｖ以上あれば、昇圧できる特
徴を有す。

【００５７】本実施例では、図１に示すように、上記構
成の昇圧回路１０７で、熱電変換素子１０１の起電圧Ｖ
ｐの昇圧を行うことで、熱電変換素子１０１の起電圧Ｖ
ｐを効率よく昇圧でき、さらに、低い該起電力Ｖｐ
（０．０５Ｖ）からでも昇圧可能な熱電変換素子昇圧シ
ステムを実現した。なお、図２で示す本実施例の昇圧回
路は、前記した性能の熱電変換素子の起電圧を、時計用
ＩＣなどの、１．５Ｖ程度で動作するＩＣを駆動できる
電圧まで昇圧する設計であるが、異なった性能の熱電変
換素子や、他の発電素子の起電圧を昇圧する場合や、コ
ンデンサーや２次電池などの蓄電素子の電圧を昇圧する
場合などの、昇圧する電圧が異なる場合、あるいは、駆
動するＩＣの必要な電圧が異なる場合などの、必要な昇
圧電圧値が異なる場合は、第１昇圧回路や、第３昇圧回
路をさらに複数個直列接続するとか、第１昇圧回路を複
数個直列接続した後に第３昇圧回路を複数個直列接続し
た構成とするとか、第３昇圧回路のみを複数直列接続し
ただけの構成とするといったような設計変更をすればよ
いことは言うまでもない。

【００５８】図６は、図１で示す昇圧回路１０７を、図
２で示す昇圧回路の構成とは別の構成とした場合の昇圧
回路６０８の回路図である。第１昇圧回路６０１から第
１５昇圧回路６０６までの計１５個の昇圧回路と、２入
力ＮＡＮＤ回路６１７，６１９，６２１と、インバータ
回路６１６，６１８，６２０と、Ｐチャネル型ＭＯＳト
ランジスタ６２２とで構成している。

【００５９】先ず、各構成要素の接続状態を説明する。
熱電変換素子の起電圧であるＶｐを入力する起電力入力
端子６０９は、第１昇圧回路６０１の第１の入力端子
と、第１昇圧回路６０１から第１５昇圧回路６０６まで
の各昇圧回路の第２の入力端子とに接続する。第１５昇
圧回路６０６以外の各昇圧回路の出力端子は、次に位置
する昇圧回路の第１の入力端子に接続し、第１５昇圧回
路の出力端子は、Ｐチャネル型ＭＯＳトランジスタ６２
２のドレインに接続され、Ｐチャネル型ＭＯＳトランジ
スタ６２２のソースとＮウェルは、昇圧電圧Ｖｄｄを出
力する昇圧電圧出力端子６１０に接続する。

【００６０】発振回路からのクロック信号Ｐ１を入力す
るクロック信号入力端子６１１は、２入力ＮＡＮＤ回路
６１７，６１９，６２１の各々の片方の入力端子に接続
する。電圧検出回路からの検出信号の一つである第１の
検出信号を記憶した第１の記憶信号Ｐ４１を入力する第
１の検出信号入力端子６１２は、２入力ＮＡＮＤ６２１
のクロック信号入力端子６１１を接続していない方の入
力端子に接続する。

【００６１】電圧検出回路からの検出信号の一つである
第２の検出信号を記憶した第２の記憶信号Ｐ４２を入力
する第２の検出信号入力端子６１３は、２入力ＮＡＮＤ
６１９のクロック信号入力端子６１１を接続していない
方の入力端子に接続する。電圧検出回路からの検出信号
の一つである第３の検出信号を記憶した第３の記憶信号
Ｐ４３を入力する第３の検出信号入力端子６１４は、２
入力ＮＡＮＤ６１７のクロック信号入力端子６１１を接
続していない方の入力端子に接続する。

【００６２】２入力ＮＡＮＤ回路６１７の出力端子は、
インバータ回路６１６の入力端子と、第１昇圧回路６０
１から第８昇圧回路６０２の各昇圧回路の第２のクロッ
ク信号入力端子に接続する。インバータ回路６１６の出
力端子は、第１昇圧回路６０１から第８昇圧回路６０２
の各昇圧回路の第１のクロック信号入力端子に接続す
る。

【００６３】２入力ＮＡＮＤ回路６１９の出力端子は、
インバータ回路６１８の入力端子と、第９昇圧回路６０
３から第１２昇圧回路６０４の各昇圧回路の第２のクロ
ック信号入力端子に接続する。インバータ回路６１８の
出力端子は、第９昇圧回路６０３から第１２昇圧回路６
０４の各昇圧回路の第１のクロック信号入力端子に接続
する。

【００６４】２入力ＮＡＮＤ回路６２１の出力端子は、
インバータ回路６２０の入力端子と、第１３昇圧回路６
０５から第１５昇圧回路６０６の各昇圧回路の第２のク
ロック信号入力端子と、Ｐチャネル型ＭＯＳトランジス
タ６２２のゲートとに接続する。インバータ回路６２０
の出力端子は、第１３昇圧回路６０５から第１５昇圧回
路６０６の各昇圧回路の第１のクロック信号入力端子と
に接続する。

【００６５】なお、２入力ＮＡＮＤ回路６１７，６１
９，６２１と、インバータ回路６１６，６１８，６２０
の各々の電源端子は、昇圧電圧Ｖｄｄが入力されるＶｄ
ｄ入力端子６０８に接続し、各々のＧＮＤ端子は、熱電
変換素子の低電圧側の電極と接続したＧＮＤ電位入力端
子６１５に接続する。次に動作を説明する。

【００６６】第１の記憶信号Ｐ４１と第２の記憶信号Ｐ
４２と第３の記憶信号Ｐ４３が全て”ロウ”の場合、全
ての昇圧回路にクロック信号が入力されなくなるので、
全ての昇圧回路は動作せず、昇圧行為は行わない。第１
の記憶信号Ｐ４１が”ハイ”で、第２の記憶信号Ｐ４２
と第３の記憶信号Ｐ４３が”ロウ”の場合、第１３昇圧
回路６０５から第１５昇圧回路６０６にかけての昇圧回
路のみにクロック信号が入力されるので、第１３昇圧回
路６０５から第１５昇圧回路６０６にかけての昇圧回路
が動作する。つまり、昇圧回路が３個動作し、１個の昇
圧回路でＶｐの電圧分昇圧するので、熱電変換素子の起
電圧Ｖｐに３Ｖｐがプラスされた４Ｖｐの昇圧電圧が、
第１５昇圧回路６０６の出力端子から出力される。

【００６７】第１の記憶信号Ｐ４１と第２の記憶信号Ｐ
４２が”ハイ”で、第３の記憶信号Ｐ４３が”ロウ”の
場合、第９昇圧回路６０３から第１５昇圧回路６０６に
かけての昇圧回路のみにクロック信号が入力されるの
で、第９昇圧回路６０３から第１５昇圧回路６０６にか
けての昇圧回路が動作する。つまり、昇圧回路が７個動
作するので、熱電変換素子の起電圧Ｖｐに７Ｖｐがプラ
スされた４Ｖｐの昇圧電圧が第１５昇圧回路６０６の出
力端子から出力される。

【００６８】第１の記憶信号Ｐ４１と第２の記憶信号Ｐ
４２と第３の記憶信号Ｐ４３が全て”ハイ”の場合、全
ての昇圧回路にクロック信号が入力されるので、全昇圧
回路が動作する。つまり、昇圧回路が１５個動作するの
で、熱電変換素子の起電圧Ｖｐに１５Ｖｐがプラスされ
た１６Ｖｐが第１５昇圧回路６０６の出力端子から出力
される。

【００６９】なお、第１５昇圧回路６０６の出力端子か
ら昇圧電圧が出力されるが、昇圧電圧は常時出力される
のではなく、クロック信号Ｐ１が”ハイ”の時だけ出力
され、クロック信号が”ロウ”の時は、該出力端子から
は、熱電変換素子の起電圧Ｖｐがそのまま出力される。
つまり、該出力端子をそのまま昇圧電圧出力端子６１０
に接続すると、クロック信号Ｐ１が”ロウ”の時に、せ
っかく出力した昇圧電圧が、熱電変換素子の起電圧Ｖｐ
まで落ちてしまう。そこで、Ｐチャネル型ＭＯＳトラン
ジスタ６２２を設け、該トランジスタをクロック信号Ｐ
１が”ハイ”の時はオン、クロック信号Ｐ１が”ロウ”
の時はオフさせることで、上記問題をクリアした。

【００７０】上記してきたように、昇圧回路を図６で示
すような構成とすることにより、上記したように、電圧
検出回路の検出信号を記憶した信号記憶回路の出力する
記憶信号に応じて、昇圧倍数を可変できる昇圧回路が、
図２で示す昇圧回路とは異なった構成で実現できる。図
７は、本発明における図６で示した第１から第３昇圧回
路の回路図である。

【００７１】先ず、接続に状態について説明する。第１
の入力端子７０３は、Ｎチャネル型ＭＯＳトランジスタ
７０８のドレインに接続し、第２の入力端子７０２は、
Ｎチャネル型ＭＯＳトランジスタ７０９のソースに接続
し、第１のクロック信号入力端子７０５は、Ｎチャネル
型ＭＯＳトランジスタ７０８のゲートに接続し、第２の
クロック信号入力端子７０６は、Ｎチャネル型ＭＯＳト
ランジスタ７０９，７１０のゲートに接続し、Ｎチャネ
ル型ＭＯＳトランジスタ７０８のソースは、Ｎチャネル
型ＭＯＳトランジスタ７１０のドレインとコンデンサー
７１１の第２の電極とに接続し、コンデンサー７１１の
第１の電極は、Ｎチャネル型ＭＯＳトランジスタ７０９
のドレインと昇圧電圧を出力する出力端子７０４とに接
続し、ＧＮＤ入力端子７０７は、Ｎチャネル型ＭＯＳト
ランジスタ７１０のソースに接続する構成である。

【００７２】次に、動作について説明する。先ず、第１
のクロック信号入力端子７０５から入力される第１のク
ロック信号が”ロウ”の時、第２のクロック信号入力端
子７０６から入力される第２のクロック信号は”ハイ”
となり、Ｎチャネル型ＭＯＳトランジスタ７０９，７１
０がオンし、Ｎチャネル型ＭＯＳトランジスタ７０８が
オフするので、コンデンサー７１１の第１の電極は、Ｎ
チャネル型ＭＯＳトランジスタ７０９を介して、第２の
入力端子７０２に供給された熱電変換素子の起電圧Ｖｐ
が供給されるので、ある電圧Ｖａまで上昇し、該コンデ
ンサーの第２の電極は、Ｎチャネル型ＭＯＳトランジス
タ７０８を介してＧＮＤの電圧が供給されるので”ロ
ウ”になる。

【００７３】次に、第１のクロック信号入力端子７０５
から入力される第１のクロック信号が、”ハイ”の時、
第２のクロック信号入力端子７０６から入力される第２
のクロック信号は、”ロウ”となり、Ｎチャネル型ＭＯ
Ｓトランジスタ７０９と７１０がオフし、Ｎチャネル型
ＭＯＳトランジスタ７０８がオンするので、コンデンサ
ー７１１の第２の電極は、Ｎチャネル型ＭＯＳトランジ
スタ７０８を介して、第１の入力端子７０３に供給され
た電圧が供給されるので、ある電圧Ｖｂまで上昇する。
したがって、該コンデンサーの第１の電極は、前記Ｖａ
と前記Ｖｂをプラスした電圧まで上昇し、該電圧を、出
力端子７０４から出力する。

【００７４】ここで、Ｖａ，Ｖｂの値は、Ｎチャネル型
ＭＯＳトランジスタがオンしたときに、供給できる最大
電圧値と関係し、Ｎチャネル型ＭＯＳトランジスタが、
供給する電圧が、該最大電圧値以下であれば、どんな小
さな電圧でも、供給できるが、供給する電圧が、該最大
電圧値より高ければ、どんなに大きな電圧でも、該最大
電圧値までしか供給できない。

【００７５】つまり、Ｖａは、第２の入力端子７０２か
ら供給される電圧が、Ｎチャネル型ＭＯＳトランジスタ
７０９の該最大電圧値以下のときは、第２の入力端子７
０２から供給される電圧と同じ電圧となるが、第２の入
力端子７０２から供給される電圧が、Ｎチャネル型ＭＯ
Ｓトランジスタ７０９の該最大電圧値より高いときは、
Ｎチャネル型ＭＯＳトランジスタ７０９の該最大電圧値
となり、Ｖｂは、第１の入力端子７０３から供給される
電圧が、Ｎチャネル型ＭＯＳトランジスタ７０８の該最
大電圧値以下のときは、第１の入力端子７０３から供給
される電圧と同じ電圧となるが、第１の入力端子７０３
から供給される電圧が、Ｎチャネル型ＭＯＳトランジス
タ７０８の該最大電圧値より高いときは、Ｎチャネル型
ＭＯＳトランジスタ７０８の該最大電圧値となる。

【００７６】なお、上記した各Ｎチャネル型ＭＯＳトラ
ンジスタの該最大電圧値とは、各Ｎチャネル型ＭＯＳト
ランジスタがオンしているときに、各Ｎチャネル型ＭＯ
Ｓトランジスタのゲートに入力される各クロック信号
の”ハイ”の電圧、つまり、Ｖｄｄから、各Ｎチャネル
型ＭＯＳトランジスタのしきい値電圧をマイナスした値
である。

【００７７】つまり、上記した図７で示す昇圧回路は、
昇圧する電圧が低く、各Ｎチャネル型ＭＯＳトランジス
タが、各Ｎチャネル型ＭＯＳトランジスタの該最大電圧
値以下の電圧しか供給しなくてよい場合は、効率よく昇
圧でき、しかも、どんなに低い電圧からでも昇圧できる
特徴を有すが、昇圧する電圧が高い場合、あるいは、前
記Ｖｄｄが低い場合で、該昇圧回路の各Ｎチャネル型Ｍ
ＯＳトランジスタのどれか一つでも、そのＮチャネル型
ＭＯＳトランジスタの該最大電圧値より高い電圧を供給
しなくてはならなくなった場合、昇圧効率が悪くなり、
さらに、昇圧する電圧がより高くなった場合、あるい
は、前記Ｖｄｄがさらに低くなった場合、逆に降圧して
しまう場合があるという特徴を有する。

【００７８】よって、上記した図７で示す昇圧回路の各
Ｎチャネル型ＭＯＳトランジスタは、Ｎ型のゲートで構
成することで、しきい値電圧を下げても、リーク電流を
抑えられる構成とし、しきい値電圧を極力低く（０．２
Ｖ程度）することで、Ｖｄｄが低い場合でも、より高い
電圧から昇圧できる構成としている。なお、上記した図
７で示す昇圧回路は、該昇圧回路のオンしているＭＯＳ
トランジスタがオフすると同時に、オフしていたＭＯＳ
トランジスタがオンする構成であるが、オンしているＭ
ＯＳトランジスタをオフしてから、オフしていたＭＯＳ
トランジスタをオンする構成とすることで、貫通電流を
無くすことができ、該昇圧回路の昇圧効率を良くするこ
とができる。

【００７９】図８は、本発明における図６で示した第４
から第１５昇圧回路の回路図である。 構成は、図７の
昇圧回路とほとんど同じであり、異なる部分は、図７の
昇圧回路のＮチャネル型ＭＯＳトランジスタ７０８が、
ソースをとＮウェルを第１の入力端子８０３に接続し、
ドレインをコンデンサー８１１の第２の電極に接続し、
ゲートを第２のクロック信号入力端子８０６に接続した
Ｐチャネル型ＭＯＳトランジスタ８０８に置き換わった
ところだけである。

【００８０】動作も図７で示す昇圧回路とほぼ同じであ
り、異なる点は、Ｐチャネル型ＭＯＳトランジスタ８０
８がオンし、第１の入力端子８０３に入力した電圧がＰ
チャネル型ＭＯＳトランジスタ８０８を介して、コンデ
ンサー８１１の第２の電極に電圧Ｖｂが供給される際の
第１の入力端子８０３の電圧と該Ｖｂとの関係であり、
第１入力端子８０３の電圧が、チャネル型ＭＯＳトラン
ジスタ５０６の供給できる最低電圧未満の場合は、全く
供給できないが、第１の入力端子８０３の電圧が、該ト
ランジスタの前記最低電圧以上の場合は、第１の入力端
子８０３の電圧がそのまま供給できるという点が異な
る。

【００８１】なお、上記したＰチャネル型ＭＯＳトラン
ジスタ８０８が供給できる最低電圧とは、Ｐチャネル型
ＭＯＳトランジスタが、該トランジスタのドレインから
ソース、あるいは、ソースからドレインへチャネルを介
して供給できる最低の電圧であり、該トランジスタのゲ
ートの電圧から、該トランジスタのしきい値電圧をマイ
ナスした値であるので、Ｐチャネル型ＭＯＳトランジス
タ８０８の該最低電圧は、該トランジスタ８０８のゲー
トの”ロウ”の電圧からしきい値をマイナスした値、つ
まり、ＧＮＤ電圧からマイナスの値のしきい値をマイナ
スするので、しきい値電圧の絶対値である。

【００８２】つまり、上記した図８で示す昇圧回路は、
第２の入力端子８０２に入力する電圧が、Ｎチャネル型
ＭＯＳトランジスタ８０９の前記最大電圧以下で、第１
の入力端子８０３に入力する電圧が、Ｐチャネル型ＭＯ
Ｓトランジスタ８０８の該最低電圧以上の場合、効率よ
く昇圧できる特徴を有すが、第２の入力端子８０２の電
圧が、Ｎチャネル型ＭＯＳトランジスタ８０９の該最大
電圧以上の場合、昇圧効率が悪化したり、逆に降圧して
しまったり、第１の入力端子８０３の電圧が、Ｐチャネ
ル型ＭＯＳトランジスタ８０８の前記最低電圧未満の場
合、全く昇圧できなかったりする特徴を有する。

【００８３】よって、本発明では、上記した図８で示す
昇圧回路の各ＭＯＳトランジスタは、Ｎチャネル型ＭＯ
Ｓトランジスタの場合は、Ｎ型のゲートで構成し、Ｐチ
ャネル型ＭＯＳトランジスタの場合は、Ｐ型のゲートで
構成することで、しきい値電圧の絶対値を下げても、リ
ーク電流を抑えられる構成とし、しきい値電圧の絶対値
を極力低く（０．２Ｖ程度）することで、Ｖｄｄが低い
場合でも、より高い電圧から昇圧でき、さらに、より低
い電圧からの昇圧も可能にした。

【００８４】なお、上記した図８に示す昇圧回路は、該
昇圧回路のオンしているＭＯＳトランジスタがオフする
と同時に、オフしていたＭＯＳトランジスタがオンする
構成であるが、オンしているＭＯＳトランジスタをオフ
してから、オフしていたＭＯＳトランジスタをオンする
構成とすることで、貫通電流を無くすことができ、該昇
圧回路の昇圧効率を良くすることができる。

【００８５】本実施例の図６で示す昇圧回路６０７は、
上記したような特徴を有する第１から第３昇圧回路を前
段に、そして、上記したような特徴を有する第４から第
１５昇圧回路を後段に配置し、第１から第３昇圧回路
で、第４から第１５昇圧回路が苦手とする低電圧からの
昇圧を行い、第４から第１５昇圧回路で、第１から第３
昇圧回路が苦手とする高電圧からの昇圧を行うようにす
ることで、Ｖｄｄが０．３Ｖ以上あり、熱電変換素子の
起電圧Ｖｐが０．０５Ｖ以上あれば、昇圧可能と言う特
徴を有することができた。

【００８６】本実施例では、図１に示すように、上記し
た図６で示す昇圧回路６０７で、熱電変換素子１０１の
起電圧Ｖｐの昇圧を行うことで、熱電変換素子１０１の
起電圧Ｖｐを効率よく昇圧でき、さらに、低い該起電力
Ｖｐ（０．０５Ｖ）からでも昇圧可能な熱電変換素子昇
圧システムを実現した。なお、図６で示す本実施例の昇
圧回路は、前記した性能の熱電変換素子の起電圧を、時
計用ＩＣなどの、１．５Ｖ程度で動作するＩＣを駆動で
きる電圧まで昇圧する設計であるが、異なった性能の熱
電変換素子や、他の発電素子の起電圧を昇圧する場合
や、コンデンサーや２次電池などの蓄電素子の電圧を昇
圧する場合などの、昇圧する電圧が異なる場合、あるい
は、駆動するＩＣの必要な電圧が異なる場合などの、必
要な昇圧電圧値が異なる場合は、前段に配置した図７で
示す昇圧回路の個数、あるいは、後段に配置した図８で
示す昇圧回路の個数を、増やす、あるいは、減らすとい
った設計変更を行えばよいことは言うまでもない。

【００８７】図９は、図１で示す昇圧回路１０７を、図
２、あるいは、図３で示す昇圧回路の構成とは別の構成
とした場合の昇圧回路９０７の回路図である。先ず、接
続状態を説明する。熱電変換素子の起電圧であるＶｐを
入力する起電力入力端子９０９は、第１昇圧回路９０１
の入力端子と、Ｎチャネル型ＭＯＳトランジスタ９１５
のドレインとＮチャネル型ＭＯＳトランジスタ９１７の
ドレインとに接続する。

【００８８】第８昇圧回路９０６以外の各昇圧回路の出
力端子は、次に位置する昇圧回路の入力端子に接続し、
第８昇圧回路９０６の出力端子は、昇圧電圧出力端子９
１０に接続する。発振回路からのクロック信号Ｐ１を入
力するクロック信号入力端子９１１は、２入力ＮＡＮＤ
回路９２７，９２９，９３１の各々の片方の入力端子
と、インバータ回路９３６の入力端子と、Ｎチャネル型
ＭＯＳトランジスタ９１６，９１７のゲートとに接続す
る。

【００８９】電圧検出回路からの検出信号の一つである
第１の検出信号を記憶した第１の記憶信号Ｐ４１を入力
する第１の検出信号入力端子９１２は、２入力ＮＡＮＤ
９２７のクロック信号入力端子９１１を接続していない
方の入力端子と、Ｎチャネル型ＭＯＳトランジスタ９１
９，９２０のゲートとに接続する。電圧検出回路からの
検出信号の一つである第２の検出信号を記憶した第２の
記憶信号Ｐ４２を入力する第２の検出信号入力端子９１
３は、２入力ＮＡＮＤ９２９のクロック信号入力端子９
１１を接続していない方の入力端子と、Ｎチャネル型Ｍ
ＯＳトランジスタ９２１，９２２のゲートと、Ｐチャネ
ル型ＭＯＳトランジスタ９２５のゲートとに接続する。

【００９０】電圧検出回路からの検出信号の一つである
第３の検出信号を記憶した第３の記憶信号Ｐ４３を入力
する第３の検出信号入力端子９１４は、２入力ＮＡＮＤ
９３１のクロック信号入力端子９１１を接続していない
方の入力端子と、Ｎチャネル型ＭＯＳトランジスタ９２
３，９２４のゲートと、Ｐチャネル型ＭＯＳトランジス
タ９２６のゲートとに接続する。

【００９１】２入力ＮＡＮＤ回路９２７の出力端子は、
インバータ回路９２８の入力端子と、第１昇圧回路９０
１と第２昇圧回路９０２の第２のクロック信号入力端子
とに接続する。インバータ回路９２８の出力端子は、第
１昇圧回路９０１と第２昇圧回路９０２の第１のクロッ
ク信号入力端子に接続する。

【００９２】２入力ＮＡＮＤ回路６２９の出力端子は、
インバータ回路９３０の入力端子と、第３昇圧回路９０
３と第４昇圧回路９０４の第２のクロック信号入力端子
とに接続する。インバータ回路９３０の出力端子は、第
３昇圧回路９０３と第４昇圧回路９０４の第１のクロッ
ク信号入力端子に接続する。

【００９３】２入力ＮＡＮＤ回路９３１の出力端子は、
インバータ回路９３２の入力端子と、第５昇圧回路９０
５から第８昇圧回路９０６の各昇圧回路の第２のクロッ
ク信号入力端子に接続する。インバータ回路９３２の出
力端子は、第５昇圧回路９０５から第８昇圧回路９０６
の第１のクロック信号入力端子に接続する。

【００９４】インバータ回路９３６の出力端子は、Ｎチ
ャネル型ＭＯＳトランジスタ９１５，９１８のゲートに
接続する。Ｎチャネル型ＭＯＳトランジスタ９１５のソ
ースは、Ｎチャネル型ＭＯＳトランジスタ９１６，９１
９，９２１，９２３のドレインに接続し、Ｎチャネル型
ＭＯＳトランジスタ９１７のソースは、Ｎチャネル型Ｍ
ＯＳトランジスタ９１８，９２０，９２２，９２４のド
レインに接続し、Ｎチャネル型ＭＯＳトランジスタ９１
６，９１８のソースは、ＧＮＤ端子に接続する。

【００９５】Ｎチャネル型ＭＯＳトランジスタ９１９の
ソースは、第１昇圧回路９０１と第２昇圧回路９０２の
第３のクロック信号入力端子に接続し、Ｎチャネル型Ｍ
ＯＳトランジスタ９２０のソースは、第１昇圧回路の第
４のクロック信号入力端子に接続する。Ｎチャネル型Ｍ
ＯＳトランジスタ９２１のソースは、第３昇圧回路９０
３と第４昇圧回路９０４の第３のクロック信号入力端子
に接続し、Ｎチャネル型ＭＯＳトランジスタ９２２のソ
ースは、第３昇圧回路９０３と第２昇圧回路９０２の第
４のクロック信号入力端子に接続する。

【００９６】Ｎチャネル型ＭＯＳトランジスタ９２３の
ソースは、第５昇圧回路９０５から第８昇圧回路にかけ
ての各昇圧回路の第３のクロック信号入力端子に接続
し、Ｎチャネル型ＭＯＳトランジスタ９２４のソース
は、第４の昇圧回路９０４から第８昇圧回路９０６にか
けての各昇圧回路の第４のクロック信号入力端子の接続
される。

【００９７】Ｐチャネル型ＭＯＳトランジスタ９２５，
９２６のソースとＮウェルは、昇圧電圧出力端子９１０
に接続する。なお、２入力ＮＡＮＤ回路９２７，９２
９，９３１と、インバータ回路９２８，９３０，９３
２，９３６の各々の電源端子は、昇圧電圧Ｖｄｄが入力
されるＶｄｄ入力端子９０８に接続し、各々のＧＮＤ端
子は、熱電変換素子の低電圧側の電極と接続したＧＮＤ
電位入力端子９３５に接続する。

【００９８】また、ＧＮＤ端子に接続するということ
は、熱電変換素子の低電位側の電極と接続するＧＮＤ電
位入力端子９３５と接続することを意味する。次に動作
を説明する。第１の記憶信号Ｐ４１と第２の記憶信号Ｐ
４２と第３の記憶信号Ｐ４３が全て”ロウ”の場合、全
ての昇圧回路の各クロック信号入力端子にクロック信号
が入力されなくなるので、全ての昇圧回路は動作せず、
昇圧行為は行わない。なお、Ｐチャネル型ＭＯＳトラン
ジスタ９２５，９２６がオンしているが、該両トランジ
スタを介した昇圧電圧出力端子９１０からの電流の漏れ
は、該両トランジスタのドレインにぶら下がる容量成分
の充電電流のみである。

【００９９】第１の記憶信号Ｐ４１が”ハイ”で、第２
の記憶信号Ｐ４２と第３の記憶信号Ｐ４３が”ロウ”の
場合、第１昇圧回路９０１の各クロック信号入力端子に
クロック信号が入力され、第２昇圧回路９０２の第４の
クロック信号入力端子以外のクロック信号入力端子にク
ロック信号が入力されるので、第１昇圧回路９０１で２
Ｖｐ分昇圧され、第２昇圧回路９０２でＶｐ分昇圧さ
れ、Ｐチャネル型ＭＯＳトランジスタ９２５がオンする
ので、Ｐチャネル型ＭＯＳトランジスタ９２５を介して
昇圧電圧出力端子９１０に、Ｖｐに３Ｖｐプラスされた
４Ｖｐの電圧が供給される。つまり、昇圧電圧は４Ｖｐ
となる。なお、Ｐチャネル型ＭＯＳトランジスタ９２６
もオンしているが、該トランジスタを介した昇圧電圧出
力端子９１０からの電流の漏れは、該両トランジスタの
ドレインにぶら下がる容量成分の充電電流のみである。

【０１００】第１の記憶信号Ｐ４１と第２の記憶信号Ｐ
４２が”ハイ”で、第３の記憶信号Ｐ４３が”ロウ”の
場合、第１昇圧回路９０１と第２昇圧回路９０２と第３
昇圧回路９０３の各昇圧回路の各クロック信号入力端子
にクロック信号が入力され、第４昇圧回路９０４の第４
のクロック信号入力端子以外のクロック信号入力端子
に、クロック信号が入力されるので、第１昇圧回路９０
１から第３昇圧回路９０３の各昇圧回路で２Ｖｐ分づつ
昇圧され、第４昇圧回路９０４でＶｐ分昇圧され、Ｐチ
ャネル型ＭＯＳトランジスタ９２５がオフし、Ｐチャネ
ル型ＭＯＳトランジスタ２６２がオンするので、Ｐチャ
ネル型ＭＯＳトランジスタ９２６を介して昇圧電圧出力
端子９１０に、Ｖｐに７Ｖｐプラスされた８Ｖｐの電圧
が供給される。つまり、昇圧電圧Ｖｄｄは８Ｖｐとな
る。

【０１０１】第１の記憶信号Ｐ４１と第２の記憶信号Ｐ
４２と第３の記憶信号Ｐ４３が全て”ハイ”の場合、全
ての昇圧回路の全てのクロック入力端子にクロック信号
が入力されるので、第１から第７の各昇圧回路で２Ｖｐ
づつ昇圧され、第８昇圧回路で、Ｖｐ分昇圧されるの
で、昇圧電圧出力端子９１０に、Ｖｐに１５Ｖｐプラス
した１６Ｖｐの電圧が供給される。つまり、昇圧電圧Ｖ
ｄｄは、１６Ｖｐとなる。

【０１０２】なお、各昇圧回路の昇圧分は２Ｖｐあるい
はＶｐと述べたが、この値となるのは、Ｖｐが、Ｎチャ
ネル型ＭＯＳトランジスタ９１５，９１７，９１９，９
２０，９２１，９２２，９２３，９２４の前記した最大
電圧値以下の場合、つまり、各昇圧回路の第３あるいは
第４のクロック信号入力端子に入力されるクロック信号
の波高値がＶｐの場合である。Ｖｐが該最大電圧値より
高い場合は、各昇圧回路の第３あるいは第４のクロック
信号入力端子に入力されるクロック信号の波高値が該最
大電圧値となり、各昇圧回路の昇圧分は、該最大電圧値
の２倍あるいは該最大電圧値となる。つまり、昇圧電圧
が低下してしまう。

【０１０３】そこで、本実施例の図９で示す昇圧回路で
は、該昇圧回路のＮチャネル型ＭＯＳトランジスタ９１
５，９１７，９１９，９２０，９２１，９２２，９２
３，９２４は、きい値電圧を下げても、リーク電流を抑
えられるよう、ゲートをＮ型で構成し、しきい値電圧を
極力低く（０．２Ｖ程度）することで、前記Ｖｐがある
程度高くても、各昇圧回路の昇圧分を２ＶｐあるいはＶ
ｐとできるようにした。

【０１０４】上記してきたように、昇圧回路を図９で示
すような構成とすることにより、上記したように、電圧
検出回路の検出信号を記憶した信号記憶回路の出力する
記憶信号に応じて、昇圧倍数を可変できる昇圧回路が、
図２あるいは図６で示す昇圧回路とは異なった構成で実
現できる。図１０は、本発明における図９で示した第１
と第２昇圧回路の回路図である。

【０１０５】先ず、接続に状態について説明する。入力
端子１００２は、Ｎチャネル型ＭＯＳトランジスタ１０
０８のドレインに接続し、Ｎチャネル型ＭＯＳトランジ
スタのゲートは、第１のクロック信号入力端子１００４
に、該トランジスタのソースは、コンデンサー１０１０
の第１の電極と、Ｎチャネル型ＭＯＳトランジスタ１０
０９のドレインとに接続し、コンデンサー１０１の第２
の電極は、第３のクロック信号入力端子１００６に接続
し、Ｎチャネル型ＭＯＳトランジスタ１００９のゲート
は、第２のクロック信号入力端子１００５に、該トラン
ジスタのソースは、コンデンサー１０１１の第１の電極
と出力端子１００３とに接続し、コンデンサー１０１１
の第２の電極は、第４のクロック信号入力端子１００７
に接続する。

【０１０６】次に、動作を説明する。なお、第３あるい
は第４のクロック信号の高い方の電圧をＶｈ、低い方の
電圧を”ロウ”とする。先ず、第４のクロック信号入力
端子１００７にクロック信号を入力する場合について説
明する。第１のクロック信号入力端子１００４のクロッ
ク信号を”ハイ”、第２のクロック信号入力端子１００
５のクロック信号を”ロウ”、第３のクロック信号入力
端子１０６のクロック信号を”ロウ”、第４のクロック
信号入力端子１００７のクロック信号をＶｈとし、Ｎチ
ャネル型ＭＯＳトランジスタ１００８をオン、Ｎチャネ
ル型ＭＯＳトランジスタ１００９をオフし、コンデンサ
ー１０１０の第１の電極を前の状態からＶｈ分低下さ
せ、コンデンサー１０１１の第１の電極を前の状態から
Ｖｈ分昇圧させることで、入力端子１００２から、Ｎチ
ャネル型ＭＯＳトランジスタ１００８を介して、コンデ
ンサー１０１０の第１の電極に電荷を供給すると同時
に、コンデンサー１０１１の第１の電極から出力端子１
００３に昇圧電圧を出力する第１の状態と、第１のクロ
ック信号入力端子１００４のクロック信号を”ロウ”、
第２のクロック信号入力端子１００５のクロック信号
を”ハイ”、第３のクロック信号入力端子１０６のクロ
ック信号をＶｈ、第４のクロック信号入力端子１００７
のクロック信号を”ロウ”とし、Ｎチャネル型ＭＯＳト
ランジスタ１００８をオフ、Ｎチャネル型ＭＯＳトラン
ジスタ１００９をオンし、コンデンサー１０１０の第１
の電極をまえの状態からＶｈ分昇圧させ、コンデンサー
１０１１の第１の電極を前の状態からＶｈ分低下させる
ことで、コンデンサー１０１０の第１の電極から、Ｎチ
ャネル型ＭＯＳトランジスタ１００９を介して、コンデ
ンサー１０１１の第１の電極に電荷を供給する第２の状
態を交互に繰り返し、入力端子１００２から、出力端子
１００３に向かって電荷を順次供給することで出力端子
１００３から昇圧電圧を出力する。

【０１０７】この出力端子１００３から出力される昇圧
電圧は、各Ｎチャネル型ＭＯＳトランジスタがオンした
際、該各Ｎチャネル型ＭＯＳトランジスタのドレインと
ソース間の電圧差が無くなるまで、ドレインからソース
へ電荷が供給できた場合は、コンデンサー１０１０の第
１の電極の昇圧電圧は、入力端子１００２電圧にＶｈを
プラスした値となり、コンデンサー１０１１の第１の電
極の昇圧電圧は、コンデンサー１０１０の昇圧電圧にＶ
ｈをプラスした値となるので、入力端子１００２の電圧
に２Ｖｈをプラスした値となるが、どちらか一方のＮチ
ャネル型ＭＯＳトランジスタでも、該トランジスタがオ
ンした際に、該トランジスタのドレインの電圧がソース
の電圧よりも高いのに、該トランジスタの前記してきた
最大電圧値に該トランジスタのソースの電圧が到達して
しまった場合は、そうでない場合よりも低い値となり、
場合によっては、入力端子１００２の電圧以下の値、つ
まり、降圧された値となる場合もある。

【０１０８】つまり、上記した昇圧回路１００１は、昇
圧する電圧が低い場合、あるいは、前記したようにＶｄ
ｄが高く、各Ｎチャネル型ＭＯＳトランジスタの前記最
大電圧値が高い場合で、各Ｎチャネル型ＭＯＳトランジ
スタが、該トランジスタの前記最大電圧値以下の電圧し
か供給しなくてよい場合は、効率良く昇圧でき、しか
も、どんなに低い電圧からでも昇圧できる特徴を有す
が、昇圧する電圧が高い場合、あるいは、前記したよう
にＶｄｄが低く、各Ｎチャネル型ＭＯＳトランジスタの
前記最大電圧値が低い場合で、どちらか一方のＮチャネ
ル型ＭＯＳトランジスタでも該Ｎチャネル型ＭＯＳトラ
ンジスタの前記最大電圧値より高い電圧を供給しなくて
はならなくなった場合、昇圧効率が悪くなったり、ま
た、昇圧する電圧がさらに高くなったり、Ｖｄｄがさら
に低くなったりした場合、逆に降圧してしまう場合があ
るという特徴を有する。

【０１０９】よって、上記した図１０で示す昇圧回路の
各Ｎチャネル型ＭＯＳトランジスタは、Ｎ型のゲートで
構成することで、しきい値電圧を下げても、リーク電流
を抑えられる構成とし、しきい値電圧を極力低く（０．
２Ｖ程度）することで、Ｖｄｄが低い場合でも、より高
い電圧から昇圧できる構成としている。次に、第４のク
ロック信号入力端子１００７にクロック信号を入力しな
い場合について説明する。

【０１１０】上記した第４のクロック信号入力端子１０
０６にクロック信号を入力する場合と異なる点は、コン
デンサー１０１１が平滑コンデンサーとなり、昇圧に寄
与しない点のみである。つまり、出力端子１００３に出
力される昇圧電圧は、前記Ｖｈ分低下するので、入力端
子１００２の電圧に前記Ｖｈ分をプラスした値となる。

【０１１１】図１１は本発明における図９で示した第３
から第７昇圧回路の回路図である。構成は、図１０で示
す昇圧回路とほとんど同じであり、異なる点は、図１０
の昇圧回路のＮチャネル型ＭＯＳトランジスタ１００８
を、図１１で示すように、ドレインを入力端子１１０
２、ソースとＮウェルをコンデンサー１１１０の第１の
電極、ゲートを第２のクロック信号入力端子に接続した
Ｐチャネル型ＭＯＳトランジスタ１１０８に置き換え、
図１０で示す昇圧回路のＮチャネル型ＭＯＳトランジス
タ１００９を、図１１で示すように、ドレインをコンデ
ンサー１１１０の第１の電極、ソースとＮウェルをコン
デンサー１１１１の第１の電極、ゲートを第１のクロッ
ク信号入力端子１１０４に接続したＰチャネル型ＭＯＳ
トランジスタ１１０９に置き換えた点のみである。

【０１１２】動作も、各ＭＯＳトランジスタがオン、オ
フするタイミングと、各コンデンサーの第２の電極に入
力されるクロック信号のレベルが、Ｖｈと”ロウ”のタ
イミングは、図１０で示す昇圧回路１００１と同じであ
り、異なる点は、効率よく昇圧できる、電圧の条件であ
る。つまり、図１０で示す昇圧回路は、各ＭＯＳトラン
ジスタをＮチャネル型ＭＯＳトランジスタで構成してい
るため、各Ｎチャネル型ＭＯＳトランジスタが供給する
電圧が、該トランジスタの前記最大電圧値以下の場合、
効率よく昇圧できるが、図１１で示す昇圧回路は、各Ｍ
ＯＳトランジスタをＰチャネル型ＭＯＳトランジスタで
構成しているため、各Ｐチャネル型ＭＯＳトランジスタ
が供給する電圧が、該トランジスタの前記最低電圧以上
であれば、効率よく昇圧できるという点である。

【０１１３】つまり、上記した図１１で示す昇圧回路
は、昇圧する電圧が高い場合で、各Ｐチャネル型ＭＯＳ
トランジスタが、該トランジスタの前記最低電圧値以上
の電圧を供給する場合は、効率良く昇圧でき、しかも、
どんなに高い電圧からでも昇圧できる特徴を有すが、昇
圧する電圧が低い場合で、どちらか一方のＮチャネル型
ＭＯＳトランジスタでも、該トランジスタの前記最低電
圧値未満の電圧を供給する場合は、昇圧効率は低下し、
場合によっては、出力端子から全く電圧が出力されない
という特徴を有する。

【０１１４】よって、上記した図１１で示す昇圧回路の
各Ｐチャネル型ＭＯＳトランジスタは、Ｐ型のゲートで
構成することで、しきい値電圧の絶対値を下げても、リ
ーク電流を抑えられる構成とし、しきい値電圧の絶対値
を極力低く（０．２Ｖ程度）することで、より低い電圧
から昇圧できる構成としている。図１２は本発明におけ
る図９で示した第８昇圧回路の回路図である。構成は、
図１１で示す昇圧回路１１０１とほとんど同じであり、
異なる点は、図１１で示す昇圧回路１１０１のコンデン
サー１１１１が無い点のみである。よって、図１２で示
すように、第４のクロック信号入力入力端子１２０７に
は何も接続していない。

【０１１５】動作も、図１１の昇圧回路１１０１とほと
んど同じで、異なる点は、図１１で示すコンデンサー１
１１１が無いので、出力端子１２０３から出力される昇
圧電圧がＶｈ分図１１の昇圧回路１１０１の出力端子１
１０３に出力される昇圧電圧よりも低下する点である。
本実施例の図９で示す昇圧回路９０７は、前段の第１昇
圧回路と第２昇圧回路を、上記したような図１０で示す
昇圧回路で構成し、後段の第３から第７昇圧回路を、上
記したような図１１で示す昇圧回路で構成し、最後段の
第８昇圧回路を、上記したような図１２で示す昇圧回路
で構成し、第１昇圧回路と第２昇圧回路で、第３から第
８昇圧回路が苦手とする低電圧からの昇圧を行い、第３
から第８昇圧回路で、第１昇圧回路と第２昇圧回路が苦
手とする高電圧からの昇圧を行うようにすることで、Ｖ
ｄｄが０．３Ｖ以上あり、熱電変換素子の起電圧Ｖｐが
０．０５Ｖ以上あれば、昇圧可能と言う特徴を有するこ
とができた。

【０１１６】本実施例では、図１に示すように、上記し
た図９で示す昇圧回路９０７で、熱電変換素子１０１の
起電圧Ｖｐの昇圧を行うことで、熱電変換素子１０１の
起電圧Ｖｐを効率よく昇圧でき、さらに、低い該起電力
Ｖｐ（０．０５Ｖ）からでも昇圧可能な熱電変換素子昇
圧システムを実現した。なお、図９で示す本実施例の昇
圧回路は、前記した性能の熱電変換素子の起電圧を、時
計用ＩＣなどの、１．５Ｖ程度で動作するＩＣを駆動で
きる電圧まで昇圧する設計であるが、異なった性能の熱
電変換素子や、他の発電素子の起電圧を昇圧する場合
や、コンデンサーや２次電池などの蓄電素子の電圧を昇
圧する場合などの、昇圧する電圧が異なる場合、あるい
は、駆動するＩＣの必要な電圧が異なる場合などの、必
要な昇圧電圧値が異なる場合は、前段に配置した図１０
で示す昇圧回路の個数、あるいは、後段に配置した図１
１で示す昇圧回路の個数を、増やす、あるいは、減らす
といった設計変更を行えばよいことは言うまでもない。

【０１１７】さらに、今まで述べた、図２、図６、およ
び、図１０で示す各昇圧回路の構成の特徴点を組み合わ
せて構成することでも、目的とする性能を発揮する昇圧
回路が実現できることも言うまでもない。図１３に、本
実施例における図１に示す発振回路１０３の回路図を示
す。先ず、接続状態について説明する。

【０１１８】熱電変換素子の起電圧Ｖｐを入力する起電
圧入力端子１３０１は、ディプリーションタイプ（ノー
マリーオン型）のＮチャネル型ＭＯＳトランジスタ１３
０６のゲートに接続し、昇圧電圧Ｖｄｄが入力されるＶ
ｄｄ入力端子１３０４は、Ｎチャネル型ＭＯＳトランジ
スタ１３０６のドレインと、Ｐチャネル型ＭＯＳトラン
ジスタ１３１８，１３１９のソースとＮウェルとに接続
する。

【０１１９】ディプリーションタイプのＮチャネル型Ｍ
ＯＳトランジスタ１３０６のソースは、Ｐチャネル型Ｍ
ＯＳトランジスタ１３１０，１３１２，１３１４のソー
スとＮウェルと、インバータ回路１３０８のＰチャネル
型ＭＯＳトランジスタ１３１６のソースとＮウェルとに
接続する。Ｐチャネル型ＭＯＳトランジスタ１３１０の
ドレインは、Ｎチャネル型ＭＯＳトランジスタ１３１１
のドレインと、コンデンサー１３２２の第１の電極と、
Ｐチャネル型ＭＯＳトランジスタ１３１２とＮチャネル
型ＭＯＳトランジスタ１３１３のゲートとに接続する。

【０１２０】Ｐチャネル型ＭＯＳトランジスタ１３１２
のドレインは、Ｎチャネル型ＭＯＳトランジスタ１３１
３のドレインと、コンデンサー１３２３の第１の電極
と、Ｐチャネル型ＭＯＳトランジスタ１３１４とＮチャ
ネル型ＭＯＳトランジスタ１３１５のゲートとに接続す
る。Ｐチャネル型ＭＯＳトランジスタ１３１４のドレイ
ンは、Ｎチャネル型ＭＯＳトランジスタ１３１５のドレ
インと、Ｐチャネル型ＭＯＳトランジスタ１３１０とＮ
チャネル型ＭＯＳトランジスタ１３１１のゲートと、Ｐ
チャネル型ＭＯＳトランジスタ１３１６とＮチャネル型
ＭＯＳトランジスタ１３１７のゲートと、Ｎチャネル型
ＭＯＳトランジスタ１３２１のゲートとに接続する。

【０１２１】Ｐチャネル型ＭＯＳトランジスタ１３１６
のドレインは、Ｎチャネル型ＭＯＳトランジスタ１３１
７のドレインと、Ｎチャネル型ＭＯＳトランジスタ１３
２０のゲートとに接続する。Ｐチャネル型ＭＯＳトラン
ジスタ１３１８のドレインは、Ｐチャネル型ＭＯＳトラ
ンジスタ１３１９のゲートと、Ｎチャネル型ＭＯＳトラ
ンジスタ１３２０のドレインとに接続する。

【０１２２】Ｐチャネル型ＭＯＳトランジスタ１３１９
のドレインは、Ｐチャネル型ＭＯＳトランジスタ１３１
８のゲートと、Ｎチャネル型ＭＯＳトランジスタ１３２
１のドレインと、クロック信号Ｐ１を出力するクロック
信号出力端子１３０２とに接続する。Ｎチャネル型ＭＯ
Ｓトランジスタ１３１１，１３１３，１３１５，１３１
７，１３２０，１３２１のソースと、コンデンサー１３
２２，１３２３の第２の電極は、ＧＮＤ端子に接続す
る。

【０１２３】なお、点線で囲った１３０７は、リングオ
シレータ回路、１３０８はインバータ回路、１３０９は
レベルシフト回路の部分を示す。また、上記したＧＮＤ
端子に接続するということは、熱電変換素子の低電位側
の電極と接続するＧＮＤ電位入力端子１３０５と接続す
るということを意味する。

【０１２４】次に、各部の動作を説明する。ディプリー
ションタイプのＮチャネル型ＭＯＳトランジスタ１３０
６は、Ｖｄｄ入力端子１３０４から入力したＶｄｄの電
圧をレギュレートする。該トランジスタのレギュレート
電圧は、該トランジスタのしきい値電圧の絶対値に、該
トランジスタのゲートの電圧つまり、熱電変換素子の起
電圧Ｖｐをプラスした値になる。つまり、該トランジス
タのレギュレート電圧は、熱電変換素子の起電圧Ｖｐが
上昇すれば、上昇し、前記Ｖｐが低下すれば、低下す
る。

【０１２５】リングオシレータ回路１３０７は、クロッ
ク信号を発生する。該クロック信号の周波数は、リング
オシレータ回路１３０７の電源電圧、つまり、前記レギ
ュレート電圧が上昇すれば、上昇し、低下すれば、低下
する。よって、熱電変換素子の起電圧Ｖｐが上昇すれ
ば、該クロック信号の周波数は上昇し、該Ｖｐが低下す
れば、該クロック信号の周波数は低下する。

【０１２６】インバータ回路１３０８は、前記クロック
信号を入力し、前記クロック信号の位相を反転させたク
ロック信号を出力する。レベルシフト回路１３０９は、
リングオシレータ回路１３０７からのクロック信号と、
インバータ回路１３０８からのクロック信号を入力し、
インバータ回路１３０８からのクロック信号の波高値
を、昇圧電圧Ｖｄｄに変換したクロック信号を、クロッ
ク信号出力端子１３０２に出力する。

【０１２７】つまり、図１３で示す上記したような構成
とする事で、熱電変換素子の起電圧Ｖｐに応じて、出力
するクロック信号の周波数が可変できる発振回路が実現
できる。さらに、図１３で示す本実施例の発振回路は、
ディプリーションタイプのＮチャネル型ＭＯＳトランジ
スタ１３０６以外の各ＭＯＳトランジスタを、しきい値
電圧の絶対値を下げても、リーク電流を抑えられるよう
に、Ｐチャネル型ＭＯＳトランジスタならＰ型のゲー
ト、Ｎチャネル型ＭＯＳトランジスタなら、Ｎ型のゲー
トで構成することで、各ＭＯＳトランジスタのしきい値
電圧の絶対値を極力低く（０．２Ｖ程度）し、昇圧電圧
Ｖｄｄ、あるいは、熱電変換素子の起電圧Ｖｐが低い電
圧（０．３Ｖ程度）でもクロック信号が出力できる特徴
を持たせている。

【０１２８】図１４は、図１で示す間欠パルス発生回路
１０４の回路図である。先ず、接続状態を説明する。発
振回路からのクロック信号Ｐ１を入力するクロック信号
入力端子１４０１は、インバータ回路１４０５，１４０
７の入力端子に接続し、インバータ回路１４０５の出力
端子は、第２の電極がＧＮＤ端子に接続したコンデンサ
ー１４０８の第１の電極と、インバータ回路１４０６の
入力端子に接続し、インバータ回路１４０６の出力端子
は、２入力ＮＡＮＤ回路１４０９の第１の入力端子に接
続し、インバータ回路１４０７の出力端子は、２入力Ｎ
ＡＮＤ回路１４０９の第２の入力端子に接続し、２入力
ＮＡＮＤ回路１４０９の出力端子は、インバータ回路１
４１０の入力端子に接続し、インバータ回路１４１０の
出力端子は、間欠パルスＰ２を出力する間欠パルス出力
端子１４０２に接続する。

【０１２９】なお、各インバータ回路と２入力ＮＡＮＤ
回路は、該回路の電源端子は、昇圧電圧Ｖｄｄが入力さ
れるＶｄｄ入力端子１４０３に接続し、該回路のＧＮＤ
端子は、熱電変換素子の低電圧側の電極と接続するＧＮ
Ｄ電位入力端子１４０４と接続する。次に、動作を説明
する。クロック信号入力端子１４０１から入力されたク
ロック信号Ｐ１は、インバータ回路１４０５とインバー
タ回路１４０６を介して２入力ＮＡＮＤ回路１４０９の
第１の入力端子に入力する。この２入力ＮＡＮＤ回路１
４０９の第１の入力端子に入力するクロック信号は、前
記クロック信号Ｐ１より、コンデンサー１４０８を充放
電する時間分位相が遅れる。

【０１３０】一方、インバータ回路１４０７を介して２
入力ＮＡＮＤ回路１４０９の第２の入力端子に入力する
クロック信号は、前記クロック信号Ｐ１とは位相が反転
している。２入力ＮＡＮＤ回路１４０９は、該ＮＡＮＤ
回路の入力端子に、上記したようなクロック信号を入力
するので、該ＮＡＮＤ回路の出力端子は、該ＮＡＮＤ回
路の第２の入力端子が”ロウ”から”ハイ”になったと
きから、コンデンサー１４０８を充電する時間分遅れ
て、該２入力ＮＡＮＤ回路の第１の入力端子が”ハイ”
から”ロウ”になるまでの時間、つまり、コンデンサー
１４０８を充電する時間のみ、”ロウ”となるクロック
信号を出力する。

【０１３１】インバータ回路１４０１は、上記した２入
力ＮＡＮＤ回路１４０９の出力するクロック信号の位相
を反転し、間欠パルス信号出力端子１４０２に出力す
る。間欠パルス信号出力端子１４０２からは、上記した
インバータ回路１４１０の出力するクロック信号を、間
欠パルス信号Ｐ２として出力する。なお、間欠パルス信
号Ｐ２の”ハイ”の期間は、インバータ回路１４０５の
駆動能力、あるいは、コンデンサー１４０８の容量値を
変えることにより可変できることは言うまでもない。

【０１３２】さらに、図１４で示す本実施例の間欠パル
ス発生回路１０４は、各回路を構成する各ＭＯＳトラン
ジスタを、しきい値電圧の絶対値を下げても、リーク電
流を抑えられるように、Ｐチャネル型ＭＯＳトランジス
タならＰ型のゲート、Ｎチャネル型ＭＯＳトランジスタ
なら、Ｎ型のゲートで構成することで、各ＭＯＳトラン
ジスタのしきい値電圧の絶対値を極力低く（０．２Ｖ程
度）し、昇圧電圧Ｖｄｄが低い電圧でも間欠パルス信号
が出力できる特徴を持たせている。

【０１３３】図１５に、本実施例における図１に示す電
圧検出回路１０５の回路図を示す。先ず、接続状態につ
いて説明する、熱電変換素子の起電圧Ｖｐを入力する起
電圧入力端子１５０１は、抵抗Ｒａ１５０１の第１の電
極と、Ｎチャネル型ＭＯＳトランジスタ１５２４のゲー
トとに接続する。抵抗Ｒａの第２の電極は、抵抗Ｒｂの
第１の電極と、Ｎチャネル型ＭＯＳトランジスタ１５２
６のゲートとに接続する。

【０１３４】抵抗Ｒｂの第２の電極は、抵抗Ｒｃの第１
の電極と、Ｎチャネル型ＭＯＳトランジスタ１５２８の
ゲートとに接続し、抵抗Ｒｃの第２の電極は、Ｎチャネ
ル型ＭＯＳトランジスタ１５１４のドレインに接続す
る。間欠パルス信号Ｐ２を入力する間欠パルス信号入力
端子１５０２は、Ｎチャネル型ＭＯＳトランジスタ１５
１４のゲートと、インバータ回路１５１５の入力端子と
に接続する。

【０１３５】インバータ回路１５１５の出力端子は、Ｐ
チャネル型ＭＯＳトランジスタ１５１６のゲートと、Ｎ
チャネル型ＭＯＳトランジスタ１５１７のゲートとに接
続する。ディプリーションタイプ（ノーマリーオン型）
のＮチャネル型ＭＯＳトランジスタ１５１８は、該トラ
ンジスタのドレインは、Ｐチャネル型ＭＯＳトランジス
タ１５１６のドレインに接続し、該トランジスタのゲー
トは、該トランジスタのソースと、Ｎチャネル型ＭＯＳ
トランジスタ１５１９のドレインとゲートと、Ｎチャネ
ル型ＭＯＳトランジスタ１５１７のドレインと、Ｐチャ
ネル型ＭＯＳトランジスタ１５２１とＮチャネル型ＭＯ
Ｓトランジスタ１５２２のゲートとに接続する。

【０１３６】Ｐチャネル型ＭＯＳトランジスタ１５２０
のゲートは、該トランジスタのドレインと、Ｐチャネル
型ＭＯＳトランジスタ１５２３，１５２５，１５２７の
ゲートと、Ｎチャネル型ＭＯＳトランジスタ１５２１の
ドレインとに接続する。Ｎチャネル型ＭＯＳトランジス
タ１５２１のソースは、Ｎチャネル型ＭＯＳトランジス
タ１５２２のドレインと、Ｎチャネル型ＭＯＳトランジ
スタ１５２４，１５２６，１５２８のソースとに接続す
る。

【０１３７】Ｐチャネル型ＭＯＳトランジスタ１５２３
のドレインは、Ｎチャネル型ＭＯＳトランジスタ１５２
４のドレインと、第３の検出信号Ｐ３３を出力する第３
の出力端子１５０３とに接続する。Ｐチャネル型ＭＯＳ
トランジスタ１５２５のドレインは、Ｎチャネル型ＭＯ
Ｓトランジスタ１５２６のドレインと、第２の検出信号
Ｐ３２を出力する第２の出力端子１５０４とに接続す
る。

【０１３８】Ｐチャネル型ＭＯＳトランジスタ１５２７
のドレインは、Ｎチャネル型ＭＯＳトランジスタ１５２
８のドレインと、第１の検出信号Ｐ３１を出力する第１
の出力端子１５０５とに接続する。昇圧電圧Ｖｄｄを入
力するＶｄｄ入力端子１５０６は、Ｐチャネル型ＭＯＳ
トランジスタ１５１６，１５２０，１５２３，１５２
５，１５２７のソースとＮウェルと、インバータ回路１
５１５の電源とに接続する。

【０１３９】Ｎチャネル型ＭＯＳトランジスタ１５１
４，１５１７，１５１９，１５２２のソースは、ＧＮＤ
端子と接続される。なお、図１５に示す点線で囲んだ部
分は、１５０８が分圧抵抗部、１５０４が基準電圧発生
回路部、１５１０がコンパレータ回路部である。また、
上記したＧＮＤ端子に接続するということは、熱電変換
素子の低電位側の電極と接続するＧＮＤ電位入力端子１
５０７に接続するという意味である。

【０１４０】次に、各部の動作を説明する。分圧抵抗部
１５０８は、熱電変換素子の起電圧Ｖｐの分圧電圧を出
力する。分圧電圧は、抵抗Ｒａ１５１１と、抵抗Ｒｂ１
５１２と抵抗Ｒｃ１５１４とを直列接続した抵抗とで分
圧する第１の分圧電圧と、抵抗Ｒａ１５１１と抵抗Ｒｂ
１５１２とを直列接続した抵抗と、抵抗Ｒｃ１５１４と
で分圧する第２の分圧電圧の２種類の分圧電圧を、前記
第１の分圧電圧は抵抗Ｒｂ１５１２の第１の電極、前記
第２の分圧電圧は抵抗Ｒｃの第１の電極からそれぞれ出
力する。さらに、ゲートに間欠パルス信号Ｐ２を入力し
たＮチャネル型ＭＯＳトランジスタ１５１４で、間欠パ
ルス信号Ｐ２が、”ハイ”の期間だけ、分圧電圧を出力
し、間欠パルス信号Ｐ２が”ロウ”の時は、各抵抗を流
れる電流をカットし、分圧電圧を発生しないようにする
ことで、間欠動作し低消費電流化を図っている。

【０１４１】基準電圧発生回路部１５０９は、基準電圧
を出力する。該基準電圧は、Ｎチャネル型ＭＯＳトラン
ジスタ１５１９のドレインから出力する。さらに、間欠
パルス信号Ｐ２をインバータ回路１５０９を介してゲー
トに入力したＰチャネル型ＭＯＳトランジスタ１５１６
とＮチャネル型ＭＯＳトランジスタ１５１７で、間欠パ
ルス信号Ｐ２が”ハイ”の期間だけ、基準電圧を出力
し、間欠パルス信号Ｐ２が”ロウ”の期間は、Ｐチャネ
ル型ＭＯＳトランジスタ１５１６をオフすることでＶｄ
ｄから電流をカットし、Ｎチャネル型ＭＯＳトランジス
タ１５１７をオンし、基準電圧ではなくＧＮＤ電位を出
力するようにすることで、間欠動作し低消費電流化を図
っている。

【０１４２】コンパレータ回路部１５１０は、カレント
ミラータイプのコンパレート方式を用いたコンパレータ
回路で、Ｎチャネル型ＭＯＳトランジスタ１５２１のゲ
ートに入力する前記基準電圧と、Ｎチャネル型ＭＯＳト
ランジスタ１５２４のゲートに入力する熱電変換素子の
起電圧Ｖｐを比較し、前記基準電圧よりも前記Ｖｐの電
圧の方が低い場合は”ハイ”、前記基準電圧よりも前記
Ｖｐの電圧の方が高い場合は”ロウ”の信号を第３の検
出信号Ｐ３３として第３の出力端子１５０３から出力す
るという動作と、前記基準電圧と、Ｎチャネル型ＭＯＳ
トランジスタ１５２６のゲートに入力する分圧抵抗部１
５０８からの前記第１の分圧電圧を比較し、前記基準電
圧よりも前記第１の分圧電圧が低い場合は”ハイ”、前
記基準電圧よりも前記第１の分圧電圧が高い場合は”ロ
ウ”の信号を第２の検出信号Ｐ２として第２の出力端子
１５０４から出力するという動作と、前記基準電圧と、
Ｎチャネル型ＭＯＳトランジスタ１５２８のゲートに入
力する分圧抵抗部１５０８からの前記第２の分圧電圧を
比較し、前記基準電圧よりも前記第２の分圧電圧が低い
場合は”ハイ”、前記基準電圧よりも前記第１の分圧電
圧が高い場合は”ロウ”の信号を第１の検出信号Ｐ３１
として第１の出力端子１５０５から出力するという動作
を行う。

【０１４３】さらに、コンパレータ回路部１５１０は、
ゲートに前記基準電圧を入力するＮチャネル型ＭＯＳト
ランジスタ１５２２で、前記基準電圧が出力している
時、つまり、前記間欠パルス信号Ｐ２が”ハイ”の時
は、ＧＮＤ端子へ電流が流れるようにする事で、検出動
作するようにし、前記基準電圧が出力せず、ＧＮＤ電位
が出力している時、つまり、前記間欠パルス信号が”ロ
ウ”の時は、ＧＮＤ端子への電流をカットすることで、
検出動作しないようにしている。つまり、間欠的に検出
動作する事で、低消費電流化を図っている。

【０１４４】なお、上記第１の分圧電圧は、熱電変換素
子の起電圧Ｖｐが０．８Ｖの時０．４Ｖ、上記第２の分
圧電圧は、熱電変換素子の起電圧Ｖｐが１．６Ｖの時
０．４Ｖになるように設計し、前記基準電圧は、０．４
ｖになるように設計している。つまり、前記第３の検出
電圧Ｐ３３は、熱電変換素子の起電圧Ｖｐが０．４Ｖ以
上なら”ロウ”、前記Ｖｐが０．４Ｖ未満なら”ハイ”
となり、前記第２の検出信号Ｐ２は、前記Ｖｐが０．８
Ｖ以上なら”ロウ”、前記Ｖｐが０．８Ｖ未満なら”ハ
イ”となり、前記第１の検出信号Ｐ３１は、前記Ｖｐが
１．６Ｖ以上なら”ロウ”、前記Ｖｐが１．６Ｖ未満な
ら”ハイ”となる。

【０１４５】さらに、図１５で示す本実施例の電圧検出
回路１０５は、各回路を構成する各ＭＯＳトランジスタ
を、しきい値電圧の絶対値を下げても、リーク電流を抑
えられるように、Ｐチャネル型ＭＯＳトランジスタなら
Ｐ型のゲート、Ｎチャネル型ＭＯＳトランジスタなら、
Ｎ型のゲートで構成することで、各ＭＯＳトランジスタ
のしきい値電圧の絶対値を極力低く（０．２Ｖ程度）
し、昇圧電圧Ｖｄｄ、あるいは、熱電変換素子の起電圧
Ｖｐが低い電圧でも、各検出信号が出力できる特徴を持
たせている。

【０１４６】つまり、本実施例の図１で示す電圧検出回
路１０５を、図１５で示すような構成とすることで、間
欠パルス信号Ｐ２で、間欠動作することで、消費電流の
少ない電圧検出回路が実現できる。図１６に、本実施例
における図１に示す信号記憶回路１０６の回路図を示
す。先ず、接続状態について説明する、電圧検出回路か
ら出力する第１の検出信号Ｐ３１を入力する第１の入力
端子１６０１は、第１記憶回路１６１０の信号入力端子
に接続し、電圧検出回路から出力する第２の検出信号Ｐ
３２を入力する第２の入力端子１６０２は、第２記憶回
路１６１１の信号入力端子に接続し、電圧検出回路から
出力する第３の検出信号Ｐ３３を入力する第３の入力端
子１６０３は、第３記憶回路１６１２の信号入力端子に
接続する。

【０１４７】間欠パルス発生回路から出力する間欠パル
ス信号Ｐ２を入力する間欠パルス信号入力端子１６０４
は、第１記憶回路１６１０と第２記憶回路１６１１と第
３記憶回路１６１２のそれぞれの第１の間欠パルス信号
入力端子と、インバータ回路１６１３の入力端子に接続
し、インバータ回路１６１３の出力端子は、第１記憶回
路１６１０と第２記憶回路１６１１と第３記憶回路１６
１２のそれぞれの第２の間欠パルス信号入力端子に接続
する。

【０１４８】昇圧電圧Ｖｄｄを入力するＶｄｄ入力端子
１６０８は、第１記憶回路１６１０と第２記憶回路１６
１１と第３記憶回路１６１２のそれぞれのＶｄｄ入力端
子に接続し、熱電変換素子の低電位側の電極と接続する
ＧＮＤ電位入力端子１６０９は、第１記憶回路１６１０
と第２記憶回路１６１１と第３記憶回路１６１２のそれ
ぞれのＧＮＤ電位入力端子に接続する。

【０１４９】第１記憶回路１６１０の出力端子は、第１
の記憶信号Ｐ４１を出力する第１の出力端子１６０５に
接続し、第２記憶回路１６１１の出力端子は、第２の記
憶信号Ｐ４２を出力する第２の出力端子１６０６に接続
し、第３記憶回路１６１２の出力端子は、第３の記憶信
号Ｐ４３を出力する第３の出力端子１６０７に接続す
る。

【０１５０】また、インバータ回路１６１３の電源端子
は、昇圧電圧Ｖｄｄを入力するＶｄｄ入力端子１６０８
に接続し、インバータ回路１６１３のＧＮＤ端子は、熱
電変換素子の低電位側の電極と接続するＧＮＤ電位入力
端子１６０９に接続する。次に動作を説明する。先ず、
間欠パルス信号Ｐ２が”ハイ”の期間は、各記憶回路の
第１の間欠パルス信号入力端子は”ハイ”となり、各記
憶回路の第２の間欠パルス信号入力端子は”ロウ”とな
るので、第１記憶回路１６１０は、第１の検出信号Ｐ３
１と同じ信号を第１の出力端子１６０５に出力し、第２
記憶信号回路１６１１は、第２の検出信号Ｐ３２と同じ
信号を第２の出力端子１６０６に出力し、第３記憶回路
１６１２は、第３の検出信号Ｐ３３と同じ信号を第３の
出力端子１６０７に出力する。

【０１５１】次に、間欠パルス信号Ｐ２が”ハイ”に次
いで”ロウ”になる期間は、各記憶回路の第１の間欠パ
ルス信号入力端子は”ロウ”となり、各記憶回路の第２
の間欠パルス信号入力端子は”ハイ”となるので、第１
記憶回路１６１０は、間欠パルス信号Ｐ２が”ハイ”か
ら”ロウ”になるときの第１の検出信号Ｐ３１の電圧を
記憶し、記憶した第１の検出信号Ｐ３１の電圧を第１の
出力端子１６０５に出力しつづけ、第２記憶回路１６１
１は、間欠パルス信号Ｐ２が”ハイ”から”ロウ”にな
るときの第２の検出信号Ｐ３２の電圧を記憶し、記憶し
た第２の検出信号Ｐ３２の電圧を第２の出力端子１６０
６に出力しつづけ、第３記憶回路１６１２は、間欠パル
ス信号Ｐ２が”ハイ”から”ロウ”になるときの第３の
検出信号Ｐ３３の電圧を記憶し、記憶した第３の検出信
号Ｐ３３の電圧を第３の出力端子１６０７に出力しつづ
ける。

【０１５２】つまり、図１で示す信号記憶回路１０６を
図１６で示す構成とすることで、間欠動作する電圧検出
回路が動作している期間、つまり、間欠パルス信号が”
ハイ”の期間は、電圧検出回路１０５の検出信号をその
まま記憶信号として出力し、電圧検出回路が動作してい
ない期間、つまり、間欠パルス信号が”ロウ”の期間
は、該期間の前の電圧検出回路が動作している期間の検
出信号を記憶し、記憶した検出信号を記憶信号として出
力する信号記憶回路が実現できる。

【０１５３】図１７に、図１６で示す第１記憶回路１６
１０と第２記憶回路１６１１と第３記憶回路１６１２の
回路図を示す。先ず、接続状態を説明する。検出信号を
入力する検出信号入力端子１７０２は、Ｐチャネル型Ｍ
ＯＳトランジスタ１７０８のソースとＮチャネル型ＭＯ
Ｓトランジスタ１７０９のドレインとに接続する。間欠
パルス信号Ｐ２が入力される第１の間欠パルス信号入力
端子１７０３は、Ｎチャネル型ＭＯＳトランジスタ１７
０９のゲートとＰチャネル型ＭＯＳトランジスタ１７１
０のゲートとに接続する。

【０１５４】間欠パルス信号Ｐ２と位相が反転した信号
が入力される第２の間欠パルス信号入力端子１７０４
は、Ｐチャネル型ＭＯＳトランジスタ１７０８のゲート
とＮチャネル型ＭＯＳトランジスタ１７１１のゲートと
に接続する。Ｐチャネル型ＭＯＳトランジスタ１７０８
のドレインは、Ｎチャネル型ＭＯＳトランジスタ１７０
９のソースと、Ｐチャネル型ＭＯＳトランジスタ１７１
０のソースと、Ｎチャネル型ＭＯＳトランジスタ１７１
１のソースと、インバータ回路１７１２の入力端子とに
接続し、インバータ回路１７１２の出力端子は、インバ
ータ回路１７１３の入力端子に接続する。

【０１５５】インバータ回路１７１３の出力端子は、Ｐ
チャネル型ＭＯＳトランジスタ１７１０のドレインと、
Ｎチャネル型ＭＯＳトランジスタ１７１１のソースと、
記憶信号を出力する記憶信号出力端子１７０５とに接続
する。なお、昇圧電圧Ｖｄｄを入力するＶｄｄ入力端子
１７０６は、Ｐチャネル型ＭＯＳトランジスタ１７０
８，１７１０のＮウェルと、インバータ回路１７１２，
１７１３の電源端子とに接続し、熱電変換素子の低電位
側の電極と接続するＧＮＤ電位入力端子１７０７は、イ
ンバータ回路１７１２，１７１３のＧＮＤ端子に接続す
る。

【０１５６】次に、動作を説明する。先ず、間欠パルス
信号Ｐ２が”ハイ”の時、第１の間欠パルス信号入力端
子１７０３は”ハイ”、第２の間欠パルス信号入力端子
１７０４は”ロウ”となるので、Ｐチャネル型ＭＯＳト
ランジスタ１７０８とＮチャネル型ＭＯＳトランジスタ
がオンし、Ｐチャネル型ＭＯＳトランジスタ１７１０と
Ｎチャネル型ＭＯＳトランジスタ１７１１がオフし、イ
ンバータ回路１７１２の入力端子には、検出信号入力端
子１７０２から入力した検出信号が入力されるので、記
憶信号出力端子１７０５からは、該検出信号がそのまま
出力される。

【０１５７】次に、間欠パルス信号Ｐ２が、前記した”
ハイ”の状態から”ロウ”になったとき、第１の間欠パ
ルス信号入力端子１７０３は”ロウ”、第２の間欠パル
ス信号入力端子１７０４は”ハイ”となるので、Ｐチャ
ネル型ＭＯＳトランジスタ１７０８とＮチャネル型ＭＯ
Ｓトランジスタがオフし、Ｐチャネル型ＭＯＳトランジ
スタ１７１０とＮチャネル型ＭＯＳトランジスタ１７１
１がオンし、インバータ回路１７１２の入力端子には、
検出信号入力端子１７０２から入力した検出信号が入力
されず、前記した間欠パルス信号が”ハイ”の時の最後
の検出信号が入力されたままとなるので、記憶信号出力
端子１７０５からは、間欠パルス信号が”ハイ”の時の
最後の検出信号が出力され続ける。

【０１５８】つまり、図１７で示すような構成とするこ
とで、間欠パルス信号が”ハイ”の時、つまり、電圧検
出回路が動作し、検出信号を出力している時は、そのま
ま該検出信号を記憶信号として出力し、前記した間欠パ
ルス信号”ハイ”の状態から”ロウ”になった時、つま
り、電圧検出回路が停止し、検出信号が出力されなくな
った時は、前記した間欠パルス信号が”ハイ”の時の最
後の検出信号を記憶し、次の間欠パルス信号が”ハイ”
となるときまで、該記憶した検出信号を出力し続ける記
憶回路が実現できる。

【０１５９】上記したように、本実施例では、図１で示
す信号記憶回路１０６を、図１７で示すような構成の記
憶回路を用いて、図１６で示すような構成とする事で、
図１で示す間欠動作する電圧検出回路１０５が、動作し
ている時は、該電圧検出回路の検出信号をそのまま記憶
信号として出力し、該電圧検出回路が、停止していると
きは、該電圧検出回路が停止する前、つまり、動作して
いる時の検出信号を記憶し、次に該電圧検出回路が動作
するまで、その記憶した検出信号を出力する信号記憶回
路が実現できる。

【０１６０】さらに、本実施例の前記信号記憶回路は、
該信号記憶回路を構成する各ＭＯＳトランジスタを、し
きい値電圧の絶対値を下げても、リーク電流を抑えられ
るように、Ｐチャネル型ＭＯＳトランジスタならＰ型の
ゲート、Ｎチャネル型ＭＯＳトランジスタなら、Ｎ型の
ゲートで構成することで、各ＭＯＳトランジスタのしき
い値電圧の絶対値を極力低く（０．２Ｖ程度）し、昇圧
電圧Ｖｄｄ、あるいは、熱電変換素子の起電圧Ｖｐが低
い電圧でも、記憶信号が出力できる特徴を持たせてい
る。

【０１６１】

【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を有する。Ｐチャ
ネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトラン
ジスタを適材適所に設置し、ＭＯＳトランジスタでコン
デンサーを充放電し昇圧させることで、昇圧効率が良
く、低電圧からの昇圧が可能な昇圧回路が実現できる。

【０１６２】そして、該ＭＯＳトランジスタをＰチャネ
ル型ＭＯＳトランジスタならＰ型のゲート、Ｎチャネル
型ＭＯＳトランジスタならＮ型のゲートとしたＭＯＳト
ランジスタとする事で、各ＭＯＳトランジスタしきい値
電圧の絶対値を下げることができるので、さらに低電圧
からの昇圧が可能な昇圧回路が実現できる。また、外部
エネルギーにより発電する電源、例えば熱電変換素子の
起電圧に応じて出力するクロック信号の周波数を可変で
きる発振回路を設け、該発振回路の出力するクロック信
号で昇圧回路が熱電変換素子の起電圧を昇圧する構成と
することで、熱電変換素子の起電力を無駄無く昇圧電力
に変換することができる昇圧システムが実現できる。

【０１６３】さらに、該熱電変換素子の起電圧を検出
し、該起電圧に応じた検出信号を出力する電圧検出回路
を設け、該電圧検出回路の出力する検出信号で、昇圧回
路の昇圧倍数を可変するような構成とすることで、熱電
変換素子の起電圧が変動しても、熱電変換素子の起電力
を効率良く昇圧電力に変換することができる昇圧システ
ムが実現できる。

【０１６４】そして、さらに、発振回路からのクロック
信号から間欠パルスを作り出す間欠パルス発生回路を設
け、前記電圧検出回路を該間欠パルス信号で間欠動作さ
せ、前記電圧検出回路が動作している期間は、該電圧検
出回路が出力する前記検出信号を、記憶信号として昇圧
回路へ出力し、前記電圧検出回路が動作していない期間
は、前の該電圧検出回路が動作していた時の最終の検出
信号を記憶し、次に該電圧検出回路が動作するまでの
間、前記記憶した検出信号を、記憶信号として昇圧回路
へ出力する信号記憶回路を設け、昇圧回路は、該信号記
憶回路から出力する記憶信号に応じて昇圧倍数を可変す
る構成とすることで、前記電圧検出回路で消費される電
流が少なくなり、効率の良い昇圧システムが実現でき
る。

【図面の簡単な説明】

【図１】昇圧システムの実施例を示すブロック図であ
る。

【図２】昇圧回路の実施例を示す回路図である。

【図３】昇圧回路の回路図である。

【図４】昇圧回路の回路図である。

【図５】昇圧回路の回路図である。

【図６】昇圧回路の実施例の回路図である。

【図７】昇圧回路の実施例を示す回路図である。

【図８】昇圧回路の実施例を示す回路図である。

【図９】昇圧回路の実施例の回路図である。

【図１０】昇圧回路の実施例を示す回路図である。

【図１１】昇圧回路の実施例を示す回路図である。

【図１２】昇圧回路の実施例を示す回路図である。

【図１３】発振回路の実施例を示す回路図である。

【図１４】間欠パルス発生回路の実施例を示す回路図で
ある。

【図１５】電圧検出回路の実施例を示す回路図である。

【図１６】信号記憶回路の実施例を示す回路図である。

【図１７】信号記憶回路の実施例を示す回路図である。

【図１８】従来の昇圧システムを示すブロック図であ
る。

【図１９】従来の昇圧システムの昇圧回路を示す回路図
である。

【符号の説明】

１０１ 熱電変換素子 １０３ 発振回路 １０４ 間欠パルス発生回路 １０５ 信号記憶回路 １０７ 昇圧回路 Ｐ１ クロック信号 Ｐ２ 間欠パルス信号 Ｐ３ 検出信号 Ｐ４ 記憶信号 ＶＰ 起電圧 Ｖｄｄ 昇圧電圧 ＧＮＤ ＧＮＤ端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森内 美和 千葉県千葉市美浜区中瀬１丁目８番地 セ イコーインスツルメンツ株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部エネルギーで起電力を発生する電源
   と、 前記起電力を利用して、該起電力の電圧よりも高い電圧
   の昇圧電力を発生する昇圧回路と、クロック信号を発生
   する発振回路を有し、 前記電源は、外部エネルギーの変動により前記前記起電
   力の電圧が変動する特徴を有し、 前記昇圧回路は、内部にスイッチ素子とコンデンサーを
   有し、前記スイッチ素子のスイッチング動作と、前記コ
   ンデンサーのカップリング効果を利用して前記昇圧電力
   を発生し、さらに、前記クロック信号により、前記スイ
   ッチ素子をオン、オフする構成であり、 前記発振回路は、発生するクロック信号の周波数を、前
   期起電圧の電圧が上昇する際は上昇させ、前記起電力の
   電圧が低下する際は低下させる構成であることを特徴と
   する電子機器。
2. 【請求項２】 外部エネルギーで起電力を発生する電源
   と、 前記起電力を利用して、該起電力の電圧よりも高い電圧
   の昇圧電力を発生する昇圧回路と、クロック信号を発生
   する発振回路と、前記起電力の電圧を検出し、検出結果
   に基づく検出信号を出力する電圧検出回路を有し、 前記電源は、外部エネルギーの変動により前記前記起電
   力の電圧が変動する特徴を有し、 前記昇圧回路は、内部にスイッチ素子とコンデンサーを
   有し、前記スイッチ素子のスイッチング動作と、前記コ
   ンデンサーのカップリング効果を利用して前記昇圧電力
   を発生し、さらに、前記クロック信号により、前記スイ
   ッチ素子をオン、オフする構成であると伴に、昇圧倍数
   を可変できる構成であり、前記検出信号により、前期起
   電圧の電圧が上昇する際は昇圧倍数を低下させ、前記起
   電力の電圧が低下する際は昇圧倍数を増加させるように
   制御される構成であることを特徴とする電子機器。
3. 【請求項３】 前記電子機器は、さらに前記電圧検出回
   路の検出信号を記憶する信号記憶回路を有し、またさら
   に、前記電圧検出回路は、間欠動作する構成を有し、 前記信号記憶回路は、前記電圧検出回路が動作している
   期間は、前記電圧検出回路からの検出信号と同じ信号を
   前記昇圧回路に出力し、前記電圧検出回路が動作してい
   ない期間は、前記電圧検出回路が動作している期間の最
   後段階に、前記電圧検出回路から出力される検出信号を
   記憶し、該記憶した検出信号を、その後の前記電圧検出
   回路の動作する期間まで前記昇圧回路に出力し続ける構
   成であることを特徴とする請求項２記載の電子機器
4. 【請求項４】 前記電源は、温度差という外部エネルギ
   ーで起電力を発生する熱電変換素子であることを特徴と
   する請求項１から３のいずれかに記載の電子機器。
5. 【請求項５】 前記電子機器は、腕時計であり、該腕時
   計は内部に前記昇圧回路と前記熱電変換素子と時計用Ｉ
   Ｃを有する構成であり、前記昇圧電力を利用して前記時
   計ＩＣを駆動することを特徴とする請求項４記載の電子
   機器。