CN108039890B - 一种逐次逼近型adc电路及模数转换方法 - Google Patents

Abstract

本发明涉及集成电路设计领域，尤其涉及一种逐次逼近型ADC电路，以解决现有技术中传统SAR ADC架构存在转换精度低的问题。所述逐次逼近型ADC电路包括：数模转换器DAC，包含第一电容阵列和第二电容阵列，既用于输入模拟信号的采样保持，也用于数模信号的转换输出，比较器，用于比较DAC输出的两个模拟电压信号的大小，逐次逼近寄存器SAR，用于逐周期控制DAC中模拟电压信号的量化输出，并根据比较器的输出结果逐次确定所述SAR中的每一个比特的值，以获得数字信号，并输出所述数字信号，所述的新型SAR ADC电路，简化了电路设计的复杂度，降低了硅片面积的损耗，提高了逐次逼近型ADC的转换精度。

Description

一种逐次逼近型ADC电路及模数转换方法

技术领域

本发明涉及集成电路设计领域，尤其涉及一种逐次逼近型ADC电路及模数转换方法。

背景技术

模数转换器(Analog-to-Digital Converter，ADC)主要用于将模拟信号转换成数字信号。目前广泛使用的逐次逼近寄存器型(Successive Approximation Registers,SAR)ADC采用互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)制造工艺，能够保证中等转换精度(一般8～16位)和中等的转换速度(一般5Msps以下)，并且具有功耗低和芯片面积小，且易于实现多路转换的优点。

参阅图1所示，传统的SAR ADC的基本结构包括采样/保持电路、数模转换器(Digital-to-Analog Converter，DAC)、比较器、及SAR数字逻辑控制电路。

传统的SAR ADC电路中的采样/保持电路，包括采样保持电容、CMOS开关，采样/保持电路采用上极板采样，因此，采样保持电容和输入信号是并联关系，输入信号和输出信号是串联关系，会产生直流耦合，降低了传统的SAR ADC转换精度，另一方面，CMOS开关电路存在电荷注入等非理想因素，降低了传统的SAR ADC转换精度与速度。

发明内容

本发明实施例提供一种逐次逼近型ADC电路及模数转换方法，用以解决现有技术中传统的SAR ADC存在设计复杂度大、转换精度低的问题。

本发明实施例提供的具体技术方案如下：

一种逐次逼近型ADC电路，包括：

数模转换器DAC，包括第一电容阵列和第二电容阵列，所述第一电容阵列用于采样保持输入的第一模拟电压信号，并输出第三模拟电压信号，所述第二电容阵列用于采样保持输入的第二模拟电压信号，并输出第四模拟电压信号，其中，第一模拟电压信号和第二模拟电压信号为输入的两种不同的信号；

比较器，所述比较器的正相接入端与所述第一电容阵列相连接，反相接入端与所述第二电容阵列相连接，输出端与所述逐次逼近型ADC电路包括的逐次逼近寄存器SAR相连接，用于通过所述正相输入端接收所述第三模拟电压信号，通过所述反相输入端接收所述第四模拟电压信号，并比较所述第三模拟电压信号和所述第四模拟电压信号的大小，获得比较结果；

所述逐次逼近寄存器SAR，用于接收所述比较结果，并基于所述比较结果，逐次确定所述SAR中的每一个比特的值，获得数字信号，并输出所述数字信号。

可选的，所述第一电容阵列包括并联的n+1个电容组，所述第二电容阵列包括并联的m+1个电容组，m等于n；其中，

所述n+1个电容组中的其中一个电容组包括一个单位电容，用于接入共模电平信号，所述n+1个电容组中剩余的n个电容组中的第i个电容组包括2^i-1个并联的单位电容，所述n个电容组中的每个电容组与所述SAR的每一个比特一一对应，用于根据所述SAR输入的第一指示信令以及所述第一模拟电压信号确定所述第三模拟电压信号，所述第一指示信令用于指示所述第一电容阵列确定模拟电压信号；

所述m+1个电容组中的其中一个电容组包括一个单位电容，用于接入所述共模电平信号，所述m+1个电容组中剩余的m个电容组中的第i个电容组包括2^i-1个并联的单位电容，所述m个电容组中的每个电容组与所述SAR的每一个比特一一对应，用于根据所述SAR输入的第二指示信令以及所述第二模拟电压信号确定所述第四模拟电压信号，所述第二指示信令用于指示所述第二电容阵列确定模拟电压信号。

可选的，所述SAR还用于，将所述SAR的待确定的比特的值设置为1，将所述SAR的未确定的比特值设置为0，获得二进制信号；且，根据所述二进制信号生成所述第一指示信令和所述第二指示信令，并将所述第一指示信令发送给所述第一电容阵列，将所述第二指示信令发送给所述第二电容阵列；

所述第一电容阵列还用于，基于所述第一指示信令生成并输出第三模拟电压信号至比较器；

所述第二电容阵列还用于，基于所述第二指示信令生成并输出第四模拟电压信号至比较器；

所述SAR还用于，若所述比较器的所述比较结果用于指示所述第三模拟电压信号小于所述第四模拟电压信号，则确定所述待确定的比特的值为1；或，若所述比较器的所述比较结果用于指示所述第三模拟电压信号大于所述第四模拟电压信号，则SAR确定所述待确定的比特的值为0。

可选的，所述第一电容阵列具体用于：

基于所述第一指示信令，控制所述二进制信号中取值为1的比特所对应的电容组接入所述量化参考电压信号，及，控制所述二进制信号中取值为0的比特所对应的电容组接入所述共模电平信号，获得所述第三模拟电压信号。

可选的，所述第二电容阵列具体用于：

基于所述第二指示信令，控制所述二进制信号为1的比特所对应的电容组接入所述量化参考电压信号，同时，控制所述二进制信号为0的比特所对应的电容组接入所述共模电平信号，获得所述第四模拟电压信号。

一种逐次逼近型ADC电路中的模数转换方法，所述逐次逼近型ADC电路包括数模转换器DAC、比较器、及逐次逼近寄存器SAR，所述DAC包括第一电容阵列和第二电容阵列，所述比较器的正相接入端与所述第一电容阵列相连接，反相接入端与所述第二电容阵列相连接，输出端与所述逐次逼近型ADC电路包括的逐次逼近寄存器SAR相连接；所述方法包括：

所述第一电容阵列接收输入的第一模拟电压信号，并对所述第一模拟电压信号进行采样保持，得到并向所述比较器输出第三模拟电压信号；

所述第二电容阵列接收输入的第二模拟电压信号，并对所述第二模拟电压信号进行采样保持，得到并向所述比较器输出第四模拟电压信号，其中，第一模拟电压信号和第二模拟电压信号为两种不同的信号；

所述比较器的所述正相输入端接收所述第三模拟电压信号，所述反相输入端接收所述第四模拟电压信号，且所述比较器比较所述第三模拟电压信号和所述第四模拟电压信号的大小，获得并向所述SAR输出比较结果；

所述SAR接收所述比较结果，并基于所述比较结果，逐次确定所述SAR中的每一个比特的值，获得数字信号，并输出所述数字信号。

可选的，所述第一电容阵列包括并联的n+1个电容组，所述n+1个电容组中的n个电容组中的每个电容组与所述SAR的每一个比特一一对应，以及，所述第二电容阵列包括并联的m+1个电容组，所述m+1个电容组中的m个电容组中的每个电容组与所述SAR的每一个比特一一对应；通过所述第一电容阵列对所述第一模拟电压信号进行采样保持，得到所述第三模拟电压信号，以及，通过所述第二电容阵列对所述第二模拟电压信号进行采样保持，得到所述第四模拟电压信号，包括：

第一电容阵列的n+1个电容组中的其中一个电容组包括一个单位电容，用于接入共模电平信号，以及所述n个电容组根据所述SAR输入的第一指示信令以及所述第一模拟电压信号确定所述第三模拟电压信号，所述第一指示信令用于指示所述第一电容阵列确定模拟电压信号；

第二电容阵列的m+1个电容组中的其中一个包括一个单位电容，用于接入所述共模电平信号，以及所述m个电容组根据所述SAR输入的第二指示信令以及所述第二模拟电压信号确定所述第四模拟电压信号，所述第二指示信令用于指示所述第二电容阵列确定模拟电压信号。

可选的，所述方法还包括：

所述SAR将所述SAR的待确定的比特的值设置为1，将所述SAR的未确定的比特值设置为0，获得二进制信号；且，根据所述二进制信号生成所述第一指示信令和所述第二指示信令，并将所述第一指示信令发送给所述第一电容阵列，将所述第二指示信令发送给所述第二电容阵列；

所述第一电容阵列还用于，基于所述第一指示信令生成并输出第三模拟电压信号至比较器；

所述第二电容阵列还用于，基于所述第二指示信令生成并输出第四模拟电压信号至比较器；

所述SAR还用于，若所述比较器的所述比较结果用于指示所述第三模拟电压信号小于所述第四模拟电压信号，则确定所述待确定的比特的值为1；或，若所述比较器的所述比较结果用于指示所述第三模拟电压信号大于所述第四模拟电压信号，则SAR确定所述待确定的比特的值为0。

可选的，基于所述第一指示信令生成第三模拟电压信号，包括：

基于所述第一指示信令，控制所述二进制信号中取值为1的比特所对应的电容组接入所述量化参考电压信号，及，控制所述二进制信号中取值为0的比特所对应的电容组接入所述共模电平信号，获得所述第三模拟电压信号。

可选的，基于所述第二指示信令生成第四模拟电压信号，包括：

基于所述第二指示信令，控制所述二进制信号为1的比特所对应的电容组接入所述量化参考电压信号，同时，控制所述二进制信号为0的比特所对应的电容组接入所述共模电平信号，获得所述第四模拟电压信号。

本发明有益效果如下：

本发明实施例中，去掉了传统SARADC电路中原本独立存在的采样/保持电路，在原本仅存在一个电容阵列的数模转换器DAC中增加了一个电容阵列，这两个电容阵列分别为第一电容阵列和第二电容阵列，第一电容阵列和第二电容阵列通过下极板采样保持模拟电压信号，第一电容阵列和第二电容阵列与输入的模拟电压信号是串联关系，通过第一电容阵列和第二电容阵列可以将输入的模拟电压信号和输出的模拟电压信号进行隔离，避免了输入的模拟电压信号和输出的模拟电压信号直接耦合，因此，提高了逐次逼近型ADC电路的转换精度，另一方面，第一电容阵列和第二电容阵列在采集输入的模拟电压信号时，与比较器是隔断的，在断开输入的模拟电压信号时所产生的额外的电荷流动无法流动至第一电容阵列和第二电容阵列的输出端，因此，输入端的电荷注入现象对输出的模拟电压信号没有影响，提高了逐次逼近型ADC电路的转换精度。

进一步的，本发明实施例中，比较器比较的是第一电容阵列输出的第三模拟电压信号和第二电容阵列输出的第四模拟电压信号，第三模拟电压信号和第四模拟电压信号收敛于共模电平信号，因此输出的电压范围不需要满足轨到轨，这样，不仅提高了比较速度，还简化了比较器的设计。

附图说明

图1为本发明背景技术中传统的SAR ADC电路的结构示意图；

图2为本发明实施例中逐次逼近型ADC电路的结构示意图；

图3为本发明实施例中逐次逼近型ADC电路的具体电路图；

图4为本发明实施例中逐次逼近型ADC电路放电复位示意图；

图5为本发明实施例中逐次逼近型ADC电路采样保持示意图；

图6为本发明实施例中逐次逼近型ADC电路信号转换示意图；

图7为本发明实施例中逐次逼近型ADC电路仿真结果示意图。

具体实施方式

为了提高SAR ADC的转换精度，本发明实施例中，提供一种逐次逼近型ADC电路及模数转换方法，包括数模转换器DAC，用于采样保持输入的模拟电压信号，比较器，用于比较DAC输出的模拟电压信号的大小，逐次逼近寄存器SAR，用于逐次确定所述SAR中的每一个比特的值，获得数字信号，并输出所述数字信号。

下面结合附图对本发明优选的实施方式进行详细说明。

参阅图2所示，本发明实施例提供的逐次逼近型ADC电路包括：数模转换器DAC201、比较器202以及逐次逼近寄存器SAR203。

DAC201，包括第一电容阵列204和第二电容阵列205。

具体的，本发明实施例中支持两个不同的信号作为输入该逐次逼近型ADC电路的模拟电压信号，则模拟电压信号包括两路输入，分别称为第一模拟电压信号和第二模拟电压信号。为了接收这两路输入信号，本发明实施例在DAC201中设计了两个电容阵列，分别称为第一电容阵列204和第二电容阵列205，第一电容阵列204用于采样保持第一模拟电压信号，第二电容阵列205用于采样保持第二模拟电压信号，其中，第一模拟电压信号和第二模拟电压信号为输入的两个不同的信号，两者在输入时没有先后关系，可以同时输入。

比较器202，比较器202的正相接入端与第一电容阵列204相连接，反相接入端与第二电容阵列205相连接，输出端与SAR203相连接。

具体的，在传统的SAR ADC电路中，由于DAC输出电压范围为轨到轨。因此，对比较器而言，其输入范围设计也需满足轨到轨，同时，还要兼顾比较速度的设计需求，这给比较器模块的设计提出极大的挑战。因此，在本发明实施例中，将DAC201中第一电容阵列204输出至比较器202的模拟电压信号称为第三模拟电压信号，第二电容阵列205输出至比较器202的模拟电压信号称为第四模拟电压信号，其中，第三模拟电压信号和第四模拟电压信号均收敛于共模电平信号，因此，比较器的设计就不需要满足电压范围轨到轨了，从而简化了比较器的设计。

进一步地，比较器202还用于比较DAC201输出的第三模拟电压信号和第四模拟电压信号的大小，获得比较结果，并将比较结果输入SAR203。

SAR203，与比较器202输出端相连接，用于接收比较器202输出的比较结果。基于比较器202的比较结果，可以确定SAR203的每一个比特(bit)的值，获得二进制信号。

本发明实施例中，在DAC201中将电容阵列由传统的一个电容阵列增加至两个电容阵列，从而通过DAC201实现了采样保持模拟电压信号的功能，因此在该逐次逼近型ADC电路中不再需要独立存在的采样/保持电路，简化了电路设计的复杂度，降低了硅片面积的损耗。另一方面，第一电容阵列和第二电容阵列与输入的模拟电压信号是串联关系，通过第一电容阵列和第二电容阵列可以将输入的模拟电压信号和输出的模拟电压信号进行隔离，避免了输入的模拟电压信号和输出的模拟电压信号直接耦合，因此，提高了逐次逼近型ADC电路的转换精度。

比较器比较的是第一电容阵列输出的第三模拟电压信号和第二电容阵列输出的第四模拟电压信号，第三模拟电压信号和第四模拟电压信号收敛于共模电平信号，因此输出的电压范围不需要满足轨到轨，这样，不仅提高了比较速度，还简化了比较器的设计。

进一步地，参阅图3所示，下面详细介绍DAC201中电容阵列的结构。

在本发明实施例中，为了简化比较器的设计，使DAC201输出的模拟电压信号在轨到轨电压信号之间任意的值，设计第一电容阵列204和第二电容阵列205的结构如下：

在第一电容阵列204中，将包括的电容分为n+1个电容组，这n+1个电容组表示为C₀，C₁，……，C_n-2，C_n-1，C_p〃，其中，n为正整数，n等于SAR203中bit的位数，电容组C_i-1表征2^i-1个并联的单位电容，i为组的序号，电容组C_p〃中包括一个单位电容。

例如，在第一电容阵列204中，包括13个电容组，第0个电容组C₀包括1个单位电容，第1个电容组C₁包括2个并联的单位电容，以此类推，第11个电容组C₁₁包括2048个并联的单位电容，第12个电容组C_p〃包括一个单位电容。

n+1个电容组中，电容组与电容组之间并联连接，在除电容组C_p〃之外的其它电容组的下极板接入端都设置了一个开关，一个开关可以控制该开关所在的电容组是接入共模电平信号还是接入量化参考电压信号。

在第二电容阵列205中，也将包括的电容分为n+1个电容组，这n+1个电容组表示为C₀＇，C₁＇，……，C_n-2＇，C_n-1＇，C_n〃，其中，电容组C_i-1＇表征2^i-1个并联的单位电容，电容组C_n〃中包括一个单位电容。

n+1个电容组中，电容组与电容组之间的电容并联连接，在除电容组C_n〃之外的其它电容组的下极板接入端都设置了一个开关，一个开关可以控制该开关所在的电容组是接入共模电平信号还是接入量化参考电压信号。

这样，第一电容阵列204和第二电容阵列205中所有电容组都可以用于采样保持输入的模拟电压信号，因此不再需要独立的采样/保持电路。而除电容组C_p〃和电容组C_n〃之外的其它电容组用于确定SAR203每一个bit的值，同时，第一电容阵列204与输入的第一模拟电压信号成串联关系，第二电容阵列205与输入的第二模拟电压信号成串联关系，可以避免输入的模拟电压信号和输出的模拟电压信号直接耦合，还可以使输出的模拟电压信号不受电荷注入的影响，提高逐次逼近型ADC电路的转换精度。

在上述逐次逼近型ADC电路的结构中，为了通过电容组确定SAR203每一个bit的值，需要建立SAR203与DAC201中第一电容阵列204和第二电容阵列205之间的对应关系。

本发明实施例中，预先将SAR203的每一个bit与第一电容阵列204中除电容组C_p〃之外的其它电容组建立一一对应的关系，同样的，SAR203的每一个bit与第二电容阵列205中除电容组C_n〃之外的其它电容组也建立一一对应的关系。

例如，SAR203中bit的位数为12位，则第一电容阵列204中除电容组C_p〃之外设计有12个电容组，这12个电容组分别为C₀，C₁，……，C₁₀，C₁₁，并且，SAR203中bit的最高位对应电容组C₁₁，SAR203中bit的次高位对应电容组C₁₀，以此类推，SAR203的第11个bit对应电容组C₁，SAR203第12个bit对应电容组C₀，同时，在第二电容阵列205中除电容组C_n〃之外也设计有12个电容组，SAR203中bit的最高位对应电容组C₁₁＇，SAR203中bit的次高位对应电容组C₁₀＇，以此类推，SAR203的第11个bit对应电容组C₁＇，SAR203第12个bit对应电容组C₀＇。

接着，基于SAR203的每一个bit与其它电容组的对应关系，在确定SAR203中任意一个bit的值时，将该bit的值预置为1，已经确定了值的bit保持不变，尚未确定值的bit全部置0，获得一个二进制信号，并基于二进制信号生成第一指示信令和第二指示信令，并将第一指示信令输出至第一电容阵列204，将第二指示信令输出至第二电容阵列205，第一电容阵列204和第二电容阵列205控制二进制信号中值为1的bit对应的电容组接入量化参考电压信号，控制二进制信号中值为0的bit对应的电容组接入共模电平信号，使第一电容阵列204重新输出第三模拟电压信号，第二电容阵列205重新输出第四模拟电压信号至比较器202中。

进一步地，为了使DAC201实现采样/保持电路的功能，参阅图4所示，逐次逼近型ADC电路中还设置了开关阵列，开关阵列包括开关S1、开关S21、开关S22、开关S3。

在采样过程中，断开开关S3，闭合开关S1，将开关S21置于第一模拟电压信号V_in1上，开关S22置于第二模拟电压信号V_in2上，第一电容阵列204中每一个电容组的开关都置于第一模拟电压信号V_in1上，第二电容阵列205中每一个电容组的开关都置于第二模拟电压信号V_in2上。

确定了各开关的开闭方式后，DAC201中第一电容阵列204采集V_in1、正的量化参考电压信号V_refp，第二电容阵列205采集V_in2、负的量化参考电压信号V_refp，由于第一电容阵列204和第二电容阵列205通过开关S1导通，因此V_in1信号会流入第二电容阵列205，V_in2会流入第一电容阵列204，结合量化参考电压信号V_refp和V_refn，获得第三模拟电压信号V_out1和第四模拟电压信号V_out2，V_out1和V_out2的计算公式如下：

由于第一电容阵列204和第二电容阵列205结构相同，输入大小相等的模拟电压信号，输入相同的量化参考电压信号，因此，第一电容阵列204的总电容等于第二电容阵列205的总电容，均为C_total，则第一电容阵列204和第二电容阵列205的上极板存储的电荷量Q_C都可以表示为：

并且，第一电容阵列204和第二电容阵列205中每一组并联不同个数的电容，假设每一个电容的值为C，那么，第一电容阵列204总电容C_total和第二电容阵列205的总电容C_total可以采用以下表达式计算：

C_total＝C_n-1+C_n-2+…+C₁+C₀₊C₀

＝2^n-1C+2^n-2C+…+2¹C+C+C

＝2ⁿC

采集了上述模拟电压信号之后，下面介绍将采集的模拟电压信号逐次转换成二进制信号的转换过程，具体如下：

参阅图5所示，开关阵列还包括开关S41、开关S42，断开开关S1、开关S3，将开关S21和开关S22都置于共模电平信号V_cm上，闭合开关S41和开关S42，使DAC201和比较器202连接起来。

首先，将SAR203中当前待确定的bit预置1，并保持已经确定了值的bit不变，尚未确定值的bit全部置0，生成一个二进制信号。

例如，假设SAR203中的位数为12位，第一位已经确定为1，第二位已经确定为0，第三位为当前待确定的bit，则将第三位bit预置1，第三位之后的bit均置0，获得一个二进制信号为：1010 0000 0000。

其次，SAR203基于二进制信号生成第一指示信令和第二指示信令，并将第一指示信令输入第一电容阵列204，将第二指示信令输入第二电容阵列205，根据预设的SAR203中每一个bit与第一电容阵列204和第二电容阵列205中电容组的一一对应关系，第一电容阵列204根据第一指示信令控制二进制信号中数值为1的bit所对应的电容组接入V_refp，其余数值为0的bit所对应的电容组接入V_cm，第二电容阵列205根据第二指示信令控制二进制信号中数值为1的bit所对应的电容组接入V_refn，其余数值为0的bit所对应的电容组接入V_cm，具体接入关系如表1所示：

表1

最后，在改变第一电容阵列204和第二电容阵列205中每个电容组的接入方式之后，DAC201将重新输出第三模拟电压信号V_out1和第四模拟电压信号V_out2，在第一电容阵列204中，由电容上极板电荷Q_c守恒计算重新输出的第三模拟电压信号V_out1为：

其中，d_i为SAR203中第i个bit的值，取值为0或1，n等于SAR203的位数，V_refp为正的量化参考电压信号。

同样的，在第二电容阵列205中，由电容上极板电荷Q_c守恒计算出的第四模拟电压信号V_out2为：

其中，d_i为SAR203中第i个bit的值，取值为0或1，n等于SAR203的位数，V_refn为负的量化参考电压信号。

DAC201重新输出第三模拟电压信号V_out1和第四模拟电压信号V_out2之后，将V_out1和V_out2输入比较器202比较大小。

可选的，本发明实施例中，可以通过如下表达式确定V_out1和V_out2的大小：

V_d＝V_out1-V_out2

若比较结果V_d小于0，则将比较结果输入SAR203中，将预置1的当前待确定的bit值确定为1；

若比较结果V_d大于0，则将比较结果输入SAR203中，将预置1的当前待确定的bit值确定为0。

例如，假设数字逻辑控制电路204中第三位为当前待确定的bit，输入比较器202的V_out1和V_out2的差值小于0，确定第三位bit的值为1，则获得一个更新后的二进制信号为：10100000 0000。

判断SAR203中当前待确定的bit是否为最低位。

若当前待确定的bit为SAR203的最低位，则SAR203中所有bit都已经确定了，获得二进制信号即为由第一模拟电压信号和第二模拟电压信号转换后的数字信号，由SAR203输出该二进制信号。

若当前待确定的bit不是SAR203的最低位，则将当前待确定的bit的下一位作为新的当前待确定的bit，并将新的当前待确定的bit预置1，重复上述转换过程。

进一步地，逐次逼近型ADC电路每进行一次模数转换称为一个转换周期，在采样过程之前，为了消除逐次逼近型ADC电路中每一个转换周期之间由于累积记忆效应存在的不平衡电压，本发明实施例中，在每一个转换周期之前，均对逐次逼近型ADC电路进行放电复位，使每一个转换周期均从固定的共模电平信号开始转换，提高了逐次逼近型ADC电路的转换精度。

参阅图6所示，闭合开关S3，第一电容阵列204形成一个闭合回路，第二电容阵列205形成一个闭合回路，分别将开关S21、开关S22置在共模电平信号V_cm上，闭合开关S1，使第一电容阵列204和第二电容阵列205相连接，断开开关S41和开关S42，此时，第一电容阵列204和第二电容阵列205开始释放上下两个极板的电荷，使每一个电容上下极板的电压值都等于V_cm，电压差值为零，因此，通过放电复位过程，消除了第一电容阵列204和第二电容阵列205之间的不平衡电压。

另一方面，开关阵列中还包括开关S5，闭合开关S5，比较器202的正相输入端和反相输入端均接入到共模电平信号V_cm上，可以消除比较器202中的不平衡电压。

本发明实施例二提供一种逐次逼近型ADC电路的仿真结果，并与上述公式计算出的结果进行比对，以验证逐次逼近型ADC电路的合理性。

参阅图7所示，xavrefh、xavrefl为量化参考电压信号，vin_p为第一模拟电压信号，vcm为共模电平信号，out_p为第一电容阵列204输出的第三模拟电压信号，out_n为第二电容阵列205输出的第四模拟电压信号，adc_sample为采样保持第一模拟电压信号和第二模拟电压信号，comp_out为SAR203中确定的二进制信号，adc_clk为时钟信号，adc_dout_d[11:0]为二进制信号完全确定之后输出的第三模拟电压信号和第四模拟电压信号，adc_eoc_d为模拟电压信号转换为二进制信号的结束标志位。

在建立逐次逼近型ADC电路仿真模型时，设置第一电容阵列除电容C_p〃之外有12组电容，第二电容阵列除电容C_n〃之外也有12组电容，SAR中二进制信号的位数为12位，支持的数据采样率为1msps，时钟信号包括16个转换周期，其中，采样保持第一模拟电压信号和第二模拟电压信号占用3个转换周期，逐次确定二进制信号所有码元占用12个转换周期，转换结束标识位占用1个转换周期。

计算逐次逼近型ADC电路仿真模型，获得输出的第三模拟电压信号out_p和第四模拟电压信号out_n，均收敛于共模电平信号vcm，本发明实施例一中采用公式计算出的第三模拟电压信号与第四模拟电压信号也收敛于共模电平信号，因此，通过仿真模型验证了逐次逼近型ADC电路的合理性。

本发明实施例中，去掉了传统SARADC电路中原本独立存在的采样/保持电路，在原本仅存在一个电容阵列的数模转换器DAC中增加了一个电容阵列，这两个电容阵列分别为第一电容阵列和第二电容阵列，第一电容阵列和第二电容阵列通过下极板采样保持模拟电压信号，并且，第一电容阵列和第二电容阵列与输入的模拟电压信号是串联关系，通过第一电容阵列和第二电容阵列可以将输入的模拟电压信号和输出的模拟电压信号进行隔离，避免了输入的模拟电压信号和输出的模拟电压信号直接耦合，因此，提高了逐次逼近型ADC电路的转换精度，另一方面，第一电容阵列和第二电容阵列在采集输入的模拟电压信号时，与比较器是隔断的，在断开输入的模拟电压信号时所产生的额外的电荷流动无法流动至第一电容阵列和第二电容阵列的输出端，因此，输入端的电荷注入现象对输出的模拟电压信号没有影响，提高了逐次逼近型ADC电路的转换精度。

进一步地，本发明实施例中，比较器比较的是第一电容阵列输出的第三模拟电压信号和第二电容阵列输出的第四模拟电压信号，第三模拟电压信号和第四模拟电压信号收敛于共模电平信号，因此输出的电压范围不需要满足轨到轨，这样，不仅提高了比较速度，还简化了比较器的设计。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明实施例的精神和范围。这样，倘若本发明实施例的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种逐次逼近型ADC电路，其特征在于，包括：

数模转换器DAC，包括第一电容阵列和第二电容阵列，所述第一电容阵列用于采样保持输入的第一模拟电压信号，并输出第三模拟电压信号，所述第二电容阵列用于采样保持输入的第二模拟电压信号，并输出第四模拟电压信号，其中，第一模拟电压信号和第二模拟电压信号为输入的两种不同的信号；

比较器，所述比较器的正相接入端与所述第一电容阵列相连接，反相接入端与所述第二电容阵列相连接，输出端与所述逐次逼近型ADC电路包括的逐次逼近寄存器SAR相连接，用于通过所述正相输入端接收所述第三模拟电压信号，通过所述反相输入端接收所述第四模拟电压信号，并比较所述第三模拟电压信号和所述第四模拟电压信号的大小，获得比较结果；

所述逐次逼近寄存器SAR，用于接收所述比较结果，并基于所述比较结果，逐次确定所述SAR中的每一个比特的值，获得数字信号，并输出所述数字信号；

其中，所述第一电容阵列包括并联的n+1个电容组，所述第二电容阵列包括并联的m+1个电容组，m等于n；所述n+1个电容组中的其中一个电容组包括一个单位电容，用于接入共模电平信号，所述n+1个电容组中剩余的n个电容组中的第i个电容组包括2^i-1个并联的单位电容，所述n个电容组中的每个电容组与所述SAR的每一个比特一一对应；

所述m+1个电容组中的其中一个电容组包括一个单位电容，用于接入所述共模电平信号，所述m+1个电容组中剩余的m个电容组中的第i个电容组包括2^i-1个并联的单位电容，所述m个电容组中的每个电容组与所述SAR的每一个比特一一对应；

所述逐次逼近型ADC电路中还设置了开关阵列，所述开关阵列包括开关S1、开关S21、开关S22、开关S3，开关S1的一端与所述第一电容阵列连接，开关S1的另一端与所述第二电容阵列连接，开关S21的一端与所述第一电容阵列连接，开关S21的另一端置于所述第一模拟电压信号或者所述共模电平信号上，开关S22的一端与所述第一电容阵列连接，开关S22的另一端置于所述第二模拟电压信号或者所述共模电平信号上，开关S3分别与所述第一电容阵列和所述第二电容阵列并联；在采样过程中，断开开关S3，闭合开关S1，将开关S21置于所述第一模拟电压信号上，开关S22置于所述第二模拟电压信号上，所述第一电容阵列中每一个电容组的开关都置于所述第一模拟电压信号上，所述第二电容阵列中每一个电容组的开关都置于所述第二模拟电压信号上，开关S1分别接收所述第三模拟电压信号和所述第四模拟电压信号。

2.如权利要求1所述的逐次逼近型ADC电路，其特征在于，其中，

所述n个电容组用于根据所述SAR输入的第一指示信令以及所述第一模拟电压信号确定所述第三模拟电压信号，所述第一指示信令用于指示所述第一电容阵列确定模拟电压信号；

所述m个电容组用于根据所述SAR输入的第二指示信令以及所述第二模拟电压信号确定所述第四模拟电压信号，所述第二指示信令用于指示所述第二电容阵列确定模拟电压信号。

3.如权利要求2所述的逐次逼近型ADC电路，其特征在于，

所述SAR还用于，将所述SAR的待确定的比特的值设置为1，将所述SAR的未确定的比特值设置为0，获得二进制信号；且，根据所述二进制信号生成所述第一指示信令和所述第二指示信令，并将所述第一指示信令发送给所述第一电容阵列，将所述第二指示信令发送给所述第二电容阵列；

所述第一电容阵列还用于，基于所述第一指示信令生成并输出第三模拟电压信号至比较器；

所述第二电容阵列还用于，基于所述第二指示信令生成并输出第四模拟电压信号至比较器；

所述SAR还用于，若所述比较器的所述比较结果用于指示所述第三模拟电压信号小于所述第四模拟电压信号，则确定所述待确定的比特的值为1；或，若所述比较器的所述比较结果用于指示所述第三模拟电压信号大于所述第四模拟电压信号，则SAR确定所述待确定的比特的值为0。

4.如权利要求3所述的逐次逼近型ADC电路，其特征在于，所述第一电容阵列具体用于：

基于所述第一指示信令，控制所述二进制信号中取值为1的比特所对应的电容组接入量化参考电压信号，及，控制所述二进制信号中取值为0的比特所对应的电容组接入所述共模电平信号，获得所述第三模拟电压信号。

5.如权利要求3所述的逐次逼近型ADC电路，其特征在于，所述第二电容阵列具体用于：

基于所述第二指示信令，控制所述二进制信号为1的比特所对应的电容组接入量化参考电压信号，同时，控制所述二进制信号为0的比特所对应的电容组接入所述共模电平信号，获得所述第四模拟电压信号。

6.一种逐次逼近型ADC电路中的模数转换方法，其特征在于，所述逐次逼近型ADC电路包括数模转换器DAC、比较器、及逐次逼近寄存器SAR，所述DAC包括第一电容阵列和第二电容阵列，所述比较器的正相接入端与所述第一电容阵列相连接，反相接入端与所述第二电容阵列相连接，输出端与所述逐次逼近型ADC电路包括的逐次逼近寄存器SAR相连接；所述逐次逼近型ADC电路中还设置了开关阵列，所述开关阵列包括开关S1、开关S21、开关S22、开关S3，所述方法包括：

所述第一电容阵列接收输入的第一模拟电压信号，并对所述第一模拟电压信号进行采样保持，得到并向所述比较器输出第三模拟电压信号；

所述第二电容阵列接收输入的第二模拟电压信号，并对所述第二模拟电压信号进行采样保持，得到并向所述比较器输出第四模拟电压信号，其中，第一模拟电压信号和第二模拟电压信号为两种不同的信号；

所述比较器的所述正相输入端接收所述第三模拟电压信号，所述反相输入端接收所述第四模拟电压信号，且所述比较器比较所述第三模拟电压信号和所述第四模拟电压信号的大小，获得并向所述SAR输出比较结果；

所述SAR接收所述比较结果，并基于所述比较结果，逐次确定所述SAR中的每一个比特的值，获得数字信号，并输出所述数字信号；其中，所述第一电容阵列包括并联的n+1个电容组，所述n+1个电容组中的n个电容组中的每个电容组与所述SAR的每一个比特一一对应，以及，所述第二电容阵列包括并联的m+1个电容组，所述m+1个电容组中的m个电容组中的每个电容组与所述SAR的每一个比特一一对应；

在采样过程中，断开开关S3，闭合开关S1，将开关S21置于所述第一模拟电压信号上，开关S22置于所述第二模拟电压信号上，所述第一电容阵列中每一个电容组的开关都置于所述第一模拟电压信号上，所述第二电容阵列中每一个电容组的开关都置于所述第二模拟电压信号上。

7.如权利要求6所述的方法，其特征在于，通过所述第一电容阵列对所述第一模拟电压信号进行采样保持，得到所述第三模拟电压信号，以及，通过所述第二电容阵列对所述第二模拟电压信号进行采样保持，得到所述第四模拟电压信号，包括：

第一电容阵列的n+1个电容组中的其中一个电容组包括一个单位电容，用于接入共模电平信号，以及所述n个电容组根据所述SAR输入的第一指示信令以及所述第一模拟电压信号确定所述第三模拟电压信号，所述第一指示信令用于指示所述第一电容阵列确定模拟电压信号；

第二电容阵列的m+1个电容组中的其中一个电容组包括一个单位电容，用于接入所述共模电平信号，以及所述m个电容组根据所述SAR输入的第二指示信令以及所述第二模拟电压信号确定所述第四模拟电压信号，所述第二指示信令用于指示所述第二电容阵列确定模拟电压信号。

8.如权利要求7所述的方法，其特征在于，所述方法还包括：

所述SAR将所述SAR的待确定的比特的值设置为1，将所述SAR的未确定的比特值设置为0，获得二进制信号；且，根据所述二进制信号生成所述第一指示信令和所述第二指示信令，并将所述第一指示信令发送给所述第一电容阵列，将所述第二指示信令发送给所述第二电容阵列；

所述第一电容阵列还用于，基于所述第一指示信令生成并输出第三模拟电压信号至比较器；

所述第二电容阵列还用于，基于所述第二指示信令生成并输出第四模拟电压信号至比较器；

所述SAR还用于，若所述比较器的所述比较结果用于指示所述第三模拟电压信号小于所述第四模拟电压信号，则确定所述待确定的比特的值为1；或，若所述比较器的所述比较结果用于指示所述第三模拟电压信号大于所述第四模拟电压信号，则SAR确定所述待确定的比特的值为0。

9.如权利要求8所述的方法，其特征在于，基于所述第一指示信令生成第三模拟电压信号，包括：

基于所述第一指示信令，控制所述二进制信号中取值为1的比特所对应的电容组接入量化参考电压信号，及，控制所述二进制信号中取值为0的比特所对应的电容组接入所述共模电平信号，获得所述第三模拟电压信号。

10.如权利要求8所述的方法，其特征在于，基于所述第二指示信令生成第四模拟电压信号，包括：

基于所述第二指示信令，控制所述二进制信号为1的比特所对应的电容组接入量化参考电压信号，同时，控制所述二进制信号为0的比特所对应的电容组接入所述共模电平信号，获得所述第四模拟电压信号。

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