KR20070035923A - 디지털과 아날로그 제어를 이용한 전압제어지연라인의딜레이 셀 - Google Patents
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Abstract
Description
Claims (26)
- 차동입력클럭신호를 인가받는 차동입력트랜지스터;전원공급단에 일측단이 연결되고 아날로그제어전압에 응답하여 미세 딜레이량을 조절하기 위한 아날로그제어트랜지스터부; 및상기 아날로그제어트랜지스터부와 상기 차동입력트랜지스터 사이에 연결되고 디지털코드에 응답하여 대강의 딜레이량을 조절하기 위한 디지털제어트랜지스터부를 포함하는 전압제어지연라인의 딜레이 셀.
- 제1 항에 있어서,상기 차동입력트랜지스터의 각 드레인단에 접속되어 차동출력클럭신호를 출력하는 제1 출력노드 및 제2 출력노드를 더 포함하는 전압제어지연라인의 딜레이 셀.
- 제2 항에 있어서,상기 아날로그제어트랜지스터부는,전원전압단에 자신의 일측단이 연결되고 제1 아날로그제어전압에 응답하여 구동하는 아날로그제어로드트랜지스터부; 및접지전압단에 자신의 일측단이 연결되고 제2 아날로그제어전압에 응답하여 구동하는 아날로그제어커런트소스트랜지스터부를 포함하는 전압제어지연라인의 딜레이 셀.
- 제3 항에 있어서,상기 디지털제어트랜지스터부는,상기 아날로그제어로드트랜지스터부의 타측단과 상기 제1 및 제2 출력노드 사이에 연결되고, 디지털코드에 응답하여 구동하는 디지털제어로드트랜지스터부; 및상기 차동입력트랜지스터의 공통소스단과 상기 아날로그제어커런트소스부 사이에 연결되고 상기 디지털코드의 보수값에 응답하여 구동하는 디지털제어커런트소스트랜지스터부를 포함하는 전압제어지연라인의 딜레이 셀.
- 제3 항에 있어서,상기 아날로그제어로드트랜지스터부는,상기 제1 출력노드측과 상기 제2 출력노드측에 대응하여 대칭을 이루는 복수의 단위대칭로드를 포함하는 전압제어지연라인의 딜레이 셀.
- 제5 항에 있어서,상기 단위대칭로드중 어느 하나는, 상기 제1 아날로그전압을 게이트로 인가받는 제1 트랜지스터와, 게이트와 드레인단이 공통 접속된 제2 트랜지스터가 한쌍을 이루는 단위로드로 구성되는 것을 특징으로 하는 전압제어지연라인의 딜레이 셀.
- 제6 항에 있어서,상기 디지털제어로드트랜지스터부는 상기 단위대칭로드에 대응하는 비트수의 디지털코드에 제어받는 것을 특징으로 하는 전압제어지연라인의 딜레이 셀.
- 제7 항에 있어서,상기 디지털제어로드트랜지스터부는 상기 아날로그제어로드트랜지스터부의 각 트랜지스터에 대응되는 개수를 포함하는 것을 특징으로 하는 전압제어지연라인의 딜레이 셀.
- 제8 항에 있어서,상기 아날로그제어로드트랜지스터의 상기 단위대칭로드에 대응하는 상기 디지털제어로드트랜지스터부의 각 트랜지스터는 동일 코드를 게이트로 인가받는 것을 특징으로 하는 전압제어지연라인의 딜레이 셀.
- 제2 항에 있어서,상기 아날로그제어커런트소스트랜지스터는 상기 아날로그제어로드트랜지스터의 단위대칭로드의 개수에 대응되는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 전압제어지연라인의 딜레이 셀.
- 제10 항에 있어서,상기 디지털제어커런트소스트랜지스터는 상기 아날로그제어커런트소스트랜지스터에 대응되는 개수의 복수의 트랜지스터를 포함하는 것을 특징으로 하는 전압제어지연라인의 딜레이 셀.
- 입력클럭신호와 피드백신호를 인가받아 위상차이를 검출하고 업 검출신호 및 다운 검출신호를 출력하는 위상검출기;상기 업 검출신호 및 다운 검출신호를 인가받아 이들 신호에 의해 조절된 출력전류를 생성하는 차지펌프;상기 출력전류를 로우패스 필터링하여 아날로그제어전압을 생성하는 루프필터;상기 아날로그제어전압과 상기 입력클럭신호 및 디지털코드를 수신하여, 상기 아날로그 제어전압 및 상기 디지털코드에 따라 상기 입력클럭신호를 지연시켜 출력클럭신호를 생성하는 전압제어지연라인;지연요소들의 복제로 구성되어, 상기 출력클럭신호를 인가받아 상기 피드백신호를 생성하는 지연복제모델; 및상기 디지털코드를 생성하는 디지털코드생성수단을 포함하는 아날로그/디지털 제어 지연고정루프.
- 제12 항에 있어서,상기 디지털코드생성수단은 퓨즈 옵션에 의해 구현되는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
- 제12 항에 있어서,상기 디지털코드생성수단은 레지스터 제어에 의해 구현되는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
- 제12 항에 있어서,상기 디지털코드생성수단은 디지털 필터를 사용하여 구현하는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
- 제12 항에 있어서,상기 전압제어지연라인은 직렬 접속된 복수의 딜레이 셀을 포함하며,상기 딜레이셀은,차동입력클럭신호를 인가받는 차동입력트랜지스터;전원공급단에 일측단이 연결되고 아날로그제어전압에 응답하여 미세 딜레이량을 조절하기 위한 아날로그제어트랜지스터부; 및상기 아날로그제어트랜지스터부와 상기 차동입력트랜지스터 사이에 연결되고 디지털코드에 응답하여 대강의 딜레이량을 조절하기 위한 디지털제어트랜지스터부를 포함하는 아날로그/디지털 제어 지연고정루프.
- 제16 항에 있어서,상기 차동입력트랜지스터의 각 드레인단에 접속되어 차동출력클럭신호를 출력하는 제1 출력노드 및 제2 출력노드를 더 포함하는 아날로그/디지털 제어 지연고정루프.
- 제17 항에 있어서,상기 아날로그제어트랜지스터부는,전원전압단에 자신의 일측단이 연결되고 제1 아날로그제어전압에 응답하여 구동하는 아날로그제어로드트랜지스터부;접지전압단에 자신의 일측단이 연결되고 제2 아날로그제어전압에 응답하여 구동하는 아날로그제어커런트소스트랜지스터부를 포함하는 아날로그/디지털 제어 지연고정루프.
- 제18 항에 있어서,상기 디지털제어트랜지스터부는,상기 아날로그제어로드트랜지스터부의 타측단과 상기 제1 및 제2 출력노드 사이에 연결되고, 디지털코드에 응답하여 구동하는 디지털제어로드트랜지스터부; 및상기 차동입력트랜지스터의 공통소스단과 상기 아날로그제어커런트소스부 사이에 연결되고 상기 디지털코드의 보수값에 응답하여 구동하는 디지털제어커런트소스트랜지스터부를 포함하는 아날로그/디지털 제어 지연고정루프.
- 제18 항에 있어서,상기 아날로그제어로드트랜지스터부는,상기 제1 출력노드측과 상기 제2 출력노드측에 대응하여 대칭을 이루는 복수의 단위대칭로드를 포함하는 아날로그/디지털 제어 지연고정루프.
- 제20 항에 있어서,상기 단위대칭로드중 어느 하나는, 상기 제1 아날로그전압을 게이트로 인가받는 제1 트랜지스터와, 게이트와 드레인단이 공통 접속된 제2 트랜지스터가 한쌍을 이루는 단위로드로 구성되는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
- 제21 항에 있어서,상기 디지털제어로드트랜지스터부는 상기 단위대칭로드에 대응하는 비트수의 디지털코드에 제어받는 것을 특징으로 하는 전압제어지연라인의 딜레이 셀.
- 제22 항에 있어서,상기 디지털제어로드트랜지스터부는 상기 아날로그제어로드트랜지스터부의 각 트랜지스터에 대응되는 개수를 포함하는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
- 제23 항에 있어서,상기 아날로그제어로드트랜지스터의 상기 단위대칭로드에 대응하는 상기 디지털제어로드트랜지스터부의 각 트랜지스터는 동일 코드를 게이트로 인가받는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
- 제17 항에 있어서,상기 아날로그제어커런트소스트랜지스터는 상기 아날로그제어로드트랜지스터의 단위대칭로드의 개수에 대응되는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
- 제25 항에 있어서,상기 디지털제어커런트소스트랜지스터는 상기 아날로그제어커런트소스트랜지스터에 대응되는 개수의 복수의 트랜지스터를 포함하는 것을 특징으로 하는 아날로그/디지털 제어 지연고정루프.
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