TWI323567B - Delay cell of voltage controlled delay line using digital and analog control scheme - Google Patents

Delay cell of voltage controlled delay line using digital and analog control scheme Download PDF

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TWI323567B TW095123953A TW95123953A TWI323567B TW I323567 B TWI323567 B TW I323567B TW 095123953 A TW095123953 A TW 095123953A TW 95123953 A TW95123953 A TW 95123953A TW I323567 B TWI323567 B TW I323567B
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Description

1323567 九、發明說明： 【發明所屬之技術領域】 本發明_於半導體設計技術；且更特定言之，本發明 係關於-種用於同步動態隨機存取記憶體（咖綱中之延 遲鎖定迴路（DLL)，該延遲鎖定迴路能夠藉由增大延遲單元 之操作範圍來破定粗略延遲量。 【先前技術】
在記憶體設計中，在阻礙高速資料傳輸之時脈時間滯後 因子之中’經過晶片内部之時脈緩衝器所花費之時間對於 確定DRAM的主㈣序參數係重μ。目為外料脈不是 在CMOS位準下輸入，所以其應經由時脈緩衝器來接受，且 其亦經過具有大驅動容量之時脈驅動器電路，以將内部時 脈訊號供應至許多内部電路。因此，内部時脈訊號相比於 外部時脈具有延遲；且藉由内部時脈之控制，不同内部電 路始終具有關於外部時脈之恆定延遲。因此，表示自接枚 到外部時脈至輸出資料所花費時間之時脈存取時間tAC增 加了延遲成分’從而對設計系統造成負擔。出於以上原因， DRAM之尚速操作係不可能的》藉由移除延遲成分來達成 記憶體之尚速操作之電路包括鎖相迴路（PLL)電路及DLL 電路。 基本而言，DLL包括：一相位比較器，其用於週期性地 比較外部時脈訊號之相位與内部時脈訊號之相位，並取決 於其間之相位差來偵測增大還是減小相位；一電荷栗，其 用於基於相位增大/減少訊號而產生恆定輪出電壓位準；及 112693.doc 1323567 一迴路濾波器，其用於對來自電荷泵之輸出電壓位準之高 頻率成分進行濾波，類似於PLL電路。在接收來自迴路濾波 器之輸出電壓位準中，使用電壓控制振盪器（VCO)之PLL有 別於使用電壓控制延遲線（VCDL)之DLL。 另一方面，在高速記憶體中鎖定係非常重要的。具體言 之，在具有寬範圍之操作頻率之記憶體中DLL之延遲追蹤 範圍係非常重要的。亦即，因為在DLL中控制電壓之範圍 隨著操作電壓降低而變小，所以製造具有自數百MHz至幾 十GHz之操作範圍之晶片非常困難。 圖1為用於描述習知類比控制DLL之基本操作之方塊圖。 參看圖1，習知類比控制DLL包括：一相位偵測器1 0，其 用於接收輸入時脈訊號FREF及藉由用記憶體内部之延遲 因子模型化輸出時脈訊號FOUT而提供之反饋訊號 FEEDB ACK_CLK，並偵測該兩個訊號間之相位差以產生向 上偵測訊號UP或向下偵測訊號DOWN ; —電荷泵20，其用 於自相位偵測器10接收向上或向下偵測訊號UP或DOWN， 並回應於向上偵測訊號UP增大輸出電流1C且回應於向下偵 測訊號DOWN減小輸出電流1C ; 一迴路濾波器30，其用於 對經增大/減小之輸出電流1C進行低通濾波以產生類比控 制電壓VCTRL ; —電壓控制延遲線（VCDL)40，其用於接收 類比控制電壓VCTRL及輸入時脈訊號FREF，並使輸入時脈 訊號FREF延遲對應於類比控制電壓VCTRL之某一值，以提 供經延遲之訊號作為輸出時脈訊號FOUT ;及一延遲複製模 型化單元50,其用於接受輸出時脈訊號FOUT並用延遲因子 112693.doc 對其進行模型化，以產生反饋訊號FEEDBACK_CLK» 圖2為用於描述圖1中所示之一般VCDL 40之組態的方塊 圖。 VCDL40可以複數個延遲單元40A至40D建構，其使輸入 時脈訊號IN及INB延遲一預設延遲值，並提供經延遲之訊號 作為輸出時脈訊號OUTB及OUT。輸入時脈訊號IN及INB為 輸入時脈訊號FREF之差動訊號。自最後一個延遲單元40D 輸出之輸出時脈訊號OUTB及OUT為輸出時脈訊號FOUT之 差動訊號。 圖3展示圖2之複數個延遲單元中之一者的詳細電路圖。 參看圖3，每一延遲單元包括：NMOS電晶體44及45，其 閘極接收輸入時脈訊號IN及INB且源極彼此耦接；一對對稱 負載42及43,其連接於電源電壓VDD與NM0S電晶體44及45 中之每一者之間；及一NMOS電晶體46，其連接於NMOS電 晶體44及45之源極與接地電壓VSS之間。對稱負載42及43 中之每一者具有相同結構，其中每一負載可包含兩個並聯 連接之PMOS電晶體，一個PMOS電晶體具有其汲極與閘極 耦接之結構，且另一 PM0S電晶體經由閘極接收類比控制電 壓PCTRL以控制延遲值。 操作時，輸入時脈訊號IN及INB輸入至NMOS電晶體44及 45之閘極，該等輸入時脈訊號IN及INB取決於輸入至對稱負 載42及43之類比控制電壓PCTRL而被延遲一預設值，以提 供經延遲之訊號作為輸出訊號OUTB及OUT。同時，連接至 VSS之NMOS電晶體46可回應於類比控制電壓NCTRL來補 112693.doc 償及極及基板電壓之變化。類比控制電壓PCtrl及NCTRL 為圖It所示之類比控制電壓VCTRL之差動訊號。 圖4描續'用於描述圖3之延遲單元之非線性類比控制電壓 VCTRL的特性之圖表。 參看圖4,圖表之水平軸線展示類比控制電壓vctrl，且 其垂直軸線表示每一延遲單元之—延遲時間。可看見，根 據類比控制電壓VCTRL之延遲時間視圖3之複數個延遲單 元之過程變化而變化。舉例而言，在丨5 v操作電壓下，線 性類比控制電壓VCTRL之範圍近似為自〇·7 ¥至1 Ve在此 操作範圍内’典型情況具有自60 ps至32 ps之延遲範圍，緩 慢情況具有自99 ps至44 ps之延遲範圍，且快速情況具有自 40ps至23 ps之延遲範圍。在此情況下’應根據過程來使用 產品之速度分組（speed binning)。而且，在緩慢情況下，儘 管由雜訊引起控制電壓VCTRL之小變化，仍引起延遲之大 變化。因此，在DLL電路在寬頻率範圍中操作時其對於雜 訊非常敏感。相反地，在快速情況下，在寬頻率範圍中進 行操作時可保證穩定延遲’但不可執行寬範圍之延遲操作。 【發明内容】 因此，本發明之一目的為提供一種使用數位及類比控制 機制之VCDL之延遲單元電路，以用於經由數位控制與類比 控制之組合來最大化其操作範圍。 根據本發明之一態樣，提供一種類比/數位控制DLL，其 包括：一相位偵測器，其用於接收一輸入時脈訊號及一反 饋訊號，並偵測該兩個訊號之間的一相位差，以提供一向 112693.doc 上偵測訊號或一向下偵測訊號；一電荷泵，其用於接收該 向上偵測訊號或該向下偵測訊號’並基於該等訊號產生一 經調整之輸出電流；一迴路濾波器，其用於對該輸出電流 進行低通濾波，以產生一類比控制電壓；一 VCdl，其用於 接收該類比控制電壓、該輸入時脈訊號及一數位碼，並基 於該類比控制電壓及該數位碼來延遲該輸入時脈訊號，以 產生一輸出時脈訊號；一延遲複製模型化單元，其藉由一 延遲因子之複製而形成，以用於接收該輸出時脈訊號並產 生s亥反饋訊號；及一數位碼產生器，其用於產生該數位碼。 較佳地，该VCDL包括串聯連接之複數個延遲單元，且每 一延遲單元包括：一差動輸入電晶體單元，其用於接收差 動輸入時脈訊號；一類比控制電晶體單元，其一個端子連 接至一電源端子，且用於回應於類比控制電壓調整一精細 延遲量；及一數位控制電晶體單元，其連接於該類比控制 電晶體單元與該差動輸入電晶體單元之間，以用於回應於 一數位碼調整一粗略延遲量。另外，該VCDL之該延遲單元 進一步包括第一及第二輸出節點，其連接至包括於該差動 輸入電晶體單元中之電晶體之每一汲極，且用於分別產生 差動輸出時脈訊號。 較佳地，該類比控制電晶體單元包括：一類比控制負載 電晶體電路，其一個端子連接至該電源端子，且其回應於 一第一類比控制電壓而被驅動；及一類比控制電流源電晶 體電路’其一個端子連接至一接地電壓料，且其回應於 一第二類比控制電壓而被驅動。該數位控制電晶體單元包 112693.doc 1323567 括：一數位控制負載電晶體電路，其連接於該類比控制負 載電晶體電路之另一端子與該第一及該第二輸出節點之 間，且其回應於該數位碼而被驅動；及一數位控制電流源 電晶體電路，其連接於該差動輸入電晶體單元之該共同源 極與該類比控制電流源電晶體電路之間，且其回應於該數 位碼之一互補值而被驅動。 【實施方式】 下文中，將參考隨附圖式詳細闡明根據本發明之延遲鎖 定迴路（DLL)電路，以使熟習本發明相關技術者可易於實行 本發明。 圖5展示用於描述根據本發明一實施例之具有數位碼產 生器600之類比/數位控制DLL電路之基本操作的方塊圖。 參看圖5，本發明之類比/數位控制DLL電路包括：一相位 偵測器100，其用於接收輸入時脈訊號FREF及藉由用延遲 因子來模型化輸出時脈訊號FOUT而提供之反饋訊號 FEEDB ACK_CLK，並偵測其間之相位差以提供向上偵測訊 號UP或向下偵測訊號DO WN ; —電荷泵200，其用於自相位 4貞測器1 〇〇接收向上或向下4貞測訊號UP或Down，並回應於 向上偵測訊號UP增大輸出電流1C，且回應於向下偵測訊號 DOWN減小輸出電流1C ; 一迴路濾波器300，其用於對經增 大/減小之輸出電流1C進行低通濾波，以產生類比控制電壓 VCTRL ; — VCDL 400，其用於接收類比控制電壓VCTRL、 輸入時脈訊號FREF及數位碼，並使輸入時脈訊號FREF延遲 對應於數位碼及類比控制電壓VCTRL之某一值，以產生經 112693.doc -10- 1323567 延遲之訊號作為輸出時脈訊號FOUT ; —延遲複製模型化單 元500，其用於接收輸出時脈訊號FOUT並用延遲因子使其 模型化，以提供反饋訊號FEEDB ACK_CLK ;及一數位碼產 生器600，其用於藉由使用一炫絲選擇（fuse option)、一暫 存器控制及一數位濾波器而產生數位碼。 操作時，相位偵測器100接收輸入時脈訊號FREF及藉由
用延遲因子來模型化輸出時脈訊號Fout而得到之反饋訊號 FEEDBACK_CLK，並在輸入時脈訊號FREF之相位先於反饋 訊號FEEDB ACK_CLK之相位時發出向上偵測訊號up，且在 輸入時脈訊號FREF之相位落後於反饋訊號 FEEDB ACK_CLK之相位時發出向下偵測訊號D〇WN。電荷 泵200回應於來自相位偵測器1 〇〇之向上偵測訊號up而增大 並輸出輸出電流1C ;且其回應於向下偵測訊號D〇WN而減 小並輸出輸出電流ic ^其後，經增大/減小之輸出電流IC自 電荷泵200傳遞至迴路濾波器3〇〇，該迴路濾波器3〇〇進行低 通渡波以產生類比控制電壓VCTRL。
同時，數位碼產生器6〇〇產生數位碼以控制Vcdl 操作。接受輸入時脈訊號FREF、來自迴路濾波器3〇〇之類 比控制電壓VCTRL及來自數位碼產生器6〇〇之數位碼的 V C D L 4 0 0使輸入時脈訊號F R E F延遲一基於數位碼及類比 控制電壓VCTRL之預定值，以將經延遲之訊號作為輸出時 脈訊號FOUT輸出。延遲複製模型化單元5〇〇接收時脈輸出 訊號FOUT並用延遲因子對其進行模型化，以產生反饋訊號 FEEDBACK—CLK。換言之，延遲複製模型化單元模型 112693.doc % 1323567
化晶片内部之輸入時脈訊號FREF之時脈路徑，以便使自晶 月輸出之資料與輸入至晶片之時脈同步。 aB 在產生數位碼之數位碼產生器600十，為在不同模式中具 有不同功能’其可藉由一熔絲選擇來建構，該熔絲選擇藉 由不同地使用金屬遮罩、不同地應用線接合或在過程之^ 後步驟切斷熔絲來選擇對應之模式。另外，其可藉由一暫 存器控制來建構，該暫存器控制藉由改變儲存於其中之值 來選擇對應之模式。或者，其可以數位遽波器建構。由於 此數位碼產生器600之技術建構為熟習此項技術者所顯而 易見’故此處將省略其細節。 圖6例示根據本發明一實施例之VCDL 4〇〇之複數個延遲 單元中的一者之詳細電路圖。 參看圖6，本發明之VCDL 4〇〇亦包括串聯耦接之複數個 延遲單元40a至40d(如圖2中所示）。包括於本發明之VCDIj 400中之複數個延遲單元之每一者包括：差動輸入電晶體單 元10a及10b ’其用於接收差動輸入時脈訊號出及1]^6 ;類比 控制電晶體單元20a及20b，其一個端子連接至電源端子 VDD及VSS ’以用於回應於類比控制電壓pcTL及NCTL來調 整精細延遲量；及數位控制電晶體單元3〇3及3〇b ,其連接 於類比控制電晶體單元2〇a及2〇b與差動輸入電晶體單元 10a及10b之間，以用於回應於數位碼<3:〇>來調整粗略延遲 量。另外’其進一步包括第一及第二輸出節點N1&N2,該 等第一及第二輸出節點連接至差動輸入電晶體單元1〇3及 10b之每一没極’以輸出差動輸出時脈訊號〇υτΒ及out。 U2693.doc -12· 1323567 類比控制電晶體單元2〇a及20b包括：類比控制負載電晶 體電路20a’其一個端子連接至電源電壓端子VDD，且其回 應於第一類比控制電壓PCTL而被驅動；及類比控制電流源 電晶體電路20b’其一個端子連接至接地電壓端子vss，且 其回應於第一類比控制電壓NCTL而被驅動。且，數位控制 電晶體單元30a及30b包括：數位控制負載電晶體電路3〇a， 其連接於類比控制負載電晶體電路20a之另一端子與第一 及第二輸出節點N1及N2之間，且其回應於數位碼<3:〇>而 被驅動；及數位控制電流源電晶體電路3〇b，其連接於差動 輸入電晶體10a及1 〇b之共同源極與類比控制電流源電晶體 電路20b之間，且其回應於數位碼<3:〇>之互補值而被驅動。 更確切而言，類比控制負載電晶體電路2〇a具備複數個具 有關於第一及第二輸出節點N丨及N 2對稱之對稱結構之單 元對稱負載 pla 至 pld、132&至1)2€1、1>33至1)3£1或1)4&至1)4(1。 早兀對稱負載之任何一者pla至pld包含具有一對電晶體之 單元負載pla及plb，其中第一電晶體pla經由其閘極接收第 頟比電壓pctl，且第二電晶體plb之閘極與汲極被共同連 接。亦即，單元負載pla及plb與單元負載plc及pld彼此對 稱’以形成單元對稱負載1>1&至{)1(1。 數位控制負載電晶體電路3 0 a以複數個電晶體建構，該複 數個電晶體對應於類比控制負載電晶體電路2 〇 a之電晶體 Pla“ld、p2dp2d、p3a至p3d及心至㈣之數目，且數 位控制負載電晶體電路他受控於具有對應於單元對稱負 載心至_之位元數目（4位元）之數位碼<3:〇>。數位控制負 112693.doc 1323567 載電晶體電路30a之電晶體p5a至p5d、p6a至P6d、p7a至P7d 及p8a至p8d經由閘極接收對應於類比控制負載電晶體電路 20a之單元對稱負載之相同碼<3:0>。 舉例而言’對應於類比控制負載電晶體電路20a之單元對 稱負載pla至pld之碼<0>施加至數位控制負載電晶體電路 30a的電晶體p5a至p5d之閘極；且對應於單元對稱負載p2a 至p2d之碼<1>輸入至數位控制負載電晶體電路3〇a之電晶 體p6a至p6d之閘極。類似地’對應於單元對稱負載p3a至p3d 之碼<2>提供至數位控制負載電晶體電路3〇&之電晶體p7a 至p7d之閘極；且對應於單元對稱負載p4a至p4d之碼<3>輸 入至數位控制負載電晶體電路30a之電晶體P8a至p8d之閘 極。 類比控制電流源電晶體電路20b係由複數個電晶體nu、 n2a、n3a及n4a所構成’其對應於類比控制負載電晶體電路 20a之單元對稱負載之數目（意即，4)。且，數位控制電流源 電晶體電路30b係由複數個電晶體nib、n2b、n3b及n4b所構 成’其對應於類比控制電流源電晶體電路201)之數目。 另一方面，延遲單元之延遲時間與Cb/gm成比例。此處， Cb係由延遲單元iPM〇s電晶體及nm〇S電晶體之接面電 容及佈線電容（routing capacitance)以及下一延遲單元之閘 電容（gate capacitance)形成。且，gm係基於PM0S電晶體之 β及PCTRL之電壓位準來決定，為調整粗略延遲量，其經設 計以藉由對在負載處使用之PM〇s電晶體之閘極輸入進行 二進位加權來與整體過程變化相對應。此外，其亦經設計 112693.doc 1323567 以藉由對尾電流進行二進位加權來滿足下降時間（failing time)及擺動位準（swing level)。因此，首先藉由選擇數位碼 <3:0>來調整PMOS電晶體之gm及尾電流來決定粗略延遲 量；且接著藉由調整類比控制電壓PCTL及NCTL來決定所 需之精細延遲量。 換5之，輸入至差動輸入電晶體單元10a及l〇b之差動輸 入時脈訊號IN及INB藉由回應於數位碼<3: 〇>之數位控制電 晶體單元30a及30b來啟用粗略延遲量的調整，且亦藉由回 應於類比控制電壓PCTL及NCTL之類比控制電晶體單元 20a及20b來啟用精細延遲量的調整。 如上所述’本發明可藉由經由數位控制及類比控制兩者 保護延遲早元之寬操作範圍來防止dll之速度分組。 本申請案含有與在2005年9月28曰及2005年12月27曰於 韓國專利局申請之韓國專利申請案第2〇〇5_9〇865號及第 2005-130863號有關的發明，該等專利申請案之全文以引用 的方式併入本文中。 雖然已關於特定實施例描述了本發明，但熟習此項技術 者將易於瞭解，在不偏離如以下申請專利範圍中所界定之 本發明之精神及範_的情況下，可進行各種改變及修改。 【圖式簡單說明】 圖1為用於描述習知類比控制DLL之基本操作之方塊圖； 圖2為用於描述圖1中所示之一般電壓控制延遲線 (VCDL)40之組態的方塊圖； 圖3展示圖2之複數個延遲單元中之一者的示意性電路 112693.doc κ 1323567 圖； 圖4描繪用於描述圖3之延遲單元之非線性類比控制電壓 的特性之圖表； 圖5展示用於描述根據本發明一實施例之具有數位碼產 生器之類比/數位控制DLL電路的基本操作之方塊圖；及 圖6例示根據本發明一實施例之VCDL中之延遲單元中的 一者之示意性電路圖。 【主要元件符號說明】
10 相位偵測器 10A 差動輸入電晶體單元 10B 差動輸入電晶體單元 20 電荷泵 20A 類比控制電晶體單元 20B 類比控制電晶體單元 30 迴路濾波器 30A 數位控制電晶體單元
30B 數位控制電晶體單元 40 電壓控制延遲線 40A 延遲單元 40B 延遲單元 40C 延遲單元 40D 延遲單元 42 對稱負載 43 對稱負載 112693.doc -16- 1323567 44 NMOS電晶體 45 NMOS電晶體 50 延遲複製模型化單元 100 相位偵測器 200 電荷泵 300 迴路濾波器 400 電壓控制延遲線 500 延遲複製模型化單元 600 數位碼產生器
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1323567 弨年/i月斗日修正本 ' 第095123953號專利申請案 •中文申請專利範圍替換本(98年12月） 十、申請專利範圍： I 1· 一種電壓控制延遲線（VCDL)之延遲單元，其包含： 一差動輸入電晶體單元，其用於接收一差動輸入時脈 訊號； ' 一類比控制電晶體單元，其接收一電源端子，且用於 回應於一類比控制電壓來調整一第一延遲量；及 一數位控制電晶體單元，其連接於該類比控制電晶體 單元與該差動輸入電晶體單元之間，且用於回應於一數 • 位碼來調整一第二延遲量，其中該第一延遲量小於該第 二延遲量。 2. 如請求項1之VCDL之延遲單元，其進一步包含第一及第 二輸出節點，該等第一及第二輸出節點連接至包括於該 差動輸入電晶體單元中之複數個電晶體之每一汲極，且 用於分別產生差動輸出時脈訊號。 3. 如請求項2之VCDL之延遲單元，其中該類比控制電晶體 單元包括： ® 一類比控制負載電晶體電路，其一個端子連接至該電 源端子，且其回應於一第一類比控制電壓而被驅動；及 一類比控制電流源電晶體電路，其一個端子連接至一 接地電壓端子，且其回應於一第二類比控制電壓而被驅 動。 4. 如請求項3之VCDL之延遲單元，其中該數位控制電晶體 單元包括： 一數位控制負載電晶體電路，其連接於該類比控制負 112693-981204.doc 栽電晶體電路之另一端子與該等第一及第二輸出節點之 間，且其回應於該數位碼而被驅動；及 一數位控制電流源電晶體電路，其連接於該差動輸入 電曰B體單元之一共同源極與該類比控制電流源電晶體電 路之間，且其回應於該數位碼之一互補值而被驅動。 5·如請求項3之VCDL之延遲單元，其中該類比控制負載電 晶體電路包括複數個單元對稱負載，該複數個單元對稱 負載具有一關於該等第一及第二輪出節點對稱之對稱結 構。 6.如請求項5之VCDL之延遲單元，其中該等單元對稱負載 之每一者具有一對電晶體，其中一第一電晶體經由一閘 極接收該第一類比電壓，且另一電晶體之閘極與汲極被 共同連接。 如味求項6之VCDL之延遲單元，其中該數位控制負載電 晶體電路受控於一具有對應於該等單元對稱負載之位元 數目之數位碼。 8.如請求項7之VCDL之延遲單元，其中該數位控制負載電 晶體電路包括對應於包括在該類比控制負載電晶體電路 中之電晶體數目之複數個電晶體。 9·如請求項8之VCDL之延遲單元，其中對應於該類比控制 負載電晶體電路之該等單元對稱負載的該數位控制負載 電Ba體電路之每一電晶體經由一閘極接收一相同碼。 10.如請求項3之VCDL之延遲單元，其中該類比控制電流源 電晶體電路包括對應於該類比控制負載電晶體電路之單 112693-981204.doc 1323567 元對稱負載數目之複數個電晶體D 11.如請求項4之VCDL之延遲單元，其中該數位控制電流源 電晶體電路包括對應於包括在該類比控制電流源電晶體 電路中之電晶體數目之複數個電晶體。 —種類比/數位控制延遲鎖定迴路（DlL)，其包含： 一相位偵測器，其用於接收一輸入時脈訊號及一反饋 訊號，並偵測該兩個訊號之間的一相位差，以提供一向 上"ί貞測sfl说及一向下彳貞測訊號中之一者； 一電荷泵，其用於接收該向上偵測訊號及該向下偵測 訊號.中之者，並基於该等訊號產生一經調整之輸出電 流， 一迴路濾波器，其用於對該輸出電流進行低通濾波， 以產生一類比控制電壓； -電壓控制延遲線（VCDL)，其用於接收該類比控制電 壓、該輸入時脈訊號及一數位碼，並基於該類比控制電 壓及該數位碼來延遲該輪入時脈訊號，以產生一輸出時 脈訊號； 一延遲複製㈣化單元’其藉由-延遲因子之複製而 形成，且用於接收該輸出時脈訊號並產生該反饋訊號；及 一數位碼產生器，其用於產生該數位碼。 如請求項12之類比/數位控制町，其中該數位碼產生器 係藉由一熔絲選擇來建構。 14.如請求項12之類比/數位护制m 甘士斗如 徑制DLX，其中該數位碼產生器 係藉由一暫存器控制來建構。 112693-981204.doc 15. 如請求項12之類比/數位控制dll，其中該數位碼產生器 係以一數位濾波器來建構。 16. 如請求項12之類比/數位控制DLL’其中該VCDL包括串聯 連接之複數個延遲單元，且 每一延遲單元包括： 一差動輸入電晶體單元，其用於接收差動輸入時脈訊 號； 一類比控制電晶體單元，其一個端子連接至一電源端 子，且用於回應於類比控制電壓來調整一第一延遲量；及 一數位控制電晶體單元’其連接於該類比控制電晶體 單元與該差動輸入電晶體單元之間，且用於回應 位碼來調整一第 二延遲量 量’其中該第一延遲量小於該 如請求項16之類比/數位控制DLL，其進一步包含第一及 第一輸出節點，該等第一及第二輸出節點連接至包括於 6亥差動輸入電晶體單元中之複數個電晶體之每一汲極， 且用於分別產生差動輸出時脈訊號。 18.如請求項17之類比/數位控制DLL，其中該類比控制電晶 體單元包括： 一類比控制負載電晶體電路，其一個端子連接至該電 源碥子，且其回應於一第一類比控制電壓而被驅動；及 一類比控制電流源電晶體電路，其一個端子連接至一 接地電壓端子，且其回應於一第二類比控制電壓而被驅 動。 112693-981204.doc 9·如請求項18之類比/數位控制！)!^，其中該數位控制電晶 體單元包括： —數位控制負載電晶體電路，其連接於該類比控制負 載電晶體電路之另一端子與該等第一及第二輸出節點之 間’且其回應於該數位碼而被驅動；及 —數位控制電流源電晶體電路，其連接於該差動輸入 電晶體單元之該共同源極與該類比控制電流源電晶體電 路之間，且其回應於該數位碼之一互補值而被驅動。 2〇.如請求項18之類比/數位控制DLL，其中該類比控制負載 電晶體電路包括複數個單元對稱負載，該複數個單元對 稱負載具有一關於該等第一及第二輸出節點對稱之對稱 結構。 21‘如請求項20之類比/數位控制DLL，其中該等單元對稱負 載之每一者具有一對電晶體，其中一第一電晶體經由一 閘極接收該第一類比電壓，且另一電晶體之閘極與汲極 被共同連接。 22.如請求項21之類比/數位控制DLL，其中該數位控制負載 電晶體電路受控於一具有對應於該等單元對稱負載之位 元數目之數位碼。 门·如請求項22之類比/數位控制DLL ,其中該數位控制負载 電晶體電路包括對應於包括在該類比控制負載電晶體電 路中之電晶體數目之複數個電晶體。 24.如請求項23之類比/數位控制DLL，其中對應於該類比控 制負載電晶體電路之該單元對稱負載的該數位控制負^ 112693-981204.doc 1323567 電晶體電路之每一電晶體經由一閘極接收一相同碼。 25. 如請求項1 8之類比/數位控制DLL，其中該類比控制電流 源電晶體電路包括對應於該類比控制負載電晶體電路之 該等單元對稱負載數目之複數個電晶體。 26. 如請求項19之類比/數位控制DLL，其中該數位控制電流 源電晶體電路包括對應於包括在該類比控制電流源電晶 體電路中之電晶體數目之複數個電晶體。 112693-981204.doc
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