JP2009077297A

JP2009077297A - 位相ロックループ回路

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Publication number: JP2009077297A
Application number: JP2007246037A
Authority: JP
Inventors: Kosho Asano; 宏昇浅野; Kazuhiro Imafuku; 一宏今福; Hideaki Anbutsu; 英明安佛; Kenichi Nomura; 賢一野村
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-09-21
Filing date: 2007-09-21
Publication date: 2009-04-09

Abstract

【課題】広周波数範囲で動作可能であり、電圧制御発振器のゲインを低減させることができる位相ロックループ回路を提供する。
【解決手段】リファレンスクロック信号及びフィードバッククロック信号の位相差を検出する位相差検出器（１０１）と、制御電圧を保持するコンデンサ（１１７）と、前記検出された位相差に応じて、前記コンデンサを電源電圧又は基準電位に接続するチャージポンプ回路（１０２）と、前記制御電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相差検出器に出力する電圧制御発振器（１０４）とを有し、前記電圧制御発振器は、４段の差動リングオシレータ（１３１〜１３４）と、前記４段の差動リングオシレータの異なる段で出力されるクロック信号の排他的論理和信号を出力する第１の排他的論理和回路（１２７）とを有する。
【選択図】図１

Description

本発明は、位相ロックループ回路に関する。

位相ロックループ（ＰＬＬ）回路は、クロック周波数の逓倍やＬＳＩ（Large-scale Integrated Circuit）内部のクロック信号のスキュー（Skew）調整等を行う機能を有しており、近年のＬＳＩの高速化及び大規模化を実現させる為に必須の回路（マクロ）として提供されている。

そのような市場動向に伴い、ＰＬＬ回路が半導体チップに搭載されるのが当然となってきた。半導体チップの低電圧化、微細化に伴い、ＰＬＬ回路を構成するトランジスタも、低電圧化、微細化が進められていることは認知されてきた。しかし、近年、この低電圧化により、広周波数範囲のＰＬＬ回路にて電圧制御発振器のゲインが大きくなり、ジッター（Jitter）特性が悪化する要因の１つとなってきた。

図５は、ＰＬＬ回路の構成例を示す図である。ＰＬＬ回路は、ＰＬＬ回路用ＩＣ（集積回路）７００及び分周器７０５を有する。ＩＣ７００は、位相比較回路（ＰＦＤ）７０１、チャージポンプ回路（ＣＰ）７０２、ローパスフィルタ（ＬＰＦ）７０３及び電圧制御発振器（ＶＣＯ）７０４を有する。

位相比較回路７０１は、リファレンスクロック信号ＣＫの立ち上がり（又は立ち下がり）とフィードバッククロック信号ＦＢの立ち上がり（又は立ち下がり）の位相を比較し、その位相差を制御信号ＵＰＢ及びＤＮとしてチャージポンプ回路７０２へ出力する。フィードバッククロック信号ＦＢがリファレンスクロック信号ＣＫに対して遅れているときには信号ＵＰＢ及びＤＮがローレベルになり、フィードバッククロック信号ＦＢがリファレンスクロック信号ＣＫに対して進んでいるときには信号ＵＰＢ及びＤＮがハイレベルになる。チャージポンプ回路７０２は、制御信号ＵＰＢ及びＤＮに応じた電荷をローパスフィルタ７０３内のコンデンサに対して注入又は抜くことで、制御電圧ＶＣＮＴを制御する。具体的には、信号ＵＰＢ及びＤＮがローレベルになるとローパスフィルタ７０３内のコンデンサは電源電圧に接続され、制御電圧ＶＣＮＴが上昇する。また、信号ＵＰＢ及びＤＮがハイレベルになるとローパスフィルタ７０３内のコンデンサは基準電位に接続され、制御電圧ＶＣＮＴが低下する。電圧制御発振器７０４は、制御電圧ＶＣＮＴに応じた発振周波数の出力クロック信号Ｘを出力する。制御電圧ＶＣＮＴが上昇すると出力クロック信号Ｘの周波数は高くなり、制御電圧ＶＣＮＴが低下すると出力クロック信号Ｘの周波数が低くなる。分周器７０５は、出力クロック信号ＸをＮ分周し、フィードバッククロック信号ＦＢを出力する。出力クロック信号Ｘは、リファレンスクロック信号ＣＫに対してＮ倍高い周波数として出力される。

さらに詳しく動作を説明すると、リファレンスクロック信号ＣＫよりフィードバッククロック信号ＦＢの位相が進んでいる場合は、出力クロック信号Ｘの周波数が高すぎると認識させて、出力クロック信号Ｘの周波数を下げる動作を行うために、位相比較回路７０１は制御信号ＵＰＢ及びＤＮをハイレベルにし、チャージポンプ回路７０２はローパスフィルタ７０３内のコンデンサに溜まっている電荷を抜くことで、制御電圧ＶＣＮＴを下げる。また、反対に、リファレンスクロック信号ＣＫよりフィードバッククロック信号ＦＢの位相が遅れている場合は、出力クロック信号Ｘの周波数が低すぎると認識させて、出力クロック信号Ｘの周波数を上げる動作を行うために、位相比較回路７０１は制御信号ＵＰＢ及びＤＮをローレベルにし、チャージポンプ回路７０２はローパスフィルタ７０３内のコンデンサに電荷を注入することで、制御電圧ＶＣＮＴを上げる。なお、制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの間は、チャージポンプ回路７０２からローパスフィルタ７０３内のコンデンサへの電荷の授受は行われない。

下記の特許文献１には、選択信号に応じてリングオシレータの段数を切り替えることにより、発振周波数範囲が切り替わる電圧制御発振回路を備えるＰＬＬ回路において、前記電圧制御発振器の制御電位が定められた上限電位になったこと検知する検知手段と、その出力により動作するカウンタと、その出力値をデコードし、前記電圧制御発信回路の段数切り替え信号を生成するデコーダと、を備え、前記上限電位を検知する検知手段の出力信号によって、前記電圧制御発振器の制御電位をプルダウンするとともに、前記電圧制御発振器の段数を切り替えるための選択信号を生成することを特徴とするＰＬＬ回路が記載されている。

また、下記の特許文献２には、３段接続されたインバータからなるリングオシレータを有する発振回路において、１段目および３段目のインバータの出力を入力とする第１の排他的論理和回路と、２段目のインバータの出力を入力とする第４のインバータと、前記第１の排他的論理和回路の出力と前記第４のインバータの出力とを入力とする第２の排他的論理和回路とからなる信号合成回路部を備えたことを特徴とする発振回路が記載されている。

また、下記の特許文献３には、入力クロック信号と帰還された信号との周波数並びに位相を比較してその誤差に応じた電圧信号を形成する位相比較回路と、位相比較回路から出力される電圧信号に応じて発振周波数が変化される制御型発振回路とを含んで、前記入力クロック信号の周波数を逓倍するＰＬＬ形式の帰還系として構成されるクロックジェネレータであって、前記制御型発振回路は、奇数段の遅延回路を含んで構成されたリングオシレータを備え、前記複数個の遅延回路の出力信号を直接複数相のクロック信号として別々に引き出すようにされて成るクロックジェネレータが記載されている。

特開２００３−８７１１７号公報特開平１０−７５１６１号公報特開平０４−０２００１６号公報

図６は、制御電圧ＶＣＮＴに対する電圧制御発振器７０４の出力クロック信号Ｘの発振周波数特性を示すグラフである。制御電圧ＶＣＮＴの範囲は電源電圧範囲と等しくなる。従来のＰＬＬ回路では電源電圧が高く、制御電圧ＶＣＮＴの範囲が広い。このため、広周波数範囲のＰＬＬ回路でも電圧制御発振器７０４のゲインを低減させることができた。ここで、電圧制御発振器７０４のゲインは、図６の特性の傾きに対応する。しかし、近年の低電源電圧化により、制御電圧ＶＣＮＴの範囲が狭まり、広周波数範囲のＰＬＬ回路で電圧制御発振器７０４のゲインを低減できなくなっている。このため、電源電圧が低くても、電圧制御発振器７０４のゲインを低減させる回路が必要となってきている。

制御電圧ＶＣＮＴの範囲が狭くなると、広周波数範囲のＰＬＬ回路の電圧制御発振器７０４のゲインを増加させる必要がある。しかし、電圧制御発振器７０４のゲインを増加させると、電源電圧変動に対する周波数感度が高まり、ジッター（Jitter）特性が悪化する。逆に、電圧制御発振器７０４のゲインを低減させると、ＰＬＬ回路の周波数範囲が狭まってしまう。

本発明の目的は、広周波数範囲で動作可能であり、電圧制御発振器のゲインを低減させることができる位相ロックループ回路を提供することである。

本発明の位相ロックループ回路は、リファレンスクロック信号及びフィードバッククロック信号の位相差を検出する位相差検出器と、制御電圧を保持するコンデンサと、前記検出された位相差に応じて、前記コンデンサを電源電圧又は基準電位に接続するチャージポンプ回路と、前記制御電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相差検出器に出力する電圧制御発振器とを有し、前記電圧制御発振器は、４段の差動リングオシレータと、前記４段の差動リングオシレータの異なる段で出力されるクロック信号の排他的論理和信号を出力する第１の排他的論理和回路と、前記差動リングオシレータが出力するクロック信号又は前記第１の排他的論理和回路が出力するクロック信号を前記出力クロック信号として選択的に出力するマルチプレクサとを有することを特徴とする。

マルチプレクサの選択に応じて出力クロック信号の周波数を変えることができるので、広周波数範囲で動作可能であり、電圧制御発振器のゲインを低減させることができる。

図１は、本発明の実施形態による位相ロックループ（ＰＬＬ）回路の構成例を示す回路図である。ＰＬＬ回路は、位相比較回路（ＰＦＤ）１０１、チャージポンプ回路（ＣＰ）１０２、ローパスフィルタ（ＬＰＦ）１０３、電圧制御発振器（ＶＣＯ）１０４、分周器１０５及びスタートアップロジック回路１０６を有する。

チャージポンプ回路１０２は、スイッチ１１１，１１４及び定電流源１１２，１１３を有する。スイッチ１１１及び定電流源１１２の直列接続回路は、正の電源電圧及び制御電圧ＶＣＮＴのノード間に接続される。定電流源１１３及びスイッチ１１４の直列接続回路は、制御電圧ＶＣＮＴのノード及び基準電位（グランド電位）間に接続される。

ローパスフィルタ１０３は、抵抗１１５及びコンデンサ１１６，１１７を有する。抵抗１１５及びコンデンサ１１６の直列接続回路は、制御電圧ＶＣＮＴのノード及び基準電位間に接続される。コンデンサ１１７は、制御電圧ＶＣＮＴのノード及び基準電位間に接続される。

次に、電圧制御発振器１０４の構成を説明する。ｎチャネルＭＯＳ電界効果トランジスタ１２１は、ドレインが正の電源電圧に接続され、ゲート及びソースが相互に接続される。ｎチャネルＭＯＳ電界効果トランジスタ１２２は、ゲートが制御電圧ＶＣＮＴのノードに接続され、ドレインがトランジスタ１２１のソースに接続され、ソースが基準電位に接続される。スイッチＳＳ０及び定電流源１２３の直列接続回路は、トランジスタ１２１のゲート及び基準電位間に接続される。スイッチＳＳ０は、制御信号Ｓ０によりオン／オフが制御される。定電流源１２４は、トランジスタ１２１のゲート及び基準電位間に接続される。電流源１２５及びスイッチＳＳ１の直列接続回路は、正の電源電圧及び差動アンプ１３１〜１３４の電源電圧端子間に接続される。スイッチＳＳ１は、制御信号Ｓ１によりオン／オフが制御される。電流源１２５は、トランジスタ１２１のゲート電圧により電流が制御され、トランジスタ１２１との間でカレンミラー回路を構成する。電流源１２６は、正の電源電圧及び差動アンプ１３１〜１３４の電源電圧端子間に接続され、トランジスタ１２１のゲート電圧により電流が制御され、トランジスタ１２１との間でカレンミラー回路を構成する。

４個の差動アンプ１３１〜１３４は、４段の差動リングオシレータを構成する。第１の差動アンプ１３１は、非反転入力端子が第４の差動アンプ１３４の非反転出力端子に接続され、反転入力端子が第４の差動アンプ１３４の反転出力端子に接続される。第２の差動アンプ１３２は、非反転入力端子が第１の差動アンプ１３１の反転出力端子に接続され、反転入力端子が第１の差動アンプ１３１の非反転出力端子に接続される。第３の差動アンプ１３３は、非反転入力端子が第２の差動アンプ１３２の反転出力端子に接続され、反転入力端子が第２の差動アンプ１３２の非反転出力端子に接続される。第４の差動アンプ１３４は、非反転入力端子が第３の差動アンプ１３３の反転出力端子に接続され、反転入力端子が第３の差動アンプ１３３の非反転出力端子に接続される。差動アンプ１３１〜１３４は、入力差動信号を増幅して出力差動信号を出力する。

図２は、電圧制御発振器１０４の各ノードの電圧を示すタイミングチャートである。電圧Ｖ０は、第４の差動アンプ１３４の非反転出力端子の電圧である。電圧Ｖ４は、第４の差動アンプ１３４の反転出力端子の電圧である。電圧Ｖ０及びＶ４は、相互に反転した信号である。電圧Ｖ１は、第１の差動アンプ１３１の非反転出力端子の電圧である。電圧Ｖ５は、第１の差動アンプ１３１の反転出力端子の電圧である。電圧Ｖ１及びＶ５は、相互に反転した信号である。電圧Ｖ２は、第２の差動アンプ１３２の反転出力端子の電圧である。電圧Ｖ６は、第２の差動アンプ１３２の非反転出力端子の電圧である。電圧Ｖ２及びＶ６は、相互に反転した信号である。電圧Ｖ３は、第３の差動アンプ１３３の非反転出力端子の電圧である。電圧Ｖ７は、第３の差動アンプ１３３の反転出力端子の電圧である。電圧Ｖ３及びＶ７は、相互に反転した信号である。電圧Ｖ０〜Ｖ７は、パルス周波数が同じであり、それぞれ位相が４５度ずつずれたパルス電圧である。

排他的論理和（ＸＯＲ）回路１２７は、信号Ｖ０及びＶ２の排他的論理和信号ＸＶ０を出力する。排他的論理和回路１２８は、信号Ｖ１及びＶ３の排他的論理和信号ＸＶ１を出力する。排他的論理和回路１２９は、信号ＸＶ０及びＸＶ１の排他的論理和信号ＸＶ２を出力する。分周器１３５は、信号Ｖ４を２分周した信号ＸＶ３を出力する。

信号ＸＶ０及びＸＶ１は、信号Ｖ０〜Ｖ７の２倍の周波数を有し、それぞれ位相が４５度ずれている。信号ＸＶ２は、信号Ｖ０〜Ｖ７の４倍の周波数を有する。信号ＸＶ３は、信号Ｖ０〜Ｖ７の１／２の周波数を有する。

マルチプレクサ１３６は、制御信号Ｓ２及びＳ３に応じて、信号ＸＶ２、Ｖ０、ＸＶ３及びＸＶ０の中の１つを選択して出力クロック信号Ｘとして出力する。

スタートアップロジック回路１０６は、カウンタ１４１、デコーダ１４２、乗算器１４３、マルチプレクサ１４４、デコーダ１４５、比較器１４６、第１のメモリ１５１、第２のメモリ１５２及び第３のメモリ１５３を有する。比較器１４６は、制御信号Ｓ０〜Ｓ３を出力する。

フィードバッククロック信号ＦＢは、分周器１０５から出力される。位相比較回路１０１は、リファレンスクロック信号ＣＫの立ち上がり（又は立ち下がり）とフィードバッククロック信号ＦＢの立ち上がり（又は立ち下がり）の位相を比較し、その位相差を制御信号ＵＰＢ及びＤＮとしてチャージポンプ回路１０２へ出力する。フィードバッククロック信号ＦＢがリファレンスクロック信号ＣＫに対して遅れているときには、信号ＵＰＢ及びＤＮがローレベルになり、フィードバッククロック信号ＦＢがリファレンスクロック信号ＣＫに対して進んでいるときには信号ＵＰＢ及びＤＮがハイレベルになる。信号ＵＰＢ及びＤＮのパルス幅は、フィードバッククロック信号ＦＢ及びリファレンスクロック信号ＣＫの位相差が大きいほど広くなる。

チャージポンプ回路１０２は、制御信号ＵＰＢ及びＤＮに応じた電荷をローパスフィルタ１０３内のコンデンサ１１６及び１１７に対して注入又は抜くことで、制御電圧ＶＣＮＴを制御する。スイッチ１１１は、信号ＵＰＢがローレベルになるとオンし、信号ＵＰＢがハイレベルになるとオフする。スイッチ１１４は、信号ＤＮがハイレベルになるとオンし、信号ＤＮがローレベルになるとオフする。信号ＵＰＢ及びＤＮがローレベルになるとローパスフィルタ１０３内のコンデンサ１１６及び１１７は正の電源電圧に接続され、制御電圧ＶＣＮＴが上昇する。また、信号ＵＰＢ及びＤＮがハイレベルになるとローパスフィルタ１０３内のコンデンサ１１６及び１１７は基準電位（グランド電位）に接続され、制御電圧ＶＣＮＴが低下する。なお、フィードバッククロック信号ＦＢ及びリファレンスクロック信号ＣＫの立ち上がり位相が同じときには、狭パルス幅で信号ＵＰＢがローレベル、信号ＤＮがハイレベルになり、制御電圧ＶＣＮＴは変化しない。

電圧制御発振器１０４は、制御電圧ＶＣＮＴに応じた発振周波数の出力クロック信号Ｘを出力する。制御電圧ＶＣＮＴが上昇すると出力クロック信号Ｘの周波数は高くなり、制御電圧ＶＣＮＴが低下すると出力クロック信号Ｘの周波数が低くなる。

制御電圧ＶＣＮＴが上昇すると、トランジスタ１２２を流れる電流が大きくなり、トランジスタ１２１のゲート電圧が上昇する。すると、カレントミラーにより、電流源１２５及び１２６の電流も大きくなり、差動アンプ１３１〜１３４のリングオシレータに供給される電源電流が大きくなる。これにより、信号Ｖ０〜Ｖ７及び信号ＸＶ０〜ＸＶ３の位相が早くなり、出力クロック信号Ｘの周波数が高くなる。

逆に、制御電圧ＶＣＮＴが低下すると、トランジスタ１２２を流れる電流が小さくなり、トランジスタ１２１のゲート電圧が低下する。すると、カレントミラーにより、電流源１２５及び１２６の電流も小さくなり、差動アンプ１３１〜１３４のリングオシレータに供給される電源電流が小さくなる。これにより、信号Ｖ０〜Ｖ７及び信号ＸＶ０〜ＸＶ３の位相が遅くなり、出力クロック信号Ｘの周波数が低くなる。

分周器１０５は、出力クロック信号ＸをＮ分周し、フィードバッククロック信号ＦＢを出力する。分周数Ｎは、分周数信号ＤＩＶＳＥＬが示す分周数である。出力クロック信号Ｘは、リファレンスクロック信号ＣＫに対してＮ倍の周波数を有する。

より具体的に動作を説明すると、リファレンスクロック信号ＣＫよりフィードバッククロック信号ＦＢの位相が進んでいる場合は、信号ＵＰＢ及びＤＮがハイレベルになり、スイッチ１１１がオフし、スイッチ１１４がオンする。ローパスフィルタ１０３内のコンデンサ１１６及び１１７は基準電位に接続され、制御電圧ＶＣＮＴは低下する。電圧制御発振器１０４は、制御電圧ＶＣＮＴが低下すると出力クロック信号Ｘの発振周波数を下げる。その結果、リファレンスクロック信号ＣＫに対してフィードバッククロック信号ＦＢは位相の進み量が小さくなり、やがて両者の位相差が０になる。

逆に、リファレンスクロック信号ＣＫよりフィードバッククロック信号ＦＢの位相が遅れている場合は、信号ＵＰＢ及びＤＮがローレベルになり、スイッチ１１１がオンし、スイッチ１１４がオフする。ローパスフィルタ１０３内のコンデンサ１１６及び１１７は電源電圧に接続され、制御電圧ＶＣＮＴは上昇する。電圧制御発振器１０４は、制御電圧ＶＣＮＴが上昇すると出力クロック信号Ｘの発振周波数を上げる。その結果、リファレンスクロック信号ＣＫに対してフィードバッククロック信号ＦＢは位相の遅れ量が小さくなり、やがて両者の位相差が０になる。

図３（Ａ）〜（Ｄ）は、電圧制御発振器１０４の出力クロック信号Ｘの周波数特性を示すグラフである。横軸は制御電圧ＶＣＮＴを示し、縦軸は出力クロック信号Ｘの周波数を示す。図３（Ａ）はマルチプレクサ１３６が出力クロック信号Ｘとして信号ＸＶ３を選択したときの周波数特性、図３（Ｂ）はマルチプレクサ１３６が出力クロック信号Ｘとして信号Ｖ０を選択したときの周波数特性、図３（Ｃ）はマルチプレクサ１３６が出力クロック信号Ｘとして信号ＸＶ０を選択したときの周波数特性、図３（Ｄ）はマルチプレクサ１３６が出力クロック信号Ｘとして信号ＸＶ２を選択したときの周波数特性を示す。なお、特性Ｍ１〜Ｍ４は、後述するスイッチＳＳ０及びＳＳ１の状態に応じて決まる。マルチプレクサ１３６は、制御信号Ｓ２及びＳ３に応じて、信号ＸＶ３，Ｖ０，ＸＶ０,ＸＶ２のいずれかを選択する。

具体的には、マルチプレクサ１３６は、制御信号Ｓ２がローレベル、制御信号Ｓ３がローレベルのときには、信号ＸＶ３を出力クロック信号Ｘとして選択する。その時の周波数特性は、図３（Ａ）になる。図２に示すように、信号ＸＶ３は、リングオシレータの出力信号Ｖ０の１／２の周波数となる。

また、マルチプレクサ１３６は、制御信号Ｓ２がローレベル、制御信号Ｓ３がハイレベルのときには、信号Ｖ０を出力クロック信号Ｘとして選択する。その時の周波数特性は、図３（Ｂ）になる。信号Ｖ０は、リングオシレータの出力信号である。

また、マルチプレクサ１３６は、制御信号Ｓ２がハイレベル、制御信号Ｓ３がローレベルのときには、信号ＸＶ０を出力クロック信号Ｘとして選択する。その時の周波数特性は、図３（Ｃ）になる。図２に示すように、信号ＸＶ０は、リングオシレータの出力信号Ｖ０の２倍の周波数となる。

また、マルチプレクサ１３６は、制御信号Ｓ２がハイレベル、制御信号Ｓ３がハイレベルのときには、信号ＸＶ２を出力クロック信号Ｘとして選択する。その時の周波数特性は、図３（Ｄ）になる。図２に示すように、信号ＸＶ２は、リングオシレータの出力信号Ｖ０の４倍の周波数となる。

次に、特性Ｍ１〜Ｍ４について説明する。特性Ｍ１〜Ｍ４は、スイッチＳＳ０及びＳＳ１の状態に応じて決まる。スイッチＳＳ０は、制御信号Ｓ０がハイレベルになるとオンし、制御信号Ｓ０がローレベルになるとオフする。スイッチＳＳ１は、制御信号Ｓ１がハイレベルになるとオンし、制御信号Ｓ１がローレベルになるとオフする。

スイッチＳＳ０がオンになると、制御電圧ＶＣＴＮが０Ｖであっても、電流源１２３に電流を流すことができる。スイッチＳＳ０を切り替えることにより、出力クロック信号Ｘの周波数の下限を切り替えることができる。スイッチＳＳ０がオフすると、電流源１２３に電流が流れず、電流源１２５及び１２６の電流が小さくなり、出力クロック信号Ｘの周波数が低くなる。逆に、スイッチＳＳ０がオンすると、電流源１２３に電流が流れ、電流源１２５及び１２６の電流が大きくなり、出力クロック信号Ｘの周波数が高くなる。

スイッチＳＳ１がオンになると、電流源１２５に電流を流すことができる。スイッチＳＳ１を切り替えることにより、出力クロック信号Ｘの周波数の下限はそのままで、上限を切り替えることができる。スイッチＳＳ１がオフすると、電流源１２５に電流が流れず、出力クロック信号Ｘの周波数が低くなる。逆に、スイッチＳＳ１がオンすると、電流源１２５に電流が流れ、出力クロック信号Ｘの周波数が高くなる。

スイッチＳＳ０及びＳＳ１を以下のように組み合わせると、図３（Ａ）〜（Ｄ）の周波数特性Ｍ１〜Ｍ４となる。例として、周波数が２５ＭＨｚ〜１０００ＭＨｚ程度と仮定しているが、他の周波数範囲でも可能である。

制御信号Ｓ０がローレベル、制御信号Ｓ１がローレベルのとき、スイッチＳＳ０がオフ、スイッチＳＳ１がオフし、図３（Ａ）〜（Ｄ）の特性Ｍ１になる。

制御信号Ｓ０がローレベル、制御信号Ｓ１がハイレベルのとき、スイッチＳＳ０がオフ、スイッチＳＳ１がオンし、図３（Ａ）〜（Ｄ）の特性Ｍ２になる。

制御信号Ｓ０がハイレベル、制御信号Ｓ１がローレベルのとき、スイッチＳＳ０がオン、スイッチＳＳ１がオフし、図３（Ａ）〜（Ｄ）の特性Ｍ３になる。

制御信号Ｓ０がハイレベル、制御信号Ｓ１がハイレベルのとき、スイッチＳＳ０がオン、スイッチＳＳ１がオンし、図３（Ａ）〜（Ｄ）の特性Ｍ４になる。

図３（Ａ）〜（Ｄ）の１６個の周波数特性を組み合わせることにより、低ＶＣＯゲインで広周波数範囲のＰＬＬ回路を実現することができる。その結果の例を図４（Ａ）〜（Ｃ）に示す。

図４（Ａ）〜（Ｃ）は、制御信号Ｓ０〜Ｓ３に応じた周波数範囲毎の周波数特性を示すグラフである。横軸は制御電圧ＶＣＮＴを示し、縦軸は出力クロック信号Ｘの周波数を示す。図４（Ａ）は出力クロック信号Ｘの周波数が２５ＭＨｚ〜１７５ＭＨｚの周波数範囲の特性を示し、第１のメモリ１５１はその下限周波数２５ＭＨｚの数値を記憶する。図４（Ｂ）は出力クロック信号Ｘの周波数が５０ＭＨｚ〜３５０ＭＨｚの周波数範囲の特性を示し、第２のメモリ１５２はその下限周波数５０ＭＨｚの数値を記憶する。図４（Ｃ）は出力クロック信号Ｘの周波数が１００ＭＨｚ〜７００ＭＨｚの周波数範囲の特性を示し、第３のメモリ１５３はその下限周波数１００ＭＨｚの数値を記憶する。

図４（Ａ）において、特性Ｍ２ａが最低特性、特性Ｍ１ｂが中間特性、特性Ｍ４ａが最高特性である。

特性Ｍ２ａは、図３（Ａ）の特性Ｍ２を示し、制御信号Ｓ０がローレベル、制御信号Ｓ１がハイレベル、制御信号Ｓ２がローレベル、制御信号Ｓ３がローレベルのときの特性である。

特性Ｍ１ｂは、図３（Ｂ）の特性Ｍ１を示す。すなわち、制御信号Ｓ０がローレベル、制御信号Ｓ１がローレベル、制御信号Ｓ２がローレベル、制御信号Ｓ３がハイレベルである。

特性Ｍ４ａは、図３（Ａ）の特性Ｍ４を示し、制御信号Ｓ０がハイレベル、制御信号Ｓ１がハイレベル、制御信号Ｓ２がローレベル、制御信号Ｓ３がローレベルのときの特性である。

図４（Ｂ）において、特性Ｍ２ｂが最低特性、特性Ｍ１ｃが中間特性、特性Ｍ４ｂが最高特性である。

特性Ｍ２ｂは、図３（Ｂ）の特性Ｍ２を示し、制御信号Ｓ０がローレベル、制御信号Ｓ１がハイレベル、制御信号Ｓ２がローレベル、制御信号Ｓ３がハイレベルのときの特性である。

特性Ｍ１ｃは、図３（Ｃ）の特性Ｍ１を示し、制御信号Ｓ０がローレベル、制御信号Ｓ１がローレベル、制御信号Ｓ２がハイレベル、制御信号Ｓ３がローレベルのときの特性である。

特性Ｍ４ｂは、図３（Ｂ）の特性Ｍ４を示し、制御信号Ｓ０がハイレベル、制御信号Ｓ１がハイレベル、制御信号Ｓ２がローレベル、制御信号Ｓ３がハイレベルのときの特性である。

図４（Ｃ）において、特性Ｍ２ｃが最低特性、特性Ｍ１ｄが中間特性、特性Ｍ４ｃが最高特性である。

特性Ｍ２ｃは、図３（Ｃ）の特性Ｍ２を示し、制御信号Ｓ０がローレベル、制御信号Ｓ１がハイレベル、制御信号Ｓ２がハイレベル、制御信号Ｓ３がローレベルのときの特性である。

特性Ｍ１ｄは、図３（Ｄ）の特性Ｍ１を示し、制御信号Ｓ０がローレベル、制御信号Ｓ１がローレベル、制御信号Ｓ２がハイレベル、制御信号Ｓ３がハイレベルのときの特性である。

特性Ｍ４ｃは、図３（Ｃ）の特性Ｍ４を示し、制御信号Ｓ０がハイレベル、制御信号Ｓ１がハイレベル、制御信号Ｓ２がハイレベル、制御信号Ｓ３がローレベルのときの特性である。

図１において、リファレンスクロック信号ＣＫを入力し、分周数信号ＤＩＶＳＥＬ及び選択信号ＶＣＯＳＥＬを設定することにより、スタートアップロジック回路１０６が動作し、図４（Ａ）〜（Ｃ）の周波数特性の中から最適な設定を自動で選択することができる。以下、スタートアップロジック回路１０６の具体的な動作を示す。

選択信号ＶＣＯＳＥＬは、図４（Ａ）の周波数特性（２５ＭＨＺ〜１７５ＭＨｚ）を選択するための第１の選択信号、図４（Ｂ）の周波数特性（５０ＭＨｚ〜３５０ＭＨｚ）を選択するための第２の選択信号、又は図４（Ｃ）の周波数特性（１００ＭＨｚ〜７００ＭＨｚ）を選択するための第３の選択信号である。第１のメモリ１５１は図４（Ａ）の周波数特性の下限周波数として２５［ＭＨｚ］の周波数値を記憶し、第２のメモリ１５２は図４（Ｂ）の周波数特性の下限周波数として５０［ＭＨｚ］の周波数値を記憶し、第３のメモリ１５３は図４（Ｃ）の周波数特性の下限周波数として１００［ＭＨｚ］の周波数値を記憶する。マルチプレクサ１４４は、選択信号ＶＣＯＳＥＬに応じて、第１のメモリ１５１、第２のメモリ１５２又は第３のメモリ１５３の内容を出力する。マルチプレクサ１４４は、選択信号ＶＣＯＳＥＬが第１の選択信号のときには第１のメモリ１５１の２５［ＭＨｚ］の周波数値、選択信号ＶＣＯＳＥＬが第２の選択信号のときには第２のメモリ１５２の５０［ＭＨｚ］の周波数値、選択信号ＶＣＯＳＥＬが第３の選択信号のときには第３のメモリ１５３の１００［ＭＨｚ］の周波数値を選択して出力する。デコーダ１４５は、マルチプレクサ１４４が出力する周波数値を２進数の周波数Ａ２にデコード（変換）する。

基準クロック信号ＲＥＦＣＬＫは、リファレンスクロック信号ＣＫに同期した信号であり、周波数が例えば１ＭＨｚである。このとき、リファレンスクロック信号ＣＫの周波数は、整数であり、基準クロック信号ＲＥＦＣＬＫよりも高いことを前提条件とする。カウンタ１４１は、基準ロック信号ＲＥＦＣＬＫが１クロック経過する間に、リファレンスクロック信号ＣＫが何回立ち上がるかをカウントする。すなわち、カウンタ１４１は、リファレンスクロック信号ＣＫの周波数［ＭＨｚ］を出力する。例えば、リファレンスクロック信号ＣＫが１００［ＭＨｚ］であれば、カウンタ１４１は「１００」の数値を出力する。デコーダ１４２は、カウンタ１４１の出力信号を２進数の信号にデコード（変換）する。乗算器１４３は、デコーダ１４２の出力信号（２進数）及び分周数信号ＤＩＶＳＥＬの分周数（２進数）Ｎを乗算し、周波数（２進数）Ａ１を出力する。分周数信号ＤＩＶＳＥＬは、分周器１０５の分周数Ｎを示す信号である。周波数Ａ１は、ＰＬＬ回路としてロックしている時の出力クロック信号Ｘの目標周波数である。

比較器１４６は、周波数Ａ１及びＡ２を比較し、Ａ１＞Ａ２であれば、周波数Ａ２をカウントアップする動作を行い、Ａ１＝Ａ２となるまで繰り返す。そして、比較器１４６は、Ａ１＝Ａ２となったときのＡ２の値に応じて、制御信号Ｓ０〜Ｓ３を出力する。

まず、選択信号ＶＣＯＳＥＬが第１の選択信号であり、図４（Ａ）が選択されている場合を説明する。周波数Ａ２が最低周波数特性Ｍ２ａの周波数平均値以下である場合、比較器１４６は、最低周波数特性Ｍ２ａを選択するための制御信号Ｓ０〜Ｓ３を出力する。次に、周波数Ａ２が中間周波数特性Ｍ１ｂの周波数平均値以下である場合、比較器１４６は、中間周波数特性Ｍ１ｂを選択するための制御信号Ｓ０〜Ｓ３を出力する。次に、周波数Ａ２が中間周波数特性Ｍ１ｂの周波数平均値より高ければ、比較器１４６は、最高周波数特性Ｍ４ａを選択するための制御信号Ｓ０〜Ｓ３を出力する。

次に、選択信号ＶＣＯＳＥＬが第２の選択信号であり、図４（Ｂ）が選択されている場合を説明する。周波数Ａ２が最低周波数特性Ｍ２ｂの周波数平均値以下である場合、比較器１４６は、最低周波数特性Ｍ２ｂを選択するための制御信号Ｓ０〜Ｓ３を出力する。次に、周波数Ａ２が中間周波数特性Ｍ１ｃの周波数平均値以下である場合、比較器１４６は、中間周波数特性Ｍ１ｃを選択するための制御信号Ｓ０〜Ｓ３を出力する。次に、周波数Ａ２が中間周波数特性Ｍ１ｃの周波数平均値より高ければ、比較器１４６は、最高周波数特性Ｍ４ｂを選択するための制御信号Ｓ０〜Ｓ３を出力する。

次に、選択信号ＶＣＯＳＥＬが第３の選択信号であり、図４（Ｃ）が選択されている場合を説明する。周波数Ａ２が最低周波数特性Ｍ２ｃの周波数平均値以下である場合、比較器１４６は、最低周波数特性Ｍ２ｃを選択するための制御信号Ｓ０〜Ｓ３を出力する。次に、周波数Ａ２が中間周波数特性Ｍ１ｄの周波数平均値以下である場合、比較器１４６は、中間周波数特性Ｍ１ｄを選択するための制御信号Ｓ０〜Ｓ３を出力する。次に、周波数Ａ２が中間周波数特性Ｍ１ｄの周波数平均値より高ければ、比較器１４６は、最高周波数特性Ｍ４ｃを選択するための制御信号Ｓ０〜Ｓ３を出力する。

なお、制御信号Ｓ０〜Ｓ３は１度選択されると、保持される。なお、ローパスフィルタ１０３内の抵抗１１５及びコンデンサ１１６は削除してもよい。また、分周器１０５を削除し、電圧制御発振器１０４の出力クロック信号Ｘをフィードバッククロック信号ＦＢとして直接位相比較回路１０１に入力してもよい。その場合、出力クロック信号Ｘは、リファレンスクロック信号ＣＫと同じ周波数として出力される。

以上のように、本実施形態によれば、電圧制御発振器１０４の電流を制御することで、出力クロック信号Ｘの周波数範囲を切り替えるためのスイッチＳＳ０及びＳＳ１を設ける。また、電圧制御発振器１０４のリングオシレータの出力クロック信号Ｖ０と、クロック信号Ｖ０の１／２の周波数のクロック信号ＸＶ３、クロック信号Ｖ０の２倍の周波数のクロック信号ＸＶ０及びクロック信号Ｖ０の４倍の周波数のクロック信号ＸＶ２を切り替えるためのマルチプレクサ１３６を設ける。また、リファレンスクロック信号ＣＫの周波数をカウントした値をデコードし、分周数Ｎと乗算した結果と、下限周波数Ａ２と比較し、最適な周波数特性を選択するスタートアップロジック回路１０６を設ける。本実施形態により、低ＶＣＯゲインで広周波数範囲のＰＬＬ回路を実現することができる。

本実施形態のＰＬＬ回路は、リファレンスクロック信号及びフィードバッククロック信号の位相差を検出する位相差検出器（位相比較回路）１０１と、制御電圧ＶＣＮＴを保持するコンデンサ１１７（及び１１６）と、前記検出された位相差に応じて、前記コンデンサ１１７を電源電圧又は基準電位に接続するチャージポンプ回路１０２と、前記制御電圧ＶＣＮＴに応じた発振周波数の出力クロック信号Ｘを生成し、前記出力クロック信号Ｘ又は前記出力クロック信号Ｘに応じた信号を前記フィードバッククロック信号ＦＢとして前記位相差検出器１０１に出力する電圧制御発振器１０４とを有する。

前記電圧制御発振器１０４は、４段の差動リングオシレータ１３１〜１３４と、前記４段の差動リングオシレータ１３１〜１３４の異なる段で出力されるクロック信号の排他的論理和信号を出力する第１の排他的論理和回路１２７と、前記差動リングオシレータ１３１〜１３４が出力するクロック信号Ｖ０又は前記第１の排他的論理和回路１２７が出力するクロック信号ＸＶ０を前記出力クロック信号Ｘとして選択的に出力するマルチプレクサ１３６とを有する。

前記電圧制御発振器１０４は、前記差動リングオシレータ１３１〜１３４が出力するクロック信号Ｖ４を分周する分周器１３５を有する。前記マルチプレクサ１３６は、前記差動リングオシレータ１３１〜１３４が出力するクロック信号Ｖ０、前記第１の排他的論理和回路１２７が出力するクロック信号ＸＶ０又は前記分周器１３５により分周されたクロック信号ＸＶ３を前記出力クロック信号Ｘとして選択的に出力する。

前記電圧制御発振器１０４は、前記４段の差動リングオシレータ１３１〜１３４の異なる段であってかつ前記第１の排他的論理和回路１２７の入力とは異なる段で出力されるクロック信号の排他的論理和信号を出力する第２の排他的論理和回路１２８と、前記第１の排他的論理和回路１２７及び前記第２の排他的論理和回路１２８が出力するクロック信号の排他的論理和信号ＸＶ２を出力する第３の排他的論理和回路１２９とを有する。前記マルチプレクサ１３６は、前記差動リングオシレータ１３１〜１３４が出力するクロック信号Ｖ０、前記第１の排他的論理和回路１２７が出力するクロック信号ＸＶ０又は前記第３の排他的論理和回路１２９が出力するクロック信号ＸＶ２を前記出力クロック信号Ｘとして選択的に出力する。

前記電圧制御発振器１０４は、前記制御電圧ＶＣＮＴとは異なる独立の制御信号Ｓ０又はＳ１に応じて前記差動リングオシレータ１３１〜１３４に供給する電流を制御するための電流源１２３又は１２５を有する。

スタートアップロジック回路１０６は、前記リファレンスクロック信号ＣＫに応じて前記マルチプレクサ１３６の選択を制御する。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態による位相ロックループ（ＰＬＬ）回路の構成例を示す回路図である。電圧制御発振器の各ノードの電圧を示すタイミングチャートである。図３（Ａ）〜（Ｄ）は電圧制御発振器のリングオシレータの出力クロック信号Ｘの周波数特性を示すグラフである。図４（Ａ）〜（Ｃ）は制御信号Ｓ０〜Ｓ３に応じた周波数範囲毎の周波数特性を示すグラフである。ＰＬＬ回路の構成例を示す図である。制御電圧ＶＣＮＴに対する電圧制御発振器の出力クロック信号の発振周波数特性を示すグラフである。

符号の説明

１０１位相比較回路
１０２チャージポンプ回路
１０３ローパスフィルタ
１０４電圧制御発振器
１０５分周器
１０６スタートアップロジック回路

Claims

リファレンスクロック信号及びフィードバッククロック信号の位相差を検出する位相差検出器と、
制御電圧を保持するコンデンサと、
前記検出された位相差に応じて、前記コンデンサを電源電圧又は基準電位に接続するチャージポンプ回路と、
前記制御電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相差検出器に出力する電圧制御発振器とを有し、
前記電圧制御発振器は、
４段の差動リングオシレータと、
前記４段の差動リングオシレータの異なる段で出力されるクロック信号の排他的論理和信号を出力する第１の排他的論理和回路と、
前記差動リングオシレータが出力するクロック信号又は前記第１の排他的論理和回路が出力するクロック信号を前記出力クロック信号として選択的に出力するマルチプレクサと
を有することを特徴とする位相ロックループ回路。
前記電圧制御発振器は、前記差動リングオシレータが出力するクロック信号を分周する分周器を有し、
前記マルチプレクサは、前記差動リングオシレータが出力するクロック信号、前記第１の排他的論理和回路が出力するクロック信号又は前記分周器により分周されたクロック信号を前記出力クロック信号として選択的に出力することを特徴とする請求項１記載の位相ロックループ回路。
前記電圧制御発振器は、
前記４段の差動リングオシレータの異なる段であってかつ前記第１の排他的論理和回路の入力とは異なる段で出力されるクロック信号の排他的論理和信号を出力する第２の排他的論理和回路と、
前記第１の排他的論理和回路及び前記第２の排他的論理和回路が出力するクロック信号の排他的論理和信号を出力する第３の排他的論理和回路とを有し、
前記マルチプレクサは、前記差動リングオシレータが出力するクロック信号、前記第１の排他的論理和回路が出力するクロック信号又は前記第３の排他的論理和回路が出力するクロック信号を前記出力クロック信号として選択的に出力することを特徴とする請求項１又は２記載の位相ロックループ回路。
前記電圧制御発振器は、前記制御電圧とは異なる独立の制御信号に応じて前記差動リングオシレータに供給する電流を制御するための電流源を有することを特徴とする請求項１〜３のいずれか１項に記載の位相ロックループ回路。
さらに、前記リファレンスクロック信号に応じて前記マルチプレクサの選択を制御するスタートアップロジック回路を有することを特徴とする請求項１〜４のいずれか１項に記載の位相ロックループ回路。