JP7075528B2 - 半導体集積回路 - Google Patents

Description

本発明は半導体装置及びアクセス制御方法に関し、例えばメモリへのアクセスを行う半導体装置、及びそのような半導体装置におけるアクセス制御方法に関する。

特許文献１は、複数のバスマスタが共通バスに接続するバスシステムにおけるアクセス制御を開示する。特許文献１に記載される半導体装置は、複数のマスタと、メモリコントローラと、複数のマスタとメモリコントローラとを接続するバスと、中央バス制御システムとを有する。特許文献１には、中央バス制御システムが、各マスタの転送量をモニタし、各マスタの予約ハンド幅とモニタした転送量と権利付与可能数とに基づいて、アクセス権の付与先のマスタを選択することが記載されている。特許文献１において、アクセス権が付与されていないマスタのリクエストは、メモリコントローラとマスタとの間のバスでマスクされる。

また、特許文献１には、メモリのリフレッシュを考慮したバンド幅制御も記載されている。特許文献１では、中央バス制御システムが、メモリコントローラに対してリフレッシュ要求信号を出力し、メモリのリフレッシュ動作を制御する。具体的に、中央バス制御システムは、複数のサブスロットを含む基本スロットの特定の番号のサブスロットにおいてリフレッシュ要求信号を出力し、メモリにおいてリフレッシュ動作を実施させる。特許文献１では、中央バス制御システムは、リフレッシュによりメモリアクセスできない期間が存在するサブスロットについて、全体の要求バンド幅を減らすことで、リフレッシュを考慮したバンド幅制御を実現する。

ところで、近年、メモリに対するデータの書き込み、及び読み出し動作において、動作周波数の高速化に伴って、クロックとデータとのタイミングマージンが厳しくなってきている。この問題に関し、特許文献２は、データ信号とクロック信号との間のスキューの検査を行う検査回路を有するメモリインタフェース回路を開示する。特許文献２に記載のメモリインタフェース回路は、スキュー検査の結果に基づいてＣＰＵ（Central Processing Unit）を含む制御回路にスキュー調整を要求する。

国際公開第２０１７／０５６１３２号 特開２０１１－１５０７５９号公報

特許文献１では、メモリにおけるリフレッシュを考慮したアクセス制御が実施される。しかしながら、特許文献１では、スキュー調整などを行うことを考慮したアクセス制御は実施されていない。特許文献２にも記載されるように、一般に、スキュー調整には比較的長い時間が必要である。スキュー調整を行っている間は、メモリに対するデータの書込み、及び読出しはできないため、スキュー調整などを考慮したアクセス制御が望まれる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、マスタが発行したアクセス要求のメモリコントローラへの出力を制御するアクセス制御部を含み、そのアクセス制御部は、メモリに対するアクセスが停止された状態で実施されるメモリに対するトレーニングを更に制御し、トレーニングの実行中は、マスタが発行したアクセス要求のうちリード要求のメモリコントローラへの出力を抑制するものである。

前記一実施の形態によれば、トレーニングが実行されてメモリアクセスが停止される期間が存在する場合でも、マスタが発行するアクセス要求に対する応答性を向上することができ、リアルタイム性を向上できる。

実施形態１に係る半導体装置を含む電子装置を示すブロック図。 中央バス制御システムを含む電子装置の一部を示すブロック図。 クロック信号とデータ信号とのタイミング調整を示すタイミングチャート。 中央バス制御システムの動作モードを示す図。 ライトトレーニング実行時の各部の動作波形を示すタイミングチャート。 実施形態２におけるライトトレーニング実行時の各部の動作波形を示すタイミングチャート。 実施形態３に係る半導体装置を含む電子装置を示すブロック図。 実施形態３におけるライトトレーニング実行時の各部の動作波形を示すタイミングチャート。 変形例１に係る半導体装置を含む電子装置を示すブロック図。 変形例２に係る半導体装置を含む電子装置を示すブロック図。

実施形態の説明に先立って、本発明者らが検討した事項を説明する。一般に、画像表示や、ビデオ入力などの処理を行うシステムには、リアルタイム性の保証が要求される。ここでいうリアルタイム性の保証とは、例えば何らかのリクエストが発行された場合に、そのリクエストに対するレスポンスがあらかじめ規定された時間以内に得られることが保証されることを意味する。リアルタイム性が保証されたシステムにおいて、データ処理中にＤＤＲ（Double-Data-Rate）メモリへのアクセスが発生する場合は、ＤＤＲメモリへのアクセスも含めてリアルタイム性が保証される必要がある。その一方で、そのようなシステムで使用されるＤＤＲメモリに対して、取り扱いデータ量の増大に伴うメモリ帯域不足の問題、或いは低消費電力化などの問題が生じており、それらに対する解決策が求められている。

上記問題の解決策として、ＪＥＤＥＣ（Joint Electron Device Engineering Council）で規格化されたＬＰＤＤＲ４（Low Power DDR4）メモリがある。ＬＰＤＤＲ４メモリでは、通常のデータ転送やリフレッシュ動作以外に、ＤＤＲライトトレーニング動作を必要とする。ＤＤＲライトトレーニングは、クロック信号とデータ信号との間のタイミング（スキュー）を調整するために実施されるトレーニングである。ＤＤＲライトトレーニングの動作中、ＤＤＲメモリへのアクセスは禁止される。ＤＤＲライトトレーニングの実行時間は、例えば１μｓｅｃ～２μｓｅｃ程度である。

ＬＰＤＤＲ４メモリなどのライトトレーニングが実施されるメモリを使用するリアルタイムシステムでは、ライトトレーニング期間中のデータ転送ができない時間を考慮してリアルタイム性を確保しなければならない。また、ライトトレーニング動作に起因するメモリ帯域への影響が小さくなるようにバスシステムを設計する必要がある。特許文献１においては、リフレッシュ動作に起因するアクセス停止期間を考慮したアクセス制御は実施されるものの、ライトトレーニングに起因するアクセス停止期間は考慮されていなかった。特許文献１において、アクセス権の付与を制御する中央バス制御システムは、ライトトレーニングがいつ実施されるかを把握しておらず、特許文献１に記載の技術では、ライトトレーニング動作中にメモリアクセスが停止されることに起因して、リアルタイム性を保証することができない場合があることを、本発明者らは見出した。

以下、図面を参照しつつ、上記課題を解決するための手段を適用した実施形態を詳細に説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ（Central Processing Unit）、メモリ、又はその他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、又はそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、何れかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスク）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ－ＲＯＭ（Read Only Memory）ＣＤ－Ｒ、ＣＤ－Ｒ／Ｗ、及び半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクション又は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部又は全部の変形例、応用例、詳細説明、又は補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、又は位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

［実施形態１］
図１は、実施形態１に係る半導体装置を含む電子装置を示す。電子装置１０は、マスタＡ２０、マスタＢ３０、マスタＣ４０、バスサブコントローラ２２、３２、及び４２、中央バス制御システム５０、インターコネクト６０、メモリコントローラ７０、ＰＨＹ（物理層インタフェース）８０、並びにメモリ９０を有する。電子装置１０の構成要素のうち、例えば、マスタＡ２０、マスタＢ３０、マスタＣ４０、バスサブコントローラ２２、３２、及び４２、中央バス制御システム５０、インターコネクト６０、メモリコントローラ７０、並びにＰＨＹ８０は、半導体装置を構成する。なお、半導体装置の構成要素のうち、例えばバスサブコントローラ２２、３２、及び４２、インターコネクト６０、メモリコントローラ７０、並びにＰＨＹ８０は、ハードウェア回路として構成することができる。また、中央バス制御システム５０は、例えばプロセッサを含んだ回路として構成することができる。

マスタＡ２０、マスタＢ３０、及びマスタＣ４０は、メモリ９０に対してアクセス要求を発行する。メモリ９０に対するアクセス要求は、リード要求とライト要求とを含む。メモリ９０は、例えばＤＤＲ－ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）などのメモリである。以下では、主に、メモリ９０にＬＰＤＤＲ４メモリが用いられる例を説明する。

マスタＡ２０、マスタＢ３０、及びマスタＣ４０は、例えばＣＰＵやＧＰＵ（Graphics Processing Unit）などのプロセッサとして構成される。各マスタには、優先度が設定されていてもよい。例えば、マスタＡ２０及びマスタＢ３０の優先度は、マスタＣ４０の優先度よりも高く設定されているものとする。以下では、主に、マスタＡ２０及びマスタＢ３０はリアルタイム性の保証が要求されるマスタであり、マスタＣ４０はリアルタイム性の保証が不要なマスタであるとして説明する。

マスタＡ２０は、バス２１を介して対応するバスサブコントローラ２２に接続される。バスサブコントローラ２２は、バス２４を介してインターコネクト６０に接続される。バスサブコントローラ２２は、リクエスト発行制御部２３を含む。リクエスト発行制御部２３は、バス２１を介して入力されたアクセス要求のバス２４への出力を制御する。リクエスト発行制御部２３は、中央バス制御システム５０からアクセス権が付与されている場合は、マスタＡ２０が発行したアクセス要求をバス２４を介してインターコネクト６０に出力する。リクエスト発行制御部２３は、アクセス権が付与されていない場合は、マスタＡ２０が発行したアクセス要求のインターコネクト６０への出力を抑制する。

マスタＢ３０は、バス３１を介して対応するバスサブコントローラ３２に接続される。バスサブコントローラ３２は、バス３４を介してインターコネクト６０に接続される。バスサブコントローラ３２は、リクエスト発行制御部３３を含む。同様に、マスタＣ４０は、バス４１を介して対応するバスサブコントローラ４２に接続される。バスサブコントローラ４２は、バス４４を介してインターコネクト６０に接続される。バスサブコントローラ４２は、リクエスト発行制御部４３を含む。リクエスト発行制御部３３及び４３の機能は、リクエスト発行制御部２３の機能と同様である。リクエスト発行制御部２３、３３、及び４３は、アクセス権が付与された場合で、かつ対応するマスタからアクセス要求を受け取っていなかった場合は、アクセス権を中央バス制御システム５０に返却してもよい。

インターコネクト６０は、バス２４、３４、及び４４を介して、マスタＡ２０、マスタＢ３０、及びマスタＣ４０が発行したアクセス要求を受け取る。インターコネクト６０は、例えばバスアービタであり、複数のマスタから入力されるアクセス要求を調停して、バス６１を通じてメモリコントローラ７０に出力する。インターコネクト６０は、例えばマスタＡ２０、マスタＢ３０、及びマスタＣ４０からアクセス要求を受け取った場合は、各マスタに設定された優先度に従って、優先度が高いマスタが発行したアクセス要求をメモリコントローラ７０に出力する。インターコネクト６０は、メモリコントローラ７０から出力したアクセス要求に対するレスポンスが得られると、次に優先度が高いアクセス要求を選択してメモリコントローラ７０に出力する。

［中央バス制御システム］
中央バス制御システム５０は、マスタＡ２０、マスタＢ３０、及びマスタＣ４０が発行したアクセス要求のメモリコントローラ７０への出力を制御する。中央バス制御システム５０は、バスサブコントローラ２２、３２、及び４２と共にアクセス制御部を構成する。ユーザは、例えば中央バス制御システム５０にあらかじめ各マスタの帯域を設定し、一定時間（スロット）内のＱｏＳ（Quality of Service）を保証する。中央バス制御システム５０は、例えば、バスサブコントローラ２２、３２、及び４２のそれぞれに対して、所定のアクセス制御の内容に従ってアクセス権を付与する。通常時における所定のアクセス制御の内容は、例えば特許文献１に記載されたものと同様でよい。特許文献１に記載の内容は、参照として本明細書に取り込まれる。

中央バス制御システム５０は、例えば各マスタに対して設定されたＱｏＳ情報に基づいて、各マスタの対応するバスサブコントローラ２２、３２、及び４０に対してアクセス権を付与するか否かを決定する。このとき、中央バス制御システム５０は、バス２４、３４、及び４４から取得されたトランザクションモニタ信号によってインターコネクト６０に流れるトランザクションを監視し、トランザクションの転送量に基づいてスロットごとに補正しながらアクセス権を付与してもよい。中央バス制御システム５０は、アクセス権の付与を通じて、各マスタが発行するアクセス要求のメモリコントローラ７０への出力を制御する。

図２は、中央バス制御システム５０を含む電子装置１０の一部を示す。中央バス制御システム５０は、例えば権利付与選択制御部５１、権利付与数制御部５２、ＱｏＳ情報レジスタ５３、トレーニング実行制御部５４、及びリフレッシュ実行制御部５５を有する。なお、図２では、図１に示されるトランザクションモニタ信号は、図示を省略している。また、以下では、主に権利付与選択制御部５１、権利付与数制御部５２、及びＱｏＳ情報レジスタ５３について説明し、トレーニング実行制御部５４及びリフレッシュ実行制御部５５の動作については後述する。

ＱｏＳ情報レジスタ５３は、各マスタのＱｏＳ情報を記憶する。権利付与数制御部５２は、各マスタに対して付与されるアクセス権の権利付与可能数を計算する。権利付与数制御部５２は、例えば、あらかじめレジスタなどに設定された最大権利付与可能数を上限として、アクセス権の残り権利付与可能数を計算する。最大権利付与可能数は、例えばメモリコントローラ７０内に配置されたバッファ７１において記憶できるアクセス要求の数（容量）と同じ数に設定される。権利付与数制御部５２は、バッファ７１から、バッファ７１においてアクセス要求が削除された旨を示す解放通知信号を受信し、バッファ７１の空き情報を監視する。権利付与数制御部５２は、バッファ７１の空き情報に基づいて、最大権利付与可能数を上限として現在のアクセス権の権利付与可能数を計算する。

権利付与選択制御部５１は、アクセス権を付与するマスタを決定（選択）する。権利付与選択制御部５１は、例えば権利付与数制御部５２が計算した権利付与可能数の範囲内で、アクセス権の付与先となるマスタを決定し、そのマスタに対応するバスサブコントローラ２２、３２、及び４２に、アクセス権を獲得した旨を示すアクセス権付与信号を出力する。権利付与選択制御部５１は、例えばアクセス権の付与先のマスタに対応するバスサブコントローラに出力するアクセス権付与信号をアサートし、アクセス権を付与しないマスタに対応するバスサブコントローラに出力するアクセス権付与信号はネゲートしたままとする。権利付与選択制御部５１は、例えば一定時間（スロット）を複数の期間で分割したサブスロットごとに、アクセス権を付与するマスタを決定する。

権利付与数制御部５２は、例えば権利付与選択制御部５１がアクセス権を付与するごとに最大権利付与可能数からアクセス権を付与した数を減算し、残りの権利付与可能数を計算する。権利付与数制御部５２は、バッファ７１から解放通知信号を受信するごとに、バッファが解放された分だけ残り権利付与可能数を増加させる。権利付与選択制御部５１は、各マスタのＱｏＳ情報、及び残り権利付与可能数に基づいて、アクセス権の付与先のマスタを選択する。このとき、権利付与選択制御部５１は、残り権利付与可能数の範囲内で、例えばＱｏＳ情報に基づく優先レベルが高いマスタに優先的にアクセス権を付与してもよい。権利付与選択制御部５１は、マスタごとに所定の期間（サブスロット）における転送量（バンド幅）を設定し、各マスタのサブスロットにおける転送量と、設定されたバンド幅と、残り権利付与可能数とに基づいて、アクセス権の付与先のマスタを選択してもよい。

ここで、本実施形態において、マスタＡ２０に対応するバス２１及び２４は、リード要求を伝送するためのリード要求バス２１Ｒ及び２４Ｒと、ライト要求を伝送するためのライト要求バス２１Ｗ及び２４Ｗとを含む。マスタＡ２０に対応するバスサブコントローラ２２は、リード要求に対応したリクエスト発行制御部２３Ｒと、ライト要求に対応したリクエスト発行制御部２３Ｗとを有する。

同様に、マスタＢ３０に対応するバス３１及び３４は、リード要求のためのリード要求バス３１Ｒ及び３４Ｒと、ライト要求のためのライト要求バス３１Ｗ及び３４Ｗとを含む。また、マスタＣ４０に対応するバス４１及び４４は、リード要求のためのリード要求バス４１Ｒ及び４４Ｒと、ライト要求のためのライト要求バス４１Ｗ及び４４Ｗとを含む。図２では、図示を省略しているが、マスタＢ３０及びマスタＣ４０に対応するバスサブコントローラ３２及び４２も、それぞれリード要求に対応するリクエスト発行制御部とライト要求に対応するリクエスト発行制御部とを有する。

リクエスト発行制御部２３Ｒ及び２３Ｗは、それぞれ、アクセス権付与信号を受信した場合（入力されるアクセス権付与信号がアサートされている場合）、例えば１つのサブスロットつき、リード要求及びライト要求を１つリード要求バス２４Ｒ及びライト要求バス２４Ｗに出力する。権利付与選択制御部５１は、リクエスト発行制御部２３Ｒ及び２３Ｗのそれぞれにアクセス権付与信号を個別に送信することができる。リクエスト発行制御部２３Ｒ及び２３Ｗは、アクセス権付与信号を受信すると、それぞれマスタＡ２０からリード要求及びライト要求が出力されているか否かを判断する。リクエスト発行制御部２３Ｒ及び２３Ｗは、それぞれ、マスタＡ２０からリード要求及びライト要求が出力されており、かつアクセス権付与信号を受信している場合、リード要求及びライト要求をリード要求バス２４Ｒ及びライト要求バス２４Ｗを通じてインターコネクト６０に出力する。リクエスト発行制御部２３Ｒ及び２３Ｗは、アクセス権付与信号が受信されていない場合で、かつマスタＡ２０からリード要求及びライト要求が出力されていた場合は、リード要求及びライト要求をリクエスト発行制御部２３Ｒ及び２３Ｗにおいて抑止する。

権利付与選択制御部５１は、例えばマスタＡ２０に対応するバスサブコントローラ２２のリクエスト発行制御部２３Ｒ及び２３Ｗの双方にアクセス権付与信号を送信することで、マスタＡ２０が発行するリード要求及びライト要求の双方のメモリコントローラ７０への出力を許可する。権利付与選択制御部５１は、例えばバスサブコントローラ２２のリクエスト発行制御部２３Ｗにのみアクセス権付与信号を送信し、リクエスト発行制御部２３Ｒに対してはアクセス権付与信号を送信しないことで、マスタＡ２０が発行するライト要求のメモリコントローラ７０への出力を許可しつつ、マスタＡ２０が発行するリード要求のメモリコントローラ７０への出力を抑制することが可能である。

リクエスト発行制御部２３Ｒ及び２３Ｗは、それぞれ、アクセス権付与信号が受信された場合で、かつマスタＡ２０からリード要求及びライト要求が出力されていなかった場合は、アクセス権返却信号を権利付与数制御部５２に出力し、アクセス権を中央バス制御システム５０に返却する。権利付与数制御部５２は、アクセス返却信号を受信すると、返却された分だけ残りの権利付与可能数を増加させる。このようにすることで、権利付与選択制御部５１が他のマスタにアクセス権を付与することが可能となる。バスサブコントローラ３２及び４２におけるリード要求及びライト要求に対応したリクエスト発行制御部の動作は、それぞれ上記したリクエスト発行制御部２３Ｒ及び２３Ｗの動作と同様である。

［メモリコントローラ］
メモリコントローラ７０は、バス６１及びインターコネクト６０などを介してマスタＡ２０、マスタＢ３０、及びマスタＣ４０に接続され、インターコネクト６０から出力されるアクセス要求に従ってメモリ９０にアクセスする。なお、図１では電子装置１０がマスタを３つ有する例が示されているが、マスタの数は特に限定されない。電子装置１０は、メモリコントローラ７０に対してメモリ９０へのアクセス要求を発行するマスタを少なくとも１つ有していればよい。マスタの数が１つである場合、調停のためのインターコネクト６０は不要である。

メモリコントローラ７０は、バッファ７１、スケジューラ７２、及びメモリコマンド生成部７３を有する。バッファ（リクエストバッファ）７１は、メモリコントローラ７０がインターコネクト６０を介して受け付けたアクセス要求を記憶する。バッファ７１は、複数のアクセス要求を記憶可能に構成される。スケジューラ７２は、バッファ７１に記憶されたアクセス要求の１つを選択し、選択したアクセス要求をメモリコマンド生成部７３に出力する。スケジューラ７２は、例えば所定の選択基準に従ってアクセス要求を選択し、選択したアクセス要求をメモリコマンド生成部７３に出力する。

メモリコマンド生成部７３は、スケジューラ７２から出力されるアクセス要求に従ってメモリ９０にアクセスするためのメモリコマンド（コマンド信号）を生成する。メモリコマンド生成部７３は、生成したコマンド信号をＰＨＹ８０に出力する。メモリコマンド生成部７３は、例えばアクセス要求がリード要求であれば、メモリ９０からデータをリードするためのリードコマンド信号を生成し、ＰＨＹ８０に出力する。また、メモリコマンド生成部７３は、例えばアクセス要求がライト要求であれば、メモリ９０にデータを書き込むためのライトコマンド信号を生成し、ＰＨＹ８０に出力する。

［ＰＨＹ（ＤＤＲ ＰＨＹ）］
ＰＨＹ８０は、メモリコントローラ７０とメモリ９０との間の物理層インタフェースを構成する。メモリコントローラ７０は、ＰＨＹ８０を通じてメモリ９０にアクセスする。メモリコントローラ７０は、例えばＰＨＹ８０を通じてメモリ９０にリードコマンド信号を送信し、ＰＨＹ８０を通じてメモリ９０から読み出されたデータを取得する。また、メモリコントローラ７０は、ＰＨＹ８０を通じてメモリ９０にライトコマンドを送信し、ＰＨＹ８０を通じてメモリ９０に書込みデータを送信する。ＰＨＹ８０とメモリコントローラ７０とは、例えばＤＦＩ（DDR PHY Interface）仕様に従った所定のプロトコルで通信する。ＰＨＹ８０は、メモリコントローラ７０に含まれていてもよいし、メモリコントローラ７０が含まれる半導体装置とは別の半導体装置として構成されていてもよい。

ＰＨＹ８０は、調停回路８１、トレーニング回路８２、及びセレクタ８３を有する。トレーニング回路８２は、メモリ９０に対するトレーニングを実施する。このトレーニングは、メモリ９０に対するアクセスが停止された状態で実行される。トレーニング回路８２が実施するトレーニングは、例えばメモリ９０に入力される信号間のスキュー調整を含む。具体的には、トレーニングは、クロック信号とメモリ９０に入力されるデータ信号とのタイミングを調整するライトトレーニング（ＷＴ：Write Training）を含む。これに加えて、又は代えて、トレーニングは、クロック信号とメモリ９０から出力されるデータ信号とのタイミングを調整するリードトレーニング（ＲＴ：Read Training）を含んでいてもよい。以下では、主にトレーニングはライトトレーニングであるものとして説明する。

調停回路８１は、メモリ９０に対する制御権の取得を要求する信号（マスタ権要求プロトコル信号）をメモリコントローラ７０に出力する。通常時、メモリ９０に対する制御権はメモリコントローラ７０が有しており、メモリコントローラ７０は、ＰＨＹ８０を通じてメモリ９０にアクセスしている。メモリコントローラ７０（メモリコマンド生成部７３）は、調停回路８１から制御権の取得が要求された場合に、許可を示す応答を調停回路８１に返すことで、制御権をＰＨＹ８０に渡すことができる。調停回路８１は、メモリコマンド生成部７３から許可を示す応答を受信すると、メモリ９０に対する制御権をメモリコントローラ７０から取得する。

セレクタ８３は、メモリ９０に接続されたコマンド信号及びデータバスの接続先を、メモリコントローラ７０とトレーニング回路８２との間で切り替える。調停回路８１は、メモリ９０に対する制御権を取得していない場合は、セレクタ８３に、コマンド信号及びデータバスの接続先をメモリコントローラ７０とするための制御信号を送信する。調停回路８１は、メモリ９０に対する制御権を取得すると、セレクタ８３に、コマンド信号及びデータバスの接続先をトレーニング回路８２とするための制御信号を送信する。トレーニング回路８２は、ＰＨＹ８０がメモリ９０に対する制御権を取得している場合に、トレーニングを実行する。メモリコントローラ７０は、ＰＨＹ８０がメモリ９０に対する制御権を有している場合、メモリ９０にアクセスすることができない。ただし、メモリコントローラ７０は、リフレッシュコマンドなどの一部のコマンドについては、メモリ９０に対して発行可能である。

［ＤＤＲメモリ］
メモリ９０は、コマンドデコーダ９１、セレクタ９２、メモリアレイ９３、及びトレーニング用ＦＩＦＯ（First In First Out）９４を有する。メモリアレイ９３は、データを記憶する。メモリアレイ９３は、マトリクス状に配列された複数の記憶素子を含む。メモリ９０は、例えば複数のメモリアレイ９３を含んでいる。コマンドデコーダ９１は、ＰＨＹ８０からコマンド信号を受け取り、メモリ９０において各種コマンドを発行する。

セレクタ９２は、ＰＨＹ８０に接続されるデータバスの接続先を、メモリアレイ９３とトレーニング用ＦＩＦＯ９４との間で切り替える。コマンドデコーダ９１は、通常時は、データバスの接続先をメモリアレイ９３にするための制御信号をセレクタ９２に出力する。コマンドデコーダ９１は、ＰＨＹ８０からライトトレーニングの実施を示すコマンド信号を受け取ると、データバスの接続先をトレーニング用ＦＩＦＯ９４に切り替える。ライトトレーニングは、トレーニング用ＦＩＦＯ９４を用いて実施される。

［ライトトレーニング］
図３は、メモリ９０におけるクロック信号とデータ信号とのタイミング調整を示す。図３（ａ）はＰＨＹ８０からメモリ９０に出力されるクロック信号を表し、（ｂ）はライトトレーニング実施前のデータ信号を表し、（ｃ）は、ライトトレーニング実施後のデータ信号を表している。図３（ｂ）を参照すると、ライトトレーニング実施前は、クロック信号の立ち上がり及び立ち下がりエッジと、データ信号の変化点の中央とは、時間差Δｔだけずれている。この時間差Δｔは、例えばクロック信号又はデータ信号に与えられる遅延時間を変化させることで、変化させることができる。

ライトトレーニングは、例えば下記の手順で実施される。ＰＨＹ８０は、クロック信号を遅延させる可変遅延回路を有しており、トレーニング回路８２は、クロック信号に与える時間を変化させつつ、所定のテスト用データをメモリ９０に出力する。メモリ９０において、トレーニング回路８２が出力するテスト用データは、クロック信号で規定されるタイミングでトレーニング用ＦＩＦＯ９４に記憶される。トレーニング回路８２は、トレーニング用ＦＩＦＯ９４から記憶されたデータを読み出し、読み出したデータがテスト用データに一致するか否かを判定する。別の言い方をすれば、トレーニング回路８２は、テスト用データをトレーニング用ＦＩＦＯ９４に正しく書き込めたか否かを判定する。

トレーニング回路８２は、クロック信号に与える遅延時間を変化させつつ、トレーニング用ＦＩＦＯ９４にテスト用データを書き込み、正しくテスト用データを書き込むことができた遅延時間の範囲を求める。トレーニング回路８２は、例えば正しくテスト用データを書き込むことができた遅延時間の最小値と最大値との中間の遅延時間を、メモリ９０へのデータ書込み時の遅延時間に設定する。このようにすることで、図３（ｃ）に示されるように、クロック信号の立ち上がり及び立ち下がりエッジとデータ信号の変化点の中央とを一致させることができ、メモリアレイ９３に対して安定して正しいデータを書き込むことが可能となる。

トレーニング回路８２は、リードトレーニングの場合は、メモリ９０が有する図示しないレジスタに記憶されたトレーニング用データを読み出す。トレーニング回路８２は、トレーニング用データと並走して出力されるクロック信号に与える遅延時間を変化させつつ、トレーニング用データが正しく読み出せる遅延時間の範囲を求める。トレーニング回路８２は、例えば正しくテスト用データを読み出すことができた遅延時間の最小値と最大値との中間の遅延時間を、メモリ９０へのデータ読出し時の遅延時間に設定する。このようなすることで、メモリ９０から安定して正しいデータを読み出すことが可能となる。

図１に戻り、本実施形態では、中央バス制御システム５０は、ライトトレーニングの実施（そのタイミング）も制御する。中央バス制御システム５０のトレーニング実行制御部５４（図２を参照）は、ライトトレーニングを実行させる場合、メモリコントローラ７０のメモリコマンド生成部７３にＷＴスロット信号を出力し、ライトトレーニングの実施を通知する。メモリコマンド生成部７３は、調停回路８１からメモリ９０に対する制御権を要求するマスタ権要求プロトコル信号を受信しており、トレーニング実行制御部５４からＷＴスロット信号を受信すると、マスタ権要求プロトコル信号に対して許可を示す応答を送信する。

調停回路８１が許可を示す応答を受け取ると、ＰＨＹ８０は、メモリ９０に対する制御権を取得し、トレーニング回路８２がライトトレーニングを実行する。調停回路８１は、ライトトレーニングが完了すると、制御権をメモリコントローラ７０へ返却する。制御権がメモリコントローラ７０へ返却されることで、メモリコントローラ７０は、メモリ９０に対するデータの書込み及び読出しを行うことができる。調停回路８１は、制御権の返却後、マスタ権要求プロトコル信号をメモリコントローラ７０に出力し、新たな制御権の取得を要求する。このようにすることで、ＰＨＹ８０は、中央バス制御システム５０がＷＴスロット信号を出力するたびに制御権を取得したライトトレーニングを実行できる。

トレーニング実行制御部５４は、周期的にＷＴスロット信号を出力し、トレーニング回路８２に周期的にライトトレーニングを実行させる。中央バス制御システム５０は、例えばライトトレーニングの実行間隔を指定するレジスタを有しており、トレーニング実行制御部５４は、そのレジスタに格納された値に応じた周期でＷＴスロット信号を出力する。ライトトレーニングの実行間隔を指定するレジスタは、外部から書き換えが可能に構成されており、図示しないＣＰＵなどを用いてレジスタの値を書き換えることで、ライトトレーニングの実行間隔を調整することが可能に構成されている。

本実施形態において、中央バス制御システム５０は、メモリ９０のライトトレーニングを考慮して、各マスタに対するアクセス制御を行う。中央バス制御システム５０の権利付与選択制御部５１（図２を参照）は、ライトトレーニングの実行中は、ライトトレーニングが実行されていない通常時とは異なるアクセス制御を実施する。権利付与選択制御部５１は、通常時は、上記したように、所定のアクセス制御の内容に従って、例えば各マスタのＱｏＳ情報及び残り権利付与可能数に基づいて、アクセス権の付与先のマスタを選択する。権利付与選択制御部５１は、ライトトレーニングの実行中は、マスタが発行したアクセス要求のうちリード要求にはアクセス権を付与せず、リード要求のメモリコントローラ７０への出力を抑制する。より詳細には、権利付与選択制御部５１は、例えばマスタＡ２０に対応するバスサブコントローラ２２のリクエスト発行制御部２３Ｗにアクセス権付与信号を送信しつつ、リクエスト発行制御部２３Ｒにはアクセス権付与信号を送信しないことで、リード要求のメモリコントローラ７０への出力を抑制する。権利付与選択制御部５１は、例えばライトトレーニングが開始されるタイミングよりも所定時間前のタイミングで、リード要求の出力の抑制を開始してもよい。

特に、本実施形態では、中央バス制御システム５０（権利付与選択制御部５１）は、ライトトレーニングの実行中、リアルタイム性の保証が要求されるマスタＡ２０及びマスタＢ３０が発行するリード要求のメモリコントローラ７０への出力を抑制する。中央バス制御システム５０は、ライトトレーニングの実行中、リアルタイム性の保証が要求されるマスタＡ２０及びマスタＢ３０が発行するライト要求については、メモリコントローラ７０への出力を抑制しない。また、中央バス制御システム５０は、ライトトレーニングの実行中、リアルタイム性の保証が不要なマスタＣ４０については、リード要求とライト要求の双方のメモリコントローラ７０への出力を抑制する。マスタの種別、すなわちリアルタイムの保証が要求されるマスタであるか、不要なマスタであるは、例えば中央バス制御システム５０内にも受けられたレジスタにおいて設定される。

本実施形態において、中央バス制御システム５０は、２つの動作モードの間で動作モードが切替え可能に構成される。１つ目の動作モードは、ライトトレーニングが実行されない通常動作時の動作モード（通常動作モード）であり、２つ目の動作モードは、ライトトレーニングが実行される場合の動作モード（ＷＴフェーズ動作モード）である。中央バス制御システム５０は、通常動作モードでは、所定のアクセス制御の内容に従って、各マスタが発行するアクセス要求にアクセス権を付与する。本実施形態において、通常動作モードとＷＴフェーズ動作モードとの切替えは、例えばトレーニング実行制御部５４が行う。トレーニング実行制御部５４は、例えばＷＴフェーズ動作モードへの切替えを権利付与選択制御部５１に通知し、権利付与選択制御部５１においてライトトレーニング時の動作を実行させる。

トレーニング実行制御部５４は、ＷＴフェーズ動作モードでは、ＷＴスロット信号を出力することでＰＨＹ８０にライトトレーニングを実行させる。また、権利付与選択制御部５１は、ＷＴフェーズ動作モードでは、マスタが発行するアクセス要求のうちライト要求には所定のアクセス制御の内容に従ってアクセス権を付与する一方で、リード要求にはアクセス権を付与しない。権利付与選択制御部５１は、例えば、通常動作モードからＷＴフェーズ動作モードへの切替え後、マスタが発行するアクセス要求のうちのリード要求に対するアクセス権の付与を停止し、アクセス権の付与の停止から所定時間経過後にＷＴスロット信号を出力してＰＨＹ８０にライトトレーニングを実行させる。

本実施形態では、権利付与選択制御部５１は、ＷＴフェーズ動作モードでは、特に、リアルタイム性の保証が要求されるマスタＡ２０及びマスタＢ３０が発行するアクセス要求のうちライト要求には所定のアクセス制御の内容に従ってアクセス権を付与する一方で、リード要求にはアクセス権を付与しない。また、権利付与選択制御部５１は、リアルタイム性の保証が不要なマスタＣ４０については、発行するリード要求及びライト要求の双方に対してアクセス権を付与しない。

中央バス制御システム５０（トレーニング実行制御部５４）は、動作モードを、周期的に通常動作モードからＷＴフェーズ動作モードに切り替える。図４は、動作モードの切替えを示す。中央バス制御システム５０は、ＷＴフェーズ動作モードで動作した後、動作モードを通常動作モードに切り替える。中央バス制御システム５０は、例えば通常動作モードへの切替えから所定時間の経過後、動作モードをＷＴフェーズ動作モードに切り替え、ライトトレーニングを実行させる。中央バス制御システム５０は、例えば通常動作モードへの切替えから１ｍｓｅｃ程度の時間が経過すると動作モードをＷＴフェーズモードに切り替える。その場合、ライトトレーニングを１ｍｓｅｃ程度の間隔で周期的に実行させることができる。なお、動作モードの切替えは周期的に行われていればよく、その切替え周期は、厳密に一定である必要はない。

中央バス制御システム５０は、上記したライトトレーニングの制御に加えて、メモリ９０におけるリフレッシュ動作（そのタイミング）を制御してもよい。リフレッシュ実行制御部５５（図２を参照）は、リフレッシュ動作を実行させる場合、メモリコントローラ７０のメモリコマンド生成部７３（図１を参照）にリフレッシュ要求信号を出力する。リフレッシュ実行制御部５５は、例えばＪＥＤＥＣの規格で定義された時間間隔を満たすように、周期的にリフレッシュ要求信号を出力する。メモリコマンド生成部７３は、リフレッシュ要求信号を受信すると、メモリ９０に対してリフレッシュ実行を示すコマンド信号を出力する。メモリ９０は、リフレッシュ実行を示すコマンド信号を受け取ると、メモリアレイ９３のリフレッシュ動作を実行する。

中央バス制御システム５０は、メモリ９０においてリフレッシュ動作が実行されている場合、メモリにおけるリフレッシュを考慮したアクセス制御を実施してもよい。メモリのリフレッシュを考慮したアクセス制御は、特許文献１に記載されるものと同様でよい。なお、本実施形態において、中央バス制御システム５０がリフレッシュ動作を制御すること、及びリフレッシュを考慮したアクセス制御を実施することは必須ではない。その場合、リフレッシュ実行制御部は省略可能である。リフレッシュ動作の制御などは、中央バス制御システム５０とは異なる制御部などが実施することとしてもよい。

［動作例］
以下、動作例を説明する。図５は、ライトトレーニング実行時の各部の動作波形を示す。以下では、ライトトレーニングの実行に関連した期間（ＷＴフェーズ）の長さが１２個のスロット（サブスロット）に対応している例を説明する。また、実際にはマスタＡ２０及びマスタＢ３０はそれぞれリード要求とライト要求の双方を発行することが可能であるものの、以下では、説明簡略化のため、マスタＡ２０はライト要求を発行し、マスタＢ３０はリード要求を発行するものとして説明する。

中央バス制御システム５０は、時刻ｔ１１で、動作モードをＷＴフェーズ動作モードに切り替える。中央バス制御システム５０は、動作モードを切り替える時刻ｔ１１において、ＷＴスロット信号（（ｄ）を参照）の出力に先立って、リアルタイム性の保証が不要なマスタＣ４０のリード要求及びライト要求の双方のメモリコントローラ７０への出力を抑制する（（ｃ）を参照）。より詳細には、中央バス制御システム５０は、マスタＣ４０に対応するリクエスト発行制御部４３に対するアクセス権の付与を停止し、マスタＣ４０が発行するリード要求及びライト要求がメモリコントローラ７０に受け付けられないようにする。

中央バス制御システム５０は、時刻ｔ１１からスロット２つ分の時間が経過した時刻ｔ１２において、リアルタイム性の保証が要求されるマスタＢ３０のリード要求のメモリコントローラ７０への出力を抑制する（（ｂ）を参照）。より詳細には、中央バス制御システム５０は、マスタＢ３０に対応するリクエスト発行制御部３３に対して、リード要求についてのアクセス権の付与を停止し、マスタＢ３０が発行するリード要求がメモリコントローラ７０に受け付けられないようにする。マスタＢ３０のリード要求のメモリコントローラ７０への出力の抑制も、ＷＴスロット信号が出力される前に実施される。

中央バス制御システム５０は、時刻ｔ１１からスロット２つ分の時間が経過した時刻ｔ１３でＷＴスロット信号をメモリコントローラ７０に出力（信号をアサート）し、ＰＨＹ８０にメモリ９０のライトトレーニングを実行させる（（ｄ）及び（ｅ）を参照）。ライトトレーニングが実施される期間、メモリ９０のデータバスは出力するテスト用データの送受信に使用され、メモリコントローラ７０は、メモリ９０に対する書込み及び読出しを行うことができない。中央バス制御システム５０は、ライトトレーニングが実行される期間は、リアルタイム保証が要求されるマスタＡ２０が発行するライト要求に対してのみ、アクセス権を付与する（（ａ）を参照）。

中央バス制御システム５０は、ライトトレーニング動作が終了した後、時刻ｔ１４において、リアルタイム性の保証が要求されるマスタＢ３０のリード要求のメモリコントローラ７０への出力の抑制を解除する（（ｂ）を参照）。中央バス制御システム５０は、時刻ｔ１４では、マスタＢ３０に対応するリクエスト発行制御部３３に対して、リード要求についてのアクセス権の付与の停止を解除する。このようにすることで、時刻ｔ１４以降、マスタＢ３０が発行するリード要求がメモリコントローラ７０に出力可能となる。

中央バス制御システム５０は、時刻ｔ１４からスロット１つ分の時間が経過した時刻ｔ１５において、動作モードをＷＴフェーズ動作モードから通常動作モードへと切り替え、リアルタイム性の保証が不要なマスタＣ４０のリード要求及びライト要求のメモリコントローラ７０への出力の抑制を解除する（（ｃ）を参照）。中央バス制御システム５０は、時刻ｔ１５では、マスタＣ４０に対応するリクエスト発行制御部４３に対するアクセス権の付与の停止を解除する。動作モードが通常動作モードとなることで、各マスタに対して、通常のアクセス制御の内容に従ってアクセス権が付与される。

図５に示されるように、中央バス制御システム５０は、ライトトレーニングの開始前で、かつライトトレーニングが開始されるタイミング（時刻ｔ１３）に対して所定の時間関係にあるタイミング（時刻ｔ１１）で、マスタＣ４０が発行するリード要求及びライト要求の出力の抑制を開始する。この場合、時刻ｔ１１から時刻ｔ１２において、メモリコントローラ７０へ出力されるアクセス要求は、マスタＡ２０が発行するライト要求及びマスタＢ３０が発行するリード要求のみとなる。ライトトレーニングの実行前に、リアルタイム性の保証が不要なマスタＣ４０のリード要求及びライト要求がメモリコントローラ７０の前段で抑制されることで、メモリコントローラ７０は、リアルタイム性の保証が要求されるマスタＡ２０及びマスタＢ３０が発行するアクセス要求をより多く受け付けることが可能である。

また、中央バス制御システム５０は、ライトトレーニングの開始前で、かつマスタＣ４０が発行するリード要求及びライト要求の出力の抑制が開始されるタイミング（時刻ｔ１１）よりも後のタイミング（時刻ｔ１２）で、マスタＢ３０が発行するリード要求の出力の抑制を開始する。この場合、時刻ｔ１１から時刻ｔ１２において、メモリコントローラ７０は、マスタＡ２０が発行するライト要求のみを受け付けてバッファ７１に記憶する。メモリコントローラ７０は、中央バス制御システム５０によって新たなリード要求の受付が抑制された状態で、バッファ７１に記憶されているリード要求に従ってメモリ９０からデータを読み出す。このようにすることで、ライトトレーニングの実行前にバッファ７１に記憶されたリード要求の処理を完結させることができる。また、メモリコントローラ７０は、バッファ７１に記憶されているライト要求及びライトデータに従って、メモリ９０に対してライトデータを書き込む。マスタＢ３０のリード要求の出力の抑制後、ライトトレーニングの実行開始前に、バッファ７１に記憶されたアクセス要求に基づくメモリアクセスを実行させる時間を設けることで、ライトトレーニングの実行開始前に、バッファ７１を空の状態にすることができる。

中央バス制御システム５０は、ライトトレーニングの実行中、マスタＡ２０が発行するライト要求のみアクセス権を付与し、メモリコントローラ７０は、マスタＡ２０のライト要求のみを受け付ける。メモリコントローラ７０は、ライトトレーニングの実行中はメモリ９０へアクセスすることができず、マスタＡ２０のライト要求をバッファ７１に記憶する。このとき、ライト要求を発行したマスタＡ２０から見ると、ライト要求がバッファ７１に記憶された時点で、ライトデータがメモリ９０に書き込まれたように見え、ライトトレーニングの実行中も、通常動作時と同様にライトアクセスできる。メモリコントローラ７０は、リードの場合とは異なり、バッファ７１にライト要求を記憶した段階でライト要求に対する応答を返すことができる。マスタＡ２０は、メモリコントローラ７０から応答を受信すると、実際にメモリ９０にデータが書き込まれる前に、次の処理に移ることができる。

中央バス制御システム５０は、ライトトレーニングの終了後、そのタイミング（時刻ｔ１４）でまずマスタＢ３０が発行するリード要求の出力の抑制を解除する。中央バス制御システム５０は、次いで、それよりも後のタイミング（時刻ｔ１５）で、マスタＣ４０が発行するリード要求及びライト要求の出力の抑制を解除する。ライトトレーニングの終了後、リアルタイム性の保証が要求されるマスタＢ３０が発行するリード要求に対して優先的にアクセス権を付与することで、マスタＢ３０が発行するリード要求をメモリコントローラ７０に優先的に処理させることができ、リアルタイム性の確保が可能となる。

［まとめ］
本実施形態では、中央バス制御システム５０は、マスタが発行したアクセス要求のメモリコントローラ７０への出力の制御（アクセス制御）に加えて、メモリ９０のライトトレーニングの実行を制御する。中央バス制御システム５０がライトトレーニングの実行を制御する場合、中央バス制御システム５０は、いつライトトレーニングを実施するのかを知ることができ、ライトトレーニングによるメモリアクセス停止期間を考慮してアクセス制御を実施することができる。特に、本実施形態では、中央バス制御システム５０は、ライトトレーニングの実行中は、マスタが発行したアクセス要求のうちリード要求のメモリコントローラへの出力を抑制する。

前述のように、マスタは、メモリコントローラ７０がライト要求を受け付けた段階でライト要求に対する応答を受け取ることができる。このため、マスタは、ライトトレーニングの実行中でも、メモリコントローラ７０のバッファ７１に空きがあれば、実際にメモリ９０にデータが書き込まれるのを待たずに、次の処理に移ることができる。一方、リード要求については、ライトトレーニングの実行中はメモリ９０へのアクセスが停止され、リードデータが得られないため、マスタは、ライトトレーニングが終了するまでは、リード要求に対する応答を得ることができない。

本実施形態では、上記したようなリード要求とライト要求との特性を利用し、ライトトレーニングの実行中にメモリコントローラ７０がリード要求を受け付けないようにする。メモリコントローラ７０は、ライトトレーニングの実行中、ライト要求をバッファ７１に記憶していく。このようにすることで、マスタは、通常時と同様にライトアクセスすることができ、ライト要求に対する応答性を向上させてリアルタイム性を確保することができる。

本実施形態では、中央バス制御システム５０は、ライトトレーニングを、例えば数ｍｓｅｃの単位で周期的に実行させる。１回のライトトレーニングに要する時間は、ライトトレーニングの実行間隔に依存すると考えられる。ライトトレーニングの実行間隔が長いと、クロック信号とデータ信号とのずれが大きくなり、ライトトレーニングに要する時間が長くなる。また、ライトトレーニングに要する時間のばらつきも大きくなる。本実施形態では、中央バス制御システム５０が例えば数ｍｓｅｃ単位で周期的にライトトレーニングを実行させるため、１回あたりのライトトレーニングの実行時間を均一化でき、また、実行時間そのものを短くすることができる。

関連技術では、特許文献２も含め、ライトトレーニングなどのトレーニングは、ＣＰＵなどの制御回路がソフトウェア制御で実行していた。ソフトウェアによるライトトレーニング実行では、例えば１ｍｓｅｃ単位で定期的に制御することは、他の処理との兼ね合いなどからも困難である。したがって、ライトトレーニングの実行間隔をあまり短くすることはできず、１回あたりのライトトレーニング実行時間が長くなっていた。１回あたりのライトトレーニング実行時間が長いと、その分、リアルタイム性が要求されるリクエストの処理数が減少し、リアルタイム性の確保が困難になる。本実施形態では、ＰＨＹ８０に設けられたトレーニング回路８２、及び中央バス制御システム５０を用いて、短い実行間隔で定期的にライトトレーニングを実行できるため、関連技術に比べて、リアルタイム性の確保が容易である。

［実施形態２］
次いで、実施形態２を説明する。本実施形態に係る電子装置の構成は、図１に示される実施形態１に係る電子装置の構成と同様である。本実施形態は、主に、中央バス制御システムがライトトレーニングの実行時にリフレッシュも実行させる点で、実施形態１と異なる。その他の点は、実施形態１と同様でよい。

本実施形態において、中央バス制御システム５０は、メモリ９０のライトトレーニングの実行時に、リフレッシュも同時に動作するようにリフレッシュ動作を制御する。中央バス制御システム５０のトレーニング実行制御部５４（図２を参照）は、動作モードをＷＴフェーズ動作モードに切り替えると、その旨をリフレッシュ実行制御部５５に通知する。リフレッシュ実行制御部５５（図２を参照）は、通常のリフレッシュ要求信号の出力に加えて、例えばライトトレーニングの実行開始時に、メモリコントローラ７０にリフレッシュ要求信号を出力し、リフレッシュ動作を実行させる。また、リフレッシュ実行制御部５５は、は、ライトトレーニングの実行終了時に、メモリコントローラ７０にリフレッシュ要求信号を出力し、リフレッシュ動作を実行させる。

［動作例］
以下、動作例を説明する。図６は、実施形態２におけるライトトレーニング実行時の各部の動作波形を示す。実施形態１で説明した図５に示す動作波形との違いは、主に、リフレッシュ要求信号（（ｅ）を参照）が追加されている点である。時刻ｔ２２までの動作は、図５における時刻ｔ１２までの動作と同様である。すなわち、中央バス制御システム５０は、時刻ｔ２１で、リアルタイム性の保証が不要なマスタＣ４０のリード要求及びライト要求の双方のメモリコントローラ７０への出力を抑制し（（ｃ）を参照）、時刻ｔ２２において、リアルタイム性の保証が要求されるマスタＢ３０のリード要求のメモリコントローラ７０への出力を抑制する（（ｂ）を参照）。

中央バス制御システム５０は、マスタＢ３０のリード要求の出力の抑制後、時刻ｔ２３でメモリコントローラ７０のメモリコマンド生成部７３にリフレッシュ要求信号を出力（信号をアサート）する（（ｅ）を参照）。メモリコマンド生成部７３は、リフレッシュ要求信号を受け取ると、メモリ９０においてリフレッシュ動作を実行させるためのコマンド信号を生成する。メモリコマンド生成部７３は、生成したコマンド信号をＰＨＹ８０を介してメモリ９０に出力する。

中央バス制御システム５０は、続いて、時刻ｔ２４でＷＴスロット信号をメモリコントローラ７０に出力し、ＰＨＹ８０にメモリ９０のライトトレーニングを実行させる（（ｄ）及び（ｆ）を参照）。このとき、メモリ９０では、リフレッシュ動作も同時に実行される。なお、図６では、ライトトレーニング動作とリフレッシュ動作とが時刻ｔ２４で同時に開始されているが、これら動作は完全に同じタイミングで開始されるとは限らない。中央バス制御システム５０は、ライトトレーニングが実行される期間は、リアルタイム保証が要求されるマスタＡ２０が発行するライト要求に対してのみ、アクセス権を付与する（（ａ）を参照）。

その後、中央バス制御システム５０は、ライトトレーニングが終了する前に、メモリコマンド生成部７３に再度リフレッシュ要求信号を出力する（（ｅ）を参照）。メモリコマンド生成部７３は、リフレッシュ要求信号を受け取ると、リフレッシュ動作を実行させるためのコマンド信号をＰＨＹ８０を介してメモリ９０に出力する。メモリ９０は、コマンド信号に従って、リフレッシュ動作を実行する（（ｆ）を参照）。ＷＴフェーズにおける２回目のリフレッシュ要求信号の出力タイミング（時刻ｔ２５）は、例えば、あらかじめ推定したライトトレーニングに要する時間（時刻ｔ２４から時刻ｔ２６までの時間に相当）と、リフレッシュ動作に要する時間とに基づいて決定される。

ライトトレーニングの終了時の動作は、図５に示す実施形態１で説明したものと同様でよい。中央バス制御システム５０は、時刻ｔ２６でまずマスタＢ３０が発行するリード要求の出力の抑制を解除し、次いで、時刻ｔ２７で、マスタＣ４０が発行するリード要求及びライト要求の出力の抑制を解除する。中央バス制御システム５０は、時刻ｔ２５でリフレッシュ要求信号を出力した後、通常動作における次のリフレッシュ要求信号の出力タイミングを、時刻ｔ２５を基点に計算する。

［まとめ］
本実施形態では、中央バス制御システム５０は、ライトトレーニングの実行にあわせてリフレッシュ要求信号を出力し、メモリ９０において、ライトトレーニング動作とリフレッシュ動作とを同時に実行させる。ライトトレーニング動作及びリフレッシュ動作は、共に、メモリアレイ９３に対するアクセスが停止された状態で実行される。メモリアクセスが停止された状態で実行される２つの動作を同時に実行することで、リフレッシュ動作に伴うメモリアクセス停止を、ライトトレーニング動作に伴うメモリアクセス停止で隠蔽することができ、メモリ９０のアクセス停止期間を短くしてアクセス帯域を改善することができる。メモリ９０のアクセス帯域が多いほど、リアルタイム性の確保がしやすくなる。

また、本実施形態では、中央バス制御システム５０は、ライトトレーニングの終了に合わせてリフレッシュ要求信号を出力する。例えば、ＬＰＤＤＲ４メモリの場合、リフレッシュは２μｓｅｃ～４μｓｅｃ程度の間隔で実行される。ライトトレーニングの実行時間が、例えば１μｓｅｃ～２μｓｅｃ程度であるとすれば、メモリアクセスが停止されているライトトレーニングの終了時刻に合わせてリフレッシュを実行すれば、終了時刻に合わせてリフレッシュを実行しない場合に比べて、次のリフレッシュの実行時刻を遅らせることができる。ライトトレーニングの終了に合わせてリフレッシュを実行することで、ライトトレーニングの通常動作において、可能な限りリフレッシュ実行に伴う通常動作におけるメモリアクセスへの影響を低減できる。

［実施形態３］
続いて、実施形態３を説明する。実施形態１及び実施形態２では、中央バス制御システム５０は、ＷＴフェーズ動作モードにおいて、リード要求及びライト要求のメモリコントローラ７０への出力を制御（スケジューリング）する。しかしながら、ＷＴフェーズにおいて、最終的にメモリ９０においてどのアクセス要求に従うメモリアクセスが行われるかは、メモリコントローラ７０のスケジューラ７２によって制御される。スケジューラ７２は中央バス制御システム５０とは独立に動作し、中央バス制御システム５０は、メモリコントローラ７０に受け付けられるアクセス要求は制御できても、バッファ７１に記憶されているアクセス要求のスケジューリングまでは制御できない。

具体的に、ＷＴフェーズにおいて、中央バス制御システム５０は、図５の時刻ｔ１１でリアルタイム性の保証が不要なマスタＣ４０のリード要求及びライト要求に対するアクセス権の付与を停止した後、時刻ｔ１２でリアルタイム性の保証が要求されるマスタＢ３０のリード要求へのアクセス権の付与を停止する。このようにすることで、時刻ｔ１１から時刻ｔ１２までの期間において、マスタＢ３０のリード要求がメモリコントローラ７０に優先的に受け付けられる。しかしながら、中央バス制御システム５０がマスタＢ３０のリード要求を優先的に処理させたくても、スケジューラ７２が通常のスケジューリングを行ってライトリクエストを先に処理させることもあり得る。その場合、ライトトレーニングの実行が開始する時刻ｔ１３において、バッファ７１にマスタＢ３０のリード要求が処理しきれずに残る可能性がある。本実施形態は、このような点の改善を図る。

図７は、実施形態３に係る半導体装置を含む電子装置を示す。本実施形態に係る電子装置１０ａは、主に、中央バス制御システム５０がメモリコントローラ７０のスケジューラ７２にＷＴフェーズ信号（トレーニングフェーズ信号）を出力する点で、図１に示される実施形態１に係る電子装置１０と相違する。本実施形態において、スケジューラ７２は、ライトトレーニングを考慮したスケジューリングを行う。その他の点は、実施形態１又は実施形態２と同様でよい。

本実施形態において、中央バス制御システム５０は、ライトトレーニングの実行の開始前に、トレーニングの実施に関連した期間である旨を示すＷＴフェーズ信号をメモリコントローラ７０に出力する。中央バス制御システム５０は、例えば動作モードを通常動作モードからＷＴフェーズ動作モードに切り替えると、ＷＴフェーズ信号をメモリコントローラ７０に出力（信号をアサート）する。中央バス制御システム５０は、ＷＴフェーズ信号を出力すると、所定時間経過後にマスタが発行するリード要求の出力の抑制を開始する。

スケジューラ７２は、ＷＴフェーズ信号が出力されている間、バッファ７１に記憶されたアクセス要求のうち、リード要求を優先的に選択する。スケジューラ７２は、リード要求を優先的に選択し、バッファ７１にリード要求が存在しなくなると、ライト要求を選択する。中央バス制御システム５０は、ライトトレーニングの終了後、リード要求の出力の抑制を解除すると、そこから所定期間の経過後、メモリコントローラ７０に出力するＷＴフェーズ信号を停止（信号をネゲート）する。スケジューラ７２は、ＷＴフェーズ信号がネゲートされるまで、バッファ７１に記憶されたリード要求のうちリード要求を優先的に選択する。

［動作例］
以下、動作例を説明する。図８は、実施形態３におけるライトトレーニング実行時の各部の動作波形を示す。実施形態１で説明した図５に示す動作波形との違いは、主に、ＷＴフェーズ信号（（ｄ）を参照）と、スケジューラの動作（（ｆ）を参照）とが追加されている点である。中央バス制御システム５０は、時刻ｔ３１で、動作モードをＷＴフェーズ動作モードに切り替え、メモリコントローラ７０のスケジューラ７２にＷＴフェーズ信号を出力（信号をアサート）する（（ｄ）を参照）。また、中央バス制御システム５０は、時刻ｔ３１でリアルタイム性の保証が不要なマスタＣ４０のリード要求及びライト要求の双方のメモリコントローラ７０への出力を抑制する（（ｃ）を参照）。

スケジューラ７２は、ＷＴフェーズ信号がアサートされると、バッファ７１に記憶されたアクセス要求のうち、リード要求を優先的に選択し（（ｆ）を参照）、メモリコマンド生成部７３に出力する。このようにすることで、中央バス制御システム５０の制御によりメモリコントローラ７０に優先的に受け付けられたマスタＢ３０のリード要求は、メモリコントローラ７０において優先的に選択され、処理されることとなる。

中央バス制御システム５０は、時刻ｔ３２において、リアルタイム性の保証が要求されるマスタＢ３０のリード要求のメモリコントローラ７０への出力を抑制する（（ｂ）を参照）。このとき、スケジューラ７２は、選択するリード要求がなくなるまで、バッファ７１に記憶されたリード要求のうちリード要求を優先的に選択し、選択するリード要求がなくなると、ライト要求を選択する。このようにすることで、メモリアクセスで停止されるライトトレーニングの実行開始までに、バッファ７１に記憶されるアクセス要求の数をできるだけ少なくすることができる。

中央バス制御システム５０は、時刻ｔ３３でＷＴスロット信号をメモリコントローラ７０に出力し、ＰＨＹ８０にメモリ９０のライトトレーニングを実行させる（（ｅ）及び（ｇ）を参照）。中央バス制御システム５０は、ライトトレーニングが実行される期間は、リアルタイム保証が要求されるマスタＡ２０が発行するライト要求に対してのみ、アクセス権を付与する（（ａ）を参照）。マスタＡ２０が発行したライト要求は、メモリコントローラ７０のバッファ７１に記憶される。ライトトレーニングの実行中、バッファ７１に新たに記憶されるのはマスタＡ２０が発行したライト要求のみとなる。ライトトレーニングの実行中は、メモリ９０へのアクセスが停止されているため、スケジューラ７２は実質的には動作を停止した状態となり、この期間において、バッファ７１に記憶されたライト要求に従うメモリアクセスは発生しない。

中央バス制御システム５０は、ライトトレーニング動作が終了した後、時刻ｔ３４で、リアルタイム性の保証が要求されるマスタＢ３０のリード要求のメモリコントローラ７０への出力の抑制を解除する（（ｂ）を参照）。その後、中央バス制御システム５０は、時刻ｔ３５で、動作モードをＷＴフェーズ動作モードから通常動作モードへと切り替え、ＷＴフェーズ信号をネゲートする（（ｄ）を参照）。また、中央バス制御システム５０は、時刻ｔ３５で、リアルタイム性の保証が不要なマスタＣ４０のリード要求及びライト要求のメモリコントローラ７０への出力の抑制を解除する（（ｃ）を参照）。

スケジューラ７２は、ライトトレーニングの終了後、ＷＴフェーズ信号がアサートされている期間はリード要求を優先的に選択する。仮に、時刻ｔ３４から時刻ｔ３５までの間にマスタＢ３０が発行したリード要求がメモリコントローラ７０で受け付けられ、バッファ７１に記憶されたとすると、そのリード要求は優先的に選択され、処理される。

ここで、バッファ７１には、ライトトレーニングの実行中にマスタＡ２０が発行したライト要求が記憶されており、ライトトレーニングが終了する時刻ｔ３３において、バッファ７１に空きがない状態となっていることも考えられる。その場合には、スケジューラ７２は、バッファ７１に記憶されたライト要求を１つ選択し、ライト要求の処理後、バッファ７１からそのライト要求を削除する。その後、バッファ７１にリード要求が記憶されると、スケジューラ７２は、そのリード要求を優先的に選択する。このようにすることで、アクセス権の付与が停止されていたマスタが発行したリード要求を優先的に処理することができる。

［まとめ］
本実施形態では、中央バス制御システム５０は、メモリコントローラ７０のスケジューラ７２にＷＴフェーズ信号を出力し、ＷＴフェーズをスケジューラ７２に通知する。スケジューラ７２は、ＷＴフェーズでは、中央バス制御システム５０が行うライトトレーニングを考慮したアクセス制御に対応したスケジューリングを行う。このように、本実施形態では、ＷＴフェーズにおいて、中央バス制御システム５０が行うメモリコントローラ７０へ出力されるリード要求及びライト要求の制御（スケジューリング）と、メモリコントローラ７０におけるリード要求及びライト要求のスケジューリングとを協調動作させることができる。中央バス制御システムの動作とメモリコントローラ７０の動作とを協調させることで、実施形態１及び実施形態２に比べて、リアルタイム性の確実度を向上させることができる。

具体的に、本実施形態では、ライトトレーニングの実行前は、スケジューラ７２が中央バス制御システム５０と協働してリード要求を優先することで、リード要求が優先的に処理される。ライトトレーニングの実行前にリード要求を優先的に処理することで、ライトトレーニング実行前にリードアクセスが完了せず、ライトトレーニング後にリード要求に対する応答が返ることを防止できる。本実施形態では、リード要求がライトトレーニング前に処理されることから、リアルタイム性の確実度を向上させることができる。

本実施形態において、リード要求は、ライトトレーニング前に優先的に処理され、ライトトレーニングの開始時点では処理を完了している。本実施形態では、ライトトレーニングの実行中にバッファ７１にリード要求が残らないため、ライトトレーニング中にバッファ７１に記憶することができるライト要求の数を増やすことができる。これは、単一時間における処理能力の向上につながり、リアルタイム処理できる能力が増えることを意味する。または、リアルタイム処理に余裕ができることで、より確実にリアルタイム性を保証することが可能となることを意味する。

本実施形態では、ライトトレーニングの実行後、ＷＴフェーズ信号がアサートされている期間、スケジューラ７２は、バッファ７１に滞留しているライト要求よりも、ライトトレーニングの実行中にアクセス権の付与が停止されていたマスタが発行したリード要求を優先的に選択する。このようにすることで、ライトトレーニングの実行中にアクセス権が得られず、リアルタイム処理の許容時間が迫っているリード要求を優先的に処理することができ、リアルタイム性の確実度を向上させることができる。

［変形例１］
続いて、変形例１を説明する。図９は、変形例１に係る半導体装置を含む電子装置を示す。本変形例に係る電子装置１０ｂは、主に、中央バス制御システム５０がＰＨＹ８０の調停回路８１にＷＴスロット信号を出力する点で図１に示される実施形態１に係る電子装置１０と相違する。その他の点は、実施形態１、実施形態２、又は実施形態３と同様でよい。

本変形例では、中央バス制御システム５０のトレーニング実行制御部５４（図２を参照）は、調停回路８１にＷＴスロット信号を出力し、調停回路８１にトレーニングの実施を通知する。調停回路８１は、トレーニング実行制御部５４からＷＴスロット信号を受け取ると、メモリ９０の制御権の取得を要求するマスタ権要求プロトコル信号をメモリコントローラ７０のメモリコマンド生成部７３に出力する。メモリコマンド生成部７３は、マスタ権要求プロトコル信号を受け取ると、許可を示す応答を調停回路８１に返却する。

本実施形態では、中央バス制御システム５０は、ＰＨＹ８０に対してＷＴスロット信号を出力する。ＰＨＹ８０は、ＷＴスロット信号を受信するとメモリコントローラ７０に対して制御権の取得を要求し、ライトトレーニングを行う。ＰＨＹ８０の調停回路８１は、実施形態１、実施形態２、及び実施形態３では、ライトトレーニングの実行前に、メモリコントローラ７０に制御権の取得を要求しておく必要があった。本実施形態では、調停回路８１は、ＷＴスロット信号が出力されたタイミングで制御権の取得を要求すればよく、メモリコントローラ７０に対して常に制御権の取得を要求しておく必要がなくなる。

［変形例２］
引き続き、変形例２を説明する。図１０は、変形例２に係る半導体装置を含む電子装置を示す。本変形例に係る電子装置１０ｃは、主に、メモリコマンド生成部７３が中央バス制御システム５０に対してライトトレーニングの実行を要求するＷＴ要求信号を出力する点で図１に示される実施形態１に係る電子装置１０と相違する。その他の点は、実施形態１、実施形態２、実施形態３、又は変形例１と同様でよい。

本実施形態において、メモリ９０にはＬＰＤＤＲ４メモリが用いられており、メモリ９０は、温度ドリフト測定装置９５と電圧ドリフト測定装置９６とを有している。メモリコントローラ７０は、温度ドリフト測定装置９５の測定結果、及び電圧ドリフト測定装置９６の測定結果を取得し、取得した測定結果が所定の条件を満たすか否かを判断する。メモリコントローラ７０は、所定の条件が満たされると判断した場合、中央バス制御システム５０を介してトレーニング回路８２にライトトレーニングを実行させる。

メモリコントローラ７０において、メモリコマンド生成部７３は、メモリ９０に対して温度ドリフト測定装置９５の測定結果（温度ドリフト測定結果）を取得するためのコマンド信号、及び電圧ドリフト測定装置９６の測定結果（電圧ドリフト測定結果）を取得するためのコマンド信号を出力する。これらコマンド信号（リード）は、メモリ９０への通常のリードコマンド及びライトコマンドと同様に取り扱われる。メモリ９０は、上記コマンド信号を受信すると、温度ドリフト測定結果、及び電圧ドリフト測定結果をメモリコントローラ７０に出力する。メモリコマンド生成部７３は、例えば通常の１回のリード転送と同様な転送時間で、メモリ９０から温度ドリフト測定結果及び電圧ドリフト測定結果を読み出すことができる。メモリコマンド生成部７３は、上記コマンド信号を定期的に発行し、メモリ９０における温度変化、及び電圧変化を監視する。

メモリコマンド生成部７３は、温度ドリフト測定結果、及び電圧ドリフト測定結果が例えばあらかじめ設定された範囲から逸脱しているか否かを判断する。メモリ９０において、温度変動及び電圧変動が大きい場合、データ信号とクロック信号とのタイミング変化が大きいと考えられる。メモリコマンド生成部７３は、温度ドリフト測定結果、及び電圧ドリフト測定結果の少なくとも一方が、あらかじめ設定された範囲から逸脱していると判断した場合、ライトトレーニングを実行させることを決定する。メモリコマンド生成部７３は、ライトトレーニングを実行させることを決定すると、ＷＴ要求信号をアサートし、中央バス制御システム５０にライトトレーニングの実行を要求する。メモリコマンド生成部７３は、ライトトレーニングを実行させないと決定した場合は、ＷＴ要求信号をネゲートしたままとする。

本実施形態において、中央バス制御システム５０のトレーニング実行制御部５４は、例えば実施形態１において説明したものと同様な周期でＷＴ要求信号をチェックし、ＷＴフェーズ動作モードへの切替えを行うか否かを判断する。トレーニング実行制御部５４は、実施形態１においては例えば所定時間経過ごとに動作モードをＷＴフェーズ動作モードに切り替えていた。これに対し、本変形例においては、トレーニング実行制御部５４は、動作モードの切替え前に、ＷＴ要求信号がアサートされているか否かを調べ、その結果に応じて動作モードの切替えを行うか否かを判断する。トレーニング実行制御部５４は、ＷＴ要求信号がアサートされていると判断した場合は、予定通り、動作モードをＷＴフェーズ動作モードに切り替えてライトトレーニングを実行させる。トレーニング実行制御部５４は、ＷＴ要求信号がアサートされていなかった場合は、ＷＴフェーズ動作モードへの切替えを行わず、通常動作モードでの動作を続ける。ライトトレーニング（ＷＴフェーズ）における各部の動作は、これまでに説明したものと同様でよい。

本変形例では、メモリコマンド生成部７３は、メモリ９０の温度ドリフト測定装置９５及び電圧ドリフト測定装置９６の値を定期的に読み出し、ライトトレーニングを実行させるか否かを判断する。中央バス制御システム５０は、メモリコマンド生成部７３から出力されるＷＴ要求信号の信号状態に応じて、ＷＴフェーズ動作モードへの切替えを行うか否かを能動的に（ハードウェアによって）判断する。中央バス制御システム５０は、ＷＴ要求信号がアサートされている場合にＷＴフェーズ動作モードへの切替えを行うことで、必要なときにライトトレーニングを実行させることができる。中央バス制御システム５０は、ＷＴ要求信号がアサートされていない場合は、通常動作モードでの動作を続けるため、不必要なライトトレーニングが実行されない分だけ、データ転送の帯域を確保することができる。また、本変形例では、ライトトレーニングをハードウェア的に実行するため、ソフトウェア制御（ＣＰＵ制御）に比べてよりきめ細かに制御できる。

なお、上記各実施形態及び各変形例においては、主にメモリ９０にＬＰＤＤＲ４が用いられることを想定して説明したが、これには限定されない。メモリ９０には、ＤＤＲ３メモリなどの、温度ドリフト測定装置９５及び電圧ドリフト測定装置９６や、トレーニング用ＦＩＦＯ９４を有していない他のメモリを使用することもできる。メモリ９０が温度ドリフト測定装置９５及び電圧ドリフト測定装置９６を有していない場合は、メモリ９０の外部にそれら測定装置を実装し、それらの測定値をメモリコマンド生成部７３が取得可能に構成すればよい。また、メモリ９０がトレーニング用ＦＩＦＯ９４を有していない場合は、例えばメモリアレイ９３の一部の領域を、実動作で使用が禁止されるトレーニング用の領域として確保し、その領域に対してライトトレーニングを実行すればよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

例えば、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。

［付記１］
メモリに対して、リード要求及びライト要求を含むアクセス要求を発行するマスタと、
バスを介して前記マスタに接続され、前記アクセス要求に従って前記メモリにアクセスするメモリコントローラと、
前記マスタが発行したアクセス要求の前記メモリコントローラへの出力を制御するアクセス制御部と、
前記メモリに対するアクセスが停止された状態で前記メモリに対するトレーニングを実施するトレーニング回路とを備え、
前記アクセス制御部は、前記トレーニングの実行を更に制御し、かつ、前記トレーニングの実行中は、前記マスタが発行したアクセス要求のうち前記リード要求の前記メモリコントローラへの出力を抑制する半導体装置。

［付記２］
前記メモリと前記メモリコントローラとの間に、前記トレーニング回路を有する物理層インタフェースを更に備える付記１に記載の半導体装置。

［付記３］
前記物理層インタフェースは、前記メモリに対する制御権の取得を前記メモリコントローラに要求し、前記制御権を前記メモリコントローラから取得する調停回路を更に有し、
前記トレーニング回路は、前記調停回路が前記制御権を取得している場合、前記トレーニングを実施する付記２に記載の半導体装置。

［付記４］
前記アクセス制御部は、前記メモリコントローラに前記トレーニングの実施を通知し、
前記メモリコントローラは、前記アクセス制御部から前記トレーニングの実施の通知を受け取ると、前記調停回路に対して前記制御権を与える付記３に記載の半導体装置。

［付記５］
前記調停回路は、前記トレーニングが完了すると、前記制御権を前記メモリコントローラに返却する付記４に記載の半導体装置。

［付記６］
前記調停回路は、前記制御権の返却後、新たな制御権の取得を前記メモリコントローラへ要求する付記５に記載の半導体装置。

［付記７］
前記アクセス制御部は、前記調停回路に前記トレーニングの実施を通知し、
前記調停回路は、前記アクセス制御部から前記トレーニングの実施の通知を受け取ると、前記制御権の取得を前記メモリコントローラに要求する付記３に記載の半導体装置。

［付記８］
前記バスは、前記リード要求を伝送するためのリード要求バスと、前記ライト要求を伝送するためのライト要求バスとを含み、
前記アクセス制御部は、前記リード要求バスと前記ライト要求バスとのそれぞれに対応して配置されたリクエスト発行制御部を有するバスサブコントローラと、前記リード要求バス及び前記ライト要求バスに対応して配置されたリクエスト発行制御部に対して個別にアクセス権を付与する中央バス制御システムとを含み、
前記リード要求バス及び前記ライト要求バスに対応して配置されたリクエスト発行制御部は、それぞれ、前記中央バス制御システムから前記アクセス権が付与されている場合は前記マスタが発行したリード要求及びライト要求を前記メモリコントローラへ出力し、前記アクセス権が付与されていない場合は前記マスタが発行したリード要求及びライト要求の前記メモリコントローラへの出力を抑制する付記１に記載の半導体装置。

［付記９］
前記アクセス制御部は、前記トレーニングが開始されるタイミングよりも所定時間前のタイミングで、前記リード要求の出力の抑制を開始する付記１に記載の半導体装置。

［付記１０］
前記マスタを複数有し、
前記複数のマスタから入力されるアクセス要求を調停して前記メモリコントローラに出力するインターコネクトを更に備える付記１に記載の半導体装置。

［付記１１］
前記アクセス制御部は、前記複数のマスタのそれぞれと前記インターコネクトとの間を接続する複数のバスのそれぞれに対応して配置された複数のバスサブコントローラと、前記複数のバスサブコントローラのそれぞれに対して所定のアクセス制御の内容に従ってアクセス権を付与する中央バス制御システムとを含む付記１０に記載の半導体装置。

［付記１２］
前記複数のバスサブコントローラは、それぞれ、前記中央バス制御システムから前記アクセス権が付与されている場合は前記マスタが発行したアクセス要求を前記インターコネクトに出力し、前記アクセス権が付与されていない場合は前記マスタが発行したアクセス要求の前記インターコネクトへの出力を抑制するリクエスト発行制御部を含む付記１１に記載の半導体装置。

［付記１３］
前記複数のバスは、それぞれ、リード要求を伝送するためのリード要求バスと、ライト要求を伝送するためのライト要求バスとを含み、前記複数のバスサブコントローラのそれぞれでは、前記リクエスト発行制御部が、前記リード要求バスと前記ライト要求バスとのそれぞれに対応して配置されており、
前記中央バス制御システムは、前記リード要求バスに対応して配置されたリクエスト発行制御部と、前記ライト要求バスに対応して配置されたリクエスト発行制御部のそれぞれに対して個別に前記アクセス権の付与を行う付記１２に記載の半導体装置。

［付記１４］
前記複数のマスタは、第１のマスタと、優先度が第１のマスタよりも低い第２のマスタとを含み、
前記アクセス制御部は、前記トレーニングの実行中、前記第２のマスタが発行する前記リード要求及び前記ライト要求の前記メモリコントローラへの出力を抑制し、かつ前記第１のマスタが発行する前記リード要求の前記メモリコントローラへの出力を抑制する付記１０に記載の半導体装置。

［付記１５］
前記アクセス制御部は、前記トレーニングが開始されるタイミングよりも前で、かつ前記トレーニングが開始されるタイミングに対して所定の時間関係にある第１のタイミングで前記第２のマスタが発行する前記リード要求及びライト要求の出力の抑制を開始し、前記トレーニングが開始されるタイミングよりも前で、かつ前記第１のタイミングよりも後の第２のタイミングで前記第１のマスタが発行する前記リード要求の出力の抑制を開始する付記１４に記載の半導体装置。

［付記１６］
前記アクセス制御部は、前記トレーニングの終了後、第３のタイミングで前記第１のマスタが発行する前記リード要求の出力の抑制を解除し、かつ前記第３のタイミングよりも後の第４のタイミングで前記第２のマスタが発行する前記リード要求及びライト要求の出力の抑制を解除する付記１５に記載の半導体装置。

［付記１７］
前記メモリはリフレッシュ動作が実行可能に構成されており、
前記アクセス制御部は、前記リフレッシュ動作の実行を更に制御し、前記トレーニングの実行開始時に前記メモリに前記リフレッシュ動作を実行させる付記１に記載の半導体装置。

［付記１８］
前記アクセス制御部は、前記トレーニングの実行終了時に前記メモリに前記リフレッシュ動作を更に実行させる付記１７に記載の半導体装置。

［付記１９］
前記メモリコントローラは、前記アクセス要求を受け付けて記憶するリクエストバッファと、前記リクエストバッファに記憶された前記アクセス要求を選択するスケジューラと、前記スケジューラで選択されたアクセス要求に従って前記メモリへアクセスするメモリコマンド生成部とを含む付記１に記載の半導体装置。

［付記２０］
前記アクセス制御部は、前記トレーニングの実行の開始前に、前記トレーニングの実施に関連した期間である旨を示すトレーニングフェーズ信号を前記メモリコントローラに出力し、かつ前記トレーニングフェーズ信号を出力してから所定時間経過後に前記リード要求の出力の抑制を開始し、
前記スケジューラは、前記トレーニングフェーズ信号が出力されている間、前記リクエストバッファに記憶されたアクセス要求のうち、前記リード要求を優先的に選択する付記１９に記載の半導体装置。

［付記２１］
前記アクセス制御部は、前記トレーニングの終了後、前記リード要求の出力の抑制を解除し、
前記スケジューラは、前記リード要求の出力の抑制が解除されてから所定期間の経過後に前記トレーニングフェーズ信号の出力を停止する付記２０に記載の半導体装置。

［付記２２］
前記アクセス制御部は、周期的に前記トレーニング回路に前記トレーニングを実行させる付記１に記載の半導体装置。

［付記２３］
前記メモリは、電圧及び温度の少なくとも一方を測定する測定回路を有しており、
前記メモリコントローラは、前記測定回路の測定結果を取得し、該取得した測定結果が所定の条件を満たす場合、前記トレーニング回路に前記トレーニングを実行させる付記１に記載の半導体装置。

［付記２４］
前記トレーニングは、前記メモリに入力される信号間のスキュー調整を含む付記１に記載の半導体装置。

［付記２５］
前記トレーニングは、クロック信号と、前記メモリに入力されるデータ信号のタイミングを調整するライトトレーニングを含む付記１に記載の半導体装置。

［付記２６］
前記トレーニングは、クロック信号と、前記メモリから出力されるデータ信号とタイミングを調整するリードレーニングを含む付記１に記載の半導体装置。

［付記２７］
前記メモリは、ＤＤＲ－ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）である付記１に記載の半導体装置。

［付記２８］
前記アクセス制御部は、前記マスタに対して設定されたＱｏＳ（Quality of Service）情報に基づいて、前記アクセス要求の前記メモリコントローラへの出力を制御する付記１に記載の半導体装置。

［付記２９］
マスタから、リード要求及びライト要求を含むアクセス要求をメモリに対して発行し、
前記マスタからバスを介して前記アクセス要求を受信し、該受信したアクセス要求に従って前記メモリにアクセスするメモリコントローラへの、前記マスタが発行したアクセス要求の出力を制御し、
前記メモリに対するアクセスが停止された状態で前記メモリに対するトレーニングを実施することを有し、
前記アクセス要求の出力の制御では、前記トレーニングの実行中、前記マスタが発行したアクセス要求のうち前記リード要求の前記メモリコントローラへの出力を抑制するアクセス制御方法。

［付記３０］
メモリに対して、リード要求及びライト要求を含むアクセス要求を発行するマスタと、
バスを介して前記マスタに接続され、前記アクセス要求に従って前記メモリにアクセスするメモリコントローラと、
前記マスタが発行したアクセス要求に対するアクセス権の付与を制御することで、前記マスタが発行したアクセス要求の前記メモリコントローラへの出力を制御するアクセス制御部と、
前記メモリに対するアクセスが停止された状態で前記メモリに対するトレーニングを実施するトレーニング回路とを備え、
前記アクセス制御部は、前記トレーニングの実行を更に制御し、かつ、
前記アクセス制御部は、動作モードが第１の動作モードと第２の動作モードとの間で切替可能に構成され、前記第１の動作モードでは前記マスタが発行するアクセス要求に所定のアクセス制御の内容に従って前記アクセス権を付与し、前記第２の動作モードでは前記トレーニングを実行させ、かつ前記マスタが発行するアクセス要求のうち前記ライト要求には前記所定のアクセス制御の内容に従って前記アクセス権を付与し、前記マスタが発行するアクセス要求のうち前記リード要求には前記アクセス権を付与しない半導体装置。

［付記３１］
前記アクセス制御部は、周期的に前記動作モードを前記第１の動作モードから前記第２の動作モードに切り替えて、前記トレーニングを周期的に実行させる付記３０に記載の半導体装置。

［付記３２］
前記アクセス制御部は、前記第１の動作モードから前記第２の動作モードへの切替え後、前記マスタが発行するアクセス要求のうちのリード要求に対するアクセス権の付与を停止し、該アクセス権の付与の停止から所定時間経過後に前記トレーニングを実行させる付記３０に記載の半導体装置。

［付記３３］
前記マスタを複数有し、該複数のマスタは、第１のマスタと、優先度が第１のマスタよりも低い第２のマスタとを含み、
前記アクセス制御部は、前記第２の動作モードでは、前記第１のマスタが発行するアクセス要求のうち前記ライト要求には前記所定のアクセス制御の内容に従って前記アクセス権を付与し、前記第１のマスタが発行したアクセス要求のうち前記リード要求には前記アクセス権を付与せず、かつ前記第２のマスタが発行するアクセス要求には前記アクセス権を付与しない付記３０に記載の半導体装置。

［付記３４］
前記アクセス制御部は、前記第１の動作モードから前記第２の動作モードへの切替え後、前記第２のマスタが発行するアクセス要求に対する前記アクセス権の付与を停止し、該アクセス要求に対するアクセス権の付与の停止から所定時間経過後、前記第１のマスタが発行したアクセス要求のうちのリード要求に対するアクセス権の付与を停止し、該リード要求に対するアクセス権の付与の停止から所定時間経過後に前記トレーニングを実行させる付記３３に記載の半導体装置。

［付記３５］
前記アクセス制御部は、前記トレーニングの終了後、前記第１のマスタが発行するアクセス要求のうちのリード要求に対するアクセス権の付与の停止を解除し、該アクセス権の付与の停止の解除から所定時間経過後に、前記動作モードを前記第２の動作モードから前記第１の動作モードへ切り替えて前記第２のマスタが発行するアクセス要求に対するアクセス権の付与の停止を解除する付記３４に記載の半導体装置。

１０：電子装置
２０、３０、４０：マスタ
２１、３１、４１：バス
２２、３２、４２：バスサブコントローラ
２３、３３、４３：リクエスト発行制御部
２１、３１、４１：バス
５０：中央バス制御システム
５１：権利付与選択制御部
５２：権利付与数制御部
５３：ＱｏＳ情報レジスタ
５４：トレーニング実行制御部
５５：リフレッシュ実行制御部
６０：インターコネクト
６１：バス
７０：メモリコントローラ
７１：バッファ
７２：スケジューラ
７３：メモリコマンド生成部
８０：ＰＨＹ
８１：調停回路
８２：トレーニング回路
８３：セレクタ
９０：メモリ
９１：コマンドデコーダ
９２：セレクタ
９３：メモリアレイ
９４：トレーニング用ＦＩＦＯ
９５：温度ドリフト測定装置
９６：電圧ドリフト測定装置

Claims (14)

1. ライト要求およびリード要求を発行する第１のマスタと、
   前記ライト要求および前記リード要求に従ってメモリにアクセスするメモリコントローラと、
   第１のライトアクセス権付与信号および第１のリードアクセス権付与信号を出力し、第１の動作モードおよび第２の動作モードを切り替えて動作する中央バス制御システムと、
   前記第１のマスタが発行したライト要求を受け取り、前記第１のライトアクセス権付与信号に応答して前記第１のマスタから受け取ったライト要求を前記メモリコントローラへ出力する第１のライトリクエスト発行制御部と、
   前記第１のマスタが発行したリード要求を受け取り、前記第１のリードアクセス権付与信号に応答して前記第１のマスタから受け取ったリード要求を前記メモリコントローラへ出力する第１のリードリクエスト発行制御部と、
   前記メモリに対してトレーニングを実行するトレーニング回路と、
   を備え、
   前記中央バス制御システムが前記第１の動作モードで動作する第１の期間は、前記トレーニングが実行される期間を含む第２の期間および前記トレーニングが実行される期間を含まない第３の期間を含み、
   前記第２の期間は、前記トレーニングが実行されない期間と前記トレーニングが実行される期間から構成され、
   前記第２の期間のうちの前記トレーニングが実行されない期間は、前記第３の期間の後に連続する期間であり、
   前記中央バス制御システムは、
   前記第１の期間において、前記第１のライトアクセス権付与信号を前記第１のライトリクエスト発行制御部へ出力し、
   前記第２の期間において、前記第１のリードアクセス権付与信号を前記第１のリードリクエスト発行制御部へ出力せず、
   前記第３の期間において、前記第１のリードアクセス権付与信号を前記第１のリードリクエスト発行制御部へ出力する、
   半導体集積回路。
2. 請求項１に記載の半導体集積回路であって、
   前記メモリコントローラは、前記第１のライトリクエスト発行制御部から受け取ったライト要求および前記第１のリードリクエスト発行制御部から受け取ったリード要求を記憶するリクエストバッファと、前記リクエストバッファに記憶されたライト要求およびリード要求を選択するスケジューラと、を有し、前記スケジューラで選択されたライト要求およびリード要求に従って前記メモリへアクセスし、
   前記スケジューラは、前記第１の期間のうちの前記トレーニングが実行されない期間において、前記リクエストバッファに記憶されたライト要求およびリード要求のうち、前記リード要求を優先的に選択する、
   半導体集積回路。
3. 請求項２に記載の半導体集積回路であって、
   前記第１の期間は、前記トレーニングが実行される期間を含まない第４の期間を含み、
   前記第４の期間は、前記第２の期間のうちの前記トレーニングが実行される期間に連続する期間であり、
   前記中央バス制御システムは、前記第４の期間において、前記第１のリードアクセス権付与信号を前記第１のリードリクエスト発行制御部へ出力し、
   前記スケジューラは、前記第４の期間において、前記リクエストバッファに記憶されたライト要求およびリード要求のうち、前記リード要求を優先的に選択する、
   半導体集積回路。
4. 請求項２に記載の半導体集積回路であって、
   前記メモリコントローラは、前記トレーニングが実行される期間に前記第１のライトリクエスト発行制御部からライト要求を受け取った場合、前記第１のライトリクエスト発行制御部から受け取ったライト要求を前記リクエストバッファに記憶する、
   半導体集積回路。
5. 請求項１に記載の半導体集積回路であって、
   前記中央バス制御システムは、前記第２の動作モードで動作する期間において、前記第１のライトアクセス権付与信号を前記第１のライトリクエスト発行制御部へ出力し、かつ、前記第１のリードアクセス権付与信号を前記第１のリードリクエスト発行制御部へ出力する、
   半導体集積回路。
6. 請求項５に記載の半導体集積回路であって、
   前記中央バス制御システムは、前記第１の動作モードおよび前記第２の動作モードを周期的に切り替えて動作する、
   半導体集積回路。
7. 請求項１に記載の半導体集積回路であって、
   ライト要求およびリード要求を発行する第２のマスタと、
   第２のライトリクエスト発行制御部と、
   第２のリードリクエスト発行制御部と、
   をさらに備え、
   前記中央バス制御システムは、第２のライトアクセス権付与信号を前記第２のライトリクエスト発行制御部へ出力し、かつ、第２のリードアクセス権付与信号を前記第２のリードリクエスト発行制御部へ出力し、
   前記第２のライトリクエスト発行制御部は、前記第２のマスタが発行したライト要求を受け取り、前記第２のライトアクセス権付与信号に応答して前記第２のマスタから受け取ったライト要求を前記メモリコントローラへ出力し、
   前記第２のリードリクエスト発行制御部は、前記第２のマスタが発行したリード要求を受け取り、前記第２のリードアクセス権付与信号に応答して前記第２のマスタから受け取ったリード要求を前記メモリコントローラへ出力し、
   前記メモリコントローラは、前記第２のライトリクエスト発行制御部から受け取ったライト要求および前記第２のリードリクエスト発行制御部から受け取ったリード要求に従って前記メモリにアクセスし、
   前記中央バス制御システムは、
   前記第１の期間において、前記第２のライトアクセス権付与信号を前記第２のライトリクエスト発行制御部へ出力し、
   前記第２の期間において、前記第２のリードアクセス権付与信号を前記第２のリードリクエスト発行制御部へ出力せず、
   前記第３の期間において、前記第２のリードアクセス権付与信号を前記第２のリードリクエスト発行制御部へ出力する、
   半導体集積回路。
8. 請求項７に記載の半導体集積回路であって、
   前記第１のマスタおよび前記第２のマスタは、リアルタイム性の保証が要求されるマスタである、
   半導体集積回路。
9. 請求項７に記載の半導体集積回路であって、
   前記第１のライトリクエスト発行制御部、前記第１のリードリクエスト発行制御部、第２のライトリクエスト発行制御部および第２のリードリクエスト発行制御部の各々と、前記メモリコントローラとの間に接続され、前記第１のマスタに設定された優先度および前記第２のマスタに設定された優先度に基づいて、前記第１のマスタから発行されたライト要求およびリード要求、および、前記第２のマスタから発行されたライト要求およびリード要求を調停するインターコネクトをさらに備え、
   前記メモリコントローラは、前記第１のライトリクエスト発行制御部から出力されたライト要求、前記第１のリードリクエスト発行制御部から出力されたリード要求、前記第２のライトリクエスト発行制御部から出力されたライト要求および前記第２のリードリクエスト発行制御部から出力されたリード要求を、前記インターコネクトを介して受け取る、
   半導体集積回路。
10. 請求項１に記載の半導体集積回路であって、
    ライト要求およびリード要求を発行する第３のマスタと、
    第３のライトリクエスト発行制御部と、
    第３のリードリクエスト発行制御部と、
    をさらに備え、
    前記中央バス制御システムは、第３のライトアクセス権付与信号を前記第３のライトリクエスト発行制御部へ出力し、かつ、第３のリードアクセス権付与信号を前記第３のリードリクエスト発行制御部へ出力し、
    前記第３のライトリクエスト発行制御部は、前記第３のマスタが発行したライト要求を受け取り、前記第３のライトアクセス権付与信号に応答して前記第３のマスタから受け取ったライト要求を前記メモリコントローラへ出力し、
    前記第３のリードリクエスト発行制御部は、前記第３のマスタが発行したリード要求を受け取り、前記第３のリードアクセス権付与信号に応答して前記第３のマスタから受け取ったリード要求を前記メモリコントローラへ出力し、
    前記メモリコントローラは、前記第３のライトリクエスト発行制御部から受け取ったライト要求および前記第３のリードリクエスト発行制御部から受け取ったリード要求に従って前記メモリにアクセスし、
    前記中央バス制御システムは、
    前記第１の期間において、前記第３のライトアクセス権付与信号を前記第３のライトリクエスト発行制御部へ出力せず、かつ、前記第３のリードアクセス権付与信号を前記第３のリードリクエスト発行制御部へ出力せず、
    前記第２の動作モードで動作する期間において、前記第３のライトアクセス権付与信号を前記第３のライトリクエスト発行制御部へ出力し、かつ、前記第３のリードアクセス権付与信号を前記第３のリードリクエスト発行制御部へ出力する、
    半導体集積回路。
11. 請求項１０に記載の半導体集積回路であって、
    前記第１のマスタは、リアルタイム性の保証が要求されるマスタであり、
    前記第３のマスタは、リアルタイム性の保証が不要なマスタである、
    半導体集積回路。
12. 請求項２に記載の半導体集積回路であって、
    前記中央バス制御システムは、前記第１のマスタのQoS情報および前記リクエストバッファの空き情報に基づいて、前記第１のライトアクセス権付与信号および前記第１のリードアクセス権付与信号を生成する、
    半導体集積回路。
13. 請求項１に記載の半導体集積回路であって、
    前記中央バス制御システムは、前記第１の動作モードで動作中に、トレーニングスロット信号を生成し、
    前記トレーニング回路は、前記トレーニングスロット信号に基づいて前記メモリに対するトレーニングを実行する、
    半導体集積回路。
14. 請求項１に記載の半導体集積回路であって、
    前記中央バス制御システムは、前記第１の動作モードで動作中に、リフレッシュ要求信号を生成し、
    前記メモリコントローラは、前記トレーニングが実行される期間において、前記リフレッシュ要求信号に基づいて前記メモリにリフレッシュ動作を実行させる、
    半導体集積回路。

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