CN116978422A - 半导体装置和访问控制方法 - Google Patents

半导体装置和访问控制方法 Download PDF

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水本胜也
平木俊行
本田信彦
山中翔
入田隆宏
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Abstract

本发明涉及一种半导体装置以及访问控制方法。考虑写入训练来实现访问控制。主设备发出包括读取请求和写入请求的访问请求。存储器控制器响应于由主设备发出的访问请求访问存储器。中央总线控制系统控制主设备发出的访问请求向存储器控制器的输出。训练电路在停止访问存储器的同时在存储器上进行训练。中央总线控制系统还控制在存储器上的训练的执行。在训练期间，中央总线控制系统抑制由主设备发出的访问请求当中的读取请求向存储器控制器的输出。

Description

半导体装置和访问控制方法
分案说明
本申请是于2019年01月23日提交的申请号为201810699633.4、名称为“半导体装置和访问控制方法”的中国发明专利申请的分案申请。
相关申请的交叉引用
于2017年6月30日提交的日本专利申请No.2017-128728的、包括说明书、附图和摘要的公开在此通过引用全部并入本文。
技术领域
本公开涉及一种半导体装置和访问控制方法并且涉及例如一种访问存储器的半导体装置以及半导体装置中的访问控制方法。
背景技术
WO2017/056132公开了多个总线主设备耦合到公共总线的总线系统中的访问控制。WO2017/056132中所描述的半导体装置包括多个主设备、存储器控制器、耦合主设备和存储器控制器的总线以及中央总线控制系统。WO2017/056132描述了中央总线控制系统监测各个主设备的业务量并且根据各个主设备的预留带宽、所监测的业务量以及要授予权限的主设备的数目来从主设备当中选择要授予访问权限的一个主设备。在WO2017/056132中，来自未被授予访问权限的主设备的请求被存储器控制器与主设备之间的总线屏蔽。
此外，WO2017/056132还描述了考虑存储器的刷新的带宽控制。在WO2017/056132中，中央总线控制系统向存储器控制器输出刷新请求信号并控制存储器的刷新操作。具体地，在包括多个子时隙的基本时隙中，中央总线控制系统在具有特定编号的子时隙处输出刷新请求信号并在存储器中执行刷新操作。在WO2017/056132中，中央总线控制系统减少在特定时段内通过刷新禁用存储器访问的子时隙的总请求带宽。这考虑刷新实现带宽控制。
在最近的存储器中的数据写入和读取中，随着操作频率增加，时钟与数据之间的定时余裕变得严重。为了解决这一问题，日本未审专利申请公布No.2011-150759公开了一种存储器接口电路，其包括检查数据信号与时钟信号之间的偏斜的检查电路。日本未审专利申请公布No.2011-150759中所描述的存储器接口电路基于偏斜检查的结果从包括中央处理单元(CPU)的控制电路请求偏斜调节。
发明内容
在WO2017/056132中，考虑存储器中的刷新来执行访问控制。然而，在WO2017/056132中，没有执行考虑偏斜调节等的访问控制。如日本未审专利申请公布No.2011-150759中所描述的，偏斜调节通常需要相对长的时间。在偏斜调节期间，无法在存储器中写入或读取数据。因此，访问控制被要求考虑偏斜调节等。
其它问题和新颖特征将通过本说明书的描述和附图来阐明。
根据实施例，一种半导体装置包括访问控制单元，该访问控制单元在主设备发出访问请求之后控制访问请求向存储器控制器的输出。访问控制单元还在停止对存储器的访问的同时控制在存储器中进行的训练。在训练的执行期间，在由主设备发出的访问请求当中，抑制读取请求向存储器控制器的输出。
根据该实施例，即使在特定时段内停止存储器访问的同时进行训练，也可改进对主设备所发出的访问请求的响应，从而实现高级实时性。
附图说明
图1是示出包括根据第一实施例的半导体装置的电子装置的框图；
图2是示出包括中央总线控制系统的电子装置的一部分的框图；
图3(a)至图3(c)是示出时钟信号与数据信号之间的定时调节的时序图；
图4是示出中央总线控制系统的操作模式的图；
图5是示出写入训练期间单元的操作波形的时序图；
图6是示出根据第二实施例的写入训练期间单元的操作波形的时序图；
图7是示出包括根据第三实施例的半导体装置的电子装置的框图；
图8是示出根据第三实施例的写入训练期间单元的操作波形的时序图；
图9是示出包括根据第一变形的半导体装置的电子装置的框图；以及
图10是示出包括根据第二变形的半导体装置的电子装置的框图。
具体实施方式
在说明实施例之前，下面将描述本发明人所研究的主题。通常，用于诸如图像显示和视频输入的处理的系统需要保证实时性。在这种情况下，保证实时性意指保证在规定时间内对所发出的请求作出响应。如果在具有确保的实时性的系统中在数据处理期间对双倍数据速率(DDR)存储器进行访问，则需要连同对DDR存储器的访问一起确保实时性。不幸的是，由于要处理的数据量增加，在这种系统中使用的DDR存储器可能具有不足的存储器带宽，或者DDR存储器可能具有低功耗。需要这些问题的解决方案。
作为这些问题的解决方案，可使用符合联合电子设备工程委员会(JEDEC)的标准的低功耗DDR4(LPDDR4)存储器。除了普通的数据传送和刷新操作之外，LPDDR4存储器还需要DDR写入训练操作。DDR写入训练是用于调节时钟信号与数据信号之间的定时(偏斜)的训练。在DDR写入训练操作期间，禁止访问DDR存储器。DDR写入训练的执行时间例如为约1至2μsec。
在针对写入训练使用诸如LPDDR4存储器的存储器的实时系统中，需要考虑在写入训练时段期间禁用数据传送的时间来确保实时性。此外，需要设计总线系统以减小写入训练操作对存储器带宽的影响。在WO2017/056132中，考虑由刷新操作导致的访问停止时段来控制访问，但是没有考虑由写入训练导致的访问停止时段。本发明人已发现，在WO2017/056132中用于控制授予访问权限的中央总线控制系统中没有识别写入训练的定时，并且在WO2017/056132的技术中由于在写入训练操作期间停止存储器访问，可能无法确保实时性。
下面将参照附图具体地描述包括用于解决这些问题的装置的实施例。为了使描述清楚，以下描述和附图被可选地省略和简化。此外，作为附图中用于各种处理的功能块描述的元件可利用包括中央处理单元(CPU)、存储器或其它电路的硬件以及包括加载在存储器中的程序等的软件来配置。因此，本领域技术人员可理解，这些功能块可按照各种形式来实现(例如，通过仅硬件、仅软件或者硬件和软件的组合)。功能块的形式不受特别限制。在附图中相同的元件由相同的附图标记指示，并且在需要时省略冗余的说明。
此外，程序可使用各种类型的非暂时性计算机可读介质来存储并被供应给计算机。非暂时性计算机可读介质包括各种类型的实质记录介质。非暂时性计算机可读介质的示例包括磁记录介质(例如，软盘、磁带和硬盘)、磁光记录介质(例如，磁光盘)、CD-ROM(只读存储器)、CD-R、CD-R/W和半导体存储器(例如，掩模ROM、可编程ROM(PROM)、可擦除PROM(EPROM)、闪存ROM和随机存取存储器(RAM))。程序可通过各种类型的非暂时性计算机可读介质供应给计算机。非暂时性计算机可读介质的示例包括电信号、光学信号和电磁波。非暂时性计算机可读介质可通过诸如电线和光纤的有线信道或者无线电信道将程序供应给计算机。
为了说明方便，在以下实施例中将分开描述多个部分或实施例。除非另外指明，否则各部分或实施例彼此相关。例如，一个部分或实施例是对其它部分或实施例中的一些或全部的修改、应用、详细说明和补充说明。在以下实施例中，除非另外指明或者理论上清楚地限于特定数目，否则元件的数目(包括数目、数值、量和范围)不限于特定数目。因此，元件的数目可大于或小于特定数目。
此外，除非另外指明以及在理论上清楚地要求，否则以下实施例的组成元件(包括操作步骤)并非总是必需的。类似地，除非另外指明或者在理论上清楚地排除，否则以下实施例中的组成元件的形状和位置关系基本上包括组成元件的接近或相似的形状。这也适用于元件的数目(包括数目、数值、量和范围)。
[第一实施例]
图1示出包括根据第一实施例的半导体装置的电子装置。电子装置10包括主设备A20、主设备B 30、主设备C 40、总线子控制器22、32和42、中央总线控制系统50、互连器60、存储器控制器70、PHY(物理层接口)80和存储器90。在电子装置10的组成元件当中，例如，主设备A 20、主设备B 30、主设备C 40、总线子控制器22、32和42、中央总线控制系统50、互连器60、存储器控制器70和PHY 80构成半导体装置。此外，在半导体装置的组成元件当中，例如，总线子控制器22、32和42、互连器60、存储器控制器70和PHY 80可被配置成硬件电路。中央总线控制系统50可被配置成例如包括处理器的电路。
主设备A 20、主设备B 30和主设备C 40发出对存储器90的访问请求。对存储器90的访问请求包括读取请求和写入请求。例如，存储器90是诸如双倍数据速率同步动态随机存取存储器(DDR-SDRAM)的存储器。在以下示例中，LPDDR4存储器主要用作存储器90。
主设备A 20、主设备B 30和主设备C 40被配置成例如用于CPU和图形处理单元(GPU)等的处理器。可针对主设备设定优先级。例如，主设备A 20和主设备B 30被设定为比主设备C 40高的优先级。在以下说明中，主设备A 20和主设备B 30是需要确保实时性的主设备，而主设备C 40是不需要确保实时性的主设备。
主设备A 20经由总线21耦合到对应总线子控制器22。总线子控制器22经由总线24耦合到互连器60。总线子控制器22包括请求发出控制单元23。请求发出控制单元23控制将访问请求输出到总线24，该访问请求通过总线21输入。如果从中央总线控制系统50将访问权限授予请求发出控制单元23，则由请求发出控制单元23通过总线24将主设备A 20所发出的访问请求输出到互连器60。如果未授予访问权限，则由请求发出控制单元23抑制将主设备A 20所发出的访问请求输出到互连器60。
主设备B 30经由总线31耦合到对应总线子控制器32。总线子控制器32经由总线34耦合到互连器60。总线子控制器32包括请求发出控制单元33。同样，主设备C 40经由总线41耦合到对应总线子控制器42。总线子控制器42经由总线44耦合到互连器60。总线子控制器42包括请求发出控制单元43。请求发出控制单元33和43的功能与请求发出控制单元23相似。如果访问权限被授予并且未从各自的主设备接收到访问请求，则请求发出控制单元23、33和43可将访问权限返回给中央总线控制系统50。
通过总线24、34和44，互连器60接收主设备A 20、主设备B 30和主设备C 40所发出的访问请求。例如，互连器60是总线仲裁器，其对从主设备输入的访问请求进行仲裁并通过总线61将访问请求输出到存储器控制器70。例如，如果互连器60从主设备A 20、主设备B 30和主设备C 40接收访问请求，则互连器60根据为主设备设定的优先级将设置高优先级的主设备所发出的访问请求输出到存储器控制器70。当获得对从存储器控制器70输出的访问请求的响应时，互连器60选择具有第二最高优先级的访问请求并将该访问请求输出到存储器控制器70。
[中央总线控制系统]
中央总线控制系统50控制向存储器控制器70输出主设备A 20、主设备B 30和主设备C 40所发出的访问请求。中央总线控制系统50连同总线子控制器22、32和42一起构成访问控制单元。例如，用户在中央总线控制系统50中预先设定主设备的带宽并确保特定时间(时隙)中的服务质量(QoS)。中央总线控制系统50根据预定访问控制的内容例如向总线子控制器22、32和42授予访问权限。在正常条件下，所述预定访问控制的内容可与例如WO2017/056132中所描述的相似。在本说明书中作为参考引用WO2017/056132中所描述的内容。
中央总线控制系统50基于例如为主设备设定的QoS信息来确定是否向主设备的总线子控制器22、32和40授予访问权限。此时，响应于从总线24、34和44获取的事务监测信号，中央总线控制系统50可监测经过互连器60的事务。中央总线控制系统50可根据事务的业务量在校正各个时隙的同时授予访问权限。通过授予访问权限，中央总线控制系统50控制将主设备所发出的访问请求输出到存储器控制器70。
图2示出包括中央总线控制系统50的电子装置10的一部分。中央总线控制系统50包括例如授予选择控制单元51、授予的权限数控制单元52、QoS信息寄存器53、训练控制单元54和刷新控制单元55。在图2中，图1中的事务监测信号被省略。在以下说明中，将主要讨论授予选择控制单元51、授予的权限数控制单元52和QoS信息寄存器53并且训练控制单元54和刷新控制单元55的操作将稍后讨论。
QoS信息寄存器53存储关于主设备的QoS信息。授予的权限数控制单元52计算可授予主设备的访问权限的数目。例如，授予的权限数控制单元52计算直至可授予主设备的权限的最大数目的剩余访问权限的数目。最大数目被预先设定在寄存器等中。例如，权限的最大数目被设定为等于布置在存储器控制器70中的缓冲器71中可存储的访问请求的数目(容量)。授予的权限数控制单元52从缓冲器71接收指示删除缓冲器71中的访问请求的释放通知信号，然后授予的权限数控制单元52监测关于缓冲器71的空闲空间信息。授予的权限数控制单元52基于关于缓冲器71的空闲空间信息来计算直至授予权限的最大数目的当前可授予的访问权限的数目。
授予选择控制单元51确定(选择)要授予访问权限的主设备。例如，授予选择控制单元51在可授予主设备的权限的数目内确定要授予访问权限的主设备。权限的数目由授予的权限数控制单元52计算。授予选择控制单元51向各自的主设备的总线子控制器22、32和42输出指示获取访问权限的访问权限授予信号。例如，授予选择控制单元51声明要输出给授予访问权限的各自的主设备的总线子控制器的访问权限授予信号，并且授予选择控制单元51继续否定要输出给不授予访问权限的各自的主设备的总线子控制器的访问权限授予信号。对于通过将例如特定时间(时隙)划分成多个时段而定义的各个子时隙，授予选择控制单元51确定要授予访问权限的主设备。
例如，每次授予选择控制单元51授予访问权限，授予的权限数控制单元52从授予权限的最大数目减去所授予的访问权限的数目，从而计算要授予的剩余权限的数目。每次从缓冲器71接收到释放通知信号，授予的权限数控制单元52根据缓冲器的空闲空间增加剩余权限的数目。授予选择控制单元51基于关于主设备的QoS信息和剩余权限的数目来选择要授予访问权限的主设备。此时，在剩余权限数目的范围内，授予选择控制单元51可基于QoS信息优先向例如设置高优先级别的主设备授予访问权限。授予选择控制单元51可为各个主设备设定预定时段(子时隙)中的业务量(带宽)，并且基于各个主设备的子时隙中的业务量、所设定的带宽和剩余权限的数目来选择要授予访问权限的主设备。
在本实施例中，用于主设备A 20的总线21和24包括用于发送读取请求的读取请求总线21R和24R以及用于发送写入请求的写入请求总线21W和24W。用于主设备A 20的总线子控制器22包括用于读取请求的请求发出控制单元23R以及用于写入请求的请求发出控制单元23W。
类似地，用于主设备B 30的总线31和34包括用于读取请求的读取请求总线31R和34R以及用于写入请求的写入请求总线31W和34W。此外，用于主设备C 40的总线41和44包括用于读取请求的读取请求总线41R和44R以及用于写入请求的写入请求总线41W和44W。用于主设备B 30和主设备C 40的总线子控制器32和42中的每一个还包括图2中未示出的用于读取请求的请求发出控制单元和用于写入请求的请求发出控制单元。
当接收到访问权限授予信号时(如果要输入的访问权限授予信号被声明)，例如，请求发出控制单元23R和23W针对各个子时隙将读取请求和写入请求输出到读取请求总线24R和写入请求总线24W。授予选择控制单元51可将访问权限授予信号发送到请求发出控制单元23R和23W中的每一个。当接收到访问权限授予信号时，请求发出控制单元23R和23W判断是否已从主设备A 20输出读取请求和写入请求。如果请求发出控制单元23R和23W各自接收从主设备A 20输出的读取请求和写入请求以及访问权限授予信号，则请求发出控制单元23R和23W通过读取请求总线24R和写入请求总线24W将读取请求和写入请求输出到互连器60。如果请求发出控制单元23R和23W没有接收到访问权限授予信号，但是接收到从主设备A20输出的读取和写入请求，则在请求发出控制单元23R和23W中抑制读取和写入请求。
授予选择控制单元51将访问权限授予信号发送到例如与主设备A20对应的总线子控制器22的请求发出控制单元23R和23W二者。因此，主设备A 20所发出的读取和写入请求可被输出到存储器控制器70。例如，授予选择控制单元51将访问权限授予信号仅发送到总线子控制器22的请求发出控制单元23W，而不将访问权限授予信号发送到请求发出控制单元23R。这可在允许主设备A 20所发出的写入请求输出到存储器控制器70的同时抑制主设备A 20所发出的读取请求输出到存储器控制器70。
如果请求发出控制单元23R和23W接收到访问权限授予信号，但是没有接收到从主设备A 20输出的读取请求和写入请求，则请求发出控制单元23R和23W各自将访问权限返回信号输出到授予的权限数控制单元52并将访问权限返回到中央总线控制系统50。当接收到访问返回信号时，授予的权限数控制单元52根据所返回的访问权限的数目增加可授予的权限的数目。这允许授予选择控制单元51将访问权限授予其它主设备。在总线子控制器32和42中请求发出控制单元响应于读取请求和写入请求的操作与请求发出控制单元23R和23W的操作相似。
[存储器控制器]
存储器控制器70经由总线61和互连器60等耦合到主设备A 20、主设备B 30和主设备C 40。存储器控制器70响应于从互连器60输出的访问请求访问存储器90。在图1中，电子装置10具有三个主设备，但是主设备的数目不受特别限制。电子装置10仅需要用于向存储器控制器70发出对存储器90的访问请求的主设备。如果主设备的数目为一个，则不需要用于仲裁的互连器60。
存储器控制器70包括缓冲器71、调度器72和存储器命令生成单元73。缓冲器(请求缓冲器)71存储由存储器控制器70通过互连器60接收的访问请求。缓冲器71被配置为存储访问请求。调度器72选择存储在缓冲器71中的访问请求之一并将所选择的访问请求输出到存储器命令生成单元73。调度器72根据例如预定选择标准选择访问请求并将所选择的访问请求输出到存储器命令生成单元73。
存储器命令生成单元73根据从调度器72输出的访问请求生成用于访问存储器90的存储器命令(命令信号)。存储器命令生成单元73将所生成的命令信号输出到PHY 80。如果访问请求是例如读取请求，则存储器命令生成单元73生成用于从存储器90读取数据的读取命令信号并将该信号输出到PHY 80。如果访问请求是例如写入请求，则存储器命令生成单元73生成用于将数据写入到存储器90中的写入命令信号并将该信号输出到PHY 80。
[PHY(DDR PHY)]
PHY 80构成存储器控制器70与存储器90之间的物理层接口。存储器控制器70通过PHY 80访问存储器90。存储器控制器70通过例如PHY 80将读取命令信号发送到存储器90并通过PHY 80检索从存储器90读取的数据。此外，存储器控制器70通过PHY 80将写入命令发送到存储器90，然后通过PHY 80将写入的数据发送到存储器90。PHY 80和存储器控制器70通过使用符合例如DDR PHY接口(DFI)规范的预定协议来彼此通信。PHY 80可被包括在存储器控制器70中或者可被配置成与包括存储器控制器70的半导体装置不同的半导体装置。
PHY 80包括仲裁电路81、训练电路82和选择器83。训练电路82在存储器90上进行训练。在停止访问存储器90的同时进行训练。训练电路82所进行的训练包括例如输入到存储器90的信号之间的偏斜调节。具体地，训练包括用于调节时钟信号与输入到存储器90的数据信号之间的定时的写入训练(WT)。除了WT之外或代替WT，训练可包括用于调节时钟信号与从存储器90输出的数据信号之间的定时的读取训练(RT)。在以下说明中，作为训练将主要讨论写入训练。
仲裁电路81向存储器控制器70输出用于请求获取对存储器90的控制权限的信号(主设备权限请求协议信号)。在正常条件下，存储器控制器70对存储器90具有控制权限。存储器控制器70通过PHY 80访问存储器90。当从仲裁电路81请求获取控制权限时，存储器控制器70(存储器命令生成单元73)向仲裁电路81发送指示许可的应答，从而向PHY 80授予控制权限。当从存储器命令生成单元73接收到指示许可的应答时，仲裁电路81从存储器控制器70获取对存储器90的控制权限。
选择器83在存储器控制器70与训练电路82之间切换命令信号和耦合到存储器90的数据总线的耦合目的地。如果没有获取对存储器90的控制权限，则仲裁电路81向选择器83发送用于将命令信号和数据总线的耦合目的地切换为存储器控制器70的控制信号。当获取对存储器90的控制权限时，仲裁电路81向选择器83发送用于将命令信号和数据总线的耦合目的地切换为训练电路82的控制信号。如果PHY 80获取对存储器90的控制权限，则训练电路82进行训练。如果PHY 80对存储器90具有控制权限，则存储器控制器70无法访问存储器90。然而，存储器控制器70可向存储器90发出包括刷新命令的一些命令。
[DDR存储器]
存储器90包括命令解码器91、选择器92、存储器阵列93和训练先入先出(FIFO)94。存储器阵列93存储数据。存储器阵列93包括按照矩阵布置的多个存储单元。例如，存储器90包括多个存储器阵列93。命令解码器91从PHY 80接收命令信号并发出存储器90中的各种命令。
选择器92在存储器阵列93与训练FIFO 94之间切换耦合到PHY 80的数据总线的耦合目的地。在正常条件下，命令解码器91向选择器92输出用于将数据总线的耦合目的地切换为存储器阵列93的控制信号。当从PHY 80接收到指示执行写入训练的命令信号时，命令解码器91将数据总线的耦合目的地切换为训练FIFO 94。使用训练FIFO 94执行写入训练。
[写入训练]
图3(a)至图3(c)示出存储器90中的时钟信号与数据信号之间的定时调节。图3(a)示出从PHY 80输出到存储器90的时钟信号。图3(b)示出写入训练之前的数据信号。图3(c)示出写入训练之后的数据信号。参照图3(b)，在写入训练之前时钟信号的上升沿和下降沿与数据信号的变化点的中心之间形成时间差Δt。可通过变化例如为时钟信号或数据信号设置的延迟时间来改变时间差Δt。
例如，按照下面所述的步骤进行写入训练。PHY 80具有使时钟信号延迟的可变延迟电路。训练电路82在改变时钟信号的时间的同时将预定测试数据输出到存储器90。在存储器90中，由训练电路82输出的测试数据在时钟信号所指定的时间被存储在训练FIFO 94中。训练电路82从训练FIFO 94读取所存储的数据并判断所读取的数据是否与测试数据匹配。换言之，训练电路82判断测试数据是否已被正确地写入到训练FIFO 94中。
在改变时钟信号的延迟时间的同时，训练电路82将测试数据写入到训练FIFO 94中并且确定测试数据可正确地写入时延迟时间的范围。例如，训练电路82将介于测试数据可正确地写入时的延迟时间的最小值与最大值之间的中间延迟时间设定为存储器90中的数据写入的延迟时间。因此，如图3(c)所示，时钟信号的上升沿和下降沿可与数据信号的变化点的中心匹配，从而稳定地将正确数据写入到存储器阵列93中。
在读取训练的情况下，训练电路82读取存储在存储器90中所包括的寄存器(未示出)中的训练数据。训练电路82改变与训练数据同时输出的时钟信号的延迟时间；此时，训练电路82确定训练数据可正确地读取时延迟时间的范围。例如，训练电路82将介于测试数据可正确地写入时的延迟时间的最小值与最大值之间的中间延迟时间设定为存储器90中的数据写入的延迟时间。这可稳定地从存储器90读取正确数据。
返回图1，在本实施例中，中央总线控制系统50还控制写入训练的执行(定时)。在执行写入训练时，中央总线控制系统50的训练控制单元54(图2)将WT时隙信号输出到存储器控制器70的存储器命令生成单元73并向存储器命令生成单元73通知写入训练的执行。存储器命令生成单元73从仲裁电路81接收用于请求对存储器90的控制权限的主设备权限请求协议信号。当从训练控制单元54接收到WT时隙信号时，存储器命令生成单元73响应于主设备权限请求协议信号发送指示许可的应答。
当仲裁电路81接收到指示许可的应答时，PHY 80获取对存储器90的控制权限并且训练电路82进行写入训练。在写入训练完成时，仲裁电路81将控制权限返回给存储器控制器70。将控制权限返回给存储器控制器70允许存储器控制器70在存储器90中写入和读取数据。在控制权限被返回之后，仲裁电路81向存储器控制器70输出主设备权限请求协议信号并请求获取另一控制权限。因此，每次中央总线控制系统50输出WT时隙信号，PHY 80可利用所获取的控制权限进行写入训练。
训练控制单元54周期性地输出WT时隙信号并使得训练电路82周期性地进行写入训练。中央总线控制系统50包括例如用于指定写入训练的间隔的寄存器。训练控制单元54按照与存储在寄存器中的值对应的时段输出WT时隙信号。用于指定写入训练的间隔的寄存器可从外部重写。使用CPU等(未示出)来重写寄存器的值，从而允许调节写入训练的间隔。
在本实施例中，中央总线控制系统50考虑存储器90的写入训练来控制对主设备的访问。在写入训练期间，中央总线控制系统50的授予选择控制单元51(图2)按照与不进行写入训练的正常条件不同的方式执行访问控制。如上所述，根据预定访问控制的内容，正常条件下的授予选择控制单元51基于例如关于主设备的QoS信息以及可授予的剩余权限的数目来选择要授予访问权限的主设备。在写入训练期间，授予选择控制单元51不响应于由主设备所发出的访问请求当中的读取请求授予访问权限。这抑制将读取请求输出到存储器控制器70。更具体地，授予选择控制单元51将访问权限授予信号发送到例如与主设备A 20对应的总线子控制器22的请求发出控制单元23W；同时，授予选择控制单元51不向请求发出控制单元23R发送访问权限授予信号。这抑制将读取请求输出到存储器控制器70。授予选择控制单元51可例如在写入训练开始之前的预定时间开始抑制读取请求的输出。
在本实施例中，特别地，在写入训练期间，中央总线控制系统50(授予选择控制单元51)抑制需要确保实时性的主设备A 20和主设备B 30所发出的读取请求输出到存储器控制器70。在写入训练期间，中央总线控制系统50不抑制需要确保实时性的主设备A 20和主设备B30所发出的写入请求输出到存储器控制器70。此外，在写入训练期间，中央总线控制系统50抑制不需要确保实时性的主设备C 40所发出的读取和写入请求输出到存储器控制器70。主设备的类型(即，是否需要保证实时性)例如由设置在中央总线控制系统50中的寄存器设定。
在本实施例中，中央总线控制系统50被配置为切换两个操作模式。第一操作模式是不进行写入训练的正常操作的操作模式(正常操作模式)。第二操作模式是写入训练的操作模式(WT阶段操作模式)。在正常操作模式下，根据预定访问控制的内容，中央总线控制系统50响应于由各个主设备所发出的访问请求而授予访问权限。在本实施例中，正常操作模式和WT阶段操作模式例如由训练控制单元54切换。例如，训练控制单元54向授予选择控制单元51通知切换为WT阶段操作模式并使得授予选择控制单元51执行写入训练操作。
在WT阶段操作模式下，训练控制单元54输出WT时隙信号，使得PHY 80进行写入训练。此外，在WT阶段操作模式下，根据预定访问控制的内容，在主设备所发出的访问请求当中，授予选择控制单元51响应于写入请求而授予访问权限，但是不响应于读取请求授予访问权限。例如，在从正常操作模式切换为WT阶段操作模式之后，在主设备所发出的访问请求当中，授予选择控制单元51停止响应于读取请求授予访问权限。在从停止授予访问权限起逝去了预定时间之后，授予选择控制单元51输出WT时隙信号，使得PHY 80进行写入训练。
在本实施例中，在WT阶段操作模式下，特别地，在需要确保实时性的主设备A 20和主设备B 30所发出的访问请求当中，授予选择控制单元51根据预定访问控制的内容响应于写入请求而授予访问权限，但是不响应于读取请求授予访问权限。此外，响应于不需要确保实时性的主设备C 40所发出的读取和写入请求，授予选择控制单元51不授予访问权限。
中央总线控制系统50(训练控制单元54)周期性地将操作模式从正常操作模式切换为WT阶段操作模式。图4示出操作模式的切换。中央总线控制系统50在WT阶段操作模式下操作，然后将操作模式切换为正常操作模式。例如，在从切换为正常操作模式起逝去了预定时间之后，中央总线控制系统50将操作模式切换为WT阶段操作模式，从而允许执行写入训练。例如，在从切换为正常操作模式起逝去了约1msec之后，中央总线控制系统50将操作模式切换为WT阶段模式。在这种情况下，写入训练可按照约1msec的间隔周期性地进行。操作模式不总是需要严格地按照规则的间隔切换，只要操作模式周期性地切换即可。
除了控制写入训练之外，中央总线控制系统50还可控制存储器90中的刷新操作(及其定时)。在刷新操作的情况下，刷新控制单元55(图2)将刷新请求信号输出到存储器控制器70的存储器命令生成单元73(图1)。刷新控制单元55周期性地输出刷新请求信号以满足例如JEDEC标准所定义的时间间隔。当接收到刷新请求信号时，存储器命令生成单元73向存储器90输出指示执行刷新的命令信号。当接收到指示执行刷新的命令信号时，存储器90刷新存储器阵列93。
如果在存储器90中执行刷新操作，则中央总线控制系统50可考虑存储器的刷新来控制访问。考虑存储器的刷新执行的访问控制可与WO2017/056132中所描述的相似。在本实施例中，中央总线控制系统50不总是需要控制刷新操作并且不总是需要考虑刷新来控制访问。在这种情况下，刷新控制单元可被省略。可由不同于中央总线控制系统50的控制单元来控制刷新操作。
[操作示例]
下面将描述操作示例。图5示出写入训练期间单元的操作波形。在以下示例中，用于执行写入训练的时段的持续时间(WT阶段)对应于十二个时隙(子时隙)。主设备A 20和B30中的每一个可实际发出读取和写入请求二者。然而，为了简单，在以下说明中，主设备A20发出写入请求并且主设备B 30发出读取请求。
在时间t11，中央总线控制系统50将操作模式切换为WT阶段操作模式。在切换操作模式的时间t11，中央总线控制系统50在输出WT时隙信号(参见(d))之前抑制读取和写入请求从不需要确保实时性的主设备C 40(参见(c))输出到存储器控制器70。更具体地，中央总线控制系统50停止向与主设备C 40对应的请求发出控制单元43授予访问权限，从而防止存储器控制器70接收主设备C 40所发出的读取和写入请求。
在从时间t11逝去了等于两个时隙的时间之后的时间t12，中央总线控制系统50抑制需要确保实时性的主设备B 30的读取请求输出到存储器控制器70(参见(b))。更具体地，对于与主设备B 30对应的请求发出控制单元33，中央总线控制系统50停止响应于读取请求授予访问权限，从而防止存储器控制器70接收主设备B 30所发出的读取请求。在输出WT时隙信号之前抑制主设备B 30的读取请求输出到存储器控制器70。
在从时间t12逝去了等于两个时隙的时间之后的时间t13，中央总线控制系统50将WT时隙信号输出(声明)到存储器控制器70，从而使得PHY 80进行存储器90的写入训练(参见(d)和(e))。在写入训练的时段中，存储器90的数据总线用于发送和接收要输出的测试数据，从而防止存储器控制器70在存储器90中写入和读取数据。在写入训练的时段中，中央总线控制系统50仅响应于由需要确保实时性的主设备A 20所发出的写入请求而授予访问权限(参见(a))。
在写入训练操作完成之后，在时间t14，中央总线控制系统50释放需要确保实时性的主设备B 30的读取请求向存储器控制器70的输出(参见(b))。在时间t14，对于与主设备B30对应的请求发出控制单元33，中央总线控制系统50释放响应于读取请求的访问权限的授予。因此，从时间t14，主设备B 30所发出的读取请求可被输出到存储器控制器70。
在从时间t14逝去了等于一个时隙的时间之后的时间t15，中央总线控制系统50将操作模式从WT阶段操作模式切换为正常操作模式，从而释放不需要确保实时性的主设备C40的读取和写入请求向存储器控制器70的输出(参见(c))。在时间t15，中央总线控制系统50释放向与主设备C 40对应的请求发出控制单元43的访问权限的授予。操作模式切换为正常操作模式，以使得根据正常访问控制的内容向主设备授予访问权限。
如图5所示，在写入训练开始之前并且在距当写入训练开始的时间(时间t13)预定时间(时间t11)，中央总线控制系统50开始抑制主设备C 40所发出的读取和写入请求的输出。在这种情况下，从时间t11到时间t12，仅主设备A 20所发出的写入请求和主设备B 30所发出的读取请求作为访问请求被输出到存储器控制器70。在写入训练之前，在存储器控制器70之前抑制不需要确保实时性的主设备C 40所发出的读取和写入请求。因此，存储器控制器70可更频繁地接收需要确保实时性的主设备A 20和主设备B 30所发出的访问请求。
在写入训练开始之前并且在开始抑制主设备C 40所发出的读取和写入请求(时间t11)之后的时间(时间t12)，中央总线控制系统50开始抑制主设备B 30所发出的读取请求的输出。在这种情况下，从时间t11到时间t12，仅主设备A 20所发出的写入请求被存储器控制器70接收并存储在缓冲器71中。在中央总线控制系统50抑制接收另一读取请求的状态下，存储器控制器70响应于存储在缓冲器71中的读取请求从存储器90读取数据。因此，可在执行写入训练之前完成存储在缓冲器71中的读取请求的处理。此外，存储器控制器70根据存储在缓冲器71中的写入请求和写入数据将写入数据写入到存储器90中。在主设备B 30的读取请求的输出被抑制之后，基于存储在缓冲器71中的访问请求的存储器访问的时间被在写入训练开始之前提供。因此，可在写入训练开始之前使缓冲器71为空。
在写入训练期间，中央总线控制系统50仅响应于由主设备A 20所发出的写入请求而授予访问权限并且存储器控制器70仅接收主设备A 20的写入请求。在写入训练期间，存储器控制器70无法访问存储器90并且主设备A 20的写入请求被存储在缓冲器71中。此时，当从已发出写入请求的主设备A 20看时，写入数据在写入请求存储在缓冲器71中的时间被写入到存储器90中，从而在写入训练期间如正常操作中一样允许写入访问。与读取期间不同，当写入请求被存储在缓冲器71中时，存储器控制器70可响应于写入请求返回应答。当主设备A 20从存储器控制器70接收到应答时，在数据被实际写入到存储器90中之前，过程可前进到后续处理。
在写入训练完成之后，中央总线控制系统50在该时间(时间t14)首先释放主设备B30所发出的读取请求的输出。然后，在后续时间(时间t15)，中央总线控制系统50释放主设备C 40所发出的读取和写入请求的输出。在完成写入训练之后，优先响应于由需要确保实时性的主设备B 30所发出的读取请求而授予访问权限。因此，可由存储器控制器70优先处理主设备B 30所发出的读取请求，从而确保实时性。
[结论]
在本实施例中，除了控制主设备所发出的访问请求输出到存储器控制器70(访问控制)之外，中央总线控制系统50还控制存储器90的写入训练。如果中央总线控制系统50控制写入训练，则中央总线控制系统50可识别写入训练的定时，从而考虑写入训练所设定的存储器访问停止时段来支持访问控制。在本实施例中，特别地，在写入训练期间，中央总线控制系统50抑制在主设备发出的访问请求当中的读取请求向存储器控制器的输出。
如上所述，当存储器控制器70接收到写入请求时，主设备可响应于写入请求接收应答。因此，即使在写入训练期间，如果存储器控制器70的缓冲器71中存在空闲空间，则在数据被实际写入到存储器90中之前，主设备可前进到后续处理。关于读取请求，在写入训练期间停止访问存储器90并且无法获取读取数据。因此，主设备无法获得响应于读取请求的应答，直至写入训练结束。
在本实施例中，使用读取请求和写入请求的特性。在写入训练期间，存储器控制器70不接收读取请求。在写入训练期间，存储器控制器70将写入请求存储在缓冲器71中。这允许主设备如正常条件下一样进行写入访问并且改进对写入请求的响应以确保实时性。
在本实施例中，中央总线控制系统50按照例如若干msec的间隔周期性地进行写入训练。考虑到写入训练时间取决于写入训练间隔。写入训练间隔越大，时钟信号与数据信号之间的时滞越大，从而延长写入训练时间。写入训练时间的变化也增加。在本实施例中，中央总线控制系统50按照例如若干msec的间隔周期性地进行写入训练。这可实现均匀地短的写入训练时间。
在例如日本未审专利申请公布No.2011-150759的现有技术中，由CPU等的控制电路在软件控制下进行诸如写入训练的训练。通过软件进行的写入训练看起来难以考虑其它处理按照例如1msec的间隔周期性地控制。因此，写入训练的间隔无法极端缩短，导致延长的写入训练时间。延长的写入训练时间减少了要以实时性处理的请求的数目，使得难以确保实时性。在本实施例中，可使用设置在PHY 80和中央总线控制系统50中的训练电路82按照短间隔周期性地进行写入训练。因此，可比现有技术中更容易地确保实时性。
[第二实施例]
下面将描述第二实施例。根据本实施例的电子装置的配置与图1所示的根据第一实施例的电子装置相同。本实施例与第一实施例的不同之处主要在于当中央总线控制系统进行写入训练时执行刷新。其它点可与第一实施例相似。
在本实施例中，中央总线控制系统50控制刷新操作以与存储器90的写入训练同时执行刷新。当操作模式切换为WT阶段操作模式时，中央总线控制系统50的训练控制单元54(图2)向刷新控制单元55通知操作模式的切换。除了输出正常刷新请求信号之外，刷新控制单元55(图2)例如在写入训练开始时向存储器控制器70输出刷新请求信号，从而允许刷新操作。此外，在写入训练完成时，刷新控制单元55向存储器控制器70输出刷新请求信号，从而允许刷新操作。
[操作示例]
下面将描述操作示例。图6示出根据第二实施例的写入训练期间单元的操作波形。该操作波形与根据第一实施例的图5中的操作波形的不同之处主要在于，增加了刷新请求信号(参见(e))。直至时间t22的操作与图5中直至时间t12的操作相似。具体地，在时间t21，中央总线控制系统50抑制不需要确保实时性的主设备C 40的读取和写入请求输出到存储器控制器70(参见(c))。在时间t22，中央总线控制系统50抑制需要确保实时性的主设备B30的读取请求输出到存储器控制器70(参见(b))。
在抑制主设备B 30的读取请求的输出之后的时间t23，中央总线控制系统50将刷新请求信号输出(声明)到存储器控制器70的存储器命令生成单元73(参见(e))。当接收到刷新请求信号时，存储器命令生成单元73生成用于在存储器90中执行刷新操作的命令信号。存储器命令生成单元73通过PHY 80将所生成的命令信号输出到存储器90。
随后，在时间t24，中央总线控制系统50将WT时隙信号输出到存储器控制器70，使得PHY 80在存储器90上进行写入训练(参见(d)和(f))。此时，还在存储器90中执行刷新操作。在图6中，在时间t24同时开始写入训练操作和刷新操作。这些操作不总是完全同时开始。在写入训练时段中，中央总线控制系统50仅响应于由需要确保实时性的主设备A 20所发出的写入请求而授予访问权限(参见(a))。
然后，在写入训练完成之前，中央总线控制系统50再次向存储器命令生成单元73输出刷新请求信号(参见(e))。当接收到刷新请求信号时，存储器命令生成单元73通过PHY80将用于执行刷新操作的命令信号输出到存储器90。存储器90响应于命令信号执行刷新操作(参见(f))。在WT阶段中输出刷新请求信号的第二定时(在时间t25)基于例如所估计的写入训练时间(等于从时间t24到时间t26的时间)和刷新时间来确定。
写入训练完成时的操作可与图5所示的第一实施例中所描述的相似。在时间t26，中央总线控制系统50首先释放主设备B 30所发出的读取请求的输出，然后在时间t27，中央总线控制系统50释放主设备C40所发出的读取和写入请求的输出。在时间t25输出刷新请求信号之后，中央总线控制系统50计算相对于时间t25在正常操作中输出后续刷新请求信号的定时。
[结论]
在本实施例中，中央总线控制系统50根据写入训练的执行输出刷新请求信号，并且在存储器90中同时执行写入训练操作和刷新操作。在停止访问存储器阵列93的同时执行写入训练操作和刷新操作。在停止存储器访问的同时这两个操作同时执行，以使得刷新操作期间存储器访问的停止可被写入训练操作期间存储器访问的停止隐藏。这可减小存储器90的访问停止时段以改进访问带宽。实时性的保证随存储器90的访问带宽的数目而增加。
在本实施例中，中央总线控制系统50在写入训练完成时输出刷新请求信号。例如，在LPDDR4存储器的情况下，按照约2至4μsec的间隔执行刷新。在例如约1至2μsec的写入训练时间的情况下，在停止存储器访问的同时在写入训练的停止时间执行刷新，从而与不在停止时间执行刷新的情况相比，延迟了后续刷新时间。在写入训练完成时执行刷新，以使得在写入训练的正常操作中，刷新对存储器访问的影响可在正常操作中被最小化。
[第三实施例]
下面将描述第三实施例。在第一和第二实施例中，中央总线控制系统50在WT阶段操作模式中控制(调度)读取和写入请求输出到存储器控制器70。然而，在WT阶段中，响应于任一个访问请求的存储器90中的存储器访问最终由存储器控制器70的调度器72控制。调度器72与中央总线控制系统50分开操作。中央总线控制系统50可控制存储器控制器70所接收的访问请求，但是无法控制存储在缓冲器71中的访问请求的调度。
具体地，在WT阶段中，中央总线控制系统50在图5中的时间t11停止响应于不需要确保实时性的主设备C 40的读取和写入请求授予访问权限。中央总线控制系统50在时间t12停止响应于需要确保实时性的主设备B 30的读取请求授予访问权限。因此，在从时间t11到时间t12的时段，存储器控制器70优先接收主设备B 30的读取请求。然而，即使中央总线控制系统50优先处理主设备B 30的读取请求，调度器72也可首先通过正常调度处理写入请求。在这种情况下，在开始写入训练的时间t13，主设备B 30的读取请求可留在缓冲器71中而不被处理。该问题通过本实施例来解决。
图7示出包括根据第三实施例的半导体装置的电子装置。根据本实施例的电子装置10a与图1中的根据第一实施例的电子装置10的不同之处主要在于，中央总线控制系统50将WT阶段信号(训练阶段信号)输出到存储器控制器70的调度器72。在本实施例中，调度器72考虑写入训练来执行调度。其它点可与第一或第二实施例相似。
在本实施例中，中央总线控制系统50在开始写入训练之前将WT阶段信号输出到存储器控制器70，该WT阶段信号指示与训练的执行关联的时段。例如，当操作模式从正常操作模式切换为WT阶段操作模式时，中央总线控制系统50将WT阶段信号输出(声明)到存储器控制器70。当WT阶段信号被输出时，中央总线控制系统50在预定时间逝去之后开始抑制主设备所发出的读取请求的输出。
在输出WT阶段信号的同时，调度器72优先从存储在缓冲器71中的访问请求当中选择读取请求。假定优先选择读取请求的调度器72在缓冲器71中缺少读取请求的情况下选择写入请求。如果在写入训练完成之后释放读取请求的输出，则在特定时间逝去之后，中央总线控制系统50停止(否定)WT阶段信号输出到存储器控制器70。直至WT阶段信号被否定，调度器72优先从存储在缓冲器71中的访问请求当中选择读取请求。
[操作示例]
下面将描述操作示例。图8示出根据第三实施例的写入训练期间单元的操作波形。该操作波形与第一实施例的图5中的不同之处主要在于，增加了WT阶段信号(参见(d))和调度器的操作(参见(f))。在时间t31，中央总线控制系统50将操作模式切换为WT阶段操作模式并将WT阶段信号输出(声明)到存储器控制器70的调度器72(参见(d))。此外，在时间t31，中央总线控制系统50抑制不需要确保实时性的主设备C 40的读取和写入请求输出到存储器控制器70(参见(c))。
当WT阶段信号被声明时，调度器72优先从存储在缓冲器71中的访问请求当中选择读取请求(参见(f))，然后将读取请求输出到存储器命令生成单元73。因此，在中央总线控制系统50的控制下，主设备B 30的读取请求在由存储器控制器70优先接收之后在存储器控制器70中被优先选择并处理。
在时间t32，中央总线控制系统50抑制需要确保实时性的主设备B 30的读取请求输出到存储器控制器70(参见(b))。在这种情况下，直至没有留下读取请求待选择，调度器72优先从存储在缓冲器71中的读取请求当中选择读取请求。当没有留下读取请求待选择时，调度器72选择写入请求。这可使在存储器访问中停止的写入训练开始之前存储在缓冲器71中的访问请求的数目最小化。
在时间t33，中央总线控制系统50将WT时隙信号输出到存储器控制器70并使得PHY80进行存储器90的写入训练(参见(e)和(g))。在写入训练时段期间，中央总线控制系统50仅响应于由需要确保实时性的主设备A 20所发出的写入请求而授予访问权限(参见(a))。主设备A 20所发出的写入请求被存储在存储器控制器70的缓冲器71中。在写入训练期间，仅主设备A 20所发出的写入请求另外被存储在缓冲器71中。由于在写入训练期间停止访问存储器90，所以调度器72的操作基本上停止。在该时段中，不响应于存储在缓冲器71中的写入请求进行存储器访问。
在完成写入训练操作之后，在时间t34，中央总线控制系统50释放需要确保实时性的主设备B 30的读取请求向存储器控制器70的输出(参见(b))。然后，在时间t35，中央总线控制系统50将操作模式从WT阶段操作模式切换为正常操作模式并否定WT阶段信号(参见(d))。此外，在时间t35，中央总线控制系统50释放不需要确保实时性的主设备C 40的读取和写入请求向存储器控制器70的输出(参见(c))。
在完成写入训练之后，调度器72优先选择WT阶段信号被声明的时段期间的读取请求。如果从时间t34到时间t35由主设备B 30发出的读取请求被存储器控制器70接收并存储在缓冲器71中，则该读取请求被优先选择并处理。
在这种情况下，在写入训练期间由主设备A 20发出的写入请求被存储在缓冲器71中。在写入训练完成时的时间t33，缓冲器71可能没有空闲空间。在这种情况下，调度器72选择存储在缓冲器71中的写入请求之一。在写入请求被处理之后，调度器72将该写入请求从缓冲器71删除。然后，当读取请求被存储在缓冲器71中时，调度器72优先选择读取请求。这可优先处理在停止授予访问权限的情况下由主设备发出的读取请求。
[结论]
在本实施例中，中央总线控制系统50将WT阶段信号输出到存储器控制器70的调度器72并向调度器72通知WT阶段。WT阶段中的调度器72考虑中央总线控制系统50所执行的写入训练来执行调度以用于访问控制。这样，在WT阶段中，本实施例可协调由中央总线控制系统50对输出到存储器控制器70的读取和写入请求执行的控制(调度)以及存储器控制器70中的读取和写入请求的调度。中央总线控制系统和存储器控制器70按照协调方式操作，从而与第一和第二实施例相比改进实时性的保证。
具体地，在本实施例中，调度器72在写入训练之前与中央总线控制系统50协调对读取请求设置较高的优先级，从而优先处理读取请求。在写入训练之前优先处理读取请求，从而防止读取访问在写入训练之前未完成并且防止在写入训练之后对读取请求应答。在本实施例中，在写入训练之前处理读取请求，从而改进实时性的保证。
在本实施例中，在写入训练之前优先处理读取请求。在写入训练开始时读取请求已被处理。在本实施例中，在写入训练期间没有读取请求留在缓冲器71中，从而增加在写入训练期间缓冲器71中可存储的写入请求的数目。这意味着时间时段中的吞吐量可增加以改进实时处理。换言之，这意味着充分的实时处理可更可靠地确保实时性。
在本实施例中，在写入训练之后WT阶段信号被声明的时段期间，调度器72优先选择在写入训练期间停止授予访问权限的情况下由主设备发出的读取请求，而非留在缓冲器71中的写入请求。因此，在写入训练期间不获取访问权限并且可在实时处理的允许时间将近结束时优先处理读取请求，从而改进实时性的保证。
[第一变形]
下面将讨论第一变形。图9示出包括根据第一变形的半导体装置的电子装置。根据本变形的电子装置10b与图1中的根据第一实施例的电子装置10的不同之处主要在于，中央总线控制系统50将WT时隙信号输出到PHY 80的仲裁电路81。其它点可与第一、第二或第三实施例相似。
在本变形中，中央总线控制系统50的训练控制单元54(图2)将WT时隙信号输出到仲裁电路81并向仲裁电路81通知训练的执行。当从训练控制单元54接收到WT时隙信号时，仲裁电路81将请求获取存储器90的控制权限的主设备权限请求协议信号输出到存储器控制器70的存储器命令生成单元73。当接收到主设备权限请求协议信号时，存储器命令生成单元73向仲裁电路81返回指示许可的应答。
在本实施例中，中央总线控制系统50将WT时隙信号输出到PHY 80。当接收到WT时隙信号时，PHY 80从存储器控制器70请求获取控制权限并进行写入训练。在第一、第二和第三实施例中，PHY 80的仲裁电路81需要在写入训练之前从存储器控制器70请求获取控制权限。在本实施例中，仲裁电路81仅需要在WT时隙信号被输出时请求获取控制权限，而不需要始终从存储器控制器70请求获取控制权限。
[第二变形]
下面将讨论第二变形。图10示出包括根据第二变形的半导体装置的电子装置。根据本变形的电子装置10c与图1中的根据第一实施例的电子装置10的不同之处主要在于，存储器命令生成单元73向中央总线控制系统50输出用于请求执行写入训练的WT请求信号。其它点可与第一实施例、第二实施例、第三实施例或第一变形相似。
在本实施例中，LPDDR4存储器用作存储器90。存储器90包括温度漂移测量装置95和电压漂移测量装置96。存储器控制器70获取温度漂移测量装置95的测量结果和电压漂移测量装置96的测量结果并判断所获取的测量结果是否满足预定条件。如果判断满足预定条件，则存储器控制器70通过中央总线控制系统50使得训练电路82进行写入训练。
在存储器控制器70中，存储器命令生成单元73向存储器90输出用于获取温度漂移测量装置95的测量结果(温度漂移测量结果)的命令信号以及用于获取电压漂移测量装置96(电压漂移测量结果)的测量结果的命令信号。这些命令信号(读取)被当作对存储器90的普通读取和写入命令。当接收到命令信号时，存储器90将温度漂移测量结果和电压漂移测量结果输出到存储器控制器70。只要是普通读取传送，存储器命令生成单元73可在例如传送时间中从存储器90读取温度漂移测量结果和电压漂移测量结果。存储器命令生成单元73周期性地发出命令信号并监测存储器90中的温度变化和电压波动。
存储器命令生成单元73判断温度漂移测量结果和电压漂移测量结果是否偏离于例如预定范围。如果存储器90具有大的温度变化和大的电压波动，则认为在数据信号与时钟信号之间定时变化大。如果存储器命令生成单元73判断温度漂移测量结果和电压漂移测量结果中的至少一个偏离于预定范围，则存储器命令生成单元73确定执行写入训练。当确定执行写入训练时，存储器命令生成单元73声明WT请求信号并从中央总线控制系统50请求执行写入训练。如果存储器命令生成单元73判断不进行写入训练，则WT请求信号保持被否定。
在本实施例中，中央总线控制系统50的训练控制单元54如第一实施例中一样在相同的时段中检查WT请求信号并判断是否将操作模式切换为WT阶段操作模式。在第一实施例中，训练控制单元54例如在预定时间逝去之后将操作模式切换为WT阶段操作模式；而在本变形中，在切换操作模式之前，训练控制单元54检查WT请求信号是否被声明。训练控制单元54根据检查结果判断是否切换操作模式。如果判断WT请求信号被声明，则训练控制单元54将操作模式切换为所调度的WT阶段操作模式，从而允许执行写入训练。如果WT请求信号未被声明，则训练控制单元54不将操作模式切换为WT阶段操作模式并保持在正常操作模式下操作。写入训练(WT阶段)中单元的操作可与上述说明相似。
在本变形中，存储器命令生成单元73周期性地读取存储器90的温度漂移测量装置95和电压漂移测量装置96的值并判断是否进行写入训练。中央总线控制系统50根据从存储器命令生成单元73输出的WT请求信号的信号状态独立地判断是否将操作模式切换为WT阶段操作模式(通过硬件)。如果WT请求信号被声明，则中央总线控制系统50将操作模式切换为WT阶段操作模式，从而在需要时进行写入训练。如果WT请求信号未被声明，则中央总线控制系统50继续正常操作模式下的操作。因此，由于没有进行不必要的写入训练，可获得数据传送的带宽。在本变形中，通过硬件来进行写入训练，从而实现比软件控制(CPU控制)中更精细的控制。
在实施例和变形中，假设针对存储器90主要使用LPDDR4。存储器90不限于LPDDR4。存储器90可以是另一存储器，例如不包括温度漂移测量装置95、电压漂移测量装置96或训练FIFO 94的DDR3存储器。如果存储器90不包括温度漂移测量装置95和电压漂移测量装置96，则测量装置可被安装在存储器90外部，并且可由存储器命令生成单元73获取测量装置的测量值。如果存储器90不包括训练FIFO 94，例如，可获取存储器阵列93的一部分区域作为禁止在实际操作中使用的训练区域，并且可在该区域中进行写入训练。
根据实施例具体地描述了本发明人所作出的发明。本发明不限于上述实施例。显然，在本发明的范围内可进行各种改变。
例如，至少一部分实施例可如下面的注释中所描述，但不限于此。
[附录1]
一种半导体装置，该半导体装置包括：
主设备，其向存储器发出包括读取请求和写入请求的访问请求；
存储器控制器，其经由总线耦合到主设备并根据访问请求访问存储器；
访问控制单元，其控制访问请求向存储器控制器的输出，所述访问请求由主设备发出；以及
训练电路，其在停止访问存储器的同时在存储器上进行训练，
访问控制单元还控制训练的执行，并且在执行训练期间，抑制由主设备所发出的访问请求当中的读取请求向存储器控制器的输出。
[附录2]
根据附录2所述的半导体装置，该半导体装置还包括在存储器与存储器控制器之间具有训练电路的物理层接口。
[附录3]
根据附录2所述的半导体装置，
其中，物理层接口还包括仲裁电路，该仲裁电路从存储器控制器请求获取存储器的控制权限并从存储器控制器获取控制权限，并且
其中，如果仲裁电路获取控制权限，则训练电路进行训练。
[附录4]
根据附录3所述的半导体装置，
其中，访问控制单元向存储器控制器通知执行训练，并且
其中，当从访问控制单元接收到执行训练的通知时，存储器控制器向仲裁电路授予控制权限。
[附录5]
根据附录4所述的半导体装置，其中，在训练完成时，仲裁电路将控制权限返回给存储器控制器。
[附录6]
根据附录5所述的半导体装置，其中，在控制权限被返回之后，仲裁电路从存储器控制器请求获取另一控制权限。
[附录7]
根据附录3所述的半导体装置，
其中，访问控制单元向仲裁电路通知执行训练，并且
其中，当接收到执行训练的通知时，仲裁电路从存储器控制器请求获取控制权限。
[附录8]
根据附录1所述的半导体装置，
其中，总线包括用于发送读取请求的读取请求总线以及用于发送写入请求的写入请求总线，
其中，访问控制单元包括总线子控制器和中央总线控制系统，总线子控制器具有分别为读取请求总线和写入请求总线布置的请求发出控制单元，中央总线控制系统将访问权限单独地授予为读取请求总线和写入请求总线布置的请求发出控制单元，
其中，如果从中央总线控制系统授予访问权限，则为读取请求总线和写入请求总线布置的请求发出控制单元将主设备所发出的读取和写入请求输出到存储器控制器，并且
其中，如果未授予访问权限，则请求发出控制单元抑制由主设备所发出的读取和写入请求向存储器控制器的输出。
[附录9]
根据附录1所述的半导体装置，其中，访问控制单元在训练开始之前的预定时间开始抑制读取请求的输出。
[附录10]
根据附录1所述的半导体装置，
其中，主设备包括第一主设备，
其中，半导体装置还包括第二主设备，该第二主设备经由总线耦合到存储器控制器并向存储器发出包括读取请求和写入请求的访问请求，
其中，访问控制单元控制由第二主设备所发出的访问请求向存储器控制器的输出，并且在训练的执行期间，控制抑制由第二主设备所发出的访问请求当中的取请求向存储器控制器的输出，并且
其中，半导体装置还包括互连器，该互连器仲裁从第一和第二主设备输入的访问请求并将访问请求输出到存储器控制器。
[附录11]
根据附录10所述的半导体装置，其中，访问控制单元包括分别为多条总线布置的多个总线子控制器以及中央总线控制系统，所述总线将第一和第二主设备与互连器耦合，所述中央总线控制系统根据预定访问控制的内容向各个总线子控制器授予访问权限。
[附录12]
根据附录11所述的半导体装置，
其中，各个总线子控制器包括请求发出控制单元，并且
其中，如果从中央总线控制系统授予访问权限，则请求发出控制单元将主设备所发出的访问请求输出到互连器，如果没有从中央总线控制系统授予访问权限，则抑制由主设备所发出的访问请求向互连器的输出。
[附录13]
根据附录12所述的半导体装置，
其中，各个总线包括用于发送读取请求的读取请求总线以及用于发送写入请求的写入请求总线，
其中，在各个总线子控制器中分别为读取请求总线和写入请求总线布置请求发出控制单元，并且
其中，中央总线控制系统将访问权限单独地授予为读取请求总线布置的请求发出控制单元以及为写入请求总线布置的请求发出控制单元。
[附录14]
根据附录10所述的半导体装置，
其中，第二主设备被给予比第一主设备低的优先级，并且
其中，在训练执行期间，访问控制单元抑制由第二主设备所发出的读取请求和写入请求向存储器控制器的输出，并且抑制由第一主设备所发出的读取请求向存储器控制器的输出。
[附录15]
根据附录14所述的半导体装置，其中，访问控制单元在训练开始之前并且在距训练开始预定时间的第一定时，开始抑制由第二主设备所发出的读取请求和写入请求的输出，并且访问控制单元在训练开始之前并且在第一定时之后的第二定时，开始抑制由第一主设备所发出的读取请求的输出。
[附录16]
根据附录15所述的半导体装置，其中，访问控制单元在训练完成之后的第三定时，释放第一主设备所发出的读取请求的输出，并且访问控制单元在第三定时之后的第四定时，释放第二主设备所发出的读取和写入请求的输出。
[附录17]
根据附录1所述的半导体装置，
其中，存储器被配置为执行刷新操作，并且
其中，访问控制单元还控制刷新操作的执行并在训练开始时使得存储器执行刷新操作。
[附录18]
根据附录17所述的半导体装置，其中，访问控制单元还在训练完成时使得存储器执行刷新操作。
[附录19]
根据附录1所述的半导体装置，其中，存储器控制器包括接收并存储访问请求的请求缓冲器、选择存储在请求缓冲器中的访问请求的调度器以及响应于调度器所选择的访问请求来访问存储器的存储器命令生成单元。
[附录20]
根据附录19所述的半导体装置，
其中，访问控制单元在训练开始之前向存储器控制器输出训练阶段信号，该训练阶段信号指示与训练的执行关联的时段，并且访问控制单元在从训练阶段信号输出起逝去了预定时间之后开始抑制读取请求的输出，并且
其中，在训练阶段信号输出的同时，调度器从存储在请求缓冲器中的访问请求当中优先选择读取请求。
[附录21]
根据附录20所述的半导体装置，
其中，访问控制单元在训练完成之后释放读取请求的输出，并且
其中，调度器在从释放读取请求的输出起逝去了预定时段之后停止输出训练阶段信号。
[附录22]
根据附录1所述的半导体装置，其中，访问控制单元使得训练电路周期性地进行训练。
[附录23]
根据附录1所述的半导体装置，
其中，存储器包括测量电压和温度中的至少一个的测量电路，并且
其中，存储器控制器获取测量电路的测量结果，并且如果所获取的测量结果满足预定条件，则使得训练电路进行训练。
[附录24]
根据附录1所述的半导体装置，其中，训练包括待输入到存储器的信号之间的偏斜调节。
[附录25]
根据附录1所述的半导体装置，其中，训练包括用于调节时钟信号与待输入到存储器的数据信号的定时的写入训练。
[附录26]
根据附录1所述的半导体装置，其中，训练包括用于调节时钟信号与从存储器输出的数据信号的定时的读取训练。
[附录27]
根据附录1所述的半导体装置，其中，存储器是双倍数据速率同步动态随机存取存储器(DDR-SDRAM)。
[附录28]
根据附录1所述的半导体装置，其中，访问控制单元基于为主设备设定的服务质量(QoS)信息来控制访问请求向存储器控制器的输出。
[附录29]
一种访问控制方法，该访问控制方法包括：
从主设备向存储器发出包括读取请求和写入请求的访问请求；
控制主设备所发出的访问请求向存储器控制器的输出，该存储器控制器通过总线从主设备接收访问请求并根据所接收的访问请求访问存储器；以及
在停止访问存储器的同时在存储器上进行训练，并且
其中，在控制访问请求的输出时，在训练期间，抑制由主设备所发出的访问请求当中的读取请求向存储器控制器的输出。
[附录30]
一种半导体装置，该半导体装置包括：
主设备，其向存储器发出包括读取请求和写入请求的访问请求；
存储器控制器，其经由总线耦合到主设备并根据访问请求访问存储器；
访问控制单元，其通过响应于由主设备所发出的访问请求控制访问权限的授予来控制访问请求向存储器控制器的输出；以及
训练电路，其在停止访问存储器的同时在存储器上进行训练，
其中，访问控制单元还控制训练的执行，并且
其中，访问控制单元被配置为在第一操作模式和第二操作模式之间切换操作模式，在第一模式下根据预定访问控制的内容响应于由主设备所发出的访问请求授予访问权限，在第二操作模式下进行训练，根据预定访问控制的内容响应于由主设备所发出的访问请求当中的写入请求授予访问权限，并且不响应于由主设备所发出的访问请求当中的读取请求授予访问权限。
[附录31]
根据附录30所述的半导体装置，其中，访问控制单元通过周期性地将操作模式从第一操作模式切换为第二操作模式来周期性地进行训练。
[附录32]
根据附录30所述的半导体装置，其中，在从第一操作模式切换为第二操作模式之后，访问控制单元停止响应于由主设备所发出的访问请求当中的读取请求授予访问权限，并且访问控制单元在从停止授予访问权限起逝去了预定时间之后进行训练。
[附录33]
根据附录30所述的半导体装置，
其中，主设备包括第一主设备，
其中，半导体装置还包括第二主设备，该第二主设备经由总线耦合到存储器控制器并向存储器发出包括读取请求和写入请求的访问请求，
其中，访问控制单元通过响应于由第二主设备所发出的访问请求控制访问权限的授予来控制访问请求向存储器控制器的输出，
其中，访问控制单元被配置为在第一操作模式与第二操作模式之间切换操作模式，在第一模式下根据预定访问控制的内容响应于由第二主设备所发出的访问请求授予访问权限，在第二操作模式下进行训练，根据预定访问控制的内容响应于由第二主设备所发出的访问请求当中的写入请求授予访问权限，并且不响应于由第二主设备所发出的访问请求当中的读取请求授予访问权限，
其中，第二主设备的优先级低于第一主设备的优先级，并且
其中，第二操作模式下的访问控制单元根据预定访问控制的内容响应于由第一主设备所发出的访问请求当中的写入请求，授予访问权限，访问控制单元不响应于由第一主设备所发出的访问请求当中的读取请求授予访问权限，并且访问控制单元不响应于由第二主设备所发出的访问请求授予访问权限。
[附录34]
根据附录33所述的半导体装置，其中，在从第一操作模式切换为第二操作模式之后，访问控制单元停止响应于由第二主设备所发出的访问请求授予访问权限，在从停止响应于访问请求授予访问权限起逝去了预定时间之后，访问控制单元停止响应于由第一主设备所发出的访问请求当中的读取请求授予访问权限，并且在从停止响应于读取请求授予访问权限起逝去了预定时间之后，访问控制单元进行训练。
[附录35]
根据附录34所述的半导体装置，其中，在训练完成之后，访问控制单元释放响应于由第一主设备所发出的访问请求当中的读取请求的访问权限的授予，并且在从释放访问权限的授予起逝去了预定时间之后，访问控制单元将操作模式从第二操作模式切换为第一操作模式以释放响应于由第二主设备所发出的访问请求的访问权限的授予。

Claims (11)

1.一种半导体装置，包括：
主设备，被配置为向存储器发出读取请求和写入请求；
存储器控制器，包括：1)被配置为接收并且存储所述读取请求和写入请求的请求缓冲器，2)被配置为选择存储在所述请求缓冲器中的所述读取请求和所述写入请求的调度器，以及3)被配置为根据由所述调度器选择的所述读取请求和所述写入请求中的一者，来访问所述存储器，
中央总线控制系统，被配置为输出训练阶段信号和访问权限授予信号，所述访问权限授予信号通过主设备的服务质量QoS信息来被生成；
第一请求发出控制器和第二请求发出控制器，耦合到所述主设备、所述存储器控制器和所述中央总线控制系统，以及
训练电路，被配置为在从所述中央总线控制系统输出所述训练阶段信号的时段内对所述存储器进行训练，其特征在于：
其中所述训练阶段信号包括第一时段和第二时段，
其中所述第一时段被设置在从所述训练阶段信号开始被输出到所述训练开始的时段内，
其中所述第二时段是从所述第一时段逝去到所述训练完成的时段，
其中，在所述第一时段期间，所述中央总线控制系统被配置为向所述第一请求发出控制器和所述第二请求发出控制器输出所述访问权限授予信号，
其中，在所述第一时段期间，所述第一请求发出控制器被配置为响应于从所述中央总线控制系统输出的所述访问权限授予信号，将从所述主设备发出的所述读取请求输出到所述存储器控制器，
其中，在所述第一时段期间，所述第二请求发出控制器被配置为响应于从所述中央总线控制系统输出的所述访问权限授予信号，将从所述主设备发出的所述写入请求输出到所述存储器控制器，
其中，在所述第二时段期间，所述中央总线控制系统被配置为不向所述第一请求发布控制器输出所述访问权限授予信号，并且被配置为向所述第二请求发布控制器输出所述访问权限授予信号，
其中，在所述第二时段期间，所述第一请求发出控制器被配置为不向所述存储器控制器输出从所述主设备发出的所述读取请求，
其中，在所述第二时段期间，所述第二请求发出控制器被配置为响应于从所述中央总线控制系统输出的所述访问权限授予信号，将从所述主设备发出的所述写入请求输出到所述存储器控制器，以及
其中，当所述训练阶段信号正被输出且所述训练未被执行时，所述调度器被配置为从存储在所述请求缓冲器中的所述读取请求和所述写入请求之中优先选择所述读取请求。
2.根据权利要求1所述的半导体装置，
其中，在所述第一时段期间，向所述存储器控制器输出的所述读取请求和所述写入请求被存储到所述请求缓冲器中，
其中，在所述第二时段期间，向所述存储器控制器输出的所述写入请求被存储在所述请求缓冲器中，
其中，在所述训练未被执行时，所述调度器操作，并且
其中，在所述训练正被执行时，所述调度器不操作。
3.根据权利要求1所述的半导体装置，
其中所述第二时段比所述训练被执行的时段长。
4.根据权利要求1所述的半导体装置，
其中所述训练阶段信还包括第三时段，
其中所述第三时段是从所述第二时段的逝去到所述训练阶段信号被停止时的时段，
其中，在所述第三时段期间，所述中央总线控制系统被配置为向所述第一请求发出控制器和所述第二请求发出控制器输出所述访问权限授予信号，
其中，在所述第三时段期间，所述第一请求发出控制器被配置为：响应于从所述中央总线控制系统输出的所述访问权限授予信号，向所述存储器控制器输出从所述主设备发出的所述读取请求，并且
其中，在所述第三时段期间，所述第二请求发出控制器被配置为：响应于从所述中央总线控制系统输出的所述访问权限授予信号，向所述存储器控制器输出从所述主设备发出的所述写入请求。
5.根据权利要求4所述的半导体装置，
其中，在所述第一时段和所述第二时段期间，向所述存储器控制器输出的所述读取请求和所述写入请求被存储在所述请求缓冲器中，
其中，在所述第二时段期间，向所述存储器控制器输出的所述写入请求被存储在所述请求缓冲器中，
其中，在所述训练未被执行时，所述调度器操作，并且
其中，在所述训练正被执行时，所述调度器不操作。
6.根据权利要求1所述的半导体装置，
其中，所述中央总线控制系统被配置为输出训练时隙信号，并且
其中所述训练电路被配置为基于所述训练时隙信号来执行所述训练。
7.根据权利要求1所述的半导体装置，
其中所述主设备包括第一主设备，
其中所述读取请求包括第一读取请求，
其中所述写入请求包括第一写入请求，其中所述半导体设备还包括：
第二主设备，被配置为向存储器发出第二读取请求和第二写入请求；以及第三请求发出控制器和第四请求发出控制器，耦合到所述第二主设备、所述存储器控制器和所述中央总线控制系统，
其中所述请求缓冲器被配置为接收和存储所述第二读取请求和所述第二写入请求，
其中所述调度器被配置为选择存储在所述请求缓冲器中的所述第一读取请求和所述第二读取请求以及所述第一写入请求和所述第二写入请求中的一者，
其中所述存储器命令生成单元被配置为根据由所述调度器选择的所述第一读取请求和所述第二读取请求以及所述第一写入请求和所述第二写入请求中的一者，来访问所述存储器，
其中所述访问权限授予信号由所述第一主设备的所述QoS信息和所述第二主设备的QoS信息生成，
其中，在所述训练阶段信号被输出的时段期间，所述中央总线控制系统被配置为不向所述第三请求发出控制器和所述第四请求发出控制器输出所述访问权限授予信号，并且
其中，在所述训练阶段信号被输出的时段期间，所述第三请求发出控制器和所述第四请求发出控制器被配置为不向所述存储器控制器输出从所述第二主设备发出的所述第二读取请求和所述第二写入请求。
8.根据权利要求7所述的半导体装置，
其中，在所述训练阶段信号未被输出的时段中，所述中央总线控制系统被配置为向所述第一请求发出控制器至第四请求发出控制器输出所述访问权限授予信号，
其中，在所述训练阶段信号未被输出的时段中，所述第一请求发出控制器被配置为响应于从所述中央总线控制系统发出的所述访问权限授予信号，向所述存储器控制器输出从所述第一主设备发出的所述第一读取请求，
其中，在所述训练阶段信号未被输出的时段中，所述第二请求发出控制器被配置为响应于从所述中央总线控制系统发出的所述访问权限授予信号，向所述存储器控制器输出从所述第一主设备发出的所述第一写入请求，
其中，在所述训练阶段信号未被输出的时段中，所述第三请求发出控制器被配置为响应于从所述中央总线控制系统发出的所述访问权限授予信号，向所述存储器控制器输出从所述第二主设备发出的所述第二读取请求，并且
其中，在所述训练阶段信号未被输出的时段中，所述第四请求发出控制器被配置为响应于从所述中央总线控制系统发出的所述访问权限授予信号，向所述存储器控制器输出从所述第二主设备发出的所述第二写入请求。
9.根据权利要求8所述的半导体装置，
其中，在所述第一时段期间，向所述存储器控制器输出的所述读取请求和所述写入请求被存储在所述请求缓冲器中，
其中，在所述第二时段期间，向所述存储器控制器输出的所述写入请求被存储在所述请求缓冲器中，
其中，在所述训练阶段信号未被输出的时段中，向所述存储器控制器输出的所述第一读取请求和所述第二读取请求、以及所述第一写入请求和所述第二写入请求被存储在所述请求缓冲器中，
其中，在所述训练未被执行时，所述调度器操作，并且
其中，在所述训练正被执行时，所述调度器不操作。
10.根据权利要求8所述的半导体装置，其中从所述第一主设备发出的所述第一读取请求和所述第二写入请求的优先级高于从所述第二主设备发出的所述第二读取请求和所述第二写入请求的优先级。
11.根据权利要求7所述的半导体装置，还包括互连器，所述互连器耦合到所述第一请求发出控制器至所述第四请求发出控制和所述存储器控制器，并且所述互连器被配置为仲裁从所述第一请求发出控制器至所述第四请求发出控制器发出的所述第一读取请求和所述第二读取请求以及所述第一写入请求和所述第二写入请求，并且
其中所述第一请求发出控制器至所述第四请求发出控制器被配置为响应于所述访问权限授予信号，经由所述互连器向所述存储器控制器输出所述所述第一读取请求和所述第二读取请求以及所述第一写入请求和所述第二写入请求。
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