KR20230051762A - 비휘발성 메모리 소자 및 그 동작 방법 - Google Patents
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Abstract
본 발명은 집적 회로(IC) 내에 배치된 플로팅 노드 메모리 셀을 포함하는 비휘발성 메모리 소자에 관한 것이다. 플로팅 노드 메모리 셀은 플로팅 노드, 제어 노드, 삭제 노드, 소스 노드 및 그레인 노드를 포함한다. 상기 메모리 소자는 IC 외부의 외부 프로그래밍 가능 고전압 소스에 결합하기 위한 고전압 입력 노드를 더 포함한다. 상기 메모리 소자는 상기 고전압 입력 노드에 결합되고, 상기 플로팅 노드의 전하에 대한 열전자 프로그래밍을 수행하거나 상기 플로팅 노드로부터의 전하에 대한 터널링 삭제를 수행하도록 전압 신호를 제공하기 위한 고전압 스위치 회로를 더 포함한다.
Description
본 발명은 전자회로 분야에 관한 것이다. 더욱 구체적으로, 본 발명의 실시예는 비휘발성 메모리에 관한 것이다. 본 명세서에 설명된 일부 실시예는 아날로그 비휘발성 메모리 셀 소자 및 방법에 적용된다. 그러나, 본문에 설명된 소자 및 방법은 내장형 비휘발성 메모리에 디지털 정보를 저장하는 것과 관련된 응용 분야에도 사용될 수 있다.
전기적으로 삭제 가능한 프로그래밍 가능 읽기 전용 메모리(EEPROM) 소자 및 플래시 메모리 소자는 비휘발성 저장 소자에 해당하며, 전원이 차단되더라도 내부에 저장된 데이터는 보존된다. 성능을 향상시키기 위해 다양한 종류의 비휘발성 메모리 소자를 갖는 각종 메모리 셀 구조가 개발되어 왔다. 비휘발성 메모리 소자의 전형적인 단위 메모리 셀은 적층 게이트 구조를 사용하며, 반도체 기판 상에 순차적으로 적층된 플로팅 게이트, 게이트간 유전층 및 제어 게이트를 포함한다.
반도체 소자 제조 기술의 발달에 따라 전자 시스템이 발전하면서 복잡한 집적 회로가 더 보편화되었다. 또한, 일반적으로 내장형 비휘발성 메모리를 포함한다. 내장형 비휘발성 메모리는 마이크로 컨트롤러, 시스템-온-칩(SOC) 및 기타 집적 회로와 같은 집적 회로에 내장된 작은 메모리로서, 데이터를 저장하는 데 사용된다. 내장형 비휘발성 메모리는 데이터를 저장할 수 있으며, 시스템 정보 업데이트, 데이터 암호화, 프로그래밍, 회로 매개변수 트리밍, 식별 및 이중화 등의 목적으로 사용된다. 최근, 플로팅 게이트 소자는 아날로그 메모리, 아날로그 및 디지털 회로 소자, 자기적응형 처리 소자에서 새롭게 응용되고 있다.
내장형 비휘발성 메모리가 널리 사용되고 있지만, 종래의 내장형 비휘발성 메모리는 다양한 단점을 가지고 있다. 예컨대, 종래의 내장형 비휘발성 메모리는 통상적으로 복잡한 제조 공정이 필요할 뿐만 아니라 메모리 셀의 데이터 저장 능력이 제한적이다.
따라서, 상기 문제점을 해결하기 위한 개선된 방법 및 시스템이 필요한 실정이다.
본 발명의 일 실시예에 의하면, 본 발명은 플로팅 노드 메모리 셀을 제공하는 단계로서, 상기 플로팅 노드 메모리 셀은 P형 금속 산화물 반도체(PMOS) 트랜지스터, 터널링 소자 및 금속-절연체-금속(MIM) 커패시터를 포함하며, 상기 PMOS 트랜지스터는 제1 폴리실리콘 게이트를 구비하고, 상기 터널링 소자는 제2 폴리실리콘 게이트를 구비하고, 상기 MIM 커패시터는 금속 상호연결층에 형성된 도전성 상판 및 하판을 포함하며, 상기 제1 폴리실리콘 게이트, 상기 제2 폴리실리콘 게이트, 및 상기 MIM 커패시터의 상기 도전성 상판은 함께 연결되어 플로팅 노드를 형성하는 단계; 프로그래밍 가능 고전압 소스를 고전압 입력 노드에 연결하되, 상기 고전압 입력 노드는 고전압 신호를 제공하기 위한 고전압 스위치 회로에 연결되는 단계; 상기 고전압 스위치 회로의 출력을 상기 플로팅 노드에 연결하는 단계; 제1 램프업 시간 내에 상기 프로그램 가능 고전압 소스를 제1 고전압으로 램프 상승시키는 단계; 상기 제1 고전압을 제1 지속 시간 동안 유지함으로써 삭제 동작을 수행하는 단계; 상기 고전압 스위치 회로의 출력을 상기 플로팅 노드에 연결하는 단계; 제2 램프업 시간 내에 상기 프로그래밍 가능 고전압 소스를 제2 고전압으로 램프 상승시키는 단계; 및 상기 제2 고전압을 제2 지속 시간 동안 유지함으로써 프로그래밍 동작을 수행하는 단계를 포함하는 비휘발성 메모리 소자의 동작 방법을 제공한다.
도 1은 본 발명의 일부 실시예에 따른 플로팅 노드 메모리 소자를 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 일부 실시예에 따른 플로팅 노드 메모리 셀을 형성하기 위한 방법을 개략적으로 도시하는 흐름도이다.
도 3은 본 발명의 일부 실시예에 따른 비휘발성 메모리 어레이의 일부를 도시하는 개략도이다.
도 4 및 도 5는 본 발명의 일부 실시예에 따른 메모리 어레이에 프로그래밍하기 위한 신호를 도시하는 시뮬레이션 파형도이다.
도 6은 본 발명의 일부 실시예에 따른 고전압(HV) 전환 스위치 회로(transfer switch circuit)를 도시하는 개략도이다.
도 7은 본 발명의 일부 실시예에 따른 y-디코더 행선택 전달 트랜지스터(select pass transistor) 및 행 바이어스 회로를 도시하는 개략도이다.
도 8은 본 발명의 일부 실시예에 따른 감지 증폭기 읽기 회로를 개략적으로 도시하는 도면이다.
도 9는 도 8의 감지 증폭기 읽기 회로(800)에서의 전류 비교기(810)와 관련된 신호를 도시하는 시뮬레이션 파형도이다.
도 2는 본 발명의 일부 실시예에 따른 플로팅 노드 메모리 셀을 형성하기 위한 방법을 개략적으로 도시하는 흐름도이다.
도 3은 본 발명의 일부 실시예에 따른 비휘발성 메모리 어레이의 일부를 도시하는 개략도이다.
도 4 및 도 5는 본 발명의 일부 실시예에 따른 메모리 어레이에 프로그래밍하기 위한 신호를 도시하는 시뮬레이션 파형도이다.
도 6은 본 발명의 일부 실시예에 따른 고전압(HV) 전환 스위치 회로(transfer switch circuit)를 도시하는 개략도이다.
도 7은 본 발명의 일부 실시예에 따른 y-디코더 행선택 전달 트랜지스터(select pass transistor) 및 행 바이어스 회로를 도시하는 개략도이다.
도 8은 본 발명의 일부 실시예에 따른 감지 증폭기 읽기 회로를 개략적으로 도시하는 도면이다.
도 9는 도 8의 감지 증폭기 읽기 회로(800)에서의 전류 비교기(810)와 관련된 신호를 도시하는 시뮬레이션 파형도이다.
도 1은 본 발명의 일부 실시예에 따른 플로팅 노드 메모리 소자를 개략적으로 도시하는 단면도이다. 도 1에 나타난 바와 같이, 플로팅 노드 메모리 소자(100)는 실리콘 기판과 같은 p형 기판 상에 배치된다. 플로팅 노드 메모리 소자(100)는, 제1 N형 웰 영역(113) 상방의 게이트 산화물(112) 상방의 제1 폴리실리콘 게이트(111)를 포함하는 P형 금속 산화물 반도체(PMOS) 트랜지스터(110)를 포함한다. 플로팅 노드 메모리 소자(100)는 터널링 소자(120)를 더 포함하고, 상기 터널링 소자(120)는 제2 N형 웰 영역(123) 상의 터널링 산화물(122) 상의 제2 폴리실리콘 게이트(121)를 포함한다. 플로팅 노드 메모리 소자(100)는 금속-절연체-금속(MIM) 커패시터(130)를 더 포함하고, MIM 커패시터(130)는 도전성 상판(131), 및 (N-1)층 금속 상호연결부 M(N-1)의 일부인 하판(132)을 포함한다. 본문에 설명한 바와 같이, N은 3 이상의 정수이다. 표준 CMOS 공정은 특징은 일반적으로 기판의 소자 상방에 형성된 상호연결 금속층 및 폴리실리콘 게이트 또는 상호연결층의 수량에 있다. 예컨대, N층 금속 CMOS 공정은 제1층 금속(M1), 제2층 금속(M2), ... 및 최상층 금속(MN)을 포함하되, N은 정수이다. 최상층 금속(MN) 하방의 금속 층은 일반적으로 최상층 마이너스-1(top-minus-1) 층 또는 M(N-1)이라고 한다. 본 명세서에서 금속 상호연결부(Interconnect)는 금속 상호연결층이라고 한다.
플로팅 노드 메모리 소자(100)에서, 제1 폴리실리콘 게이트(111), 제2 폴리실리콘 게이트(121) 및 MIM 커패시터(130)의 도전성 상단 플레이트(131)는 함께 연결되어 플로팅 노드 메모리 소자(100)의 플로팅 노드를 형성한다. 도 1에서, 플로팅 노드는 FG로 표기되며, 플로팅 노드와 관련된 전압은 VFG로 표기된다. 도 1의 실시예에서, 제1 폴리실리콘 게이트(111), 제2 폴리실리콘 게이트(121) 및 MIM 커패시터(130)의 도전성 상단 플레이트(131)는 제N 층 금속 상호연결부(MN)의 부분(141)을 통해 함께 연결되어 메모리 소자의 플로팅 노드를 형성한다. MIM 커패시터(130)의 도전성 상판(131)와 제1 폴리실리콘 게이트(111) 및 제2 폴리실리콘 게이트(121) 사이의 연결은 제1, 제2, ... 및 (N-1)층 금속 상호연결부(interconnect)를 더 포함한다.
도 1의 플로팅 노드 메모리 소자(100)는 PMOS 트랜지스터(110)에서의 열전자 주입에 의해 프로그래밍될 수 있고 터널링 소자(120)에서의 터널링에 의해 삭제될 수 있다. 여기서 MIM 커패시터(130)의 하판(132)은 제어 게이트(CG)(본 명세서에서 제어 노드라고도 함)의 역할을 하고, 관련 전압(VCG)을 갖는다.
실시예들에 있어서, 도 1에 나타난 바와 같이, 제1 폴리실리콘 게이트(111)와 제2 폴리실리콘 게이트(121)는 제2층 금속 상호연결부(142)를 통해 연결된다. 실시예들에 있어서, 도 1에 나타난 바와 같이, 제1 폴리실리콘 게이트(111)와 제2 폴리실리콘 게이트(121)는 제1층 금속 상호연결부(미도시)에 의해 연결된다. 실시예들에 있어서, 플로팅 노드 메모리 소자는 단일 폴리실리콘 층을 특징으로 하며, 제1 폴리실리콘 게이트(111)와 제2 폴리실리콘 게이트(121)는 모두 단일 폴리실리콘층에 형성된다. 이 경우, 제1 폴리실리콘 게이트는 단일 폴리실리콘 층의 제1 부분이고, 제2 폴리실리콘 게이트는 단일 폴리실리콘 층의 제2 부분이다. 일부의 경우, 제1 폴리실리콘 게이트(111)와 제2 폴리실리콘 게이트(121)는 단일 폴리실리콘층에 형성된 폴리실리콘 라인을 통해 연결된다.
실시예들에 있어서, MIM 커패시터(130)는 PMOS 트랜지스터(110) 및 터널링 소자(120) 상방에 배치된다. MIM 커패시터(130)는 PMOS 트랜지스터(110)와 터널링 소자(120)의 합한 면적만큼 크게 제조되지만 메모리 셀의 크기를 증가시키지 않을 수 있다. 실시예들에 있어서, MIM 커패시터의 면적은 플로팅 노드 메모리 소자 면적의 50% 내지 90%이다.
실시예들에 있어서, MIM 커패시터(130)의 도전성 상단 플레이트(131)는 제(N-1)층 금속 상호연결부와 제N층 금속 상호연결부 사이에 배치된 질화티타늄(TiN) 물질로 이루어진다. 예컨대, 일 실시예에서, CMOS 공정은 4층(N=4) 금속 공정이다. MIM 커패시터(130)의 도전성 상판(131)은 잘화티타늄(TiN) 물질로 이루어지며, 제3층 금속 상호연결부과 제4층 금속 상호연결부 사이에 배치된다.
실시예들에 있어서, 상기 메모리 소자는 표준의 단일 폴리실리콘 CMOS 공정을 이용하여 제조할 수 있다. MIM 커패시터는 일반적으로 표준 CMOS 공정의 옵션으로서 파운드리로부터 제공된다. 상술한 바와 같이, 실시예들에 있어서, MIM 커패시터의 면적은 플로팅 노드 메모리 소자 면적의 50% 내지 90%이다. 따라서, 본 명세서에 설명된 플로팅 노드 메모리 소자는 더 단순한 공정을 이용하여 제조할 수 있고, 표준 비휘발성 메모리 기술(플래시 EEPROM 공정 등)보다 훨씬 큰 전하 저장 용량을 제공할 수 있다. 실시예들에 있어서, 터널링 산화물(122) 및 게이트 산화물(112)은 동일한 게이트 산화물 공정에서 형성될 수 있으며, 제조 공정이 더욱 간소화된다.
도 2는 본 발명의 일부 실시예에 따른 플로팅 노드 메모리 셀을 형성하기 위한 방법을 개략적으로 도시하는 흐름도(200)이다. 도 2에 도시된 바와 같이, 본 방법은 하기와 같이 요약될 수 있다.
단계 210: P형 기판에 제1 N형 웰 영역 및 제2 N형 웰 영역이 형성하는 단계.
단계 220: 제1 N형 웰 영역에 P형 소스 영역, P형 드레인 영역 및 N형 접촉 영역을 형성하는 단계.
단계 230: 제2 N형 웰 영역에 N형 접촉 영역을 형성하는 단계.
단계 240: 게이트 산화층 상에 폴리실리콘층을 증착하는 단계.
단계 250: 제1 N형 웰 영역에 제1 폴리실리콘 게이트를 형성하고 제2 N형 웰 영역에 제2 폴리실리콘 게이트를 형성하도록 폴리실리콘 층을 패터닝하는 단계.
단계 260: N(N은 3 이상의 정수)층 금속 상호연결부를 포함하는 상호연결부 구조를 형성하는 단계.
단계 270: 제(N-1) 층 금속 상호연결부에 금속-절연체-금속(MIM) 커패시터의 하판을 형성하는 단계.
단계 280: 제(N-1)층과 제N층 금속 상호연결부 사이에 MIM 커패시터의 상판을 형성하는 단계.
상기 공정 순서는 본 발명의 실시예에 따른 플로팅 노드 메모리 셀을 형성하기 위한 방법을 제공한다. 상기 방법은 여러 단계를 조합하여 사용한다. 본 발명의 청구범위를 벗어나지 않은 조건에서, 또 다른 대안도 제시할 수 있다, 예를 들어, 단계가 추가되거나, 하나 이상의 단계가 제거되거나, 하나 이상의 단계가 상이한 순서로 수행된다. 본 방법에 대한 자세한 내용은 본 명세서 전체에 걸쳐 설명된다. 이하, 보다 상세히 설명한다.
실시예들에 있어서, 상기 방법은 MIM 커패시터의 상판, 제1 폴리실리콘 게이트 및 제2 폴리실리콘 게이트 사이에 제N층 금속 상호연결부를 통해 연결을 형성하는 단계를 더 포함한다.
실시예들에 있어서, 상기 방법은 제2층 금속 상호연결부에서 제1 폴리실리콘 게이트와 제2 폴리실리콘 게이트 사이에 연결을 형성하는 단계를 더 포함한다.
실시예들에 있어서, 상기 방법은 제1층 금속 상호연결부에서 제1 폴리실리콘 게이트와 제2 폴리실리콘 게이트 사이에 연결을 형성하는 단계를 더 포함한다.
실시예들에 있어서, 상기 방법은 질화티타늄(TiN) 물질을 사용하여 MIM 커패시터의 상판을 형성하는 단계를 더 포함한다.
실시예들에 있어서, 상기 방법은 제1 N형 웰 영역에 PMOS 트랜지스터의 P형 소스 영역 및 P형 드레인 영역을 형성하는 단계를 더 포함한다.
실시예들에 있어서, 상기 방법은 제2 N형 웰 영역에 터널링 소자의 N형 접촉 영역을 형성하는 단계를 더 포함한다.
실시예들에 있어서, 상기 방법은 제2 N형 웰 영역에 터널링 소자의 N형 접촉 영역을 형성하되, 플로팅 노드 메모리 셀 역할의 터널링 노드 역할을 하는 단계를 더 포함한다.
다시 도1을 참조하면, 플로팅 노드 메모리 소자(100)는 플로팅 노드(FG), 제어 노드(CG), 삭제 노드(125), 소스 노드(115) 및 드레인 노드(116)를 포함한다. 플로팅 노드(FG)는 함께 결합된 제1 폴리실리콘 게이트(111), 제2 폴리실리콘 게이트(121), 및 MIM 커패시터(130)의 도전성 상판(131)을 포함하고, 제어 노드(CG)는 MIM 커패시터(130)의 하판(132)에 위치한다. 전압(VTUN)을 갖는 삭제 노드(125)는 제2 웰 영역(123)에 위치하고, 소스 노드(115)는 PMOS 트랜지스터(110)의 소스 영역에 위치하며, 드레인 노드(116)는 PMOS 트랜지스터(110)의 드레인 영역에 위치한다. 플로팅 노드 메모리 소자(100)는 MOS 트랜지스터에서 열전자 주입을 통해 프로그래밍될 수 있고 터널링 소자에서의 터널링에 의해 삭제될 수 있으며, MIM 커패시터의 바닥 판은 제어 게이트로 작용한다. 상세한 내용은 하기와 같이 설명된다.
도 1에 나타난 바와 같이, PMOS 트랜지스터(110)의 제1 폴리실리콘 게이트(111)는 전하 저장 커패시터의 플로팅 노드 및 터널링 소자(120)에 연결된다. 상기 예에서, MOS 터널링 소자(120)는 N형 웰 바닥 판 상의 N+ 폴리실리콘 게이트이다. 전하 저장 커패시터는 CMOS 공정의 금속층에 형성되는 금속-절연체-금속(MIM) 커패시터(130)이다. MIM 커패시터는 일반적으로 상단 금속층과 그 하면의 금속층 사이에 형성된다. 일부 공정의 경우, MIM 커패시터는 비교적 낮은 인접한 하부 금속층 사이에 형성될 수 있다. 실시예들에 있어서, MIM 커패시터(130)의 상판(131)은 TiN 층과 같은 얇은 금속층이며, 얇은 유전층(133)의 상면부에 증착된다. 이러한 경우, 커패시터는 전체 메모리 셀을 덮을 수 있다. 따라서, 동일한 크기의 종래 플로팅 게이트 메모리 셀보다 더 많은 전하 용량을 제공할 수 있다.
도 1에서, PMOS 트랜지스터(110)(PFET(110)라고도 함)의 소스는 전압(VSRC)에 연결되고, 드레인은 전압(VD)에 연결되며, 게이트는 플로팅 게이트 연결부 및 전압(VFG)에 연결된다. 도 1에 나타난 바와 같이, 본 실시예에서, PFET(110)의 본체도 VSRC 전압에 연결된다. 이는 VSRC 전압이 5V까지 상승할 수 있기 때문이며, 대부분의 PFET 본체는 VSRC보다 훨씬 낮은 VDDA에 연결하는 것이 일반적이다. 따라서, VSRC>VBulk인 경우, PFET의 소스 상의 P+ 계면과 그 N+ 본체 영역 사이에 형성된 기생 다이오드가 순방향 바이어스된다.
실시예들에 있어서, 플로팅 노드(FG)를 지우기 위해서, VSRC 및 VCG 상의 전압은 0V로 설정되고 VTUN 상에는 7V가 인가되며, VTUN은 제2 웰 영역(123)(제2 N형 웰 영역)의 터널링 노드 상의 전압이다. 동시에, 드레인 노드(116)는 플로팅 연결 상태이다. 전자는 Fowler-Nordheim 터널링을 통해 FG로부터 빼내고, FG 커패시터 상에 순 양전하를 잔류시킨다. 통상적으로, 다수의 유닛을 동시에 삭제할 수 있다. 통상적으로, 우선적으로 메모리를 삭제하여 메모리 셀의 시작점을 설정한다. 다음으로, 상반된 상태의 메모리 셀에 쓰기를 하여야만 프로그래밍될 수 있다.
실시예들에 있어서, 플로팅 노드 메모리 셀에 쓰기를 하려면, VSRC 상의 전압은 5V로 설정되고, VCG 상의 전압은 3.3V로 설정되고, VTUN 상의 전압은 0V로 설정된다. 동시에, 드레인 노드(116)는 플로팅 연결 상태이다. 이러한 조건하에서, VSRC 및 PFET(110)의 폴리실리콘 게이트(111) 사이의 높은 전계는 열전자 주입을 유발하게 되고, 전자는 제1 폴리실리콘 게이트(111) 상으로 풀링된다. 이를 통해 플로팅 게이트 MIM 커패시터 상에 순 음전하를 남기게 되고, 플로팅 게이트 MIM 커패시터는 전술한 바와 같은 플로팅 노드의 소자와 관련된 모든 커패시턴스 값을 포함한다. 메모리 쓰기는 일반적으로 바이트(8비트) 또는 문자(16비트)를 기반으로 한다. 메모리 셀에 쓰기 동작을 위해, 쓰고자 하는 데이터를 데이터 버퍼 영역에 로드한 이후, 어드레싱되고 있는 메모리 셀에 인가한다. 삭제된 메모리 셀이 논리 "1"이라고 가정하면, 논리 "0"을 쓰기 동작해야 하는 메모리 셀만 프로그래밍된다. 이는, 다른 메모리 셀은 이미 정확한 상태에 있기 때문이다.
실시예들에 있어서, 플로팅 노드 메모리 셀을 독취하려면, VSRC 전압은 2V로 설정되고, VTUN 및 VCG는 0V로 설정된다. 이후, PFET(110)의 드레인에 연결된 감지 증폭기(sense amplifier)를 사용하여 PFET(110)의 전류를 기준 전류와 비교한다. PFET(110)의 전류는 플로팅 게이트 상에 저장된 전하의 함수이고, (VFG-VSRC)-Vtp에 비례하며, VFG는 플로팅 게이트 상의 전압이고 Vtp는 PFET(110)의 임계 전압이다. 전류(ICELL)가 감지 증폭기의 전류(IREF)보다 크면 Vout은 논리 "1"이고, 전류(ICELL)가 감지 증폭기의 전류(IREF)보다 작으면 Vout은 논리 "0"이다.
도 3은 본 발명의 일부 실시예에 따른 비휘발성 메모리 어레이의 일부를 도시하는 개략도이다. 단순함을 위하여, 도 3은 어레이에서 1개의 열 및 16개 행 중 2개만을 나타내고 있다. 그러나 이 모델은 n개의 열 x m개의 행에 대해 반복되어 메모리 어레이의 크기를 정의할 수 있다. 여기서, n과 m은 정수이다. 제1행의 플로팅 게이트 셀은 Fgcell<0>으로 표기되며, 관련된 행 바이어스 전압(Col_bias<0>), 행 전압(Vcol<0>), 드레인 전압(Vrd<0> 및 읽기 신호(Fgm_rd<0>)를 갖는다. 마찬가지로, 제15행에서의 플로팅 게이트 셀은 Fgcell<15>로 표기되며, 관련된 행 바이어스 전압(Col_bias<15>), 드레인 전압(Vrd<15>), 행 전압 Vcol<15> 및 읽기 신호(Fgm_rd<15>)를 갖는다. 공통 전압선은 터널링 노드 전압(VTUN), 제어 노드 전압(VCG) 및 소스 노드 전압(VSRC)이다. 또한, 도 3은 Y 디코더 신호(Ysel<15:0>)를 도시하며, 각각 멀티플렉서(301 및 302)를 통해 VSRC 라인에 연결되어 16개의 행 중 1개를 선택하는 데 사용된다. 마찬가지로, 열 선택에 있어서, 1개의 X 디코더(미도시)를 구비하여 n개의 열 중 1개를 선택한다.
실시예들에 따르면, 비휘발성 메모리 소자를 동작하기 위한 방법은 플로팅 노드 메모리 셀을 제공하는 단계를 포함한다. 상기 플로팅 노드 메모리 셀은 제1 폴리실리콘 게이트를 갖는 PMOS 트랜지스터, 제2 폴리실리콘 게이트를 갖는 터널링 소자, 및 MIM 커패시터를 포함하고, MIM 커패시터는 금속 상호연결층에 형성된 도전성 상판 및 하판을 포함한다. 제1 폴리실리콘 게이트, 제2 폴리실리콘 게이트, 및 MIM 커패시터의 도전성 상판과 함께 연결되어, 플로팅 노드를 형성한다. 상기 방법은 프로그래밍 가능한 고전압 소스를 고전압 입력 노드에 연결하는 단계를 더 포함하며, 상기 고전압 입력 노드는 고전압 신호를 제공하기 위한 고전압 스위치 회로에 연결된다. 상기 방법은 고전압 스위치 회로의 출력단을 삭제 노드에 연결하는 단계, 제1 램프업(ramp-up) 시간 내에 프로그램 가능 고전압 소스를 제1 고전압으로 램프 상승시키는 단계, 및 제1 지속 시간 동안 제1 고전압을 유지하여 삭제 동작을 수행하는 단계를 더 포함한다. 상기 방법은 고전압 스위치 회로의 출력단을 쓰기 노드에 결합하는 단계, 제2 램프업 시간 내에 프로그래밍 가능 고전압 소스를 제2 고전압으로 램프 상승시키는 단계, 및 제2 지속 시간 동안 제2 고전압을 유지하여 쓰기 동작을 수행하는 단계를 더 포함한다. 이하, 도 4 내지 도 9를 참조하여 본 발명을 더 상세히 설명한다.
도 4 및 도 5는 본 발명의 일부 실시예에 따른 메모리 어레이에 쓰기 동작을 위한 신호를 도시하는 시뮬레이션 파형도이다. 도 4 및 도 5에서, 가로축은 시간이고, 세로축은 다양한 신호의 전압 파형이다. 파형도(A)는 조정 가능 고전압 라인으로부터의 전압 신호(VPP)의 파형을 나타낸다. 파형도(B)는 터널링 노드 전압(Vtun)과 소스 노드 전압(VSRC)의 파형을 나타낸다. 파형도(C)는 지우기, 쓰기 및 읽기 신호의 파형을 나타낸다. 파형도(D)는 행 선택 신호(Vcol)의 파형을 나타낸다.
실시예들에 있어서, 프로그래밍 순서는 다음과 같다:
1. 프로그래밍 주기 시작
2. 프로그래밍 모드 활성화(지우기 또는 쓰기)
3. 제어 게이트 전압(VCG=VSRC=0V) 설정
4. 삭제 모드 활성화
5. 1ms 내에서 VPP 전압을 7V로 상승
6. VPP를 7V에서 1mS에 이를 때까지 유지(삭제용)
7. 시간 T1에서, 삭제 모드 비활성화
8. 쓰기 데이터 설정
9. 기록되는 행 주소 선택
10. 제어 게이트 전압(VCG=3.3V) 설정
11. VPP를 5V(=VTUN)로 상승
12. VPP를 5V로 유지하고 1mS 지속(쓰기 동작용)
13. 1mS 내에서 VPP를 0V(=VSRC)로 상승
14. 프로그래밍 주기 종료
15. 시간 T2에서, 읽기 모드 진입
상기 예에서, 램프업 시간은 1mS로 선택된다. 하지만, 이는 필요에 따라 변동될 수 있다. Vcol의 전압은 기록할 데이터에 의해 결정된다. 도 4에 나타난 바와 같이, 데이터가 1이면 Vcol 전압은 <0.5V이며, 열전자 주입이 발생하지 않게 된다. 한편, 도 5에 도시된 바와 같이, 데이터가 0이면 Vcol=VSRC=5V이며, 열전자 주입은 상기 행에 연결된 메모리 셀에서 발생할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자를 동작시키기 위한 방법은 상기 공정 순서를 통해 제공된다. 도면에 나타난 바와 같이, 상기 방법은 여러 단계를 조합하여 사용한다. 본 발명의 청구범위를 벗어나지 않은 조건에서, 또 다른 대안도 제시할 수 있다. 즉, 단계가 추가되거나, 하나 이상의 단계가 제거되거나, 하나 이상의 단계가 상이한 순서로 수행될 수 있다. 본 방법에 대한 자세한 내용은 본 명세서 전체에 걸쳐 설명된다.
도 6은 본 발명의 일부 실시예에 따른 고전압(HV) 전환 스위치 회로를 도시하는 개략도이다. 제1 고전압 스위치 회로(610)는 VPP 고전압을 VTUN 또는 VSRC로 전달하는데 사용되며, 이를 통해 플로팅 게이트 상에서 Fowler-Nordheim 터널링 효과 또는 열전자 주입을 유도한다. 제1 고전압 스위치 회로(610)는 프로그래밍 가능 전압 소스로부터의 고전압(VPP)에 연결하기 위한 고전압 입력 노드(612)를 포함한다. 실시예들에 있어서, 고전압(VPP)은 테스터 또는 메모리 테스터와 같은 외부의 프로그래밍 가능 전압 소스에 의해 제공된다.
제1 고전압 스위치 회로(610)는 트랜지스터(M1, M2, M3, M4, M5, M6, M7, M8 및 M9), 전압 신호(VPP, VCCH, erase, eraseb(삭제 신호의 보수)), 및 고전압 출력 신호(Vhv)를 포함한다. 제1 고전압 스위치 회로(610)에서, 전압 신호 erase가 1이고 eraseb가 0인 경우, 트랜지스터(M7)는 ON이고 트랜지스터(M8)는 OFF이다. 전압(VPP)은 고전압 출력 신호(Vhv)로 전달되고, 이는 VTUN 또는 VSRC에 연결될 수 있다.
제1 고전압 스위치 회로(610)의 트랜지스터(M5 및 M6)는 트랜지스터(M7 및 M8)의 드레인 상의 전압을 제한하게 되고, 이를 통해, 과도한 스트레스(overstressed)를 회피하고 해당 드레인 전압을 VCCH-VTN에 제한한다. 여기서 VCCH는 메모리 칩의 전원 전압이다. 또한, 일 예에서, VCCH=3.3V， VCCH=3.3V이고, VTN은 트랜지스터의 임계값이다. 마찬가지로, 트랜지스터 M3 및 M4의 게이트도 VCCH=3.3V에 연결되며, VHV가 VPP를 따르면서 ≥5V의 고전압에 도달할 때 사용되어, 트랜지스터 M1 및 M2의 과도한 스트레스를 제한한다.
제2 고전압 스위치 회로(620)는 y-디코더 행선택 스위치이고, 트랜지스터 M1, M2 및 M3을 포함한다. 삭제 모드에서, 신호(gdin)가 0이면 모든 ycol-sel 라인은 전압(VPP)을 획득하게 되며, 이를 통해, y선택전송게이트(y-select pass gate)가 VSRC를 행으로 전송하는 것이 방지된다. 뿐만 아니라, 행 바이어스 회로는 상기 행을 0V로 풀링한다. 신호(gdin)는 제어 논리 회로(630)에 의해 생성되고, 상기 제어 논리 회로(630)는 인버터를 통해 입력 데이터 신호 및 삭제 신호를 수신하기 위한 게이트를 갖는다.
제2 고전압 스위치 회로(620)에서, y-디코더 행선택 스위치를 통해, 고전압(VPP)이 쓰기 모드에서 데이터에 따라 출력단으로 전달될 수 있다. 제어 논리(630)는 출력 전압 신호(gdin)의 상태를 설정한다. 데이터가 0이면 게이트는 gdin=0 및 ycol_sel=VPP를 출력한다. 데이터가 1이면 gdin은 1(쓰기 모드에서 전압 신호(erase)는 0)이고 ycol_sel은 낮게 풀링된다.
도 7은 본 발명의 일부 실시예에 따른 y 디코더 행선택 전달 트랜지스터(710) 및 행 바이어스 회로(720)를 도시하는 개략도이다. y-sel 행선택 트랜지스터(710)는 ysel 신호를 수신하는 게이트 노드, Vcol 신호에 연결된 드레인 노드, 전압 VSRC에 연결된 소스 노드 및 소스 노드에 연결된 베이스 노드를 갖는 트랜지스터(M0)를 포함한다. Y-sel 행선택 트랜지스터(710)는 Vcol 신호를 통해 VSRC 전압을 상기 행에 전달하고, 상기 메모리 셀의 전압(VSRC)을 5V로 강제함으로써, 기록될 메모리 셀에 열전자 주입을 통해 VSRC 전압을 전달한다.
행 바이어스 회로(720)는 신호(readb, VCCH, VCCH? 및 erase)를 각각 수신하는 트랜지스터(M1, M2, M3, 및 M4)를 포함한다. 행 바이어스 회로(720)는 삭제 주기(readb=1, erase=1) 기간 동안 행에서의 전압이 0V가 되도록 강제하거나, 읽기 모드(readb=0, erase=0) 기간 동안 행에서의 전압이 2V가 되도록 강제한다.
도 8은 본 발명의 일부 실시예에 따른 감지 증폭기 읽기 회로(sense amplifier read circuit)를 개략적으로 도시하는 도면이다. 도 8을 참조하면, 감지 증폭기 읽기 회로(800)는 트랜지스터(M1 및 M2), 2개의 전송 게이트(MX1 및 MX2), 및 3개의 인버터(I1, I2 및 I3)으로 이루어지는 전류 비교기(810)를 포함한다. 전송 게이트(MX1)는 읽기 모드에서 통전되고, 인버터(I3)를 구동하는 인버터(I1)에 전압(V1)을 전달한다. 전송 게이트(MX2)는 읽기 모드에서 닫힌다. 리셋 신호는 트랜지스터(M3)에 연결되며, 칩에서 전원이 켜지면 노드(V2) 상의 전압을 0V로 낮춘다. 노드(V2) 상의 전압은 인버터 I1을 구동한다. 인버터 I1은 인버터I3(출력 버퍼) 및 인버터 I2(피드백 인버터)를 구동한다. 감지 증폭기가 읽기 모드를 종료한 후, 전송 게이트 MX1가 닫히고 전송 게이트 MX2가 열리면서 노드(V2) 상의 데이터를 잠근다. 이하, 도 9의 파형을 참조하여 감지 증폭기 읽기 회로(800)의 동작을 더 설명한다.
도 9는 도 8의 감지 증폭기 읽기 회로(800)에서의 전류 비교기(810)와 관련된 신호를 도시하는 시뮬레이션 파형도이다. 도 9에서, 가로축은 행읽기 전압(Vrd)이고, 세로축은 다양한 신호의 전압이다. 읽기 모드에서, 트랜지스터(M1)가 통전되고 행읽기 전압(Vrd)을 감지 증폭기에 연결한다. 트랜지스터(M2)의 게이트는 전류 미러의 출력단에 연결되고, 상기 전류 미러는 감지 증폭기의 기준 전류(IREF)를 설정한다. 실시예들에 있어서, 기준 전류(IREF)는 2uA에서 16uA까지 조정할 수 있다. 도 9는 V1의 두 파형을 표시한다: Ibias?는 2.5uA의 파형(901; 신호(ctrl=0))이고, Ibias는 16uA의 파형(902; 신호(ctrl=7))이다. 상기 그래프는 감지 증폭기 정지점(trip point)와 플로팅 게이트(VFG)의 전압(0V에서 1.8V로 스캔) 간의 관계를 나타낸다.
메모리 셀 전류(ICELL)는 플로팅 게이트 상의 전하의 함수이다. 상기 전하는 플로팅 게이트 상의 MIM 커패시터에 의해 전압으로 변환된다. 감지 증폭기는 전류(ICELL)에서 전류(IREF)를 제거하며, 감지 증폭기의 출력은 하기와 같이 표시된다:
ICELL>IREF이면 v1= "1"이다. 따라서, Vout="1"이다.
ICELL<IREF이면 v1= "0"이다. 따라서, Vout="0"이다.
감지 증폭기는 플로팅 게이트 상의 전하 상태를 읽는다. 메모리 셀이 삭제되면, 플로팅 게이트 상에는 순 양전하가 존재하게 되고, 전류(ICELL)는 매우 낮아지게 된다. 따라서 감지 증폭기 출력 전압은 Vout=0이다. 메모리 셀이 기록되면, 플로팅 게이트 상에는 순 음전하가 존재하게 되고, 전류(ICELL)는 매우 높아지게 된다. 따라서 감지 증폭기 출력 전압은 Vout=1이다.
도 1 내지 9를 참조하여 전술한 바와 같이, 비휘발성 메모리 소자는 하나 이상의 플로팅 노드 메모리 셀을 포함한다. 메모리 소자의 예에는 도 3의 비휘발성 메모리 소자(300)가 있다. 플로팅 노드 메모리 셀의 일예에는 도 1의 플로팅 노드 메모리 소자(100)가 있다. 도 1에 나타난 바와 같이, 플로팅 노드 메모리 소자(100)는 제1 폴리실리콘 게이트(111)를 갖는 PMOS 트랜지스터(110), 제2 폴리실리콘 게이트(121)를 갖는 터널링 소자(120), 및 MIM 커패시터(130)를 포함한다. MIM 커패시터(130)는 금속 상호접속층에 형성된 도전성 상판(131) 및 하판(132)을 포함한다. 제1 폴리실리콘 게이트(111), 제2 폴리실리콘 게이트(121) 및 MIM 커패시터의 도전성 상판(131)는 함께 연결되어 플로팅 노드(FG)를 형성한다. 비휘발성 메모리 소자(300)는 프로그램 가능 고전압 소스에 연결하기 위한 고전압 입력 노드를 포함한다. 도 6에 도시된 바와 같이, 비휘발성 메모리 소자(300)는 전압 신호(Vhv)를 제공하기 위한 고전압 입력 노드(612)에 연결되는 고전압 스위치 회로(610)를 더 포함한다. 전압 신호(Vhv)는 PMOS 트랜지스터에서의 제1 폴리실리콘 게이트(111)에 대한 열전자 프로그래밍을 하거나, 또는 터널링 소자(120)에서 터널링을 통해 제2 폴리실리콘 게이트(121)를 제거하기 위한 고전압 신호이다.
실시예들에 있어서, 메모리 소자는 집적 회로(IC)에 설치되며, 프로그래밍 가능 고전압 소스는 IC 외부에 설치된다. 예컨대, 프로그래밍 가능 고전압 소스는 외부 테스터일 수 있다.
전술한 바와 같이, 전압(VPP)의 상승/하강 시간 및 펄스폭(PW)을 제어하기 위해 내부 전하 펌프 및 램프업 생성기(ramp generator)를 사용하는 것은, 칩 면적 및 전력 소비 측면에서 경제적으로 유리하지 않다. 따라서, 실시예들에 있어서, VPP 펄스는 외부 테스터를 사용하여 완전히 제어한다. 플로팅 게이트 트랜지스터(PFET)의 드레인 인터페이스 상의 전압 과부하를 줄이기 위해서, 고전압(VPP)을 완만하게 구동해야 하고(점진/램프업) 소정 시간(펄스폭) 동안 해당 인가를 유지하여 전하 이동이 발생하도록 해야 하는데, 산화물 손상도 방지하여야 한다. 고전압(VPP)은 (a) 칩 상의 테스트 리드일 수 있고, 단지 (b) 웨이퍼 레벨 액세스를 위해 접합 없는 금속 패드일 수도 있다. 전용 테스트 리드는 패키지 수준에서 플로팅 게이트 메모리에 대해 프로그래밍하는 경우에 더 큰 유연성을 제공한다. (b)의 경우, 탐침 카드를 사용하여 웨이퍼 레벨에서 프로그래밍을 수행할 수 있다.
외부 테스터를 사용하여 VPP 펄스를 구동함으로써, 사용자는 상승/하강 시간 또는 펄스폭을 조정하고 최적의 프로그램을 탐색할 수 있고, 이를 통해 양호한 신뢰성을 갖도록 메모리 셀을 프로그래밍할 수 있다. 테스터에서 간단한 코드 변경으로 펄스 형태를 수정할 수 있으므로, 사용자는 VPP 펄스를 더 융통적으로 형성함으로써, 최적의 프로그래밍 결과를 얻을 수 있다. VPP 펄스의 램프업이 외부 테스터에 의해 제어되어, 거친 램프업 단계 또는 미세 램프업 단계가 수행될 수 있다. 실시예들에 있어서, VPP 펄스는 Chroma 3380 PATE 테스터에 의해 rise/fall/PW=2mS로 구동될 수 있다. 다만, 또 다른 테스터 또는 외부 프로그래밍 가능 전압 소스를 사용할 수 있다.
100: 플로팅 노드 메모리 소자
110: PMOS 트랜지스터
111: 제1 폴리실리콘 게이트
112: 게이트 산화물
113: 제1 N형 웰 영역
115: 소스 노드
116: 드레인 노드
120: 터널링 소자
121: 제2 폴리실리콘 게이트
122: 터널링 산화물
123: 제2 N형 웰 영역
125: 삭제 노드
130: MIM 커패시터
131: 상판
131: 도전성 상판
132: 하판
133: 유전층
141: 금속 상호연결부(MN)의 일부
142,MN: 금속 상호연결부
300: 비휘발성 메모리 소자
301,302: 멀티플렉서
610: 고전압 스위치 회로
610: 제1 고전압 스위치 회로
620: 제2 고전압 스위치 회로
630: 제어 논리
710,M1,M2,M3,M4,M5,M6,M7,M8,M9,M0: 트랜지스터
710: 전송 트랜지스터
720: 행 바이어스 회로
800: 감지 증폭기 읽기 회로
810: 전류 비교기
CG: 제어 게이트
eraseb,erase,VCCH,VPP: 전압 신호
FG: 플로팅 노드
I1,I2,I3: 인버터
ICELL,IREF: 전류
MX1,MX2: 전송 게이트
VTUN,VSRC,VFG,Vhv,VD,VCG: 전압
110: PMOS 트랜지스터
111: 제1 폴리실리콘 게이트
112: 게이트 산화물
113: 제1 N형 웰 영역
115: 소스 노드
116: 드레인 노드
120: 터널링 소자
121: 제2 폴리실리콘 게이트
122: 터널링 산화물
123: 제2 N형 웰 영역
125: 삭제 노드
130: MIM 커패시터
131: 상판
131: 도전성 상판
132: 하판
133: 유전층
141: 금속 상호연결부(MN)의 일부
142,MN: 금속 상호연결부
300: 비휘발성 메모리 소자
301,302: 멀티플렉서
610: 고전압 스위치 회로
610: 제1 고전압 스위치 회로
620: 제2 고전압 스위치 회로
630: 제어 논리
710,M1,M2,M3,M4,M5,M6,M7,M8,M9,M0: 트랜지스터
710: 전송 트랜지스터
720: 행 바이어스 회로
800: 감지 증폭기 읽기 회로
810: 전류 비교기
CG: 제어 게이트
eraseb,erase,VCCH,VPP: 전압 신호
FG: 플로팅 노드
I1,I2,I3: 인버터
ICELL,IREF: 전류
MX1,MX2: 전송 게이트
VTUN,VSRC,VFG,Vhv,VD,VCG: 전압
Claims (20)
- 비휘발성 메모리 소자로서,
제1 폴리실리콘 게이트를 구비하는 P형 금속 산화물 반도체(PMOS) 트랜지스터,
제2 폴리실리콘 게이트를 구비하는 터널링 소자, 및
금속 상호접속층에 형성된 도전성 상판 및 하판을 포함하며, 상기 제1 폴리실리콘 게이트, 상기 제2 폴리실리콘 게이트, 및 MIM 커패시터의 상기 도전성 상판은 함께 연결되어 플로팅 노드를 형성하는 금속-절연체-금속(MIM) 커패시터,를 포함하는 플로팅 노드 메모리 셀;
프로그래밍 가능 고전압 소스에 연결하기 위한 고전압 입력 노드; 및
고전압 입력 노드에 연결되는 고전압 스위치 회로로서, 상기 PMOS 트랜지스터에서 상기 제1 폴리실리콘 게이트의 열전자 프로그래밍, 및 상기 터널링 소자의 상기 제2 폴리실리콘 게이트의 터널링 삭제를 수행하기 위해 전압 신호를 제공하기 위한 고전압 스위치 회로를 포함하는, 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 비휘발성 메모리 소자는 집적 회로(IC)에 배치되고, 상기 프로그래밍 가능 고전압 소스는 상기 IC의 외부에 설치되는, 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 고전압 스위치 회로는
PMOS 트랜지스터(M1, M2, M3 및 M4); 및
NMOS 트랜지스터(M5, M6, M7, M8 및 M9)을 포함하며,
이때:
상기 PMOS 트랜지스터(M1 및 M3) 및 상기 NMOS 트랜지스터(M5, M7 및 M9)는 상기 고전압 입력 노드와 접지 노드 사이에 직렬 연결되고, 상기 NMOS 트랜지스터(M9)의 드레인은 상기 NMOS 트랜지스터(M9)의 소스에 연결되며;
상기 PMOS 트랜지스터(M2 및 M4) 및 상기 NMOS 트랜지스터(M6 및 M8)는 상기 고전압 입력 노드와 상기 접지 노드 사이에 직렬 연결되고, 상기 PMOS 트랜지스터(M4) 및 상기 NMOS 트랜지스터(M6) 사이의 노드는 상기 비휘발성 메모리 소자에 고전압 신호를 제공하며;
상기 PMOS 트랜지스터(M1 및 M2)는 전류 미러를 형성하도록 연결되며;
상기 PMOS 트랜지스터(M3)의 게이트 노드는 상기 PMOS 트랜지스터(M4)의 게이트 노드에 연결되며;
상기 PMOS 트랜지스터(M3)의 게이트 노드와 상기 PMOS 트랜지스터(M4)의 게이트 노드는 전원에 연결되며;
상기 NMOS 트랜지스터(M5)의 게이트 노드와 상기 NMOS 트랜지스터(M6)의 게이트 노드는 전원 전압에 연결되며;
상기 NMOS 트랜지스터(M7)의 게이트 노드와 상기 NMOS 트랜지스터(M8)의 게이트 노드는 각각 제어 신호 및 제어 신호의 보수에 연결되는, 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 전원 전압은 상기 고전압 입력 노드에서의 전압보다 낮은, 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 제1 폴리실리콘 게이트 및 상기 제2 폴리실리콘 게이트는 제2층 금속 상호연결부를 통해 연결되는, 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 제1 폴리실리콘 게이트 전극 및 상기 제2 폴리실리콘 게이트는 제1층 금속 상호연결부를 통해 연결되는, 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 MIM 커패시터의 면적은 상기 플로팅 노드 메모리 셀의 면적의 50% 내지 90%인, 비휘발성 메모리 소자.
- 집적 회로(IC)에 설치되고, 플로팅 노드, 제어 노드, 삭제 노드, 소스 노드 및 드레인 노드를 포함하는 플로팅 노드 메모리 셀;
상기 IC의 외부의 외부 프로그래밍 가능 고전압 소스에 연결되는 고전압 입력 노드; 및
상기 고전압 입력 노드에 연결되고, PMOS 트랜지스터(M1, M2, M3 및 M4), 및 NMOS 트랜지스터(M5, M6, M7, M8 및 M9)를 포함하고, 상기 플로팅 노드의 전하에 대한 열전자 프로그래밍, 및 상기 플로팅 노드로부터의 터널링을 통해 전하 제거를 수행하기 위해 전압 신호를 제공하기 위한 고전압 스위치 회로를 포함하며,
이때:
상기 PMOS 트랜지스터(M1 및 M3) 및 상기 NMOS 트랜지스터(M5, M7 및 M9)는 상기 고전압 입력 노드와 접지 노드 사이에 직렬 연결되고, 상기 NMOS 트랜지스터(M9)의 드레인 노드는 상기 NMOS 트랜지스터(M9)의 소스 노드에 연결되며;
상기 PMOS 트랜지스터(M2 및 M4) 및 상기 NMOS 트랜지스터(M6 및 M8)는 상기 고전압 입력 노드와 상기 접지 노드 사이에 직렬 연결되고, 상기 PMOS 트랜지스터(M4) 및 상기 NMOS 트랜지스터(M6) 사이의 노드는 상기 비휘발성 메모리 소자에 고전압 신호를 제공하며;
상기 PMOS 트랜지스터(M1 및 M2)는 전류 미러를 형성하도록 연결되며;
상기 PMOS 트랜지스터(M3)의 게이트 노드는 상기 PMOS 트랜지스터(M4)의 게이트 노드에 연결되며;
상기 PMOS 트랜지스터(M3)의 게이트 노드와 상기 PMOS 트랜지스터(M4)의 게이트 노드는 전원에 연결되며;
상기 NMOS 트랜지스터(M5)의 게이트 노드와 상기 NMOS 트랜지스터(M6)의 게이트 노드는 전원 전압에 연결되며;
상기 NMOS 트랜지스터(M7)의 게이트 노드와 상기 NMOS 트랜지스터(M8)의 게이트 노드는 각각 제어 신호 및 제어 신호의 보수에 연결되는, 비휘발성 메모리 소자.
- 제8항에 있어서,
상기 전원 전압은 상기 고전압 입력 노드에서의 전압보다 낮은, 비휘발성 메모리 소자.
- 제8항에 있어서,
상기 플로팅 노드 메모리 셀은
제1 폴리실리콘 게이트를 구비하는 P형 금속 산화물 반도체(PMOS) 트랜지스터;
제2 폴리실리콘 게이트를 구비하는 터널링 소자; 및
금속 상호접속층에 형성된 도전성 상판 및 하판을 포함하는 금속-절연체-금속(MIM) 커패시터를 포함하며,
상기 제1 폴리실리콘 게이트, 상기 제2 폴리실리콘 게이트, 및 상기 MIM 커패시터의 상기 도전성 상판은 함께 연결되어 플로팅 노드를 형성하는, 비휘발성 메모리 소자.
- 제10항에 있어서,
상기 플로팅 노드 메모리 셀은
상기 MIM 커패시터의 상기 하판에 배치되는 제어 노드;
상기 터널링 소자의 웰 영역 배치되는 삭제 노드;
상기 PMOS 트랜지스터의 소스 영역에 배치되는 소스 노드; 및
상기 PMOS 트랜지스터의 드레인 영역에 배치되는 드레인 노드를 포함하는, 비휘발성 메모리 소자.
- 제10항에 있어서,
상기 제1 폴리실리콘 게이트 및 상기 제2 폴리실리콘 게이트는 제2층 금속 상호연결부를 통해 연결되는, 비휘발성 메모리 소자.
- 제10항에 있어서,
상기 제1 폴리실리콘 게이트 전극 및 상기 제2 폴리실리콘 게이트는 상기 제1층 금속 상호연결부를 통해 연결되는, 비휘발성 메모리 소자.
- 제10항에 있어서,
상기 MIM 커패시터는 상기 PMOS 트랜지스터 및 상기 터널링 소자 상에 배치되는, 비휘발성 메모리 소자.
- 플로팅 노드 메모리 셀을 제공하는 단계로서, 상기 플로팅 노드 메모리 셀은 P형 금속 산화물 반도체(PMOS) 트랜지스터, 터널링 소자 및 금속-절연체-금속(MIM) 커패시터를 포함하고, 상기 PMOS 트랜지스터는 제1 폴리실리콘 게이트를 구비하고, 상기 터널링 소자는 제2 폴리실리콘 게이트를 구비하고, 상기 MIM 커패시터는 금속 상호연결층에 형성된 도전성 상판 및 하판을 포함하며, 이 때 상기 제1 폴리실리콘 게이트, 상기 제2 폴리실리콘 게이트, 및 상기 MIM 커패시터의 상기 도전성 상판은 함께 연결되어 플로팅 노드를 형성하는 단계;
프로그래밍 가능 고전압 소스를 고전압 입력 노드에 연결하는 단계로서, 상기 고전압 입력 노드는 고전압 신호를 제공하기 위한 고전압 스위치 회로에 연결되는 단계;
상기 고전압 스위치 회로의 출력을 상기 플로팅 노드에 연결하는 단계;
제1 램프업 시간 내에 상기 프로그램 가능 고전압 소스를 제1 고전압으로 램프 상승시키는 단계;
상기 제1 고전압을 제1 지속 시간 동안 유지함으로써 삭제 동작을 수행하는 단계;
상기 고전압 스위치 회로의 출력을 상기 플로팅 노드에 연결하는 단계;
제2 램프업 시간 내에 상기 프로그래밍 가능 고전압 소스를 제2 고전압으로 램프 상승시키는 단계; 및
상기 제2 고전압을 제2 지속 시간 동안 유지함으로써 프로그래밍 동작을 수행하는 단계를 포함하는, 비휘발성 메모리 소자의 동작 방법.
- 제15항에 있어서,
상기 고전압 스위치 회로는 PMOS 트랜지스터(M1, M2, M3 및 M4), 및 NMOS 트랜지스터(M5, M6, M7, M8 및 M9)를 포함하며,
이때:
상기 PMOS 트랜지스터(M1 및 M3) 및 상기 NMOS 트랜지스터(M5, M7 및 M9)는 상기 고전압 입력 노드와 접지 노드 사이에 직렬 연결되고, 상기 NMOS 트랜지스터(M9)의 드레인 노드는 상기 NMOS 트랜지스터(M9)의 소스 노드에 연결되며;
상기 PMOS 트랜지스터(M2 및 M4) 및 상기 NMOS 트랜지스터(M6 및 M8)는 상기 고전압 입력 노드와 상기 접지 노드 사이에 직렬 연결되고, 상기 PMOS 트랜지스터(M4) 및 상기 NMOS 트랜지스터(M6) 사이의 노드는 상기 비휘발성 메모리 소자에 고전압 신호를 제공하며;
상기 PMOS 트랜지스터(M1 및 M2)는 전류 미러를 형성하도록 연결되며;
상기 PMOS 트랜지스터(M3)의 게이트 노드는 상기 PMOS 트랜지스터(M4)의 게이트 노드에 연결되며;
상기 NMOS 트랜지스터(M5)의 게이트 노드와 상기 NMOS 트랜지스터(M6)의 게이트 노드는 전원 전압에 연결되며;
상기 NMOS 트랜지스터(M7)의 게이트 노드와 상기 NMOS 트랜지스터(M8)의 게이트 노드는 각각 제어 신호 및 제어 신호의 보수에 연결되는, 비휘발성 메모리 소자의 동작 방법.
- 제16항에 있어서,
상기 비휘발성 메모리 소자는 집적 회로(IC)에 배치되고, 상기 프로그래밍 가능 고전압 소스는 상기 IC의 외부에 설치되는, 비휘발성 메모리 소자의 동작 방법.
- 제16항에 있어서,
상기 전원 전압은 상기 고전압 입력 노드에서의 전압보다 낮은, 비휘발성 메모리 소자의 동작 방법.
- 제16항에 있어서,
상기 프로그램 가능 고전압 소스 중에서 상기 제1 램프업 시간 및 상기 제2 램프업 시간을 선택함으로써, 상기 비휘발성 메모리 소자에 과도한 스트레스를 초래하는 것을 방지하는 단계를 더 포함하는, 비휘발성 메모리 소자의 동작 방법.
- 제16항에 있어서,
상기 프로그램 가능 고전압 소스 중에서 상기 제1 고전압 및 상기 제2 고전압을 선택함으로써, 상기 비휘발성 메모리 소자에 과도한 스트레스를 초래하는 것을 방지하는 단계를 더 포함하는, 비휘발성 메모리 소자의 동작 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal |