KR960013023B1 - 감지회로를 갖춘 독출출력회로 - Google Patents

감지회로를 갖춘 독출출력회로 Download PDF

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Abstract

내용없음

Description

감지회로를 갖춘 독출출력회로
제 1 도는 본 발명의 1실시예에 따른 감지증폭기를 이용한 독출출력회로를 나타낸 회로도.
제 2 도 및 제 3 도는 제 1 도의 독출출력회로의 동작을 나타낸 타이밍차트.
제 4 도는 본 발명의 다른 실시예에 따른 독출출력회로를 나타낸 회로도.
제 5 도 및 제 6 도는 제 4 도의 독출출력회로의 동작을 나타낸 타이밍차트.
제 7 도는 종래의 감지증폭기를 이용한 독출출력회로를 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
101 : 감지증폭기102a,102b : 부하회로
103a,103b : 비트선104a,104b,104c : 워드선
105a~105f : 기억셀106a,106b : 열셀렉터
107a,107b : 열디코드선109a,109 : 차동입력선
110 : 더미셀111 : 더미트랜지스터
112 : 입력측 스위치113 : 기준측 스위치
114a,114b : 비트선 스위치120 : 본체 ROM
502a,502b,502c : 행어드레스 디코드선
[산업상의 이용분야]
본 발명은 메모리의 감지회로에 관한 것으로, 특히 전기적으로 프로그램이 가능한 독출전용 메모리에 사용되는 것에 관한 것이다.
[종래의 기술 및 그 문제점]
이하, 제 7 도를 참조하여 종래의 감지회로를 갖춘 독출출력회로에 관하여 설명한다.
독출출력회로는, 본체 ROM(220), 부하회로(202a), 더미트랜지스터(211 ; dummy transister), 더미셀(210 : dummy cell), 부하회로(202b)로 구성된다. 여기서, 더미셀(210)은 본체 ROM(220)을 구성하는 각 셀과 동일한 구조를 갖추고 있다.
본체 ROM(220)은 열디코드선(207a,207b ; column decode line)에 접속된 열셀렉터(206a,206b ; column selector), 워드선(204a~204c) 및 비트선(203a,203b), 기억셀(205a~205f)을 갖추고 있다.
감지증폭기(201)의 제 1 입력단은 입력선(209a)을 매개하여 전원전압(Vcc)이 인가된 부하회로(202a) 및 열셀렉터(206a,206b)의 전류로(電流路)의 일단에 접속되어 있고, 감지증폭기(201)의 제 2 입력단은 입력선(209b)을 매개하여 전원전압(Vcc)이 인가된 부하회로(202b) 및 더미트랜지스터(211)의 전류로의 일단에 접속되어 있다.
더미트랜지스터(211)의 전류로의 타단에는 더미셀(210)의 전류로의 일단이 접속되어 있고, 더미셀(210)의 전류로의 타단은 접지되어 있으며, 더미셀(210)과 더미트랜지스터(211)의 게이트 전극에는 전원전압(Vcc)이 공급되고 있다.
여기서, 부하회로(202a)는 입력선(209a)의 전위를 확정하기 위한 풀업용(pull-up用) 부하이다.
부하회로(202a)와 더미셀(210) 및 더미트랜지스터(211)는 입력선(209b)에 기준전압을 공급하기 위한 것이다. 통상, 이 기준전압은 전압(V1)과 전압(V2) 사이의 중간전압[V3 ; V3=(V1+V2)/2]으로 설정된다. 여기서, 전압(V1)은 선택된 기억셀이 선택시에만 온상태로 되는 온셀인 경우의 입력선(209a)의 전압이고, 전압(V2)은 선택된 기억셀이 오프셀인 경우의 입력선(209a)의 전압이다.
이어서, 제 7 도에 도시된 독출출력회로의 동작에 관하여 설명한다. 외부로부터 인가된 행어드레스신호에 따라 워드선(204a~204c)중 어느 것인가 1개가 선택되고, 이 선택된 워드선에 접속된 기억셀의 내용이 비트선(203a,203b)에 출력된다.
또한, 열어드레스신호에 따라 열디코드선(207a,207b)중 어느것인가 1개가 선택되고, 이 선택된 열디코드선에 접속된 열셀렉터가 도통되어 비트선에 출력된 기억셀의 기억내용이 감지증폭기(201)의 제 1 입력단에 공급된다. 여기서, 선택된 셀이 항상 도통되지 않는 오프셀인 경우에는 부하회로(202a)에 의해 입력선(209a)의 전위가 확정된다.
감지증폭기(201)는 입력선(209a,209b)의 전위차를 증폭하여 선택된 기억셀의 기억내용을 출력한다.
종래, 독출출력회로는 다음의 2가지 방법에 의해 기억셀에 기억된 데이터의 독출속도의 고속화를 도모했다.
제 1 방법은 감지증폭기의 감도를 높이는 방법이고, 제 2 방법은 기억셀에서의 허용전류(「셀전류」)를 증가시켜서 비트선에 축적된 전하의 방전속도를 빠르게 하는 방법이다. 감지증폭기의 감도가 충분히 높은 경우에는, 제 2 방법에 의해 독출출력회로의 동작속도를 빠르게 할 수가 있다.
그렇지만, 셀전류를 증가시키면 기억셀의 소비전력이 증가할 뿐만 아니라 기억셀의 패턴면적도 증대되기 때문에, 메모리의 칩사이즈(chipsize)를 확대시키게 된다. 따라서, 기억셀에 흐르는 셀전류를 증가시켜서 독출출력회로의 동작속도를 빠르게 하는 방법에는 한계가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 기억셀에 유지된 데이터의 독출속도의 고속화를 도모할 수 있는 독출출력회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 독출출력회로는, 메모리셀과; 이 메모리셀에 접속된 메모리셀을 선택하는 워드선; 상기 메모리셀의 출력단에 접속된 비트선; 상기 메모리셀과 동일한 구조를 갖추고, 전원전압의 1/2 보다 낮은 기준전압을 발생시키는 더미셀; 전류로의 일단에 전원전압이 공급되고, 전류로의 타단이 상기 더미셀의 출력단자에 접속도는 제 1 스위치수단; 전류로의 일단이 상기 비트선에 접속되고, 전류로의 타단이 접지되어 있는 제 2 스위치수단; 상기 더미셀로부터 출력되는 기준전압이 공급되는 제 1 입력단과, 상기 메모리셀의 출력신호가 공급되는 제 2 이력단을 갖춘 감지증폭기 및; 이 감지증폭기가 동작하기 전에 상기 제1 및 제 2 스위치수단을 도통상태로 하고, 그 후 감지동작을 위해 상기 제1 및 제 2 스위치수단을 오프시키는 스위치제어수단을 구비하여 구성된 것을 특징으로 한다.
(작용)
상기와 같이 구성 및 동작하는 본 발명은, 어드레스신호에 의해 지정된 메모리셀이 온셀인 경우에 감지증폭기의 출력을 변화시키지 않는 것이 가능하고, 메모리셀로부터 데이터의 독출속도가 셀전류에 의존하지 않게 되어, 메모리셀에 흐르는 전류를 증대시키지 않으면서 메모리셀로부터의 데이터독출속도의 고속화를 도모할 수 있게 된다.
(실시예)
이하, 예시도면을 참조해서 본 발명의 실시예에 따른 감지회로를 갖춘 독출출력회로에 관하여 상세히 설명한다.
제 1 도는 본 발명의 실시예에 따른 독출출력회로의 회로도이다.
먼저, 제 1 도에 나타낸 독출출력회로의 구성에 관하여 설명한다.
이 독출출력회로는, 감지증폭기(101), 본체 ROM(120), 본체 ROM(120)에 접속된 부하회로(102a), 더미트랜지스터(111), 더미셀(110), 더미트랜지스터(111)에 접속된 부하회로(102b), 입력측 스위치(112), 기준측 스위치(113), 비트선 스위치(114a,114b)를 갖추고 있다.
더미셀(110)은 본체 ROM(120)을 구성하는 각 셀과 동일한 구조를 갖추고 있다.
여기서, 입력측 스위치(112), 기준측 스위치(113), 비트선 스위치(114a,114b)는 MOSFET로 구성된다.
감지증폭기(101)의 제 1 입력단은 입력선(109b)을 매개하여 부하회로(102b)와 기준측 스위치(113)의 전류로의 일단 및 더미트랜지스터(111)의 전류로의 일단에 접속되어 있고, 감지증폭기(101)의 제 2 입력단은 입력선(109a)을 매개하여 부하회로(102a)의 일단, 입력측 스위치(112)의 전류로의 일단 및 열셀렉터(106a,106b)의 전류로의 일단에 접속되어 있으며, 감지증폭기(101)의 출력단은 도시되지 않은 출력버퍼 등에 접속되어 있고, 부하회로(102a,102b)의 타단에는 전원전압(Vcc)이 공급되고 있다.
더미트랜지스터(111)의 전류로의 타단은 더미셀(110)의 전류로의 일단에 접속되어 있고, 더미셀(110)의 전류로의 타단은 접지되어 있으며, 더미트랜지스터(111)의 게이트전극과 더미셀(110)의 제어전극에는 전원전압(Vcc)이 공급되고 있다.
기준측 스위치(113)의 전류로의 타단에는 전원전압(Vcc)이 공급되고 있고, 그 제어전극에는 클럭신호[/ø1; 클럭신호(ø1)가 반전된 신호를 클럭신호로(/ø1)로 정의함]가 공급되고 있다. 입력측 스위치(112)의 전류로의 타단은 접지되고, 그 제어전극에는 클럭신호(ø1)가 공급되고 있다.
본체 ROM(120)은, 열디코드선(107a,107b)에 접속된 열셀렉터(106a,106b), 워드선(104a~104c) 및 비트선(103a,103b)에 접속된 기억셀(105a~105f)을 갖추고 있다.
열셀렉터(106a)의 전류로의 일단은 입력선(109a)에 접속되고, 그 전류로의 타단은 비트선(103a)에 접속되며, 그 게이트전극은 열디코드선(107a)에 접속되어 있다.
열셀렉터(106b)의 전류로의 일단은 차동입력선(109a)에 접속되고, 그 전류로의 타단은 비트선(103b)에 접속되며, 그 게이트전극은 열디코드선(107b)에 접속되어 있다.
비트선과 워드선의 교차위치에 기억셀(105a~105f)이 배치되는 바, 그들의 전류로의 일단은 대응하는 비트선(103a,103b)에 접속되고, 각 타단은 접지되며, 그 제어전극은 대응하는 워드선(104a,104b,104c)에 접속되어 있다.
비트선 스위치(114a,114b)의 전류로의 일단은 비트선(103a,103b)에 각각 접속되고, 그 전류로의 타단은 접지되며, 각 제어전극에는 클럭신호(ø1)가 공급되고 있다.
이어서, 제 1 도에 도시된 기억셀(105a)의 기억내용을 독출하는 동작에 관해서 제 2 도 및 제 3 도를 참조해서 설명한다.
제 2 도는 기억셀(105a)이 오프셀(부유게이트에 전자가 주입되어 있는 셀)인 경우의 독출동작을 나타낸 타이밍차트이고, 제 3 도는 기억셀(105a)이 온셀(전자가 주입되어 있지 않은 셀)인 경우의 독출동작을 나타낸 타이밍차트이다.
제 2 도 및 제 3 도의 참조부호 Vref는 기준전압, Vin은 입력전압, Vout는 출력전압, Wa는 행어드레스 디코드신호, ø1은 클럭신호를 나타내고 있다.
제 2 도를 참조해서 기억셀(105a)이 오프셀인 경우의 독출동작에 관하여 설명한다.
먼저, 독출을 수행하기 전에 제 2 도에 나타낸 바와 같이 어드레스신호를 본체 ROM(120)에 공급함과 더불어 클럭신호(ø1)를 하이레벨로 상승시킨다.
클럭신호(ø1)가 하이레벨로 설정되면, 입력측 스위치(112)와 비트선 스위치(114a,114b)의 제어전극에 하이레벨의 신호가 공급되고, 기준측 스위치(113)의 제어전극에 로우레벨의 신호가 공급되므로, 입력측 스위치(112), 기준측 스위치(113), 비트선 스위치(114a,114b)는 모두 온되게 된다.
클럭신호(ø1)가 하이레벨인 기간(T1) 동안에 열셀렉터(106a)가 도통되고, 행어드레스 디코드신호(Wa)가 로우레벨로부터 하이레벨로 변화하게 되지만, 스위치군(112,113,114a,11b)이 도통되어 있기 때문에, 입력전압(Vin)=0, 기준전압(Vref)=Vcc, 출력전압(Vout)=0으로 되어, 감지동작은 수행되지 않게 된다.
그리고나서, 시간(T1)이 경과하고 클럭신호(ø1)가 로우레벨로 되면, 기준측 스위치(113)의 제어전극에는 하이레벨의 신호가 공급되고, 입력측 스위치(112) 및 비트선 스위치(114a,114b)의 제어전극에는 로우레벨의 신호가 공급되므로, 입력측 스위치(112), 기준측 스위치(113), 비트선 스위치(114a,114b)는 모두 오프되게 된다. 그 결과, 기준전압(Vref)이 부하회로(102b), 더미셀(110) 및 더미트랜지스터(111)에 의해 정해지는 일정 전압(V3)까지 변화하게 된다.
기억셀(105a)은 오프셀이기 때문에, 워드선(104a)에 공급되는 행어드레스 디코드신호(Wa)가 변화해도, 기억셀(105a)은 오프인 그대로이다.
따라서, 비트선(103a)이 부하회로(102a)에 의해 충전되고, 입력전압(Vin)은 부하회로(102a)에 의해 정해진 일정 전압(V2)까지 변화하게 된다.
즉, 선택된 셀은 오프셀이기 때문에, 제 2 도에 나타낸 바와 같이 본체 ROM(120)의 출력과 더미셀(110)의 출력의 대소관계가 T3[Vref와 입력전압(Vin)의 교점]를 경계로 역전된다(Vin＜Vref인 상태로부터 Vin＞Vref인 상태로 변화한다). 본체 ROM(120)의 출력과 더미셀(110)의 출력의 차는 감지증폭기(101)에 의해 증폭되고, 이 감지증폭기(101)의 출력(Vout)은 제 2 도에 나타낸 바와 같이 로우레벨로부터 하이레벨(0으로부터 Vcc)로 변화되어, 감지동작이 수행된다.
이어서, 제 3 도를 참조하여 기억셀(105a)에 온셀인 경우에 관해서 설명한다.
먼저, 클럭신호(ø1)를 하이레벨로 상승시키면, 상술한 바와 같이 입력측 스위치(112), 기준측 스위치(113), 비트선 스위치(114a,114b)가 모두 온되어, 기준전압(Vref)은 전원전압(Vcc)으로, 입력전압(Vin)은 접지전위로, 출력전압(Vout)은 접지전위로 된다.
그리고나서, 클럭신호(ø1)가 로우레벨로 되면 입력측 스위치(112), 기준측 스위치(113), 비트선 스위치(114a,114b)가 모두 오프되게 된다. 이 경우는 기억셀(105a)이 온셀이기 때문에, 기억셀(105a)에 전류가 흘러, 입력전압(Vin)은 V1[여기서, V1＜V2, V3=(V1+V2)/2로 설정]으로 변화하고, 기준전압(Vref)은 V3로 변화한다.
그러나, 제 3 도에 나타낸 바와 같이 입력전압(Vin)과 기준전압(Vref)의 대소관계는 일관해서 변화하지 않기 때문에, 출력전압(Vout)은 변화하지 않고, Vout=0인 상태를 유지하게 된다.
이와 같이, 제 1 도에 도시된 독출출력회로의 동작은 비트선(103a,103b)의 용량, 부하회로(102a)의 내부 임피던스에 의해 결정되고, 기억셀에 흐르는 셀전류에 좌우되지 않는다.
또, 기준전압발생용 더미셀(110)에 흐르는 셀전류는 기준전압(Vref)이 전원전압(Vcc)으로부터 일정 전압(V3)으로 변화하는 시간을 좌우하지만, 더미셀에 접속되는 회로의 용량은 비트선의 용량과 비교해서 충분히 작게 할 수가 있다. 따라서, 독출출력회로(100)의 동작속도에 대한 셀전류의 영향을 매우 적다.
다음에는, 본 발명의 제 2 실시예에 관해서 설명한다.
제 4 도에 도시된 독출출력회로는 제 1 도에 도시된 독출출력회로의 변형예로서, 제 1 도에 도시된 독출출력회로에 앤드회로(501a,501b,501c)를 추가시킨 것이다.
각 앤드회로(501a,501b,501c)의 출력단은 대응하는 각 워드선(104a,104b,104c)에 접속되어 있고, 그들의 제 1 입력단에는 대응하는 각 행어드레스 디코드선(502a,502b,502c)이 접속되어 있으며, 그들의 제 2 입력단에는 클럭신호[/ø2; 행어드레스 디코드신호(Wa)를 지연시키기 위한 지연용 클럭신호]가 공급되고 있다.
한편, 제 4 도의 독출출력회로의 다른 회로구성에 관해서는 제 1 도의 독출출력회로와 동일하므로, 동일 부분에는 동일 참조부호를 병기하되 그 설명을 생략한다.
다음에는 제 5 도 및 제 6 도를 참조하여 기억셀(105a)의 기억내용을 독출하는 동작에 관하여 설명한다.
제 5 도는 기억셀(105a)이 오프셀인 경우의 독출동작을 나타낸 타이밍차트이고, 제 6 도는 기억셀(105a)이 온셀인 경우의 독출동작을 나타낸 타이밍차트이다.
제 5 도 및 제 6 도의 Vref는 기준전압, Vin은 입력전압, Vout은 출력전압, Wa는 행어드레스 디코드신호, ø1, ø2는 클럭신호, Wa'는 지연된 행어드레스 디코드신호를 나타내고 있다.
제 5 도를 참조해서 기억셀(105a)에 오프셀인 경우의 독출동작에 관하여 설명한다.
먼저, 독출을 수행하기 전에 제 5 도에 나타낸 바와 같이 클럭신호(ø1,ø2)를 모두 하이레벨로 상승시켜서, 입력측 스위치(112), 기준측 스위치(113), 비트선 스위치(114a,114b)를 모두 온시킨다. 그 결과, 기준전압(Vref)은 전원전압(Vcc)으로 되고, 입력전압(Vin)은 접지전위로 된다. 또, 열셀렉터(106a)가 온됨으로써, 비트선(103a)이 선택된다.
그렇지만, 클럭신호(/ø2)는 로우레벨이고, 앤드게이트(501a)의 출력인 행어드레스 디코드신호(Wa')는 로우레벨이므로, 메모리셀의 선택은 수행되지 않는다.
기간(T1) 경과후, 클럭신호(ø1)가 로우레벨로 하강된다. 그러면, 입력측 스위치(112), 기준측 스위치(113), 비트선 스위치(114a,114b)가 모두 오프된다. 그 결과, 기준전압(Vref)이 일정 전압(V3)을 향해서 변화하기 시작하고, 또 입력전압(Vin)도 상승하기 시작한다.
그리고 나서, 클럭신호(ø2)가 로우레벨로 되면, 클럭신호(/ø2)가 하이레벨로 되어 앤드게이트(501a)가 열리고, 그에 따라 기억셀(105a)의 제어전극에는 행어드레스 디코드신호(Wa')가 공급되어 워드선(104a)이 선택된다. 또한, 워드선(104a) 및 비트선(103a)이 선택됨으로써 기억셀(105a)이 선택된다. 그렇지만, 기억셀(105a)은 오프셀이기 때문에, 기억셀(105a)은 오프상태를 유지하게 된다. 이때문에, 입력전압(Vin)은 V2까지 변화하게 된다.
그 결과, 입력전압(Vin)과 기준전압(Vref)의 대소관계가 소정 시간 경과후에 역전된다[시간(T3)을 경계로 Vin＜Vref의 상태로부터 Vin＞Vref의 상태로 변화한다]. 본체 ROM(120)의 출력과 더미셀(110)의 출력의 차는 감지증폭기(101)에 의해 증폭되고, 감지증폭기(101)의 출력(Vout)은 로우레벨로부터 하이레벨(0으로부터 Vcc)로 변화한다.
한편, 제 5 도의 경우의 기억셀(105a)은 오프셀이지만, 이것이 EPROM셀인 경우에는 기입량의 부족이나 경시변화에 의해 기억셀의 문턱치전압이 기입량이 충분한 기입직후의 셀보다도 저하하는 경우가 있다.
이러한 불완전한 오프셀은 제어게이트전극의 전위, 즉 워드선(104a)의 전위가 하이레벨인 경우의 차단특성이 충분하지 않아서 약간 누설전류가 증가하게 된다. 이 누설전류는 감지동작시에 부하가 비트선을 충전하는 속도를 지연시킨다.
그렇지만,본 실시예에서는 클럭신호(ø2)와 앤드게이트에 의해 행어드레스 디코드신호(Wa')를 메모리셀에 인가함으로써 T2까지의 기간동안 기억셀을 완전히 오프시켜, 부하회로(102a)가 비트선(103a)을 충전하는 속도의 저하를 방지하고 있다. 이 때문에, 기억셀로부터 데이터를 고속으로 독출할 수 있게 된다.
이어서, 제 6 도를 참조해서 기억셀(105a)이 온셀인 경우의 독출동작에 관하여 설명한다.
먼저, 상술한 바와 같이 클럭신호(ø1,ø2)를 모두 하이레벨로 상승시켜서 입력측 스위치(112), 기준측 스위치(113), 비트선 스위치(114a,114b)를 모두 온시키고, 기준전압(Vref)을 전원전압(Vcc)으로, 입력전압(Vin)을 접지전위로 설정한다. 이때, 앤드게이트(501a)는 닫혀 있고, 행어드레스 디코드신호(Wa')는 로우레벨이며, 열셀렉터(106a)는 온된다.
그리고 나서, 클럭신호(ø1)를 로우레벨로 해서 입력측 스위치(112), 기준측 스위치(113), 비트선 스위치(114a,114b)를 모두 온시킨다. 그 결과 기준전압(Vref)이 일정 전압(V3)을 향해 변화하기 시작한다. 또, 클럭신호(ø2)가 하이레벨이므로, 기억셀(105a)은 오프상태이고, 입력전압(Vin)도 V2를 향해 상승하기 시작한다.
이어서, 클럭신호(ø2)이 로우레벨로 되면, 클럭신호(/ø2)가 하이레벨로 되어 앤드게이트(501a)가 열리고, 그에 따라 기억셀(105a)의 제어전극에는 행어드레스 디코드신호(Wa')가 공급되어 워드선(104a)이 선택된다. 또한, 열셀렉터(106a)가 온되어 있기 때문에, 기억셀(105a)이 선택된다. 기억셀(105a)은 온셀이기 때문에, 입력전압(Vin)은 V1에 접근하도록 변화하게 된다.
감지증폭기(101)는 입력전압(Vin)과 기준전압(Vref)을 비교한다. 이 경우는, 일관해서 Vin＜Vref이기 때문에, 감지증폭기(101)의 출력전압(Vout)은 변화하지 않고, Vout=0의 상태를 유지하게 된다.
여기서, 클럭신호(ø2)의 하강을 클럭신호(ø1)의 하강보다 지연시킨 결과, 제 6 도에 나타낸 바와 같이 입력전압(Vin)의 곡선에 리플(ripple)이 생길 가능성이 있지만, 입력전압(Vin)은 기준전압(Vref)을 넘지 않으므로(Vin＜Vref), 입력전압(Vin)과 기준전압(Vref)의 대소관계는 변화하지 않게 된다. 또한, 만일 입력전압(Vin)이 기준전압(Vref)을 넘는 경우도, 넘는 기간이 짧으므로, 감지증폭기(101)는 그 입력신호의 전위의 변화를 검지하지 못하게 된다.
또한, 본 발명은 상기 실시예에 한정하지 않고 각종의 변경이 가능하다. 예컨대, 제 1 도에 도시된 실시예에서는 입력측 스위치(112), 기준측 스위치(113), 비트선 스위치(114a,114b)로서 MOSFET를 사용했지만, 다른 스위치이어도 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 상기 구성에 의해 기억셀로부터 데이터의 독출속도가 전류에 의존하지 않기 때문에, 기억셀에 흐르는 전류를 증대시키지 않고 기억셀로부터의 데이터의 독출속도의 고속화를 도모할 수 있게 된다.

Claims (4)

  1. 메모리셀과; 이 메모리셀에 접속된 메모리셀을 선택하는 워드선; 상기 메모리셀의 출력단에 접속된 비트선; 상기 메모리셀과 동일한 구조를 갖추고, 전원전압의 1/2보다 낮은 기준전압을 발생시키는 더미셀; 전류로의 일단에 전원전압이 공급되고, 전류로의 타단이 상기 더미셀의 출력단자에 접속되는 제 1 스위치수단; 전류로의 일단이 상기 비트선에 접속되고, 전류로의 타단이 접지되어 있는 제 2 스위치수단; 상기 더미셀로부터 출력되는 기준전압이 공급되는 제 1 입력단과, 상기 메모리셀의 출력신호가 공급되는 제 2 입력단을 갖춘 감지증폭기 및; 이 감지증폭기가 동작하기 전에 상기 제1 및 제 2 스위치수단을 도통상태로 하고, 그 후 감지동작을 위해 상기 제1 및 제 2 스위치수단을 오프시키는 스위치제어수단을 구비하여 구성된 것을 특징으로 하는 감지회로를 갖춘 독출출력회로.
  2. 제 1 항에 있어서, 전류로의 일단이 상기 비트선에 접속되고, 타단이 접지된 제 3 스위치수단을 구비하고, 이 제 3 스위치수단은 상기 제1 및 제 2 스위치수단이 온될때 온되고, 또 상기 제1 및 제 2 스위치수단이 오프될때 오프되는 것을 특징으로 하는 감지회로를 갖춘 독출출력회로.
  3. 제 2 항에 있어서, 상기 워드선에 접속되고, 상기 스위치제어수단에 의해 상기 제1 및 제 2 스위치수단이 오프되고 나서 일정 기간 상기 워드선을 접지전위로 유지하며, 상기 메모리셀의 내용이 상기 셀로부터 상기 비트선에 출력되는 것을 회피하는 게이트회로를 구비하여 구성된 것을 특징으로 하는 감지회로를 갖춘 독출출력회로.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 메모리셀이 EPROM인 것을 특징으로 하는 감지회로를 갖춘 독출출력회로.
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