TWI576841B - 用於執行多重記憶體操作之裝置及方法 - Google Patents

用於執行多重記憶體操作之裝置及方法 Download PDF

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Description

用於執行多重記憶體操作之裝置及方法
本發明之實施例大體而言係關於一種記憶體器件及操作該記憶體器件之一方法，且更特定而言，係關於具有經調適以接收一單個命令且回應於該單個命令而致使對一記憶體陣列執行多重存取操作(諸如，寫入或讀取操作)之一控制器之一記憶體器件，及使用該記憶體器件之一方法。
在諸多非揮發性記憶體技術中，一記憶體器件具有一控制器，該控制器經組態以接收指定將對一記憶體陣列執行之一記憶體存取操作(諸如，一讀取操作、一寫入操作或一抹除操作)之一命令。該控制器可進一步經組態以致使對記憶體陣列執行由該命令指定之記憶體存取操作。將理解與執行一存取操作相關聯之總時間及能量不僅包含執行存取操作本身直接涉及之時間及能量，而且亦包含可在執行存取操作之前及之後執行之某些額外負擔操作。某些額外負擔操作每當控制器致使一記憶體存取操作時執行且可顯著增加總時間及能量並縮短電池壽命。因此，需要減少與執行一記憶體存取操作相關聯之總時間及能量。
2‧‧‧記憶體器件
10‧‧‧記憶體/記憶體陣列
14‧‧‧記憶體單元/非揮發性記憶體單元
20‧‧‧行
20-(n-1)‧‧‧未選定行
20-n‧‧‧選定行
20-(n+1)‧‧‧未選定行
22‧‧‧列
22-(m-1)‧‧‧未選定列
22-m‧‧‧選定列
22-(m+1)‧‧‧未選定列
32‧‧‧列驅動器
36‧‧‧感測放大器
40‧‧‧列解碼器
44‧‧‧行解碼器
50‧‧‧記憶體控制器/控制器
90‧‧‧存取時序圖
90a‧‧‧匯流排時間線
90b‧‧‧描述符線
100a‧‧‧第一命令/CMD1
100b‧‧‧第二命令
100c‧‧‧第三命令
102a‧‧‧第一閒置
102b‧‧‧第二閒置
102c‧‧‧第三閒置
104a‧‧‧第一存取前操作
104b‧‧‧第二存取前操作
104c‧‧‧第三存取前操作
106a‧‧‧第一記憶體存取操作
106b‧‧‧第二記憶體存取操作
106c‧‧‧第三記憶體存取操作
108a‧‧‧第一存取後操作
108b‧‧‧第二存取後操作
108c‧‧‧第三存取後操作
110‧‧‧存取時序圖
110a‧‧‧匯流排時間線
110b‧‧‧描述符線
112‧‧‧閒置
114‧‧‧存取前操作
116a‧‧‧記憶體存取操作/第一存取操作/操作
116b‧‧‧記憶體存取操作/第二存取操作/操作
116c‧‧‧記憶體存取操作/第三存取操作/操作
118‧‧‧單個存取後操作/存取後操作
120‧‧‧單個命令
122‧‧‧相變記憶體陣列
124‧‧‧硫族化物儲存元件/儲存元件
126‧‧‧選擇器/PNP BJT
128‧‧‧相變記憶體單元
130‧‧‧相變記憶體單元
132‧‧‧單個命令
134‧‧‧閒置
136‧‧‧預充電操作
138a至138f‧‧‧存取操作/第一至第六存取操作/第一至第六存取(例如，程式化)操作/程式化脈衝
140‧‧‧存取時序圖
140a‧‧‧匯流排時間線
140b‧‧‧描述符線
140a至140f‧‧‧驗證操作/第一至第六驗證操作
142‧‧‧單個放電操作/放電操作
150‧‧‧方法
200‧‧‧受管理記憶體器件
210‧‧‧主機器件
212‧‧‧控制器/記憶體控制器
216‧‧‧記憶體器件陣列/受管理記憶體器件
220‧‧‧存取時序圖
220a‧‧‧記憶體匯流排時間線
220b‧‧‧描述線
222a‧‧‧第一程式化命令
222b‧‧‧第二程式化命令
224a‧‧‧第一狀態
224b‧‧‧第二狀態
224c‧‧‧第三狀態
226a‧‧‧第一讀取命令
230a‧‧‧第一程式化操作
230b‧‧‧第二程式化操作
232‧‧‧第一讀取操作
240‧‧‧存取時序圖
240a‧‧‧受管理記憶體匯流排時間線
240b‧‧‧描述線
242‧‧‧單個命令
244‧‧‧單個累積狀態
250‧‧‧程式化存取操作
252‧‧‧讀取存取操作
A‧‧‧沿著選定行20-n之被禁止單元
B‧‧‧沿著選定列22-m之被禁止單元
C‧‧‧跨越跨被禁止列及被禁止行之剩餘被禁止單元
T‧‧‧目標單元
在說明書之結束部分中特別指出且明確主張所主張之標的物。 然而，若參考以下實施方式並結合隨附圖式閱讀，則可最好地理解組織及/或操作方法兩者連同其目標、特徵及/或優點，在該等隨附圖式中：圖1係根據一項實施例之一記憶體器件之一示意性電路方塊圖。
圖2A係圖解說明由一控制器接收之複數個命令指定之複數個記憶體存取操作之一存取時序圖。
圖2B係圖解說明根據一項實施例之由一控制器接收之一單個命令指定之複數個記憶體存取操作之一存取時序圖。
圖3係根據一項實施例之包含相變記憶體單元之一記憶體器件之一示意性電路圖。
圖4A係圖解說明根據一項實施例之由一控制器接收之一單個命令指定之複數個記憶體存取操作之一存取時序圖。
圖4B係繪示根據一項實施例之執行由一控制器接收之一單個命令指定之複數個記憶體存取操作之一方法之一流程圖。
圖5係根據一項實施例之包含NAND記憶體陣列之一記憶體器件之一示意性方塊圖。
圖6A係圖解說明由一控制器接收之複數個命令指定之複數個記憶體存取操作之一存取時序圖。
圖6B係圖解說明根據一項實施例之由一控制器接收之一單個命令指定之複數個記憶體存取操作之一存取時序圖。
在某些非揮發性記憶體技術中，一記憶體器件具有一控制器，該控制器經組態以接收指定將對一記憶體陣列執行之一記憶體存取操作(諸如，一讀取操作、一寫入操作或一抹除操作)之一命令。該控制器可進一步經組態以致使對記憶體陣列執行由該命令指定之記憶體存取操作。將理解與執行一存取操作相關聯之時間及/或能量不僅包含 例如藉由將一存取脈衝(諸如，一程式化脈衝或一讀取脈衝)施加於一記憶體單元上來執行實際存取操作涉及之時間及能量，而且亦包含執行某些額外負擔操作涉及之時間及能量。該等額外負擔操作可包含例如在施加存取脈衝之前對某些列及/或行進行預充電，以及/或在施加存取脈衝之後將某些列及/或行放電。在某些技術中，此等額外負擔操作(諸如，預充電及放電)每當致使一記憶體存取操作由控制器執行時執行，且可使記憶體器件之總時間及/或能量效率降級。舉例而言，儘管改變一記憶體單元(如一相變記憶體單元)之狀態所花費之時間可自數奈秒至數微妙，但在施加一程式化脈衝之前對某些列及行進行預充電所花費之總時間可顯著增加額外負擔時間及/或能量。額外時間及/或能量可取決於例如可在施加存取脈衝之前進行預充電之行及列之電阻及電容。藉由針對一給定組之額外負擔功能執行多重存取操作，可有利地減少總存取時間及能量。
在下文中，揭示包含一記憶體陣列中之複數個記憶體單元之一記憶體器件。該記憶體器件包含一記憶體控制器，該記憶體控制器經組態以接收指定將對記憶體陣列執行之複數個記憶體存取操作之一單個命令，其中單個命令之經指定複數個記憶體存取操作中之每一者包括一寫入操作、一抹除操作或一讀取操作中之一者。該記憶體控制器進一步經組態以回應於該單個命令而致使對記憶體陣列執行經指定複數個記憶體存取操作。在操作中，記憶體器件可藉由不針對經指定存取操作中之每一者重複某些額外負擔功能而減少與執行經指定存取操作中之每一者相關聯之時間及/或能量。
圖1係根據一項實施例之一記憶體器件2之一電路方塊圖。記憶體器件2包含包括複數個行20及複數個列22之一記憶體陣列10。記憶體陣列10額外地包括一行20與一列22之間的交叉處之複數個記憶體單元14。在某些實施中，行20亦可被稱為位元線或數位線，且列22亦可 被稱為字線。可藉由施加包含例如電壓、電流或電場等之任何適合電信號存取來記憶體單元14中之至少某些記憶體單元。記憶體單元14中之每一者可具有由耦合至記憶體單元14之列22及行20定義之一位址。
根據某些實施例，記憶體器件2額外地包含電連接至行20之一行解碼器44及電連接至列22之一列解碼器40。在操作中，將存取之一記憶體單元14之一實體位址可由一記憶體單元位址指定，該記憶體單元位址可包含於一記憶體存取命令中。記憶體單元位址可包含對應於將啟動之行及列之一行位址及/或一列位址，以便存取一目標記憶體單元。在接收記憶體單元位址後，行解碼器44經組態以解碼一行位址並選擇將啟動之一行，且列解碼器40類似地經組態以解碼一列位址並選擇將啟動之一列。
記憶體器件2額外地包含電連接至列22之一列驅動器32(其可係一字線驅動器)，以及電連接至行20之一感測放大器36。在一存取操作期間，啟動由一命令中之一位址指定的列22中之一者及行20中之一或多者。
仍參考圖1，在某些實施例中，記憶體陣列10進一步連接至一記憶體控制器50，記憶體控制器50經組態以控制記憶體陣列10上之各個存取操作，包含寫入、抹除及讀取。在操作中，記憶體控制器50經組態以自一處理器接收信號以存取記憶體陣列10中之一或多個記憶體單元14。控制器50又經組態以透過行解碼器44及列解碼器40將控制信號傳輸至記憶體陣列10。在某些實施例中，記憶體控制器50在一固態積體電路中整合為記憶體器件2之部分。在其他實施例中，記憶體控制器50可係一主機器件之部分。
記憶體陣列10包括非揮發性記憶體(NVM)單元14。在某些實施例中，NVM單元14包含電耦合或連接至彼此之一儲存元件及一選擇器元件。在某些實施例中，NVM單元14可包含電耦合至一儲存元件之 一選擇器元件。如本文中所使用，一儲存元件係指NVM單元14之可保持一實體狀態達一延長時段(例如，大於1年)而無再新或重寫入之一元件。如本文中所使用，選擇器元件係指NVM單元14之可准許在一特定條件下(例如，在一電壓超過一臨限電壓之情況下)存取連接至選擇器元件之一儲存元件之一元件。
一儲存元件之實例包含一雙閘極電晶體之一浮動閘極、一相變儲存元件、一電阻改變隨機存取記憶體(RRAM)、一導電橋隨機存取記憶體(CBRAM)及/或一自旋轉移矩隨機存取記憶體(STT-RAM)，以及其他類型之儲存元件。一選擇器元件之實例包含一個二端選擇器器件，諸如一個二極體、一雙向定限開關(OTS)、一穿隧接面，或一混合離子-電子導體(MIEC)，以及其他二端選擇器器件。另一選擇係，選擇器節點可包含一個三端器件，諸如一場效應電晶體(FET)或一雙極接面電晶體(BJT)，以及其他開關元件。
仍參考圖1，電耦合至行20及列22之NVM單元14可由一存取操作存取。如本文中所使用，一存取操作可係指一寫入存取操作、一抹除存取操作，或一讀取存取操作。
在某些實施例中，NVM單元14包含快閃記憶體單元。在此等實施例中，一寫入存取操作可包含藉由例如將電子自一通道區域至記憶體快閃單元之一浮動閘極隧穿來增加快閃記憶體單元之一臨限電壓。另一方面，一抹除存取操作可包含藉由例如將電子自記憶體快閃單元之浮動閘極至通道區域隧穿來減小快閃記憶體單元之一臨限電壓。一讀取存取操作可包含偵測快閃電晶體在一讀取電壓下之一驅動電流並判定快閃記憶體單元是否已經寫入或抹除。
在某些實施例中，NVM單元14包含相變記憶體(PCM)單元。如本文中所使用，一PCM單元係指包含可取決於儲存元件包含之材料之一或多個相而顯示不同電阻之一儲存元件的一NVM單元。在此等實施 例中，一寫入存取操作對於一PCM單元而言亦可被稱為一重設操作，其可將記憶體單元之電阻狀態自一相對低電阻狀態(LRS)改變為一相對高電阻狀態(HRS)。重設操作可例如藉由以下步驟達成：施加足以熔融包括一硫族化物材料之一儲存元件之至少一部分之一重設電流並淬滅，使得記憶體元件之至少一部分變成一非晶相之淬態，藉此形成HRS。另外，一抹除操作對於一PCM單元而言亦可被稱為一設定操作，其將記憶體單元之電阻狀態自一HRS改變為一LRS。設定操作可例如藉由以下步驟達成：施加足以使包括硫族化物材料之一記憶體元件之至少一部分結晶之一設定電流，使得記憶體元件之一較大部分變成與高電阻狀態相比之結晶態。
圖2A係圖解說明用於執行由一記憶體控制器接收之複數個命令指定之複數個記憶體存取操作之一命令協定的一存取時序圖90。圖2A之命令協定可實施於類似於圖1中描述之記憶體器件2之一記憶體器件中，其中記憶體控制器可經組態以接收複數個命令，該複數個命令中之每一者指定將在記憶體陣列上起始之一記憶體存取操作，其中經指定記憶體存取操作中之每一者包含一寫入操作或一讀取操作中之一者。
仍參考圖2A，存取時序圖90圖解說明一匯流排時間線90a，其展示第一命令(CMD1)100a、第二命令(CMD2)100b及第三命令(CMD3)100c。儘管出於清晰及簡潔說明目的，圖解說明第一至第三命令100a至100c及對應操作，但將理解可以一類似方式圖解說明任何數目個命令及對應操作。存取時序圖90亦圖解說明一描述符線90b，其圖解說明接在第一閒置(IDLE)102a、第二閒置(IDLE)102b及第三閒置(IDLE)102c之後之第一記憶體存取操作(OP1)106a、第二記憶體存取操作(OP2)106b及第三記憶體存取操作(OP3)106c。第一至第三記憶體存取操作106a至106c由第一至第三命令100a至100c觸發。描述符線90b 額外地圖解說明將分別在第一記憶體存取操作106a、第二記憶體存取操作106b及第三記憶體存取操作106c之前對記憶體陣列執行之一第一存取前操作104a、第二存取前操作104b及第三存取前操作104c。描述符線90b額外地圖解說明將分別在第一記憶體存取操作106a、第二記憶體存取操作106b及第三記憶體存取操作106c之後對記憶體陣列執行之一第一存取後操作108a、第二存取後操作108b及第三存取後操作108c。
在某些實施例中，第一存取前操作104a、第二存取前操作104b及第三存取前操作104c可包含例如對連接至一列解碼器之複數個列執行之自一初始電壓至一預充電電壓之一預充電操作。預充電操作之後接著係對第一至第三記憶體單元執行之第一至第三存取操作106a至106c。第一至第三存取操作中之每一者包含將第一至第三存取脈衝施加至複數個列之對應於將存取之記憶體單元之各別列。另外，在某些實施例中，第一存取後操作108a、第二存取後操作108b及第三存取後操作108c可包含例如對連接至列解碼器之複數個列執行之自預充電電壓返回至初始電壓之一放電操作。
因此，如在圖2A中所圖解說明，針對回應於三個命令(CMD1)100a、(CMD2)100b及(CMD3)100c而執行之三個記憶體存取操作(OP1)106a、(OP2)106b及(OP3)106c中之每一者，執行單獨各別存取前操作(例如，預充電操作)104a、104b及104c以及單獨各別存取後操作(例如，放電操作)108a、108b及108c。
圖2B係圖解說明根據某些實施例之用於執行由一記憶體控制器接收之一單個命令指定之複數個存取操作之一命令協定的一存取時序圖110。圖2B之命令協定可實施於中類似於圖1中描述之記憶體器件之一記憶體器件中，該記憶體器件包含具有複數個字線之一記憶體陣列以及一記憶體控制器，其中該記憶體控制器經組態以接收指定將對記 憶體陣列執行之複數個記憶體存取操作之一單個命令。該命令協定可進一步實施於一記憶體器件中，其中該記憶體控制器進一步經組態以回應於單個命令而連續地起始經指定複數個記憶體存取操作，其中單個命令之經指定複數個記憶體存取操作中之每一者包含一寫入操作或一讀取操作中之一者。
仍參考圖2B，存取時序圖110圖解說明一匯流排時間線110a，其展示一單個命令(CMD)120。存取時序圖110亦圖解說明一描述符線110b，其描述由單個命令觸發且對記憶體陣列執行之複數個存取操作。描述符線110b圖解說明：在一閒置(IDLE)112之後，單個命令(CMD)120觸發一存取前操作114。在某些實施例中，存取前操作114包含連接至一列解碼器之複數個列之自一初始電壓至一預充電電壓之同時預充電。存取前操作114之後接著係複數個記憶體存取操作(OP1)116a、(OP2)116b及(OP3)116c。儘管出於清晰及簡潔說明目的，圖解說明第一至第三操作116a至116c，但將理解所揭示之原理及優點將適用於任何數目個操作。在某些實施例中，執行複數個記憶體存取操作包含：在一第一存取操作(OP1)116a處存取連接至複數個列之一第一列之一第一記憶體單元，在一第二存取操作(OP2)116b處存取連接至複數個列之一第二列之一第二記憶體單元，以及在一第三存取操作(OP3)116c處存取連接至複數個列之一第三列之一第三記憶體單元。可藉由例如將一存取脈衝施加至連接至各別記憶體單元之列來執行存取操作中之每一者。在某些實施例中，複數個記憶體存取操作(OP1)116a、(OP2)116b及(OP3)116c之後接著係一存取後操作118。在某些實施例中，存取後操作118包含在一單個放電操作處將連接至列解碼器之複數個列自預充電電壓同時放電回到初始電壓。
因此，在於圖2B中所圖解說明之實施例中，與圖2A相比，針對回應於單個命令(CMD)120而執行之所有三個操作(OP1)116a、(OP2) 116b及(OP3)116c，執行一存取前操作114(例如，一單個預充電操作)及一單個存取後操作118(例如，一單個放電操作)。
在某些實施例中，可對連接至不同列之記憶體單元執行三個操作(OP1)116a、(OP2)116b及116c(OP3)。在其他實施例中，可對連接至一共用列之兩個或兩個以上記憶體單元執行三個操作中之任何兩者或兩者以上。
在某些實施例中，三個操作(OP1)116a、(OP2)116b及(OP3)116c可包含相同操作(亦即，寫入、抹除及讀取中之一者)。在其他實施例中，三個操作(OP1)116a、(OP2)116b及(OP3)116c可混合且包含不同操作。
在圖3及圖4A至圖4B中，在相變記憶體之內容脈絡中揭示具有一控制器之一記憶體器件及使用該記憶體器件之一方法，該控制器經組態以致使根據某些實施例由一單個命令指定之複數個存取操作。然而，將理解本文中揭示之實施例可大體適用於其他類型之記憶體技術。
圖3係根據一項實施例之經組態以組合記憶體操作之一相變記憶體(PCM)器件130之一示意性電路圖。類似於圖1之記憶體器件2，根據某些實施例，PCM器件130包含電連接至行20之一行解碼器44及電連接至列22之一列解碼器40。亦類似於圖1，相變記憶體器件130額外地包含電連接至列22之一列驅動器32及電連接至行20之一感測放大器36。記憶體器件可電連接至一記憶體控制器50，記憶體控制器50經組態以自處理器接收信號以存取一相變記憶體(PCM)陣列122中之一或多個記憶體單元。控制器50又經組態以將行及列控制信號傳輸至行解碼器44及列解碼器40。
仍參考圖3，PCM器件130包含PCM陣列122，PCM陣列122係一「交叉點」類型陣列且包含安置於由連接至感測放大器36之行20與連 接至列驅動器32之列22形成之相交點處之複數個相變記憶體(PCM)單元128。在某些實施例中，可藉由唯一地加偏壓於其相交點定義PCM單元128中之每一者之行及列來個別地存取PCM單元128中之每一者。如本文中所使用，將存取之一PCM單元128可被稱為位於由一選定行20-n與選定列22-m形成之一相交點處之一目標(T)單元。可藉由跨T單元施加一存取信號來存取T單元，其中存取信號可包含一寫入存取信號、一抹除存取信號或一讀取存取信號。存取信號可係一電壓信號或一電流信號，以及其他信號。
一般而言，在一「交叉點」類型PCM陣列中，可存取一或多個T單元，同時禁止剩餘單元。此可例如藉由跨剩餘單元施加實質上不同於施加至T單元之存取信號之禁止信號而達成。一般而言，例如，可將一選定行電壓VCOL SEL施加至一選定行(在此實例中係20-n)，同時將一選定列電壓VROW SEL施加至一選定列(在此實例中係22-m)。同時，可跨剩餘行施加一被禁止行電壓VCOL INHIBIT，且可跨剩餘列施加一被禁止列電壓VROW INHIBIT。在此組態下，當VCOL SEL與VROW SEL之間的偏壓超過VACCESS時，可存取目標單元T。另外，跨沿著選定行20-n之被禁止單元(在下文，被稱為「A」單元)施加約一差(VCOL SEL-VROW INHIBIT)之量值之一偏壓。另外，跨沿著選定列22-m之被禁止單元(在下文，被稱為「B」單元)施加約一差(VROW SEL-VCOL INHIBIT)之量值之一偏壓。另外，跨越跨被禁止列及被禁止行之剩餘被禁止單元(在下文，被稱為「C」單元)施加約一差(VCOL INHIBIT-VROW INHIBIT)之量值之一偏壓。
在於圖3中所圖解說明之實施例中，每一PCM單元128包含一硫族化物儲存元件124。在某些實施例中，每一PCM單元128可包含一加熱器及由一硫族化物材料(諸如，基於Ge-Se-Te(GST)合金系之一合金)形成之一儲存元件124。另外，在於圖3中所圖解說明之實施例 中，每一PCM單元128包含一選擇器126，選擇器126包含一雙極接面電晶體(BJT)。在圖3中，所圖解說明選擇器126係一PNP BJT。然而，在替代實施例中，選擇器可包含一NPN BJT或一個二極體。在圖3中，PCM單元128之儲存元件124沿著行20(例如，位元線)連接。另外，PNP BJT 126之基極接點沿著列22(例如，字線)連接。
圖4A係圖解說明根據某些實施例之用於執行由一記憶體控制器接收之一單個命令指定之複數個存取操作之一命令協定的一存取時序圖140。圖4A之命令協定可實施於類似於在圖3中描述之PCM記憶體器件之一PCM記憶體器件中，該PCM記憶體器件包括一記憶體陣列及經組態以接收指定複數個記憶體存取操作之單個命令之一記憶體控制器。將理解儘管存取時序圖140圖解說明複數個程式化操作(其可係指將一PCM單元之電阻自LRS改變為HRS之重設操作)，但本文中描述之方法並不受此限制且可類似地實施於執行複數個讀取操作及/或抹除操作(其可係指將一PCM單元之電阻自HRS改變為LRS之設定操作)中。
仍參考圖4A，存取時序圖140圖解說明一匯流排時間線140a，其展示指定將對記憶體陣列執行之複數個記憶體存取操作之一單個命令(CMD)132。存取時序圖140額外地圖解說明一描述符線140b，其描述由單個命令(CMD)132觸發之複數個記憶體存取操作。描述符線140b圖解說明：在一閒置(IDLE)134之後，一單個預充電操作136將複數個列自一初始電壓同時預充電至一預充電電壓。預充電操作136可包括例如將在圖3中描述之被禁止列電壓VROW INHIBIT施加至複數個列。單個預充電操作136之後接著係透過施加一或多個存取脈衝(例如，一或多個程式化脈衝138a至138f)將對PCM陣列之複數個記憶體單元執行之複數個存取操作，其中每一存取操作之後接著係一驗證操作(140a至140f)。出於清晰及簡潔說明目的，圖4A之實施例圖解說明 六個存取(例如，程式化)操作及相關聯驗證操作。然而，該等原理及優點適用於任何適合數目個存取操作及相關聯驗證操作。在所圖解說明實施例中，複數個存取操作包含對連接至第一至第六列之第一至第六記憶體單元執行之第一至第六存取(例如，程式化)操作138a至138f，其中第一至第六存取操作138a至138f中之每一者之後接著係對第一至第六記憶體單元執行之一各別第一至第六驗證操作140a至140f。描述符線140b進一步圖解說明在一單個放電操作142處複數個列在第六驗證操作140f之後自預充電電壓至初始電壓之同時放電。放電操作142可包括例如自複數個列放電達在圖3中描述之被禁止列電壓VROW INHIBIT。概況而言，在於圖4A中所圖解說明之實施例中，針對回應於單個命令132而對記憶體陣列執行之複數個存取操作138a至138f，執行僅一單個預充電操作136及一單個放電操作142。因此，與其中針對每一存取操作執行一預充電操作及一放電操作之命令協定相比，可在執行複數個存取操作中實現時間及/或能量節省。
圖4B係繪示根據一項實施例之執行由一控制器接收之一單個命令指定之複數個程式化存取操作之一方法150之一流程圖。特定而言，方法150可實施於類似於包括圖3之PCM器件130而包括PCM陣列122之一相變記憶體器件中。然而，將理解該方法可實施於包含其他類型之陣列(諸如，快閃記憶體陣列)之其他記憶體器件中。此外，儘管方法150圖解說明執行複數個程式化操作，但方法可類似地實施於執行複數個讀取操作及/或抹除操作中。
回應於單個命令而執行複數個程式化存取操作之方法150包含使用一記憶體控制器接收152指定將對PCM陣列執行之複數個程式化存取操作之一單個命令。在接收單個命令後，該方法包含回應於單個存取命令而致使或起始將對記憶體陣列執行之經指定複數個記憶體存取操作。在圖4B之流程圖中，某些參考字元具有一「劃線」，之後係另 一參考字元。實例係158-1或158-m。劃線之後之字元指示單個命令之一或多個程式化存取操作之例項編號。舉例而言，158-1指示第一例項(單個命令之第一程式化操作)，且158-m指示第m例項(單個命令之第m程式化操作)。m之值係2或2以上。
返回參考圖3，在一待命模式期間，PCM陣列122可經組態以具有一待命加偏壓方案，其中將列(例如，字線)22預充電至可為例如約1.2V之一待命取消選擇電壓VHX，而將行20「軟驅動」或浮動至介於VHX與接地之間的一中間電壓。在此加偏壓方案下，不選定單元，且加反向偏壓於PCM單元128之PNP BJT 126，以使得陣列洩漏減少。
然後，仍參考圖4B，在接收152單個命令後，方法150額外地包含將複數個列22自一初始電壓預充電154至一預充電電壓。舉例而言，返回參考圖3，可將列22自可係例如約1.2V之待命取消選擇電壓VHX預充電至可係例如約5V之一程式化取消選擇電壓VHX PROG。另外，可將行20「軟驅動」或浮動至介於VHX PROG與接地之間的一中間電壓。在此條件下，不選定單元，且加反向偏壓於PCM單元130之PNP BJT 146，以使得陣列電流洩漏減少。
仍參考圖4B，在對複數個字線進行預充電154之後，方法150額外地包含執行158-1由單個命令指定之一第一程式化存取操作，其可包含將一或多個第一程式化脈衝施加158a-1至連接至一選定列之一第一選定PCM單元。舉例而言，返回參考圖3，可藉由將一選定列程式化電壓VROW SEL PROG施加至一選定列22-m而選擇將程式化之一目標(T)PCM單元，選定列程式化電壓VROW SEL PROG可係約0伏(在加偏壓於一選定行20-n達VCOL SEL PROG時)至約5V。另外，可將剩餘未選定列22-(m+1)及22-(m-1)保持於可係約5V之取消選擇電壓VHX PROG下，且可使剩餘未選定行20-(n-1)及20-(n+1)在VHX PROG與接地之間的一中間電壓下保持「軟驅動」或浮動。在此程式化偏壓方案下，加正向偏壓於 T PCM單元之PNP BJT 126，以使得一充足程式化電流JPROG流動穿過T PCM單元以將目標(T)PCM單元自一低電阻狀態(LRS)切換至一高電阻狀態(HRS)。另外，在此程式化偏壓方案下，加偏壓於沿著選定行20-n之未選定「A」單元之PNP BJT 146達接近0伏，且PNP BJT 146可保持關斷。另外，加偏壓於沿著選定列22-m之未選定「B」單元之PNP BJT 146達低於PNP BJT 146之臨限電壓，且PNP BJT 146亦保持關斷。另外，加反向偏壓於沿著未選定列22-(m+1)及22-(m+1)以及沿著未選定行20-(n-1)及20-(n+1)之未選定「C」單元之PNP BJT 146，以使得陣列洩漏減少。
仍參考圖4B，在將第一程式化脈衝施加158a-1至第一選定PCM單元之後，方法150額外地包含將一第一程式化驗證脈衝施加158b-1於已接收第一程式化脈衝之第一選定PCM單元上，以判定連接至選定列之第一選定PCM單元之電阻是否已升高至一所要電阻位準。在某些實施例中，可將第一驗證脈衝施加至第一選定PCM單元之第一選定列，同時使列之剩餘者上之電壓保持實質上未改變。舉例而言，返回參考圖3，可藉由將可係例如約0伏之一選定列驗證電壓脈衝VROW SEL VERIFY施加至一選定列22-m且將可係例如約1.2V之一選定行驗證電壓VCOL SEL VERIFY施加至一選定行20-n而驗證目標(T)PCM單元之狀態。剩餘未選定列22-(m+1)及22-(m-1)可保持預充電至可係例如約5V之一程式化取消選擇電壓VHX PROG，而行20「軟驅動」或浮動至介於VHX PROG與接地之間的一中間電壓。在此一驗證偏壓方案下，加正向偏壓於T PCM單元之PNP BJT 146，以使得流動穿過T PCM單元之一驗證電流IVERIFY可由感測放大器36感測。另外，在驗證偏壓方案下，加反向偏壓於沿著選定行20-n之未選定「A」單元之PNP BJT 146，且PNP BJT 146可保持關斷。另外，可加偏壓於沿著選定列22-m之未選定「B」單元之PNP BJT 146達低於PNP BJT 146之臨限電壓以保持關 斷。另外，加反向偏壓於沿著未選定列22-(m-1)及22-(m+1)以及沿著未選定行20-(n-1)及20-(n+1)之未選定「C」單元之PNP BJT 146，以使得陣列洩漏減少。
仍參考圖4B，方法150額外地包含基於使用連接至選定行之一感測放大器感測在選定列(例如，字線)與一選定行(例如，位元線)之間偵測之穿過選定記憶體單元之一電流而進行第一選定PCM單元是否已經程式化至一所要電阻位準之一第一驗證158c-1。在判定第一選定PCM單元尚未程式化至一所要電阻位準後，執行158-1第一程式化存取操作額外地包含在158a-2至158a-n處施加一或多個額外程式化脈衝，施加158b-2至158b-n額外各別程式化驗證操作，以及進行額外各別驗證158c-2至158c-n，直至第一選定PCM單元已經程式化至一所要電阻位準。
方法150額外地包含判定162-1是否有待於對連接至對應於單個命令之複數個字線中之一第二者之一第二PCM單元執行由單個命令指定之一或多個額外程式化存取操作。
在判定162-1由單個命令指定之一或多個額外程式化存取操作有待於執行後，方法150額外地包含執行158-2至158-m由單個命令指定之額外程式化存取操作，其可包含施加158a-1至158a-n一適當數目程式化脈衝，施加158b-1至158b-n各別程式化驗證操作，以及進行額外選定PCM單元是否已經程式化至一所要電阻位準之各別驗證158c-1至158c-n，此類似於上文針對第一選定PCM單元所論述。在每次執行158-2至158-m在單個命令中指定之一適合數目個額外程式化操作之後，此每次執行之後接著係判定162-2至162-m由單個命令指定之至少一個額外記憶體存取操作是否有待於執行。
將理解與執行158-1第一程式化存取操作相比，不需藉由對複數個列進行預充電154來執行158-2至158-m後續額外程式化存取操作， 此乃因不將複數個列放電，直至已經執行由單個命令指定之程式化存取操作158-1至158-m。
因此，在回應於單個命令而執行158-1至158-m複數個程式化存取操作且判定162-m無由單個命令指定之額外記憶體存取操作有待於執行之後，方法150行進至將複數個列自可係例如約5V之程式化取消選擇電壓VHX PROG放電164，以返回至可係例如約1.2V之待命取消選擇電壓VHX。另外，將行20「軟驅動」或浮動至介於待命取消選擇電壓VHX與接地之間的一中間電壓。
在將複數個列放電164之後，方法150完成166由單個命令指定之複數個程式化存取操作並使陣列返回至待命模式，其中無單元被選定，且PCM單元130之PNP BJT 146被加反向偏壓以使得陣列洩漏減少。因此，藉由使用方法150，有利地可在執行複數個程式化存取操作之前及之後對複數個列僅進行一次預充電及放電，而非針對每一程式化存取操作皆進行對複數個列之預充電及放電，藉此減少與列之預充電及放電相關聯之時間及能量。
在於圖4A及圖4B中描述之實施例中，記憶體控制器經組態以在致使將針對複數個記憶體存取(例如，程式化)操作之一記憶體存取(例如，程式化)脈衝施加至PCM單元之後，致使將一程式化驗證脈衝施加至一PCM單元。然而，在其他實施例(未圖解說明)中，記憶體控制器可經組態以在致使將複數個記憶體存取(例如，程式化)脈衝施加至第一PCM單元之後，致使將複數個程式化驗證脈衝施加至各別複數個PCM單元。
圖5係包含至少一個記憶體器件陣列216及一控制器212之一受管理記憶體器件200之一示意性方塊圖，其中根據另一實施例，控制器212經組態以回應於自一主機器件210接收之一單個命令而致使對至少一個記憶體器件陣列216執行複數個存取操作。受管理記憶體器件200 之至少一個記憶體器件陣列216除了一記憶體陣列外亦可包含一嵌入式控制器、一列解碼器及一行解碼器，以及其他支援電路。可以例如與如上文在圖1中所描述類似之方式組態記憶體器件陣列216。
在一項實施例中，圖5之受管理記憶體器件200包括一嵌入式多媒體卡(eMMC)器件，其中至少一個記憶體器件陣列216包含一NAND快閃陣列，且控制器212包含於一單個經封裝晶粒中之受管理記憶體器件200中。在一項實施例中，受管理記憶體器件200包含可具有一外部串列介面之eMMC器件。外部串列介面可具有例如高達每秒400兆位元組之頻寬。
一般而言，在一NAND快閃記憶體陣列中，在一「頁」層級下執行一寫入操作或一讀取操作。一頁可包含連接至一單個字線之複數個記憶體單元。一頁中之記憶體單元之數目及一頁之大小可在一極大範圍內變化。
圖6A係圖解說明用於回應於一記憶體器件(諸如，一習用NAND快閃記憶體器件)中之複數個命令而執行複數個存取操作之一命令協定之一存取時序圖220。圖6A之命令協定可實施於包含一記憶體陣列之一習用NAND快閃記憶體器件中，該記憶體陣列可連接至經組態以接收及致使複數個命令之一記憶體控制器，該複數個命令中之每一者指定將由記憶體控制器起始之一個記憶體存取操作。記憶體控制器可進一步經組態以回應於複數個命令中之每一者而起始經指定之一個記憶體存取操作，其中經指定記憶體存取操作中之每一者包括一寫入操作或一讀取操作中之一者。
仍參考圖6A，存取時序圖220圖解說明一記憶體器件匯流排時間線220a，其展示指定一第一程式化操作230a之一第一程式化命令222a、在第一程式化命令222a之後之一第一狀態224a、緊接在第一狀態224a之後之指定一第一讀取操作232之一第一讀取命令226a、在第 一讀取命令226a之後之一第二狀態224b、緊接在第二狀態224b之後之指定一第二程式化操作230b之一第二程式化命令222b，以及一第三狀態224c。第一程式化命令222a、第一讀取程式化226a及第二程式化命令222b中之每一者可指定不超過一頁大小之各別單個存取操作。藉由圖解說明方式，對於16千位元組之一頁大小，第一程式化命令222a、第一讀取命令226a及第二程式化命令222b中之每一者可各自指定存取4千位元組之記憶體。
存取時序圖220亦圖解說明一描述線220b，其描述由複數個命令觸發且對NAND快閃記憶體陣列執行之複數個存取操作。描述線220b圖解說明NAND快閃陣列之一第一頁上之由第一程式化命令222a觸發之第一程式化操作230a。隨後，描述線220b圖解說明對NAND快閃陣列執行之由第一讀取命令226a觸發之第一讀取操作232。第一讀取操作232可對第一頁或不同於第一頁之一第二頁執行。隨後，描述線220b圖解說明對NAND快閃陣列執行之由第二程式化命令222b觸發之第二程式化操作230b。可對第一頁、不同於第一頁之第二頁或不同於第一頁及第二頁之一第三頁執行第二程式化操作230b。藉由圖解說明方式，對於16千位元組之一頁大小，第一程式化操作230a、第一讀取操作232及第二程式化操作230b中之每一者可回應於複數個存取命令中之各別者而各自存取4千位元組之記憶體。
圖6B係圖解說明根據某些實施例之用於回應於包含一NAND快閃記憶體陣列及一控制器之一記憶體器件上之一單個命令而執行複數個存取操作之一命令協定之一存取時序圖240。圖6B之命令協定可實施於類似於上文在圖5中描述之受管理記憶體器件200之一記憶體器件中，該記憶體器件包含具有一記憶體陣列之一記憶體器件216以及經組態以接收單個命令且起始將對記憶體陣列執行之複數個記憶體存取操作之一記憶體控制器212。記憶體控制器進一步經組態以回應於單 個命令而起始經指定複數個記憶體存取操作，其中經指定記憶體存取操作中之每一者包括一寫入操作或一讀取操作中之一者。
仍參考圖6B，存取時序圖240圖解說明一受管理記憶體匯流排時間線240a，其展示一單個命令242及在單個命令242之後之一單個累積狀態244。將理解不同於圖6A中之可對應於一習用記憶體器件之記憶體匯流排時間線220a，圖6B中之受管理記憶體匯流排時間線240a對應於類似於圖5之受管理記憶體器件216之一受管理記憶體器件，受管理記憶體匯流排時間線240a除了一記憶體陣列外亦可包含一嵌入式控制器、一列解碼器及一行解碼器，以及其他支援電路，如上文所述。單個命令242可指定例如複數個程式化存取操作250及複數個讀取存取操作252。
存取時序圖240亦圖解說明一描述線240b，其描述由單個命令242觸發且對NAND快閃記憶體陣列執行之複數個存取操作。描述線240b圖解說明對NAND快閃陣列執行之由單個命令242觸發之複數個程式化存取操作250及複數個讀取存取操作252。將理解單個命令242發送至受管理記憶體，而對NAND快閃陣列執行存取操作本身。類似於圖6A，在單個命令中指定之每一存取操作可不超過一頁大小。藉由圖解說明方式，對於16千位元組之一頁大小，單個命令242可指定包含第一程式化存取操作及第二程式化存取操作之複數個程式化存取操作250各自程式化4千位元組且指定包含一讀取操作之複數個讀取存取操作252讀取4千位元組。回應於單個命令，控制器可致使第一程式化存取操作與第二程式化存取操作組合為一8千位元組程式化操作且對一單個頁執行，並致使對經指定頁執行讀取存取操作。因此，與圖6A相比，藉由在一單個命令中指定將對記憶體陣列執行之複數個操作，可避免提供例如多重狀態及對一字線進行多次預充電以寫入至一單個頁的其他額外負擔。
如上所述，使用一單個命令執行複數個記憶體操作之一方法可實施於各種內容脈絡中。在下文中，根據實施例描述單個命令之實例性結構。
表1描述根據實施例之可包含於單個命令之一操作參數清單中之資訊之實例。操作參數清單包含一參數清單標頭及複數個(第一個至最後一個)操作描述符。參數清單標頭含有在單個命令中指定之所有操作共同之資訊。另外，操作描述符含有每一操作之細節。
表2描述根據實施例之可包含於一參數清單標頭中之資訊之實例。參數清單標頭可包含一參數清單長度、一操作類型、操作之數目、一基底位址及旗標。參數清單長度欄指定操作參數清單之一長度。操作類型欄識別將在記憶體陣列上由記憶體器件執行之操作之類型(亦即，程式化、抹除、讀取)。操作之數目欄指定將遵循參數清單標頭之操作描述符之數目。操作描述符之數目對應於將對記憶體陣列執行之複數個操作之數目。基底位址欄含有在複數個操作描述符中之每一者中指定之操作之基底位址。
旗標欄可含有數個類型之資訊。舉例而言，旗標欄可指定執行在操作描述符中指定之複數個操作之一特定次序。特定而言，旗標欄可指定將以在操作描述符中列出之次序或另一選擇係以不同於在操作描述符中列出之次序之一次序執行複數個操作。可包含於旗標欄中之其他類型之資訊包含狀態格式(例如，共同或依據操作)、命令選項等
表3描述根據實施例之可包含於一操作描述符中之資訊之實例。操作描述符可包含一資料描述符長度、一操作類型、一操作標記、一位址、一資料長度及/或複數個資料(第0個至第(n-1)個)。描述符長度欄指定操作描述符之長度。操作類型欄指定將在記憶體陣列上藉由記憶體器件執行之操作之類型(例如，讀取、程式化、抹除等)。舉例而言，若在參數清單標頭或其他處提供類似資訊，則可在某些實施中省略操作類型欄。操作標記欄識別每一特定操作描述符。在存在之情況下，一操作參數清單中之每一操作描述符具有一唯一值。位址欄含有操作之開始位址。資料長度欄指定在操作中涉及之資料位元組之量。舉例而言，具有一0值之一資料長度指定無資料輸送至器件，此不被認為係一錯誤。在某些實施中，例如若操作不調用資料輸送，則可省略長度欄。操作描述符之最後部分含有可自主機輸送至記憶體器件之複數個資料(第0個至第(n-1)個)。在某些實施中，例如若長度欄被設定為0，或操作類型中指定之操作類型不包含將資料輸送至器件，則 可省略資料欄。
表4描述可包含於一資料描述符中之資訊之實例，其中根據實施例，將對記憶體陣列執行之操作包含請求將資料自器件輸送至主機。資料描述符可包含資料描述符長度、一操作類型、一資料長度及/或複數個資料(第0個至第(n-1)個)。資料描述符長度欄指定資料描述符之長度。操作類型欄可對應於在該請求中接收之值。操作標記欄識別操作參數清單中之與將輸送之資料相關之特定操作描述符。資料長度欄指定包含於資料描述符中之資料的量(例如，以位元組為單位)。
仍參考表4，在某些實施例中，記憶體器件經組態以用一單個封包輸送與操作參數清單相關聯之資料，其中以在操作參數清單中列出之次序按順序附上與每一操作描述符相關之資料。在其他實施例中，記憶體器件經組態以將資料包裝於類似於在操作參數清單中所述之結構的一結構中。在其他實施例中，記憶體器件經組態以用多重封包輸送與操作參數清單相關聯之資料。
返回參考表3，在某些實施例中，在操作描述符指定包含自主機至器件之資料輸送之操作之情況下，操作描述符可指定對應於將輸送之資料之資料長度。然後，在命令之後，可以一單獨相輸送資料，其中一資料描述符結構類似於上文在表4中所述之結構。
表5描述根據實施例之可包含於一狀態描述符中之資訊之實例。該狀態描述符可包含一狀態描述符長度、一操作類型、一操作標記及一狀態。狀態描述符長度欄指定狀態資料描述符之長度。操作類型欄具有可對應於在操作參數清單中之請求中接收之值的一值。操作標記欄識別與該資料相關之操作描述符。
記憶體器件可提供在操作參數清單中指定之操作之一累積狀態。該狀態將指示在成功完成在操作參數清單中指定之操作之情況下之一「成功」。另一選擇係，器件可使用操作標記提供針對在一操作參數清單中指定之每一操作之一狀態以識別每一操作。
儘管已根據某些實施例描述了本發明，但熟習此項技術者所明瞭之其他實施例(包含不提供本文中所描述之所有特徵及優點之實施例)亦在本發明之範疇內。此外，上文所述之各項實施例可經組合以提供其他實施例。另外，在一項實施例之上下文中所展示之某些特徵 亦可併入於其他實施例中。因此，本發明之範疇僅參考所附申請專利範圍來界定。
150‧‧‧方法

Claims (26)

  1. 一種用於執行多重記憶體操作之裝置，其包括：一記憶體陣列，其包括複數個記憶體單元；及一記憶體控制器，其經組態以：接收指定將對該記憶體陣列執行之複數個記憶體存取操作之一單個命令，其中在該單個命令中指定之該複數個記憶體存取操作中之每一者包括一程式化操作或一讀取操作中之一者，及致使對該記憶體陣列執行該經指定複數個記憶體存取操作係藉由致使將該記憶體陣列之複數個字線自一初始電壓預充電至一預充電電壓，致使一第一記憶體存取操作被執行，致使一第二記憶體存取操作被執行及致使將該複數個字線放電至該初始電壓。
  2. 一種用於執行多重記憶體操作之裝置，其包括：一記憶體陣列，其包括複數個相變記憶體(PCM)單元；及一記憶體控制器，其經組態以：接收指定將對該記憶體陣列執行之複數個記憶體存取操作之一單個命令，其中在該單個命令中指定之該複數個記憶體存取操作中之每一者包括一程式化操作或一讀取操作中之一者，及該記憶體控制器進一步經組態以藉由以下操作而引起該經指定複數個記憶體存取操作：致使將該記憶體陣列之複數個字線自一初始電壓預充電至一預充電電壓；致使將一第一記憶體存取脈衝施加至連接至該複數個字線 中之一者之一第一PCM單元，使得執行一第一記憶體存取操作；致使將一第二記憶體存取脈衝施加至連接至該複數個字線中之一者之一第二PCM單元，使得執行一第二記憶體存取操作；及致使將該複數個字線放電至該初始電壓。
  3. 如請求項2之裝置，其中該第一PCM單元及該第二PCM單元連接至該記憶體陣列之同一字線且連接至該記憶體陣列之不同行。
  4. 如請求項2之裝置，其中該記憶體控制器進一步經組態以致使施加該第一記憶體存取脈衝並致使施加該第二記憶體存取脈衝，而不致使在該第一記憶體存取脈衝與該第二記憶體存取脈衝之間將該複數個字線放電。
  5. 如請求項2之裝置，其中該第一記憶體存取脈衝包括一設定脈衝或一重設脈衝中之一者，且其中該第二記憶體存取脈衝包括該設定脈衝或該重設脈衝中之與該第一記憶體存取脈衝相同之一者。
  6. 如請求項2之裝置，其中該第一記憶體存取脈衝包括一設定脈衝或一重設脈衝中之一者，且其中該第二記憶體存取脈衝包括該設定脈衝或該重設脈衝中之與該第一記憶體存取脈衝不同之一者。
  7. 如請求項5之裝置，其中該記憶體控制器進一步經組態以：在致使將該第一記憶體存取脈衝施加至該第一PCM單元之後，致使將一第一程式化驗證脈衝施加至該第一PCM單元；及在致使將該第二記憶體存取脈衝施加至該第二PCM單元之後，致使將一第二程式化驗證脈衝施加至該第二PCM單元。
  8. 如請求項7之裝置，其中引起一記憶體存取脈衝且隨後引起一驗 證脈衝包含：將一字線電壓保持實質上恆定。
  9. 如請求項5之裝置，其中該記憶體控制器進一步經組態以：在致使將該第一記憶體存取脈衝及該第二記憶體存取脈衝施加至該第一PCM單元及第二PCM單元之後，致使將第一程式化驗證脈衝及第二程式化驗證脈衝施加至該各別第一PCM單元及該各別第二PCM單元。
  10. 如請求項2之裝置，其中該第一記憶體存取脈衝及該第二記憶體存取脈衝中之一者包括一設定脈衝或一重設脈衝中之一者，且該第一記憶體存取脈衝及該第二記憶體存取脈衝中之另一者包括一讀取脈衝。
  11. 一種用於執行多重記憶體操作之裝置，其包括：一受管理記憶體器件，其包括複數個快閃記憶體器件；及一記憶體控制器，其經組態以：接收指定將對該受管理記憶體器件執行之複數個記憶體存取操作之一單個命令；結合將對該受管理記憶體器件執行之該複數個記憶體存取操作之一第一記憶體存取操作及一第二記憶體存取操作於該受管理記憶體器件之一相同頁；及致使對該受管理記憶體器件執行該經指定複數個記憶體存取操作與經結合之該第一記憶體存取操作及該第二記憶體存取操作，其中在該單個命令中指定之該複數個記憶體存取操作中之每一者包括一寫入操作或一讀取操作中之一者。
  12. 如請求項11之裝置，其中該記憶體控制器與該複數個快閃記憶體器件一起整合於一單個封裝中。
  13. 一種用於執行多重記憶體操作之裝置，其包括：一受管理記憶體器件，其包括複數個記憶體器件；及 一記憶體控制器，其經組態以：接收指定將對該等記憶體器件執行之複數個記憶體存取操作之一單個命令，及致使對該等記憶體器件執行該經指定複數個記憶體存取操作，其中在該單個命令中指定之該複數個記憶體存取操作中之每一者包括一寫入操作或一讀取操作中之一者，其中該等記憶體器件中之每一者包括複數個快閃記憶體單元頁，其中每一快閃記憶體單元頁包括連接至一共同字線之複數個快閃記憶體單元，其中該單個命令指定一第一記憶體操作及一第二記憶體操作，其中該第二記憶體操作包括一程式化操作或一讀取操作中之與該第一記憶體操作不同之一者，且其中該記憶體控制器進一步經組態以藉由以下操作而引起該經指定複數個記憶體存取操作：致使對一分率的一快閃記憶體單元頁執行該第一記憶體存取操作，及致使對一分率的一快閃記憶體單元頁執行該第二記憶體存取操作。
  14. 如請求項13之裝置，其中該單個命令進一步指定與該第一記憶體操作或該第二記憶體操作中之一者相同之一類型之一第三記憶體操作，其中該記憶體控制器進一步經組態以致使對一分率的一快閃記憶體單元頁執行該第三記憶體存取操作，且其中該記憶體控制器進一步經組態以致使在同一頁上按順序執行該第三記憶體存取操作以及該第一記憶體操作及該第二記憶體操作中之與該第三記憶體存取操作相同之該一者。
  15. 一種存取包括複數個記憶體單元之一記憶體陣列之以電子方式實施之方法，該方法包括：接收指定將對該記憶體陣列執行之複數個記憶體存取操作之一單個命令；及對該記憶體陣列執行該經指定複數個記憶體存取操作，其中該單個命令之該經指定複數個記憶體存取操作中之每一者包括一程式化操作或一讀取操作中之一者，且其中執行該經指定複數個記憶體存取操作包括：將該記憶體陣列之複數個字線自一初始電壓預充電至一預充電電壓；施加一第一記憶體存取脈衝至連接至該複數個字線之一者之一記憶體單元；施加一第二記憶體存取脈衝至連接至該複數個字線之一者之一第二記憶體單元；及將該複數個字線放電至該初始電壓。
  16. 如請求項15之方法，其中該記憶體陣列包括複數個快閃記憶體單元頁，其中每一快閃記憶體單元頁包括連接至一共同字線之複數個快閃記憶體單元，且其中該單個命令指定一第一記憶體操作及不同於該第一記憶體操作之一第二記憶體操作，其中執行該經指定複數個記憶體存取操作包括：對一分率的一快閃記憶體單元頁執行該第一記憶體存取操作，及對一分率的一快閃記憶體單元頁執行該第二記憶體存取操作。
  17. 如請求項16之方法， 其中該單個命令進一步指定與該第一記憶體操作或該第二記憶體操作中之一者相同之一類型之一第三記憶體操作，且其中執行該經指定複數個記憶體存取操作進一步包括：在於其上執行該第一記憶體操作及該第二記憶體操作中之與該第三記憶體操作相同之該一者之一分率的該頁執行該第三記憶體存取操作。
  18. 一種存取包括複數個相變記憶體(PCM)單元之一記憶體陣列之以電子方式實施之方法，該方法包括：接收指定將對該記憶體陣列執行之複數個記憶體存取操作之一單個命令；及對該記憶體陣列執行該經指定複數個記憶體存取操作，其中該單個命令之該經指定複數個記憶體存取操作中之每一者包括一程式化操作或一讀取操作中之一者，其中該記憶體陣列包括複數個相變記憶體單元，且其中執行該經指定複數個記憶體存取操作包括：將該記憶體陣列之複數個字線自一初始電壓預充電至一預充電電壓；將一第一記憶體存取脈衝施加至連接至該複數個字線中之一者之一第一PCM單元；將一第二記憶體存取脈衝施加至連接至該複數個字線中之一者之一第二PCM單元；及將該複數個字線放電至該初始電壓。
  19. 如請求項18之方法，其中該第一PCM單元及該第二PCM單元連接至該記憶體陣列之同一字線且連接至該記憶體陣列之不同行。
  20. 如請求項18之方法，其中施加該第一記憶體存取脈衝及該第二 記憶體存取脈衝，而不在該第一記憶體存取脈衝與該第二記憶體存取脈衝之間將該複數個字線中之其餘字線放電。
  21. 如請求項20之方法，其中第一記憶體存取脈衝及第二記憶體存取脈衝各自包括一設定脈衝或一重設脈衝中之同一者。
  22. 如請求項21之方法，其中執行該經指定複數個記憶體存取操作進一步包括：在將該第一記憶體存取脈衝施加至該第一PCM單元之後，將一第一程式化驗證脈衝施加至該第一PCM單元；及在將該第二記憶體存取脈衝施加至該第二PCM單元之後，將一第二程式化驗證脈衝施加至該第二PCM單元。
  23. 一種用於執行多重記憶體操作之裝置，其包括：一記憶體陣列；及一記憶體控制器，其經組態以回應於來自一主機之一單個命令而引起該記憶體陣列上之複數個記憶體存取操作，其中該單個命令指定連續操作描述符之一列表，該列表指定與將在該記憶體陣列上引起之該複數個記憶體存取操作中之每一者相關聯之資訊，其中該單個命令之該等多重記憶體存取操作中之每一者包括一寫入操作或一讀取操作中之一者。
  24. 如請求項23之裝置，其中該等記憶體存取操作包括寫入操作或讀取操作中之不同者。
  25. 如請求項23之裝置，其中該記憶體控制器進一步經組態以在引起該複數個記憶體存取操作之後產生對應於該等多重記憶體存取操作之一單個狀態。
  26. 如請求項23之裝置，其中該記憶體控制器經組態而以不同於在該單個命令中指定該等連續操作描述符之一次序之一次序引起該等多重操作。
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