TW202347328A - 具有選用抹除操作之持續性ｘｓｐｉ ｓｔｔ－ｍｒａｍ - Google Patents

具有選用抹除操作之持續性ｘｓｐｉ ｓｔｔ－ｍｒａｍ Download PDF

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埃泰哈爾 雷曼
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Abstract

本發明尤其係關於一種用於對包括複數個記憶體陣列之一記憶體裝置進行程式化之方法。該方法可包含：接收用於對該複數個記憶體陣列中之一或多者進行程式化之一命令，及基於該命令對該複數個記憶體陣列中之該一或多者進行程式化。該方法可視需要包含在該程式化之前對該複數個記憶體陣列中之該一或多者進行抹除。

Description

具有選用抹除操作之持續性XSPI　STT-MRAM
本發明之實施例尤其係關於用於磁阻隨機存取記憶體(MRAM)裝置之系統及方法，包含用於支援一選用抹除操作之MRAM裝置之系統及方法。
一般而言，一記憶體系統可包含用於儲存資料之一記憶體裝置及用於控制記憶體裝置之操作之一主機(或控制器)。記憶體裝置可被分為揮發性記憶體(諸如，例如，動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)等)及非揮發性記憶體(諸如，例如，電可抹除可程式化唯讀記憶體(EEPROM)、鐵電隨機存取記憶體(FRAM)、相變記憶體(PRAM)、磁阻記憶體(MRAM)、電阻式隨機存取記憶體(RRAM/ReRAM)、快閃記憶體等)。
串列非或(NOR)記憶體使用一大頁緩衝區(例如，用於資料之256位元組緩衝區)執行頁程式化操作。然而，在執行頁程式化操作之前，串列NOR記憶體需要對包含經定址用於程式化之頁的記憶體之一部分執行一抹除操作。此一抹除操作係必需的，因為串列NOR記憶體之一浮動閘極位元格可需要在進行一寫入操作之前將所有浮動閘極寫入一特定狀態。因此，在串列NOR記憶體中執行一程式化操作之前需要進行一抹除操作。執行一抹除操作導致在一串列NOR記憶體中寫入位元需要額外的寫入時間及資源(例如，能量)。
相關申請案之交叉參考
本申請案主張在2022年3月21日申請之第63/269,660號美國臨時專利申請案之權益，本申請案之全部內容藉由引用併入本文。
在本文中揭示了詳細的說明性態樣。然而，出於描述本發明之實例性實施例的目的，本文揭示之特定結構及功能細節僅係代表性的。本發明可以許多替代形式來具體體現，並且不應被解釋為僅限於本文闡述的實施例。此外，本文使用的術語僅用於描述特定實施例之目的，而並不意欲限制本文描述的例示性實施例。
當說明書提及「一個實施例」或「一實施例」時，意欲意味著結合所論述的實施例描述之一特定特徵、結構、特性或功能包含在本發明之至少一個預期實施例中。因此，在說明書中不同地方出現的片語「在一個實施例中」或「在一實施例中」不構成對本發明之一單個實施例的複數次引用。
如本文所使用，除非內容脈絡另有明確指示，否則單數形式「一(a/an)」及「該」意欲亦包含複數形式。亦應當說明，在某些替代實施方案中，所描述的特徵及/或步驟可不按圖中繪示的或本文論述之順序發生。例如，連續展示的兩個步驟或圖可替代地實質上同時執行或有時可以相反順序執行，此取決於所涉及的功能/行動。在某些態樣中，在不脫離本文描述之實施例之範疇的情況下，取決於所涉及的功能/行動，一或多個所描述的特徵或步驟可被完全省略，或者可用其等之間的一中間步驟來執行。
此外，本文中的術語「第一」、「第二」等不表示任何順序、數量或重要性，而是用於將一個元件與另一個元件區分開來。類似地，相對定向之術語(諸如「頂部」、「底部」等)係參考所描述的圖中說明的結構之定向來使用的。亦應當說明，本文揭示之所有數值皆可與所揭示之數值有±10%的變化(除非指定一不同變化)。此外，諸如「約」、「實質上」、「大約」等所有相關術語用於指示±10%的可能變化(除非另有說明或指定另一個變化)。
在一個態樣中，本發明係關於對儲存裝置進行程式化之技術及實施方案，該等儲存裝置包含例如能夠在一電源被關閉時保持資料之非揮發性或「永久性」記憶體(例如，快閃記憶體、MRAM或ReRAM)。儘管以下描述參考MRAM或ReRAM記憶體裝置單元，但本發明可在包含但不限於電可抹除可程式化唯讀記憶體(EEPROM)及/或鐵電隨機存取記憶體(FRAM)之其他記憶體裝置中實施。
串列NOR及/或非與(NAND)非揮發性記憶體需要抹除操作，因為待寫入位元格需要在程式化操作之前抹除。抹除操作將每個位元格寫入成一第一狀態，隨後係可將每個位元格寫入成一第二狀態之一程式化操作。在不寫入第一狀態的情況下，無法在串列NOR及/或NAND記憶體中寫入第二狀態。
此外，串列靜態隨機存取記憶體(SRAM)揮發性記憶體可能不需要一抹除操作。例如，串列SRAM記憶體可經組態以在一程式化/寫入命令期間寫入一狀態，而無需一抹除操作。然而，儘管串列SRAM可用於在沒有一抹除操作的情況下對寫入命令進行程式化，但串列SRAM係揮發性記憶體，因此限制了其使用。
此外，一MRAM-1電晶體及1-MTJ (1T1MTJ)位元格陣列通常配置成列及行。例如，一行中的256或512個位元格可共用每行專用的位元線(BL)及源極線(SL)導體。一字線(WL)可沿著列方向連接至多個位元格。若源極線放置在較低階層的金屬層上，則寄生電阻可能會很大。因此，此一標準源極線陣列之一變化可包含具有共用一寬水平源極線之兩行之一公共源極線陣列。在一標準或公共源極線陣列中，寫入1及寫入0狀態之MTJ電流流動方向可分別係自電晶體至MTJ或自MTJ至電晶體。例如，寫入1電流可使跨選定電晶體之源極處之MTJ電阻的電壓(V)等於電流(I)*電阻(R)，從而降低電晶體的閘極-源極電壓。因此，兩個不同的字線電壓位準可分別用於寫入0及寫入1期間的最大電流驅動。在諸如具有抹除及程式化命令之非揮發性記憶體應用的快閃記憶體中，單獨寫入0及1狀態可以更長寫入時序為代價來解決不同的字線電壓位準問題。選定字線電壓位準被驅動至高於VDD之一位準，以在寫入期間將選擇電晶體之驅動電流最大化。因此，需要提升沿著列的未選定位元線以避免選擇電晶體時間相依介電崩潰(TDDB)應力。
本文描述的某些實施例可解決上述問題中之一或多者。例如，所揭示的持續性xSPI MRAM裝置之某些實施例可支援在沒有一抹除操作的情況下執行一程式化操作，同時係非揮發性的，並且可提供一替代位元格陣列方案，諸如一局部源極線陣列，以解決上文所識別之寫入問題。此外，所揭示的持續性xSPI MRAM裝置亦可支援一選用抹除命令。此一抹除命令可為選用的，並且可在發出一寫入或程式化命令之前執行。本文揭示的xSPI MRAM裝置可為非揮發性記憶體或者可包含一或多個非揮發性記憶體組件。
此外或替代地，本文揭示的xSPI MRAM記憶體可包含一非揮發性抹除位元值暫存器，其儲存可由一控制器設定或重設之一抹除位元值。例如，一抹除位元值1可指示具有1狀態之一抹除，而一抹除位元值0可指示具有0狀態之一抹除。根據某些實施方案，此等位元可經反轉以指示1或0狀態。因此，當選用抹除命令被啟動時，可參考抹除位元值(例如，1或0)。基於儲存在非揮發性抹除位元值暫存器處之抹除位元值，可實施對各自位元之抹除操作，使得各自位元被程式化為1或0。
根據實施方案，當抹除位元值為0時，抹除命令可將資料狀態0寫入MRAM記憶體陣列。當該位元被設定為1時，一抹除命令可將資料狀態1寫入MRAM記憶體陣列。一抹除命令可使用資料1或0寫入狀態來實施，此取決於儲存在非揮發性抹除位元值暫存器處的所提供的抹除位元值。本文揭示的用於xSPI MRAM記憶體之程式化或寫入命令視需要在程式化或寫入命令之前使用一抹除命令(例如，在程式化或寫入命令之前不需要抹除命令)。因此，xSPI MRAM記憶體提供了用於在發出一程式化或寫入命令之前抹除經定址空間中的資料之一選項，但不要求在發出程式化或寫入命令之前抹除經定址空間中的資料。
如本文描述，將一MRAM裝置組態為在一寫入或程式化命令之前視需要執行一抹除操作可減少或消除為了對MRAM裝置進行程式化而需要執行的操作。此可節省原本將透過MRAM裝置之操作消耗的能量及/或可減少與對MRAM裝置進行程式化相關聯的潛時。
圖1繪示了根據本發明之一態樣之一例示性MRAM裝置100之一功能方塊圖。一MRAM裝置100之寫入速度可比串列NOR記憶體裝置之寫入速度更快。例如，可在將資料自MRAM裝置100之一本地儲存裝置寫入主記憶體陣列的同時執行對本地儲存裝置(例如，快取)之寫入，並且可相對較快速地執行對主記憶體陣列之寫入(例如，與NOR記憶體裝置相比)。因此，一MRAM裝置100可允許大小為自1位元組至實質上無限數目的位元組的資料之一寫入操作。因此，一MRAM裝置100沒有如在一NOR記憶體裝置中那樣使用具有一設定大小之一頁緩衝區來執行一頁程式化操作的限制，因為可在對本地儲存裝置(例如，快取)進行寫入的同時在後台執行對一主記憶體陣列之寫入。因為在一MRAM裝置100中對主記憶體陣列之寫入是快速的，所以快取大小可保持較小(例如，256個位元)並且對主記憶體陣列之寫入可與對快取之寫入並行執行。此外，功能得到改良，因為控制器104可在1個位元組被寫入之後隨時停止資料傳輸至記憶體陣列庫101、111。
如圖1所示，MRAM裝置100可包含一第一記憶體陣列庫101 (例如，被說明為一MRAM陣列庫)及一第二記憶體陣列庫111。控制器104可連接至第一記憶體陣列庫101之一快取102及一位址解碼器103、第二記憶體陣列庫111之一快取112及一位址解碼器113、一組態暫存器105、一計數器106以及一輸入/輸出介面107 (在圖1中標記為「介面I/O」)。記憶體陣列庫101、111可彼此獨立地存取以讀取及/或寫入任何期望位址。快取102和112可分別耦合至記憶體陣列庫101和111，以允許資料在記憶體陣列庫與快取之間傳送。在某些實施例中，快取102和112中之每一者可包含靜態隨機存取記憶體(SRAM)記憶體單元，而在某些實施例中，快取102和112可包含暫存器、正反器或用於儲存資料之其他儲存電路。快取102和112可包含足夠的儲存量以容納來自記憶體陣列庫之資料頁，並且亦可包含額外的儲存裝置以儲存頁之位址、頁之同位檢查或其他錯誤校正碼(ECC)資訊，以及任何反轉或與頁相關的其他資訊。快取之實例性大小可包含32位元及256位元，然而，實例性實施例不限於此等大小。可調適快取之大小及所存取之頁之大小以滿足應用需要。
組態暫存器105 (在圖1中標記為「組態暫存器」)可包含至少一個組態暫存器位元，其識別MRAM裝置100係在一第一模式下亦或在一第二模式下操作。例如，組態暫存器105可為一寫入模式組態暫存器，其指示MRAM裝置100係在一NOR模擬模式(亦即，NOR快閃程式化模式)下亦或在一持續記憶體模式下操作。組態暫存器105可透過控制器104及介面I/O 107 (例如，連接至控制器104用於外部通信之一串列介面)被寫入及/或讀取。使用者可經由介面I/O 107存取組態暫存器位元(例如，用於讀取或寫入)。當組態暫存器105被設定為0以在例如一NOR模擬模式下操作時，可使用計數器106。
組態暫存器105可為與一抹除位元值暫存器(圖1中未說明)分離之一組件，該抹除位元值暫存器可儲存指示是否要結合某些實施例執行一選用抹除操作之一位元值。替代地，在某些實施例中，組態暫存器105及抹除位元值暫存器可在一組合組件中實施。例如，在某些實施例中，一單個暫存器可用於儲存組態暫存器位元及抹除位元值。
計數器106可為用於追蹤資訊之一位址計數器，諸如某些操作應當發生的時間。例如，位址計數器106可包含針對寫入的每個位元組遞增一次之一計數器值。當計數器值達到極限時，控制器104可使下一個位元組的資料被寫入一起始位址，從而覆寫先前寫入之資料。
第一記憶體陣列庫101及第二記憶體陣列庫111可一起使用以達成一高速串列介面(例如，200 MHz或更高)。使用雙倍資料速率(DDR)，可在時脈之上升邊緣和下降邊緣兩者處獲得資料。對於DDR，第一記憶體陣列庫101最初可用於寫入資料。若第一記憶體陣列庫101花費太多時間來寫入一頁(例如，256位元頁)，則可使用第二記憶體陣列庫111。例如，第一記憶體陣列庫101及第二記憶體陣列庫111可彼此獨立地使用以提高MRAM裝置100之速度和效能。
儘管本文將某些實施例描述為涉及一記憶體陣列庫，但某些實施例可涉及一記憶體陣列。記憶體陣列可包含一儲存元件陣列，例如，一MRAM位元格，以及相關聯的感測、寫入驅動及字線驅動電路。替代地，一記憶體陣列可僅包含儲存元件陣列，例如，僅MRAM位元格。記憶體庫可包含由一公共記憶庫位址定義之一或多個記憶體陣列。
圖2繪示了根據本發明之一態樣之一例示性xSPI MRAM裝置200之一功能方塊圖。例如，xSPI MRAM裝置200可包含一64 Mb晶片或任何其他大小的晶片。xSPI MRAM裝置200可包含：記憶庫及/或偏壓電源202、連接至記憶庫及/或偏壓電源202之一偏壓系統204、包含在偏壓系統204中之磁性穿隧接面(MTJ)反熔絲區塊206、連接至偏壓系統204之一第一記憶體陣列庫208-1 (在圖2中標記為「記憶庫1」)及一第二記憶體陣列庫208-2 (在圖2中標記為「記憶庫0」)、連接至記憶體陣列庫208-1之一錯誤校正碼(ECC)資料路徑210-1 (在圖2中標記為「ECC資料路徑1」)及連接至記憶體陣列庫208-2之一ECC資料路徑210-2 (在圖2中標記為「ECC資料路徑0」)、連接至ECC資料路徑210-1和210-2之一xSPI介面212，以及連接至ECC資料路徑210並連接至MTJ反熔絲區塊206及/或偏壓系統204之xSPI電源(例如，介面電源)及/或輸入/輸出214 (在圖2中標記為「IOs」)。
在某些實施例中，記憶體陣列庫208可類似於圖1之記憶體陣列庫101、111，xSPI介面212及/或IOs可類似於圖1之介面I/O 107。此外，xSPI MRAM裝置200可包含圖1中說明之一或多個其他組件，例如，類似於控制器104之一控制器。
一抹除位元值暫存器可具有在xSPI介面212中之一揮發性暫存器，並且可具有在記憶體陣列庫208中之任一者或兩者中的用於非揮發性之一專用MRAM位元暫存器。例如，基於MTJ的反熔絲區塊206可用於對讀取/寫入偏壓位準、時序及/或冗餘映射進行程式化。經隔離電壓源(記憶庫及偏壓電源202)可用於更好的雜訊隔離。對於高達例如400 MB/s之峰值讀取及寫入頻寬，xSPI介面212可獨立地驅動兩個記憶體陣列庫208，從而管理不同串列(單倍、雙倍、四倍、八倍)模式中需要的重疊時序。
因此，一控制器(圖2中未展示)可在一程式化或寫入操作之前及/或作為一程式化或寫入操作之一部分輸出一抹除操作命令。基於抹除操作命令，xSPI介面212、記憶體陣列庫208-1及/或記憶體陣列庫208-2可提供儲存在其中之抹除位元值暫存器位元(亦即，抹除位元值)。基於抹除位元值暫存器位元，一或多個經定址空間中之資料可被替換(例如，替換為0狀態或1狀態)。在抹除操作期間替換經定址空間之後，可執行一寫入及/或程式化命令。
由本文揭示之xSPI MRAM裝置200支援的選用抹除操作可允許與現存串列NOR控制器相容。例如，儘管對本文揭示之xSPI MRAM裝置200進行寫入或程式化不要求一抹除操作，但經組態以輸出一抹除命令之一現存串列NOR控制器可與本文揭示之xSPI MRAM裝置200一起操作。此一控制器可輸出一抹除命令並且xSPI MRAM裝置200可基於所揭示的抹除位元值暫存器位元來執行一抹除操作。此外或替代地，本文揭示之某些態樣可提供額外的安全性，其中可基於一抹除命令將記憶體之一部分抹除至狀態0或1。
替代地，如本文所揭示，一控制器可不應用(例如，可跳過或判定不執行)一抹除命令，而是可使用沒有任何抹除操作之程式化或寫入命令，以與使用抹除加程式化命令之串列NOR裝置相比，減少寫入能量及/或寫入時間。
串列介面記憶體產品可使用帶晶片選擇(CS\)、時脈(CK)及帶資料選通(DS)之1至8個IOs之低接腳計數。高頻寬可用單倍傳送速率(STR)或雙倍(在兩個時脈邊緣處之資料)傳送速率(DTR)來達成。
圖3繪示了根據本發明之一態樣之用於圖2的xSPI MRAM裝置之讀取及/或寫入操作之一例示性信號協定300。例如，圖3說明了用於典型讀取及/或寫入之信號協定300，其中例如一8位元命令運算碼304後面可跟隨一位址306及一資料串流308作為IOs 302。圖3亦說明了例如用於信號協定300之CS\ (在310處)及CK (在312處)。歸因於快速內部存取能力，內部記憶體陣列讀取及/或寫入操作可在串列SRAM中之協定之資料串流部分期間即時發生。然而，串列NOR產品可具有不對稱讀取及/或寫入操作和時序，其中內部讀取可即時發生，但內部寫入可在一頁緩衝區(例如，2K或4K個位元)上操作，而310處的CS\為低。NOR記憶體陣列寫入可在310處的CS\在標記一忙碌狀態(通常為數百微秒)期間進入圖3中之一高狀態之後發生。透過本文揭示之晶片架構及陣列電路態樣，本文揭示之某些實施例可執行即時MRAM陣列讀取及/或寫入操作，如串列SRAM。
圖4A繪示了根據本發明之一態樣之具有寫入電流流動方向及返回路徑之一例示性局部源極線陣列400。局部源極線陣列400包含各種字線(WL) 402 (例如，作為WL 402-1的WL1至作為WL 402-N的WLn)、各種位元線(BL) 404 (例如，作為BL 404-1的BL1至作為BL 404-N的BLn)、各種經隔離開關(ISO) 406 (例如，ISO 406-1至ISO 406-N)，以及各種局部字線(LWL) 408 (例如，作為408-1的LWL1至作為LWL 408-N的LWLn)。如圖4A中進一步說明，對於每個BL 404，局部源極線陣列400可包含連接至BL 404及電晶體412之一MTJ 410，其中電晶體412連接至LWL 408。以此方式，沿著列方向之一局部源極線可用於連接一小的MTJ群組並在未選定BL 404中分配返回電流。例如32個BL 404之MTJ群組大小可幫助確保沒有干擾發生在未選定BL 404中。對於圖4A中用寫入0及寫入1說明之返回電流路徑，WL 402-1可為選定字線，BL 404-1可為選定位元線，並且BL 404-2至BL 404-N可為返回電流路徑。此外，用於同一群組之局部源極線MTJ 410的一LWL 408可在列方向上透過ISO 406連接至WL 402。
圖4B繪示了根據本發明之一態樣之在圖2的xSPI MRAM裝置200之一寫入操作期間一選定列中之一LWL 408電壓位準之一圖形曲線圖414。例如，圖4B說明了一例示性LWL 408自動引導。當BL 404在一待用模式下接地時，LWL 408之電壓(V(LWL))可達到一電壓WL (Vwl)位準，其中Vwl可以為跨BL 404施加寫入電壓之前期望的LWL 408電壓位準。隨後，LWL 408可與WL 402隔離並且Vwl位準可取決於BL 404上的寫入1或寫入0電壓施加而自動引導至一更高位準。LWL 408自動引導可歸因於與一局部源極線群組中之選定電晶體412之耦合而發生。該方案可允許沿著同一列向局部源極線群組同時寫入0或1狀態或寫入禁止，並且可避免對BL 404提升至一禁止寫入的局部源極線群組的任何需要。
圖5繪示了根據本發明之一態樣之用於對圖2的xSPI MRAM裝置200進行程式化之一例示性方法500之一流程圖。方法500可在連接至xSPI MRAM裝置200之一微處理器、微控制器或系統單晶片(SoC)中之一控制器中實施。方法500可對xSPI MRAM裝置200的一或多個記憶體陣列庫208進行程式化。
方法500可包含在步驟502處接收用於對一裝置進行程式化之一命令。例如，與一xSPI MRAM裝置200相關聯之一控制器可接收用於對xSPI MRAM裝置200之一或多個記憶體陣列庫208進行程式化(例如，用0值或1值對一或多個記憶體陣列庫208進行程式化)之一命令。取決於一使用者正在執行何種應用程式，控制器可自一微處理器、微控制器或SoC之一或多個其他元件接收命令。
方法500可包含在步驟504處視需要對裝置進行抹除。例如，控制器可視需要對xSPI MRAM裝置200進行抹除。在某些實施例中，步驟504處之選用抹除可包含在接收到命令之後對xSPI MRAM裝置200進行抹除，或者可包含在接收到命令之後不對xSPI MRAM裝置200進行抹除。若方法500包含對xSPI MRAM裝置200進行抹除，則方法500可包含在接收到命令之後對一或多個記憶體陣列庫208進行抹除。如上文所論述，基於儲存在xSPI介面及/或記憶體陣列庫中之抹除位元值暫存器位元，可(例如，用0狀態或1狀態)替換一或多個經定址空間中之資料。若方法500不包含對xSPI MRAM裝置200進行抹除，則方法500可在步驟502之後進行至步驟506而不執行一抹除操作。當效能或操作時間很關鍵時，諸如當在一靜態隨機存取記憶體(SRAM)型應用中進行隨機存取時，控制器可判定對xSPI MRAM裝置200進行程式化而不執行一抹除操作。在某些實施例中，在需要一抹除操作之情況下，控制器可判定在執行一抹除操作之後對xSPI MRAM裝置200進行程式化以模擬NOR快閃記憶體。控制器可進一步判定執行一抹除操作以安全地對xSPI MRAM裝置200進行抹除，使得經抹除的資料不能再被存取。
方法500可包含在步驟506處基於命令並且在視需要對裝置進行抹除之後對裝置進行程式化。例如，控制器可對xSPI MRAM裝置200之一或多個記憶體陣列庫208進行程式化。對xSPI MRAM裝置200之程式化可發生在對一或多個記憶體陣列庫208進行抹除之後或者發生於在步驟502處接收到命令而不對一或多個記憶體陣列庫208進行抹除之後。在某些實施例中，一或多個記憶體陣列庫208可將一或多個電壓施加至xSPI MRAM裝置200之電路以在步驟506處執行程式化，如本文其他地方更詳細描述的，例如結合圖4A及圖4B描述的。例如，一或多個記憶體陣列庫208可將一組電壓施加至一WL 402、一BL 404及/或一LWL 408以將0值或1值寫入一或多個記憶體陣列庫208。此外或替代地，一或多個記憶體陣列庫208可控制BL 404上之電壓位準以促進對0值或1值之寫入。
圖6繪示了根據本發明之一態樣之用於控制圖2的xSPI MRAM裝置200之寫入操作之一例示性方法600之一流程圖。例如，方法600可使用寫入啟用命令來控制寫入操作。
方法600可包含在602處在一裝置處接收一寫入啟用命令。例如，與一xSPI MRAM裝置200相關聯之一控制器可接收寫入啟用命令。寫入啟用命令可將控制器組態為對xSPI MRAM裝置200之一或多個記憶體陣列庫208執行寫入或程式化操作。例如，可防止控制器對記憶體陣列庫208進行寫入或程式化直至接收到寫入啟用命令。可自連接至xSPI MRAM裝置200之微處理器、微控制器或SoC接收寫入啟用命令。
在某些實施例中，方法600可包含接收用於一或多個寫入或程式化操作之一單個寫入啟用命令。例如，控制器可接收用於多個寫入或程式化操作之一單個寫入啟用命令，而非用於每個待執行寫入或程式化操作之一寫入啟用命令。此可節省原本將被消耗以發送及接收用於每個待執行寫入或程式化操作之一寫入啟用命令之資源。此外，此可藉由減少或消除為寫入或程式化操作中之每一者處理一寫入啟用命令的需要來減少與執行一或多個寫入或程式化操作相關聯之潛時。
方法600可包含在步驟604處執行裝置之一或多個記憶體陣列庫之一或多個程式化操作。例如，控制器可以類似於本文其他地方描述之一方式將0值或1值寫入至一或多個記憶體陣列庫208。一或多個程式化操作可類似於在圖5之方法500之步驟506處執行的程式化。
在某些實施例中，控制器可在接收到寫入啟用命令之後執行多個寫入或程式化操作。例如，控制器可在步驟602處接收到一單個寫入啟用命令之後執行寫入或程式化操作。繼續前述實例，控制器可在接收到單個寫入啟用命令之後執行多個寫入或程式化命令。
方法600可包含在606處在裝置處接收一寫入停用命令。例如，控制器可例如以類似於本文其他地方描述之一方式接收用於xSPI MRAM裝置200之一寫入停用命令。寫入停用命令可將控制器組態為防止執行寫入或程式化操作。在某些實施例中，控制器可接收一單個寫入停用命令。例如，在執行多個寫入或程式化操作之後，控制器可接收一單個寫入停用命令以將控制器組態為停止對一或多個記憶體庫陣列208進行寫入或程式化及/或防止控制器執行額外的寫入或程式化操作(例如，而非為每個寫入或程式化操作接收一寫入停用命令)。接收用於多個寫入或程式化操作之一單個寫入停用命令可節省原本將被消耗以接收及處理用於所執行的每個寫入或程式化操作之一寫入停用命令之資源。此外，此可藉由減少或消除需要在寫入或程式化操作之間執行之步驟來減少與執行一或多個寫入或程式化操作相關聯之潛時。
儘管關於兩個流程圖描述了方法500及600，但在某些實施方案中可組合方法500及600。例如，一組合方法可包含在步驟502處接收用於對裝置進行程式化的命令，在步驟504處視需要對裝置進行抹除，在步驟602處接收寫入啟用命令，在步驟504及/或604處對裝置進行程式化，以及在步驟606處接收寫入停用命令。
以此方式，本文描述的某些實施例可提供各種技術優勢。例如，快速(例如，亞20奈秒(ns))寫入脈衝寬度及具有同時寫入0及寫入1之兩個記憶體陣列庫208架構可促進xSPI MRAM裝置200設計中之類似RAM的持續性記憶體操作。如圖3中說明，資料可在串列命令協定300之資料串流階段308期間直接寫入至MRAM陣列。因此，寫入時間可為單倍、雙倍、四倍及八倍IO模式以及在xSPI組態暫存器(例如，類似於組態暫存器105)中設定的單倍或雙倍傳送速率之一函數。xSPI組態暫存器可進一步含有一寫入模式位元，以針對例如256位元組頁緩衝區模擬NOR快閃程式化模式。當該位元被設定時，程式化/寫入位址可在位址空間中針對例如模擬NOR快閃程式化之256位元組的資料進行環繞式處理，就好像存在例如256位元組的頁緩衝區一樣。此外或替代地，抹除命令亦可得到支援，但視需要在xSPI介面212中得到支援以便與串列快閃協定相容。此外或替代地，本文描述的某些實施例可能不需要寫入驗證。因此，與某些NOR裝置相比，MRAM寫入時間可能要好若干個數量級。此外，某些實施例可在目標IDD或來自xSPI MRAM裝置200之電源(VDD)的有效電流消耗下及在一特定通量下提供比某些NOR裝置好若干個數量級的寫入能量改良。
在一個實施例中，一種用於對包括複數個記憶體陣列之一記憶體裝置進行程式化的方法可包含：接收用於對該複數個記憶體陣列中之一或多者進行程式化之一命令；以及基於該命令對該複數個記憶體陣列中之該一或多者進行程式化，其中該方法視需要包含在該程式化之前對該複數個記憶體陣列中之該一或多者進行抹除。
該方法之各種實施例可包含：在接收到該命令之後對該複數個記憶體陣列中之該一或多者進行抹除，其中對該複數個記憶體陣列中之該一或多者進行程式化進一步包括：在對該複數個記憶體陣列中之該一或多者進行抹除之後，對該複數個記憶體陣列中之該一或多者進行程式化；對該複數個記憶體陣列中之該一或多者進行程式化進一步包括：對該複數個記憶體陣列中之該一或多者進行程式化，而在該程式化之前不對該複數個記憶體陣列中之該一或多者進行抹除；該記憶體裝置包括一擴充串列周邊介面(xSPI)磁阻隨機存取記憶體(MRAM)裝置；該記憶體裝置進一步包括：一偏壓系統，該偏壓系統連接至該複數個記憶體陣列，一錯誤校正碼資料路徑，該錯誤校正碼資料路徑對應於該複數個記憶體陣列中之每一者，以及一介面；該偏壓系統包括一或多個磁阻裝置反熔絲區塊；該介面連接至該一或多個磁阻裝置反熔絲區塊；該偏壓系統連接至一陣列電源或一偏壓電源；該介面連接至一介面電源及該記憶體裝置之一或多個輸入或輸出；該方法進一步包括：在對該複數個記憶體陣列中之該一或多者進行程式化之前，在該記憶體裝置處接收一寫入啟用命令；以及在對該複數個記憶體陣列中之該一或多者進行程式化之後，在該記憶體裝置處接收一寫入停用命令。
在另一個實施例中，一種記憶體裝置可包含：複數個記憶體陣列，該記憶體裝置經組態以：接收用於對該複數個記憶體陣列中之一或多者進行程式化之一命令；以及基於該命令對該複數個記憶體陣列中之該一或多者進行程式化，其中該記憶體裝置經組態以在該程式化之前視需要對該複數個記憶體陣列中之該一或多者進行抹除。
該記憶體裝置之各種實施例可包括：該方法裝置進一步經組態以：在接收到該命令之後對該複數個記憶體陣列中之該一或多者進行抹除，其中當對該複數個記憶體陣列中之該一或多者進行程式化時，該記憶體裝置進一步經組態以：在對該複數個記憶體陣列中之該一或多者進行抹除之後，對該複數個記憶體陣列中之該一或多者進行程式化；當對該複數個記憶體陣列中之該一或多者進行程式化時，該記憶體裝置進一步經組態以：對該複數個記憶體陣列中之該一或多者進行程式化，而在該程式化之前不對該複數個記憶體陣列中之該一或多者進行抹除；該記憶體裝置進一步包含：一偏壓系統，該偏壓系統連接至該複數個記憶體陣列，一錯誤校正碼資料路徑，該錯誤校正碼資料路徑對應於該複數個記憶體陣列中之每一者，以及一介面；該偏壓系統包括一或多個磁阻裝置反熔絲區塊；該介面連接至該一或多個磁阻裝置反熔絲區塊；該偏壓系統連接至一陣列電源或一偏壓電源；該介面連接至一介面電源及該記憶體裝置之一或多個輸入或輸出；該記憶體裝置進一步經組態以：在對該複數個記憶體陣列中之該一或多者進行程式化之前，在該記憶體裝置處接收一寫入啟用命令；以及在對該複數個記憶體陣列中之該一或多者進行程式化之後，在該記憶體裝置處接收一寫入停用命令。
在另一個實施例中，一種用於對包括複數個記憶體陣列之一記憶體裝置進行程式化的方法可包含：在該記憶體裝置處接收一寫入啟用命令；接收用於對該複數個記憶體陣列中之一或多者進行程式化之一命令；在接收到該寫入啟用命令之後對該複數個記憶體陣列中之該一或多者執行一或多個程式化操作，其中該方法視需要包括在執行該一或多個程式化操作之前對該複數個記憶體陣列中之該一或多者進行抹除；以及在執行該一或多個程式化操作之後在該記憶體裝置處接收一寫入停用命令。
為了清楚起見和理解目的，已經描述了對本發明的前述描述。不意欲將本發明限制為所揭示的精確形式。在本申請案之範疇和等同範圍內可進行各種修改。
100:磁阻隨機存取記憶體裝置 101:記憶體陣列庫/第一記憶體陣列庫 102:快取 103:位址解碼器 104:控制器 105:組態暫存器 106:計數器/位址計數器 107:輸入/輸出介面 111:記憶體陣列庫/第二記憶體陣列庫 112:快取 113:位址解碼器 200:擴充串列周邊介面磁阻隨機存取記憶體裝置 202:記憶庫及/或偏壓電源 204:偏壓系統 206:磁性穿隧接面反熔絲區塊/基於磁性穿隧接面的反熔絲區塊 208-1:第一記憶體陣列庫/記憶體陣列庫 208-2:第二記憶體陣列庫/記憶體陣列庫 210-1:錯誤校正碼資料路徑 210-2:錯誤校正碼資料路徑 212:擴充串列周邊介面介面 214:輸入/輸出 300:信號協定/串列命令協定 302:輸入/輸出 304:8位元命令運算碼 306:位址 308:資料串流/資料串流階段 310:晶片選擇 312:時脈 400:局部源極線陣列 402-1:字線 402-N:字線 404-1:位元線 404-2:位元線 404-N:位元線 406-1:經隔離開關 406-N:經隔離開關 408-1:局部字線 408-N:局部字線 410:磁性穿隧接面/局部源極線磁性穿隧接面 412:電晶體/選定電晶體 414:圖形曲線圖 500:方法 502:步驟 504:步驟 506:步驟 600:方法 602:步驟 604:步驟 606:步驟 V(LWL):局部字線之電壓 Vwl:跨位元線施加寫入電壓之前期望的局部字線電壓位準
在以下詳細描述過程中，將參考隨附圖式。隨附圖式展示了本發明之不同態樣，並且在適當的情況下，在不同的圖式中說明相同結構、組件、材料及/或元件之參考符號被類似地標記。應當理解，除了具體展示的那些之外的結構、組件及/或元件的各種組合皆被考慮並且在本發明之範疇內。
此外，本文描述並說明了本發明之許多實施例。本發明既不限於任何單個態樣或其實施例，亦不限於此等態樣及/或實施例之任何組合及/或排列。此外，本發明之態樣及/或其實施例中之每一者可單獨使用或與本發明之其他態樣及/或其實施例中之一或多者組合使用。為了簡潔起見，某些排列及組合在本文中未單獨論述及/或說明；然而，所有排列和組合皆被認為落在本發明之範疇內。
圖1繪示了根據本發明之一態樣之一例示性MRAM裝置之一功能方塊圖。 圖2繪示了根據本發明之一態樣之一例示性擴充串列周邊介面(xSPI) MRAM裝置之一功能方塊圖。 圖3繪示了根據本發明之一態樣之用於圖2的xSPI MRAM裝置之讀取及/或寫入操作之一例示性信號協定。 圖4A繪示了根據本發明之一態樣之具有寫入電流流動方向及返回路徑之一例示性局部源極線陣列。 圖4B繪示了根據本發明之一態樣之在圖2的xSPI MRAM裝置之一寫入操作期間一選定列中之一局部字線(LWL)電壓位準之一圖形曲線圖。 圖5繪示了根據本發明之一態樣之用於對圖2的xSPI MRAM裝置進行程式化之一例示性方法之一流程圖。 圖6繪示了根據本發明之一態樣之用於控制圖2的xSPI MRAM裝置之寫入操作之一例示性方法之一流程圖。
此外，本文描述並說明了許多實施例。本發明既不限於任何單個態樣或其實施例，亦不限於此等態樣及/或實施例之任何組合及/或排列。本發明之態樣及/或其實施例中之每一者可單獨使用或與本發明之其他態樣及/或其實施例中之一或多者組合使用。為了簡潔起見，此等組合及排列中的許多組合及排列未在本文中單獨論述。
如本文所使用，術語「包括(comprises)」、「包括(comprising)」或其任何其他變型意欲涵蓋非排他性包含，使得包括要素清單之一過程、方法、物品或設備不僅包含此等要素，而且亦可包含未明確列出的或此等過程、方法、物品或設備固有的其他要素。術語「例示性」係以「實例性」而非「理想」的含義使用。
500:方法
502:步驟
504:步驟
506:步驟

Claims (20)

  1. 一種用於對包括複數個記憶體陣列之一記憶體裝置進行程式化之方法，該方法包括： 接收用於對該複數個記憶體陣列中之一或多者進行程式化之一命令；以及 基於該命令對該複數個記憶體陣列中之該一或多者進行程式化，其中該方法視需要包括在該程式化之前對該複數個記憶體陣列中之該一或多者進行抹除。
  2. 如請求項1之方法，其進一步包括：  在接收到該命令之後對該複數個記憶體陣列中之該一或多者進行抹除， 其中對該複數個記憶體陣列中之該一或多者進行程式化進一步包括： 在對該複數個記憶體陣列中之該一或多者進行抹除之後，對該複數個記憶體陣列中之該一或多者進行程式化。
  3. 如請求項1之方法，其中對該複數個記憶體陣列中之該一或多者進行程式化進一步包括： 對該複數個記憶體陣列中之該一或多者進行程式化，而在該程式化之前不對該複數個記憶體陣列中之該一或多者進行抹除。
  4. 如請求項1之方法，其中該記憶體裝置包括一擴充串列周邊介面(xSPI)磁阻隨機存取記憶體(MRAM)裝置。
  5. 如請求項1之方法，其中該記憶體裝置進一步包括： 一偏壓系統，該偏壓系統連接至該複數個記憶體陣列， 一錯誤校正碼資料路徑，該錯誤校正碼資料路徑對應於該複數個記憶體陣列中之每一者，以及 一介面。
  6. 如請求項5之方法，其中該偏壓系統包括一或多個磁阻裝置反熔絲區塊。
  7. 如請求項6之方法，其中該介面連接至該一或多個磁阻裝置反熔絲區塊。
  8. 如請求項5之方法，其中該偏壓系統連接至一陣列電源或一偏壓電源。
  9. 如請求項5之方法，其中該介面連接至一介面電源及該記憶體裝置之一或多個輸入或輸出。
  10. 如請求項1之方法，其進一步包括： 在對該複數個記憶體陣列中之該一或多者進行程式化之前，在該記憶體裝置處接收一寫入啟用命令；以及 在對該複數個記憶體陣列中之該一或多者進行程式化之後，在該記憶體裝置處接收一寫入停用命令。
  11. 一種記憶體裝置，其包括： 複數個記憶體陣列，該記憶體裝置經組態以： 接收用於對該複數個記憶體陣列中之一或多者進行程式化之一命令；以及 基於該命令對該複數個記憶體陣列中之該一或多者進行程式化，其中該記憶體裝置經組態以在該程式化之前視需要對該複數個記憶體陣列中之該一或多者進行抹除。
  12. 如請求項11之記憶體裝置，其進一步經組態以： 在接收到該命令之後對該複數個記憶體陣列中之該一或多者進行抹除， 其中當對該複數個記憶體陣列中之該一或多者進行程式化時，該記憶體裝置進一步經組態以： 在對該複數個記憶體陣列中之該一或多者進行抹除之後，對該複數個記憶體陣列中之該一或多者進行程式化。
  13. 如請求項11之記憶體裝置，其中當對該複數個記憶體陣列中之該一或多者進行程式化時，該記憶體裝置進一步經組態以： 對該複數個記憶體陣列中之該一或多者進行程式化，而在該程式化之前不對該複數個記憶體陣列中之該一或多者進行抹除。
  14. 如請求項11之記憶體裝置，其中該記憶體裝置進一步包括： 一偏壓系統，該偏壓系統連接至該複數個記憶體陣列， 一錯誤校正碼資料路徑，該錯誤校正碼資料路徑對應於該複數個記憶體陣列中之每一者，以及 一介面。
  15. 如請求項14之記憶體裝置，其中該偏壓系統包括一或多個磁阻裝置反熔絲區塊。
  16. 如請求項15之記憶體裝置，其中該介面連接至該一或多個磁阻裝置反熔絲區塊。
  17. 如請求項14之記憶體裝置，其中該偏壓系統連接至一陣列電源或一偏壓電源。
  18. 如請求項14之記憶體裝置，其中該介面連接至一介面電源及該記憶體裝置之一或多個輸入或輸出。
  19. 如請求項11之記憶體裝置，其進一步經組態以： 在對該複數個記憶體陣列中之該一或多者進行程式化之前，在該記憶體裝置處接收一寫入啟用命令；以及 在對該複數個記憶體陣列中之該一或多者進行程式化之後，在該記憶體裝置處接收一寫入停用命令。
  20. 一種用於對包括複數個記憶體陣列之一記憶體裝置進行程式化之方法，該方法包括： 在該記憶體裝置處接收一寫入啟用命令； 接收用於對該複數個記憶體陣列中之一或多者進行程式化之一命令； 在接收到該寫入啟用命令之後對該複數個記憶體陣列中之該一或多者執行一或多個程式化操作，其中該方法視需要包括在執行該一或多個程式化操作之前對該複數個記憶體陣列中之該一或多者進行抹除；以及 在執行該一或多個程式化操作之後在該記憶體裝置處接收一寫入停用命令。
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