KR102097228B1 - 다중 메모리 동작을 수행하기 위한 장치 및 방법 - Google Patents

다중 메모리 동작을 수행하기 위한 장치 및 방법 Download PDF

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마이크론 테크놀로지, 인크.
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Abstract

개시된 기술은 메모리 제어기를 통해 수신된 단일 커맨드에 응답하여 다중 액세스 동작을 수행하도록 구성된 메모리 디바이스 및 다중 액세스 동작을 수행하는 방법에 관한 것이다. 하나의 양태에서, 메모리 디바이스는 복수의 메모리 셀 및 메모리 제어기를 포함하는 메모리 어레이를 포함한다. 메모리 제어기는, 메모리 어레이 상에서 수행될 복수의 메모리 액세스 동작을 특정하는 단일 커맨드를 수신하도록 구성된다. 메모리 제어기는 또한 메모리 어레이 상에서 수행될 특정된 복수의 메모리 액세스 동작을 행하도록 구성된다.

Description

다중 메모리 동작을 수행하기 위한 장치 및 방법{APPARATUSES AND METHODS FOR PERFORMING MULTIPLE MEMORY OPERATIONS}
본 발명의 실시예는 일반적으로 메모리 디바이스 및 그 동작 방법에 관한 것으로, 보다 구체적으로는 단일 커맨드를 수신하고 단일 커맨드에 응답하여 기록 동작 또는 판독 동작과 같은 다중 액세스 동작이 메모리 어레이 상에서 수행되게 하도록 조정된 제어기를 갖는 메모리 디바이스 및 그 이용 방법에 관한 것이다.
많은 비휘발성 메모리 기술에서, 메모리 디바이스는 메모리 어레이 상에서 수행될 판독 동작, 기록 동작 또는 소거 동작과 같은 메모리 액세스 동작을 특정하는 커맨드를 수신하도록 구성된 제어기를 갖는다. 제어기는 또한 커맨드에 의해 특정된 메모리 액세스 동작이 메모리 어레이 상에서 수행되게 하도록 구성될 수 있다. 액세스 동작을 수행하는 것과 연관된 전체 시간 및/또는 에너지는 액세스 동작 자체를 수행하는 것에 직접 수반되는 시간 및 에너지를 포함할 뿐만 아니라, 액세스 동작 이전에 및 후속하여 수행될 수 있는 소정의 오버헤드 동작을 포함한다는 것을 이해할 것이다. 일부 오버헤드 동작은 제어기가 메모리 액세스 동작을 유발할 때마다 수행되어 전체 시간 및 에너지에 상당히 부가시키고 배터리 수명을 단축시킬 수 있다. 따라서, 메모리 액세스 동작을 수행하는 것과 연관된 전체 시간 및 에너지를 감소시킬 필요가 있다.
청구 대상은 특히 명세서의 결론 부분에서 언급되며 명백히 청구된다. 하지만, 동작의 방법 및/또는 조직 양자에 대해서는, 그 목적, 특징, 및/또는 이점과 함께, 첨부된 도면을 이용하여 읽는 경우 하기의 상세한 설명을 참조하여 최상으로 이해될 수 있다:
도 1은 하나의 실시예에 따른 메모리 디바이스의 개략 회로 블록도이다.
도 2a는 제어기에 의해 수신된 복수의 커맨드에 의해 특정된 복수의 메모리 액세스 동작을 예시한 액세스 타이밍도이다.
도 2b는 하나의 실시예에 따라 제어기에 의해 수신된 단일 커맨드에 의해 특정된 복수의 메모리 액세스 동작을 예시한 액세스 타이밍도이다.
도 3은 하나의 실시예에 따른 상 변화 메모리 셀을 포함하는 메모리 디바이스의 개략 회로도이다.
도 4a는 하나의 실시예에 따라 제어기에 의해 수신된 단일 커맨드에 의해 특정된 복수의 메모리 액세스 동작을 예시한 액세스 타이밍도이다.
도 4b는 하나의 실시예에 따라 제어기에 의해 수신된 단일 커맨드에 의해 특정된 복수의 액세스 동작을 수행하는 방법을 도시한 플로우차트이다.
도 5는 하나의 실시예에 따른 NAND 메모리 어레이를 포함하는 메모리 디바이스의 개략 회로도이다.
도 6a는 제어기에 의해 수신된 복수의 커맨드에 의해 특정된 복수의 메모리 액세스 동작을 예시한 액세스 타이밍도이다.
도 6b는 하나의 실시예에 따라 제어기에 의해 수신된 단일 커맨드에 의해 특정된 복수의 메모리 액세스 동작을 예시한 액세스 타이밍도이다.
일부 비휘발성 메모리 기술에서, 메모리 디바이스는 메모리 어레이 상에서 수행될 판독 동작, 기록 동작 또는 소거 동작과 같은 메모리 액세스 동작을 특정하는 커맨드를 수신하도록 구성된 제어기를 갖는다. 제어기는 또한 커맨드에 의해 특정된 메모리 액세스 동작이 메모리 어레이 상에서 수행되게 하도록 구성될 수 있다. 액세스 동작을 수행하는 것과 연관된 시간 및/또는 에너지가 메모리 셀 상에 예를 들어 프로그래밍 펄스 또는 판독 펄스와 같은 액세스 펄스를 인가하는 것에 의해 실제 액세스 동작을 수행하는 데 수반되는 시간 및 에너지를 포함할 뿐만 아니라, 소정의 오버헤드 동작을 수행하는 데 수반되는 시간 및 에너지를 포함한다는 것을 이해할 것이다. 오버헤드 동작은 예를 들어, 액세스 펄스를 인가하기 이전에 소정의 로우 및/또는 컬럼을 프리차지하고/거나, 액세스 펄스를 인가하는 것에 후속하여 소정의 로우 및/또는 컬럼을 디스차지하는 것을 포함할 수 있다. 일부 기술에서, 프리차지 및 디스차지와 같은 이들 오버헤드 동작은 메모리 액세스 동작이 제어기에 의해 수행되게 될 때마다 수행되어 메모리 디바이스의 전체 시간 및/또는 에너지 효율을 저하할 수 있다. 예를 들어, 상 변화 메모리 셀과 같은, 메모리 셀의 상태를 변화시키는 데 걸리는 시간이 수 나노초 내지 수 마이크로초일 수 있지만, 프로그래밍 펄스를 인가하기 이전에 소정의 로우 및 컬럼을 프리차지하는데 걸리는 전체 시간은 상당한 오버헤드 시간 및/또는 에너지를 추가할 수 있다. 추가 시간 및/또는 에너지는 예를 들어, 액세스 펄스의 인가 이전에 프리차지될 수 있는 컬럼 및 로우의 저항 및 용량에 따를 수 있다. 주어진 세트의 오버헤드 기능에 대한 다중 액세스 동작을 수행함으로써, 전체 액세스 시간 및 에너지가 바람직하게 감소될 수 있다.
하기에서, 메모리 어레이에 복수의 메모리 셀을 포함하는 메모리 디바이스가 개시된다. 메모리 디바이스는 메모리 어레이 상에서 수행될 복수의 액세스 동작을 특정하는 단일 커맨드를 수신하도록 구성되며, 여기서 단일 커맨드의 특정된 복수의 메모리 액세스 동작의 각각은 기록 동작, 소거 동작 또는 판독 동작 중 하나를 포함한다. 메모리 제어기는 또한 특정된 복수의 메모리 액세스 동작이 단일 커맨드에 응답하여 메모리 어레이 상에서 수행되게 하도록 구성된다. 동작시, 메모리 디바이스는 특정된 액세스 동작의 각각에 대해 소정의 오버헤드 기능을 반복하지 않음으로써 특정된 액세스 동작의 각각을 수행하는 것과 연관된 시간 및/또는 에너지를 감소시킬 수 있다.
도 1은 일부 실시예에 따른 메모리 디바이스(2)의 회로 블록도를 개략적으로 예시한다. 메모리 디바이스(2)는 복수의 컬럼(20) 및 복수의 로우(22)를 포함하는 메모리 어레이(10)를 포함한다. 메모리 어레이(10)는 추가적으로 컬럼(20)과 로우(22) 사이의 각 교차부에 복수의 메모리 셀(14)을 포함한다. 일부 구현예에서, 컬럼(20)은 또한 비트 라인 또는 디지트 라인으로 지칭될 수 있고, 로우(22)는 또한 워드 라인으로 지칭될 수도 있다. 메모리 셀(14)의 적어도 일부는 그 중에서도, 예를 들어 전압, 전류 또는 전기장을 포함한, 임의의 적합한 전기 신호의 인가에 의해 액세스될 수 있다. 메모리 셀(14)의 각각은 메모리 셀(14)에 결합된 로우(22) 및 컬럼(20)에 의해 정의된 어드레스를 가질 수도 있다.
메모리 디바이스(2)는 추가적으로 일부 실시예에 따라 컬럼(20)에 전기적으로 접속된 컬럼 디코더(44) 및 로우(22)에 전기적으로 접속된 로우 디코더(40)를 포함한다. 동작시, 액세스될 메모리 셀(14)의 물리적 어드레스는 메모리 액세스 커맨드에 포함될 수는 있는, 메모리 셀 어드레스에 의해 특정될 수 있다. 메모리 셀 어드레스는 타겟 메모리 셀에 액세스하기 위해 활성화될 컬럼 및 로우에 상응하는 컬럼 어드레스 및/또는 로우 어드레스를 포함할 수 있다. 메모리 셀 어드레스의 수신시, 컬럼 디코더(44)는 컬럼 어드레스를 디코딩하고 활성화될 컬럼을 선택하도록 구성되며, 로우 디코더(40)는 유사하게 로우 어드레스를 디코딩하고 활성화될 로우를 선택하도록 구성된다.
메모리 디바이스(2)는 추가적으로 로우(22)에 전기적으로 접속된, 워드 라인 드라이버일 수 있는, 로우 드라이버(32) 및 컬럼(20)에 전기적으로 접속된 센스 증폭기(36)를 포함한다. 액세스 동작 동안, 커맨드에서의 어드레스에 의해 특정된 로우(22) 중 하나 및 컬럼(20) 중 하나 이상이 활성화된다.
여전히 도 1을 참조하면, 일부 실시예에서, 메모리 어레이(10)는 또한 기록, 소거, 및 판독을 포함하는, 메모리 어레이(10) 상의 다양한 액세스 동작을 제어하도록 구성된 메모리 제어기(50)에 접속된다. 동작시, 메모리 제어기(50)는 메모리 어레이(10)에서의 하나 이상의 메모리 셀(14)에 액세스하기 위한 신호를 프로세스로부터 수신하도록 구성된다. 제어기(50)는 결국 컬럼 디코더(44) 및 로우 디코더(40)를 통해 메모리 어레이(10)에 제어 신호를 송신하도록 구성된다. 일부 실시예에서, 메모리 제어기(50)는 고체 상태 집적 회로에서 메모리 디바이스(2)의 부분으로서 통합된다. 다른 실시예에서, 메모리 제어기(50)는 호스트 디바이스의 부분일 수 있다.
메모리 어레이(10)는 비휘발성 메모리(NVM; nonvolatile memory) 셀(14)을 포함한다. 일부 실시예에서, NVM 셀(14)은 서로 전기적으로 결합되거나 또는 접속되는 저장 소자 및 선택기 소자를 포함한다. 일부 실시예에서, NVM 셀(14)은 저장 소자에 전기적으로 결합된 선택기 소자를 포함할 수 있다. 본원에 사용된 바와 같이, 저장 소자는 복원 또는 재기록되지 않고, 확장된 기간, 예를 들어 1년이 넘는 동안 물리적 상태를 유지할 수 있는 NVM 셀(14)의 소자를 지칭한다. 본원에 사용된 바와 같이, 선택기 소자는 예를 들어, 전압이 임계 전압을 초과할 때, 소정의 조건하에서 선택기 소자에 접속된 저장 소자에 대한 액세스를 허용할 수 있는 NVM 셀(14)의 소자를 지칭한다.
저장 소자의 예들은 저장 소자의 다른 타입 중에서도, 듀얼 게이트 트랜지스터의 플로팅 게이트, 상 변화 저장 소자, 저항 변화 랜덤 액세스 메모리(RRAM), 전도성 브릿지 랜덤 액세스 메모리(CBRAM), 및/또는 스핀 전달 토크 랜덤 액세스 메모리(STT-RAM)를 포함한다. 선택기 소자의 예들은 2개의 단자 선택기 디바이스, 예컨대 다른 2개의 단자 선택기 디바이스 중에서도 다이오드, 오보닉 임계 스위치(OTS), 터널 접합 또는 혼합 이오닉 전자 전도체(MIEC)를 포함한다. 대안적으로, 선택기 노드는 3개의 단자 디바이스, 예컨대 다른 스위칭 소자 중에서도, 필드 효과 트랜지스터(FET) 또는 바이폴라 접합 트랜지스터(BJT)를 포함할 수 있다.
여전히 도 1을 참조하면, 컬럼(20) 및 로우(22)에 전기적으로 결합된 NVM 셀(14)은 액세스 동작에 의해 액세스될 수 있다. 본원에 사용된 바와 같이, 액세스 동작은 기록 액세스 동작, 소거 액세스 동작, 또는 판독 액세스 동작을 지칭할 수 있다.
일부 실시예에서, NVM 셀(14)은 플래시 메모리 셀을 포함한다. 이들 실시예에서, 기록 액세스 동작은 예를 들어, 채널 영역으로부터 메모리 플래시 셀의 플로팅 게이트로의 전자 터널링에 의해 플래시 메모리 셀의 임계 전압을 증가시키는 것을 포함할 수 있다. 다른 한편, 소거 액세스 동작은 예를 들어, 메모리 플래시 셀의 플로팅 게이트로부터 채널 영역으로의 전자 터널링에 의해 플래시 메모리 셀의 임계 전압을 감소시키는 것을 포함할 수 있다. 판독 액세스 동작은 판독 전압에서 플래시 트랜지스터의 구동 전류를 검출하고 플래시 메모리 셀이 기록 또는 소거되었는지 여부를 결정하는 것을 포함할 수 있다.
일부 실시예에서, NVM 셀(14)은 상 변화 메모리(PCM) 셀을 포함한다. 본원에 사용된 바와 같이, PCM 셀은 저장 소자가 포함하는 물질의 상 또는 상들에 따라 상이한 전기 저항을 표시할 수 있는 저장 소자를 포함하는 NVM 셀을 지칭한다. 이들 실시예에서, PCM 셀에 있어서 리셋(RESET) 동작으로도 또한 지칭될 수 있는 기록 액세스 동작은 메모리 셀의 저항 상태를 비교적 낮은 저항 상태(LRS; low resistance state)로부터 비교적 높은 저항 상태(HRS; high resistance state)로 변경할 수 있다. 리셋 동작은 예를 들어, 칼코게나이드 물질을 포함하는 저장 소자의 적어도 일 부분을 용융하기에 충분한 리셋 전류를 인가하고, 메모리 소자의 적어도 일 부분이 비정질 상에서 퀀칭-인(quenching-in)되도록 퀀칭하여, 결과적으로 HRS를 초래하는 것에 의해 달성될 수 있다. 부가하여, PCM 셀에 있어서 셋(SET) 동작으로도 또한 지칭될 수 있는 소거 동작은 메모리 셀의 저항 상태를 HRS로부터 LRS로 변경한다. 셋 동작은 메모리 소자의 더 부분이 고저항 상태와 비교하여 결정질이 되도록, 예를 들어, 칼코게나이드 물질을 포함하는 메모리 소자의 적어도 일 부분을 결정화하기에 충분한 셋 전류를 인가하는 것에 의해 달성될 수 있다.
도 2a는 메모리 제어기에 의해 수신된 복수의 커맨드에 의해 특정된 복수의 메모리 액세스 동작을 수행하기 위한 커맨드 프로토콜을 예시한 액세스 타이밍도(90)이다. 도 2a의 커맨드 프로토콜은 도 1에 기재된 메모리 디바이스(2)와 유사한 메모리 디바이스에서 구현될 수 있고, 여기서 메모리 제어기는 복수의 커맨드를 수신하도록 구성될 수 있으며, 복수의 커맨드의 각각은 메모리 어레이 상에서 개시될 메모리 액세스 동작을 특정하며, 여기서 특정된 메모리 액세스 동작의 각각은 기록 동작 또는 판독 동작 중 하나를 포함한다.
여전히 도 2a를 참조하면, 액세스 타이밍도(90)는 제1, 제2 및 제3 커맨드((CMD1) 100a, (CMD2) 100b, 및 (CMD3) 100c)를 나타내는 버스(BUS) 타임 라인(90a)을 예시한다. 예시의 명료성 및 간결성을 위해, 제1 내지 제3 커맨드(100a 내지 100c) 및 상응하는 동작이 예시되어 있지만, 임의의 수의 커맨드 및 상응하는 동작이 유사한 방식으로 예시될 수 있음을 이해할 것이다. 액세스 타이밍도(90)는 또한 제1, 제2 및 제3 유휴(IDLE)(102a, 102b 및 102c)를 뒤따르는 제1, 제2 및 제3 메모리 액세스 동작((OP1) 106a, (OP2) 106b 및 (OP3) 106c)을 예시하는 디스크립터 라인(90b)을 예시한다. 제1 내지 제3 메모리 액세스 동작(106a 내지 106c)은 제1 내지 제3 커맨드(100a 내지 100c)에 의해 트리거된다. 디스크립터 라인(90b)은 추가적으로 제1, 제2 및 제3 메모리 액세스 동작(106a, 106b 및 106c) 이전에 각각 메모리 어레이 상에서 수행될 제1, 제2 및 제3 프리 액세스 동작(104a, 104b 및 104c)을 예시한다. 디스크립터 라인(90b)은 추가적으로 제1, 제2 및 제3 메모리 액세스 동작(106a, 106b 및 106c)에 후속하여 각각 메모리 어레이 상에서 수행될 제1, 제2 및 제3 포스트 액세스 동작(108a, 108b 및 108c)을 예시한다.
일부 실시예에서, 제1, 제2 및 제3 프리 액세스 동작(104a, 104b 및 104c)은 개시 전압으로부터 프리차지 전압으로 로우 디코더에 접속된 복수의 로우 상에서 수행되는 프리차지 동작을 포함할 수 있다. 프리차지 동작 뒤에는 제1 내지 제3 메모리 셀 상에 수행되는 제1 내지 제3 액세스 동작(106a 내지 106c)이 따른다. 제1 내지 제3 액세스 동작의 각각은 액세스될 메모리 셀에 상응하는 복수의 로우의 각각의 로우에 제1 내지 제3 액세스 펄스를 인가하는 것을 포함한다. 부가하여, 일부 실시예에서, 제1, 제2 및 제3 포스트 액세스 동작(108a, 108b 및 108c)은 예를 들어, 프리차지 전압으로부터 다시 개시 전압으로 로우 디코더에 접속된 복수의 로우 상에서 수행되는 디스차지 동작을 포함할 수 있다.
따라서, 예시된 도 2a에 예시된 바와 같이, 3개의 커맨드((CMD1) 100a, (CMD2) 100b 및 (CMD3) 100c)에 응답하여 수행된 3개의 메모리 액세스 동작((OP1) 106a, (OP2) 106b 및 (OP3) 106c)의 각각에 대해서, 별개의 각각의 프리 액세스 동작(예를 들어, 프리차지 동작)(104a, 104b 및 104c) 및 별개의 각각의 포스트 액세스 동작(예를 들어, 디스차지 동작)(108a, 108b 및 108c)이 수행된다.
도 2b는 일부 실시예에 따른 메모리 제어기에 의해 수신된 단일 커맨드에 의해 특정된 복수의 액세스 동작을 수행하기 위한 커맨드 프로토콜을 예시한 액세스 타이밍도(110)이다. 도 2b의 커맨드 프로토콜은 복수의 워드 라인 및 메모리 제어기를 갖는 메모리 어레이를 포함하는, 도 1에 기재된 것과 유사한 메모리 디바이스에서 구현될 수 있고, 여기서 메모리 제어기는 메모리 어레이 상에서 수행될 복수의 메모리 액세스 동작을 특정하는 단일 커맨드를 수신하도록 구성된다. 커맨드 프로토콜은 또한 메모리 제어기가 또한 단일 커맨드에 응답하여 특정된 복수의 메모리 액세스 동작을 연속하여 개시하도록 구성되는 메모리 디바이스에서 구현될 수 있으며, 여기서 단일 커맨드의 특정된 복수의 메모리 액세스 동작의 각각은 기록 동작 또는 판독 동작 중 하나를 포함한다.
여전히 도 2b를 참조하면, 액세스 타이밍도(110)는 단일 커맨드(CMD)(120)를 나타낸 버스 타임 라인(110a)을 예시한다. 액세스 타이밍도(110)는 또한 단일 커맨드에 의해 트리거되고 메모리 어레이 상에서 수행되는 복수의 액세스 동작을 설명하는 디스크립터 라인(110b)을 예시한다. 디스크립터 라인(110b)은 유휴(IDLE)(112) 이후, 프리 액세스 동작(114)을 트리거하는 단일 커맨드(CMD)(120)를 예시한다. 일부 실시예에서, 프리 액세스 동작(114)은 로우 디코더에 접속된 복수의 로우를 개시 전압으로부터 프리차지 전압으로 동시 프리차지하는 것을 포함한다. 프리 액세스 동작(124)은 복수의 메모리 액세스 동작((OP1) 116a, (OP2) 116b 및 (OP3) 116c)으로 이어진다. 예시의 명료성 및 간결성을 위해, 제1 내지 제3 동작(116a 내지 116c)이 예시되지만, 개시된 원리 및 이점이 임의의 수의 동작에 적용가능할 것이라는 것을 이해할 것이다. 일부 실시예에서, 복수의 메모리 액세스 동작을 수행하는 것은 제1 액세스 동작(OP1)(116a)에서 복수의 로우 중 제1 로우에 접속된 제1 메모리 셀에 액세스하는 것, 제2 액세스 동작(OP2)(116b)에서 복수의 로우 중 제2 로우에 접속된 제2 메모리 셀에 액세스하는 것, 및 제3 액세스 동작(OP3)(116c)에서 복수의 로우 중 제3 로우에 접속된 제3 메모리 셀에 액세스하는 것을 포함한다. 액세스 동작의 각각은 예를 들어, 각각의 메모리 셀에 접속된 로우에 액세스 펄스를 인가하는 것에 의해 수행될 수 있다. 일부 실시예에서, 복수의 메모리 액세스 동작((OP1) 116a, (OP2) 116b 및 (OP3) 116c)이 포스트 액세스 동작(118)으로 이어진다. 일부 실시예에서, 포스트 액세스 동작(118)은 단일 디스차지 동작에서 로우 디코더에 접속된 복수의 로우를 프리차지 전압으로부터 다시 초기 전압으로 동시에 디스차지하는 것을 포함한다.
따라서, 도 2a와는 달리, 도 2b에 예시된 실시예에서는, 단일 커맨드(CMD)(120)에 응답하여 수행된 3개의 동작((OP1) 116a, (OP2) 116b 및 (OP3) 116c) 모두에 있어서, 프리 액세스 동작(114), 예를 들어, 단일 프리차지 동작, 및 단일 포스트 액세스 동작(118), 예를 들어, 단일 디스차지 동작이 수행된다.
일부 실시예에서, 3개의 동작((OP1) 116a, (OP2) 116b 및 (OP3) 116c)은 상이한 로우에 접속된 메모리 셀 상에서 수행될 수 있다. 다른 실시예에서, 3개의 동작 중 임의의 2개 이상은 공유 로우에 접속된 2개 이상의 메모리 셀 상에서 수행될 수 있다.
일부 실시예에서, 3개의 동작((OP1) 116a, (OP2) 116b 및 (OP3) 116c)은 동일한 동작(즉, 기록, 소거, 및 판독 중 하나)을 포함할 수 있다. 다른 실시예에서, 3개의 동작((OP1) 116a, (OP2) 116b 및 (OP3) 116c)은 혼합될 수 있고 상이한 동작을 포함할 수 있다.
도 3, 도 4a 및 도 4b에서, 일부 실시예에 따라 단일 커맨드에 의해 특정된 복수의 액세스 동작을 유발하도록 구성된 제어기를 갖는 메모리 디바이스 및 메모리 디바이스를 사용하는 방법이 상 변화 메모리의 상황에서 개시된다. 하지만, 본원에 개시된 실시예들이 메모리 기술의 다른 타입에 일반적으로 인가될 수 있다는 것을 이해할 것이다.
도 3은 하나의 실시예에 따른 메모리 동작을 조합하도록 구성된 상 변화 메모리(PCM; phase change memory) 디바이스(130)의 개략 회로도이다. 도 1의 메모리 디바이스(2)와 유사하게, PCM 디바이스(130)는 일부 실시예에 따라 컬럼(20)에 전기적으로 접속된 컬럼 디코더(44) 및 로우(22)에 전기적으로 접속된 로우 디코더(40)를 포함한다. 또한 도 1과 유사하게, 상 변화 메모리 디바이스(130)는 추가적으로 로우(22)에 전기적으로 접속된 로우 드라이버(32) 및 컬럼(20)에 전기적으로 접속된 센스 증폭기(36)를 포함한다. 메모리 디바이스는 상 변화 메모리(PCM) 어레이(122)에서의 하나 이상의 메모리 셀에 액세스하기 위한 신호를 프로세서로부터 수신하도록 구성된 메모리 제어기(50)에 전기적으로 접속될 수 있다. 제어기(50)는 결국 컬럼 및 로우 디코더(44 및 40)에 컬럼 및 로우 제어 신호를 송신하도록 구성된다.
여전히 도 3을 참조하면, PCM 디바이스(130)는 "크로스 포인트(cross point)" 타입 어레이인 PCM 어레이(122)를 포함하고, 센스 증폭기(36)에 접속된 컬럼(20) 및 로우 드라이버(32)에 접속된 로우(22)에 의해 형성된 교차점에 배치된 복수의 상 변화 메모리(PCM) 셀(128)을 포함한다. 일부 실시예에서, PCM 셀(128)의 각각은 컬럼 및 로우를 고유 바이어싱하는 것에 의해 개별적으로 액세스될 수 있는데, 이 컬럼 및 로우의 교차점은 PCM 셀(128)의 각각을 정의한다. 본원에 사용된 바와 같이, 액세스될 PCM 셀(128)은 선택된 컬럼(20-n) 및 선택된 로우(22-m)에 의해 형성된 교차점에 위치한 타겟(T) 셀로 지칭될 수도 있다. T 셀은 T 셀에 걸쳐 액세스 신호를 인가함으로써 액세스될 수 있으며, 여기서 액세스 신호는 기록 액세스 신호, 소거 액세스 신호, 또는 판독 액세스 신호를 포함할 수 있다. 액세스 신호는 다른 신호 중에서도, 전압 신호 또는 전류 신호일 수 있다.
일반적으로 "크로스-포인트" 타입 PCM 어레이에서, 하나 이상의 T 셀은 나머지 셀을 억제하면서 액세스될 수 있다. 이것은 T 셀에 인가되는 액세스 신호와 실질적으로 상이한, 억제 신호를 나머지 셀에 걸쳐 인가함으로써 달성될 수 있다. 일반적으로, 예를 들어, 선택된 로우(이 예에서는 22-m)에 선택된 로우 전압(VROW SEL)을 인가하면서 선택된 컬럼 전압(VCOL SEL)을 선택된 컬럼(이 예에서는 20-n)에 인가할 수 있다. 동시에, 억제된 컬럼 전압(VCOL INHIBIT)이 나머지 컬럼에 걸쳐 인가될 수 있고, 억제된 로우 전압(VROW INHIBIT)이 나머지 로우에 걸쳐 인가될 수 있다. 이 구성하에서, VCOL SEL과 VROW SEL 간의 바이어스가 VACCESS를 초과하는 경우, 타겟 셀 T가 액세스될 수 있다. 부가하여, 차이(VCOL SEL - VROW INHIBIT) 정도 크기의 바이어스는 선택된 컬럼(20-n)을 따라 억제된 셀(이하, "A" 셀로 지칭됨)에 걸쳐 인가된다. 부가하여, 차이(VROW SEL - VCOL INHIBIT) 정도 크기의 바이어스는 선택된 로우(22-m)를 따라 억제된 셀(이하, "B" 셀로 지칭됨)에 걸쳐 인가된다. 부가하여, 차이(VCOL INHIBIT - VROW INHIBIT) 정도 크기의 바이어스는 억제된 로우 및 억제된 컬럼에 걸쳐 나머지 억제된 셀(이하, "C" 셀로 지칭됨)에 걸쳐 인가된다.
도 3의 예시된 실시예에서, 각각의 PCM 셀(128)은 칼코게나이드 저장 소자(124)를 포함한다. 일부 실시예에서, 각각의 PCM 셀(128)은 Ge-Se-Te(GST) 합금계 기반의 합금과 같은 칼코게나이드 물질로 형성된 저장 소자(124) 및 히터를 포함할 수 있다. 부가하여, 각각의 PCM 셀(128)은 도 3의 예시된 실시예에서 바이폴라 접합 트랜지스터(BJT; bipolar junction transistor)를 포함하는 선택기(126)를 포함한다. 도 3에서, 예시된 선택기(126)는 PNP BJT이다. 하지만, 대안적인 실시예에서, 선택기는 NPN BJT 또는 다이오드를 포함할 수 있다. 도 3에서, PCM 셀(128)의 저장 소자(124)는 컬럼(20)(예를 들어, 비트 라인)을 따라 접속된다. 부가하여, PNP BJT(126)의 베이스 접촉은 로우(22)(예를 들어, 워드 라인)를 따라 접속된다.
도 4a는 일부 실시예에 따라 메모리 제어기에 의해 수신된 단일 커맨드에 의해 특정된 복수의 액세스 동작을 수행하기 위한 커맨드 프로토콜을 예시한 액세스 타이밍도(140)이다. 도 4a의 커맨드 프로토콜은 도 3에서 설명한 것과 유사하게, 메모리 어레이 및 복수의 메모리 액세스 동작을 특정하는 단일 커맨드를 수신하도록 구성된 메모리 제어기를 포함한, PCM 메모리 디바이스에서 구현될 수 있다. 액세스 타이밍도(140)는 PCM 셀의 저항을 LRS에서 HRS로 변경하는 리셋 동작을 지칭할 수 있는 복수의 프로그램 동작을 예시하지만, 본원에서 설명하는 방법은 그렇게 한정되지 않고 PCM 셀의 저항을 HRS에서 LRS로 변경하는 셋 동작을 지칭할 수 있는 복수의 판독 동작 및/또는 소거 동작을 수행함에 있어서 유사하게 구현될 수 있다.
여전히 도 4a를 참조하면, 액세스 타이밍도(140)는 메모리 어레이 상에서 수행될 복수의 메모리 액세스 동작을 특정하는 단일 커맨드(CMD)(132)를 나타내는 버스 타임 라인(140a)을 예시한다. 액세스 타이밍도(140)는 단일 커맨드(CMD)(132)에 의해 트리거되는 복수의 메모리 액세스 동작을 설명하는 디스크립터 라인(140b)을 부가적으로 예시한다. 디스크립터 라인(130b)은 유휴(IDLE)(134) 이후, 복수의 로우를 초기 전압에서 프리차지 전압으로 동시에 프리차지하기 위한 단일 프리차지 동작(136)을 예시한다. 프리차지 동작(136)은 예를 들어, 도 3에 설명된 억제된 컬럼 전압(VROW INHIBIT)을 복수의 로우에 인가하는 것을 포함할 수 있다. 단일 프리차지 동작(136) 뒤에는 액세스 펄스(들)(예를 들어, 프로그램 펄스(들)(138a 내지 138f))의 인가를 통해 PCM 어레이의 복수의 메모리 셀 상에서 수행될 복수의 액세스 동작이 따르며, 여기서 각각의 액세스 동작 뒤에는 입증 동작(140a 내지 140f)이 따른다. 예시의 명확성 및 간결성을 위해, 도 4a의 실시예는 6개의 액세스(예를 들어, 프로그램) 동작 및 연관된 입증 동작을 예시한다. 하지만, 원리 및 이점은 임의의 적합한 수의 액세스 동작 및 연관된 입증 동작에 적용가능하다. 예시된 실시예에서, 복수의 액세스 동작은 제1 내지 제6 로우에 접속된 제1 내지 제6 메모리 셀 상에서 수행되는 제1 내지 제6 액세스(예를 들어, 프로그램) 동작(138a 내지 138f)을 포함하며, 여기서 제1 내지 제6 액세스 동작(138a 내지 138f)의 각각 뒤에는 제1 내지 제6 메모리 셀 상에서 수행되는 각각의 제1 내지 제6 입증 동작(140a 내지 140f)이 따른다. 디스크립터 라인(140b)은 또한 단일 디스차지 동작(142)에서 제6 입증 동작(140f) 이후 복수의 로우를 프리차지 전압에서 초기 전압으로 동시에 디스차지하는 것을 예시한다. 디스차지 동작(142)은 예를 들어, 도 3에서 설명한 억제된 컬럼 전압(VROW INHIBIT)을 복수의 로우로부터 디스차지하는 것을 포함할 수 있다. 요약하면, 도 4a에서 예시된 실시예에서, 복수의 액세스 동작(138a 내지 138f)이 단일 커맨드(132), 단지 단일 프리차지 동작(136) 및 단일 디스차지 동작(142)이 수행되는 것에 응답하여 메모리 어레이 상에서 수행된다. 따라서, 각각의 액세스 동작에 대해 프리차지 동작 및 디스차지 동작이 수행되는 커맨드 프로토콜과 비교하여, 복수의 액세스 동작을 수행함에 있어서 시간 및/또는 에너지 절약이 실현될 수 있다.
도 4b는 하나의 실시예에 따라 제어기에 의해 수신된 단일 커맨드에 의해 특정된 복수의 프로그램 액세스 동작을 수행하는 방법(150)을 도시한 플로우차트이다. 특히, 방법(150)은 PCM 어레이(122)를 포함하는 도 3의 PCM 디바이스(130)를 포함하는 것과 유사하게 상 변화 메모리 디바이스에서 구현될 수 있다. 하지만, 방법은 플래시 메모리 어레이와 같은 다른 타입의 어레이를 포함하는 다른 메모리 디바이스에서 구현될 수 있음을 이해할 것이다. 더욱이, 방법(150)이 복수의 프로그램 동작을 수행하는 것을 예시하지만, 방법은 복수의 판독 동작 및/또는 소거 동작을 수행함에서 있어서 유사하게 구현될 수 있다.
단일 커맨드에 응답하여 복수의 프로그램 액세스 동작을 수행하는 방법(150)은 메모리 제어기를 이용하여, PCM 어레이 상에서 수행될 복수의 프로그램 액세스 동작을 특정하는 단일 커맨드를 수신하는 단계(152)를 포함한다. 단일 커맨드의 수신시, 방법은 단일 액세스 커맨드에 응답하여 메모리 어레이 상에서 수행될 특정된 복수의 메모리 액세스 동작을 유발 또는 개시하는 단계를 포함한다. 도 4b의 플로우차트에서, 일부 참조 문자는 다른 참조 문자가 뒤따르는 "대시"를 갖는다. 예는 158-1 또는 158-m이다. 대시 이후 문자는 단일 커맨드의 하나 이상의 프로그램 액세스 동작에 대한 인스턴스 넘버를 나타낸다. 예를 들어, 158-1은 제1 인스턴스(단일 커맨드의 제1 프로그래밍 동작)를 나타내고, 158-m은 제m 인스턴스(단일 커맨드의 제m 프로그래밍 동작)를 나타낸다. m의 값은 2 이상이다.
도 3을 다시 참조하면, 대기 모드 동안, PCM 어레이(122)는 로우(예를 들어, 워드 라인)(22)가 예를 들어, 약 1.2V일 수 있는 대기 선택 해제 전압(VHX)으로 프리차지되는 한편, 컬럼(20)이 VHX와 접지 사이의 중간 전압으로 "소프트-구동(soft-drive)" 또는 플로팅되는, 대기 바이어싱 스킴을 갖도록 구성될 수 있다. 이러한 바이어싱 스킴하에서는, 어떠한 셀도 선택되지 않으며, PCM 셀(128)의 PNP BJT(126)는 어레이 누설이 감소되도록 역 바이어싱된다.
다음, 여전히 도 4b를 참조하면, 단일 커맨드의 수신시(152), 방법(150)은 추가적으로 복수의 로우(22)를 개시 전압에서 프리차지 전압으로 프리차지하는 단계(154)를 포함한다. 예를 들어, 도 3을 다시 참조하면, 로우(22)는 예를 들어, 약 1.2V일 수 있는 대기 선택 해제 전압(VHX)으로부터 예를 들어, 약 5V일 수 있는 프로그램 선택 해제 전압(VHX PROG)으로 프리차지될 수 있다. 부가하여, 컬럼(20)은 VHX PROG와 접지 사이의 중간 전압으로 "소프트-구동" 또는 플로팅될 수 있다. 이러한 조건하에서는, 어떠한 셀도 선택되지 않으며, PCM 셀(130)의 PNP BJT(146)는 어레이 누설이 감소되도록 역 바이어싱된다.
여전히 도 4b를 참조하면, 복수의 워드 라인의 프리차지(154) 이후, 방법(150)은 추가적으로 단일 커맨드에 의해 특정된 제1 프로그램 액세스 동작을 수행하는 단계(158-1)를 포함하며, 이는 제1 프로그램 펄스(들)를 선택된 로우에 접속된 제1 선택된 PCM 셀에 인가하는 단계(158a-1)를 포함할 수 있다. 예를 들어, 도 3을 다시 참조하면, 프로그래밍될 타겟(T) PCM 셀은 선택된 컬럼(20-n)을 VCOL SEL PROG로, 약 5V로 바이어싱하면서 약 0 볼트일 수 있는 선택된 로우 프로그램 전압(VROW SEL PROG)을 선택된 로우(22-m)에 인가함으로써 선택될 수 있다. 부가하여, 나머지 선택되지 않은 로우(22-(m+1) 및 22-(m-1))는 약 5V일 수 있는 선택 해제 전압(VHX PROG)에서 유지될 수 있으며, 나머지 선택되지 않은 컬럼(20-(n-1) 및 20-(n+1))은 VHX PROG와 접지 사이의 중간 전압에서 "소프트-구동" 또는 플로팅되게 유지될 수 있다. 이러한 프로그램 바이어스 스킴하에서는, 충분한 프로그램 전류(IPROG)가 T PCM 셀을 통해 흘러 타겟(T) PCM 셀을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하도록, T PCM 셀의 PNP BJT(126)가 순방향 바이어싱된다. 부가하여, 프로그램 바이어스 스킴하에서는, 선택된 컬럼(20-n)에 따른 선택되지 않은 "A" 셀의 PNP BJT(146)는 0 볼트 가까이로 바이어싱되고 오프 상태를 유지할 수 있다. 부가하여, 선택된 로우(22-m)에 따른 선택되지 않은 "B" 셀의 PNP BJT(146)는 PNP BJT(146)의 임계 전압 아래로 바이어싱되고 또한 오프 상태를 유지한다. 부가하여, 선택되지 않은 로우(22-(m+1) 및 22-(m+1))에 따른 그리고 선택되지 않은 컬럼(20-(n-1) 및 20-(n+1))에 따른 선택되지 않은 "C" 셀의 PNP BJT(146)는 어레이 누설이 감소되도록 역 바이어싱된다.
여전히 도 4b를 참조하면, 제1 프로그램 펄스(들)를 제1 선택된 PCM 셀에 인가하는 단계(158a-1) 이후, 방법(150)은 추가적으로 선택된 로우에 접속된 제1 선택된 PCM 셀의 저항이 원하는 저항 수준으로 상승했는지 여부를 결정하기 위해, 제1 프로그램 펄스를 수신한 제1 선택된 PCM 셀 상에 제1 프로그램 입증 펄스를 인가하는 단계(158b-1)를 포함한다. 일부 실시예에서, 제1 입증 펄스는 로우의 나머지 상의 전압이 실질적으로 변경되지 않게 유지하면서, 제1 선택된 PCM 셀의 제1 선택된 로우에 인가될 수 있다. 예를 들어, 도 3을 다시 참조하면, 타겟(T) PCM 셀의 상태는 선택된 로우 입증 전압 펄스(VROW SEL VERIFY)를 예를 들어, 약 0 볼트일 수 있는 선택된 로우(22-m)에 인가하고, 선택된 컬럼 입증 전압(VCOL SEL VERIFY)를 예를 들어, 약 1.2V일 수 있는 선택된 컬럼(20-n)에 인가함으로써 입증될 수 있다. 나머지 선택되지 않은 로우(22-(m+1) 및 22-(m-1))는 예를 들어, 약 5V일 수 있는 프로그램 선택 해제 전압(VHX PROG)으로 프리차지되게 유지될 수 있는 한편, 컬럼(20)은 VHX PROG와 접지 사이의 중간 전압으로 "소프트-구동" 또는 플로팅된다. 이러한 입증 바이어스 스킴하에서는, T PCM 셀의 PNP BJT(146)는 T PCM 셀을 통해 흐르는 입증 전류(IVERIFY)가 센스 증폭기(36)에 의해 감지될 수 있도록 순방향 바이어싱된다. 부가하여, 입증 바이어스 스킴하에서는, 선택된 컬럼(20-n)에 따른 선택되지 않은 "A" 셀의 PNP BJT(146)는 역 바이어싱되고 오프 상태를 유지할 수 있다. 부가하여, 선택된 로우(22-m)에 따른 선택되지 않은 "B" 셀의 PNP BJT(146)는 PNP BJT(146)의 임계 전압 아래로 바이어싱되어 오프 상태를 유지할 수 있다. 부가하여, 선택되지 않은 로우(22-(m+1) 및 22-(m+1))에 따른 그리고 선택되지 않은 컬럼(20-(n-1) 및 20-(n+1))에 따른 선택되지 않은 "C" 셀의 PNP BJT(146)는 어레이 누설이 감소되도록 역 바이어싱된다.
여전히 도 4b를 참조하면, 방법(150)은 추가적으로 선택된 컬럼에 접속된 센스 증폭기를 이용하여 선택된 메모리 셀을 통해 선택된 로우(예를 들어, 워드 라인)와 선택된 컬럼(예를 들어, 비트 라인) 사이에서 검출되는 전류를 감지하는 것에 기초하여 제1 선택된 PCM 셀이 원하는 저항 수준으로 프로그래밍되었는지 여부에 대한 제1 입증을 행하는 단계(158c-1)를 포함한다. 제1 선택된 PCM 셀이 원하는 저항 수준으로 프로그래밍되지 않았다고 결정시, 제1 선택된 PCM 셀이 원하는 저항 수준으로 프로그래밍될 때까지, 제1 프로그램 액세스 동작을 수행하는 단계(158-1)는 추가적으로 158a-2 내지 158a-n에서 하나 이상의 추가적인 프로그램 펄스를 인가하는 단계, 추가적인 각각의 프로그램 입증 동작들을 적용하는 단계(158b-2 내지 158b-n), 및 추가적인 각각의 입증을 행하는 단계(158c-2 내지 158c-n)를 포함한다.
방법(150)은 추가적으로 단일 커맨드에 의해 특정된 하나 이상의 추가적인 프로그램 액세스 동작이 단일 커맨드에 상응하는 복수의 워드 라인 중 제2 워드 라인에 접속되는 제2 PCM 셀 상에서 수행되게 유지되는지 여부를 결정하는 단계(162-1)를 포함한다.
단일 커맨드에 의해 특정된 하나 이상의 추가적인 프로그램 액세스 동작이 수행되게 유지된다고 결정시(162-1), 방법(150)은 추가적으로 제1 선택된 PCM 셀에 대해 상기에 논의된 것과 유사하게, 적절한 수의 프로그램 펄스를 인가하는 단계(158a-1 내지 158a-n), 각각의 프로그램 입증 동작을 적용하는 단계(158b-1 내지 158b-n), 및 추가적인 선택된 PCM 셀이 원하는 저항 수준으로 프로그래밍되었는지 여부에 대한 각각의 입증을 행하는 단계(158c-1 내지 158c-n)를 포함할 수 있는, 단일 커맨드에 의해 특정된 추가적인 프로그램 액세스 동작을 수행하는 단계(158-2 내지 158-m)를 포함한다. 각각의 단일 커맨드에서 특정된 적합한 수의 추가적인 프로그램 동작을 수행하는 단계(158-2 내지 158-m) 이후, 각각 뒤에는 적어도 하나의 추가적인 메모리 액세스 동작이 단일 커맨드에 의해 특정되는 것으로 수행되게 유지되는지 여부를 결정하는 단계(162-2 내지 162-m)가 따른다.
제1 프로그램 액세스 동작을 수행하는 단계(158-1)와 달리, 후속의 추가적인 프로그램 액세스 동작을 수행하는 단계(158-2 내지 158-m)는 복수의 로우를 프리 차치하는 단계(154)에 의해 선행될 필요가 없는데, 이는 단일 커맨드에 의해 특정된 프로그램 액세스 동작(158-1 내지 158-m)이 수행된 때까지 복수의 로우가 디스차지되지 않기 때문이다.
따라서, 단일 커맨드에 응답하여 복수의 프로그램 액세스 동작을 수행하는 단계(158-1 내지 158-m) 및 단일 커맨드에 의해 특정된 어떠한 추가적인 메모리 액세스 동작도 수행되게 유지되지 않는다고 결정하는 단계(162-m) 이후, 방법(150)은 복수의 로우를 예를 들어, 약 5V일 수 있는 프로그램 선택 해제 전압(VHX PROG)으로부터 다시 예를 들어, 약 1.2V일 수 있는 대기 선택 해제 전압(VHX)으로 디스차지하는 단계(164)로 진행한다. 부가하여, 컬럼(20)은 대기 선택 해제 전압(VHX)과 접지 사이의 중간 전압으로 "소프트-구동" 또는 플로팅된다.
복수의 로우를 디스차지하는 단계(164) 이후, 방법(150)은 단일 커맨드에 의해 특정된 복수의 프로그램 액세스 동작을 완료하고(166) 어레이를 대기 모드로 리턴하며, 여기서 어떠한 셀도 선택되지 않고 PCM 셀(130)의 PNP BJT(146)는 어레이 누설이 감소되도록 역 바이어싱된다. 따라서, 방법(150)을 사용함으로써, 각각의 프로그램 액세스 동작에 대해 복수의 로우를 프리차지 및 디스차지하는 대신에 복수의 프로그램 액세스 동작을 수행하기 이전에 및 후속하여 바람직하게 단지 한번 프리차지 및 디스차지될 수 있다.
도 4a 및 도 4b에서 설명된 실시예에서, 메모리 제어기는 복수의 메모리 액세스(예를 들어, 프로그램) 동작에 대해 메모리 액세스(예를 들어, 프로그램) 펄스가 PCM 셀에 인가되게 한 이후, 프로그램 입증 펄스가 PCM 셀에 인가되게 하도록 구성된다. 하지만, (예시되지 않지만) 다른 실시예에서, 메모리 제어기는 복수의 메모리 액세스(예를 들어, 프로그램) 펄스가 제1 PCM 셀에 인가되게 한 이후, 복수의 프로그램 입증 펄스가 각각의 복수의 PCM 셀에 인가되게 하도록 구성될 수 있다.
도 5는 다른 실시예에 따라, 적어도 하나의 메모리 디바이스 어레이(216) 및 제어기(212)를 포함하는 관리된 메모리 디바이스(200)의 개략 블로도이며, 여기서 제어기(212)는 호스트 디바이스(210)로부터 수신된 단일 커맨드에 응답하여 복수의 액세스 동작이 적어도 하나의 메모리 디바이스 어레이(216) 상에서 수행되게 하도록 구성된다. 관리된 메모리 디바이스(200)의 적어도 하나의 메모리 디바이스 어레이(216)는 다른 지원 회로 중에서도, 메모리 어레이에 추가하여, 임베디드 제어기, 로우 디코더 및 컬럼 디코더를 포함할 수 있다. 메모리 디바이스 어레이(216)는 예를 들어, 도 1에서 상술된 것과 유사하게 구성될 수 있다.
하나의 실시예에서, 도 5의 관리된 메모리 디바이스(200)는 적어도 하나의 메모리 디바이스 어레이(216)가 NAND 플래시 메모리를 포함하고, 제어기(212)가 관리된 메모리 디바이스(200)에 단일 패키징된 다이로 포함되는, 임베디드 멀티-미디어 카드(eMMC; embedded multi-media card) 디바이스를 포함한다. 하나의 실시예에서, eMMC 디바이스를 포함하는 관리된 메모리 디바이스(200)는 외부 직렬 인터페이스를 가질 수 있다. 외부 직렬 인터페이스는 예를 들어, 400Mbytes/sec까지의 밴드폭을 가질 수 있다.
일반적으로, NAND 플래시 메모리 어레이에서, 기록 동작 또는 판독 동작은 "페이지" 수준에서 수행된다. 페이지는 단일 워드 라인에 접속된 복수의 메모리 셀을 포함할 수 있다. 페이지에서의 메모리 셀의 수 및 페이스의 사이즈는 매우 넓은 범위로 달라질 수 있다.
도 6a는 종래의 NAND 플래시 메모리 디바이스와 같은, 메모리 디바이스에서 복수의 커맨드에 응답하여 복수의 액세스 동작을 수행하기 위한 커맨드 프로토콜을 예시하는 액세스 타이밍도(220)이다. 도 6a의 커맨드 프로토콜은 각각이 메모리 제어기에 의해 개시될 하나의 메모리 액세스 동작을 특정하는, 복수의 커맨드를 수신 및 유발하도록 구성된 메모리 제어기에 접속될 수 있는, 메모리 어레이를 포함하는, 종래의 NAND 플래시 메모리 디바이스에서 구현될 수 있다. 메모리 제어기는 또한 복수의 커맨드의 각각에 응답하여 특정된 하나의 메모리 액세스 동작을 개시하도록 구성될 수 있고, 여기서 특정된 메모리 액세스 동작의 각각은 기록 동작 또는 판독 동작 중 하나를 포함한다.
여전히 도 6a를 참조하면, 액세스 타이밍도(220)는 제1 프로그램 동작(230a)을 특정하는 제1 프로그램 커맨드(222a), 제1 프로그램 커맨드(222a)에 이어지는 제1 상태(224a), 제1 상태(224a)에 바로 이어지는 제1 판독 동작(232)을 특정하는 제1 판독 커맨드(226a), 제1 판독 커맨드(226a)에 이어지는 제2 상태(224b), 제2 상태(224b)에 바로 이어지는 제2 프로그램 동작(230b)을 특정하는 제2 프로그램 커맨드(222b), 및 제3 상태(224c)를 도시한 메모리 디바이스 버스 타임 라인(220a)을 예시한다. 제1 프로그램 커맨드(222a), 제1 판독 커맨드(226a) 및 제2 프로그램 커맨드(222b)의 각각은 페이지 사이즈를 초과하지 않는 각각의 단일 액세스 동작을 특정할 수 있다. 예시로서, 16 Kbytes의 페이지 사이즈에 있어서, 제1 프로그램 커맨드(222a), 제1 판독 커맨드(226a) 및 제2 프로그램 커맨드(222b)의 각각은 4 Kbytes의 메모리에 액세스하는 것을 각각 특정할 수 있다.
액세스 타이밍도(220)는 또한 복수의 커맨드에 의해 트리거되고 NAND 플래시 메모리 어레이 상에서 수행되는 복수의 액세스 동작을 설명하는 디스크립션 라인(220b)을 예시한다. 디스크립션 라인(220b)은 제1 프로그램 커맨드(222a)에 의해 트리거되는 NAND 플래시 메모리의 제1 페이지 상에서의 제1 프로그램 동작(230a)을 예시한다. 후속하여, 디스크립션 라인(220b)은 제1 판독 커맨드(226a)에 의해 트리거되는 NAND 플래시 어레이 상에서 수행되는 제1 판독 동작(232)을 예시한다. 제1 판독 동작(232)은 제1 페이지 또는 제1 페이지와 상이한 제2 페이지 상에서 수행될 수 있다. 후속하여, 디스크립션 라인(220b)은 제2 프로그램 커맨드(222b)에 의해 트리거되는 NAND 플래시 어레이 상에서 수행되는 제2 프로그램 동작(230b)을 예시한다. 제2 프로그램 동작(230b)은 제1 페이지, 제1 페이지와 상이한 제2 페이지, 또는 제1 및 제2 페이지와 상이한 제3 페이지 상에서 수행될 수 있다. 예시로서, 16 Kbytes의 페이지 사이즈에 있어서, 제1 프로그램 동작(230a), 제1 판독 동작(232) 및 제2 프로그램 동작(230b)의 각각은 복수의 액세스 커맨드 중 각각의 커맨드에 응답하여 4 Kbytes의 메모리에 각각 액세스할 수 있다.
도 6b는 일부 실시예에 따라, NAND 플래시 메모리 어레이 및 제어기를 포함하는 메모리 디바이스 상에서 단일 커맨드에 응답하여 복수의 액세스 동작을 수행하기 위한 커맨드 프로토콜을 예시하는 액세스 타이밍도(240)이다. 도 6b의 커맨드 프로토콜은 메모리 어레이 및 단일 커맨드를 수신하고 메모리 어레이 상에서 수행될 복수의 메모리 액세스 동작을 개시하도록 구성된 메모리 제어기(212)를 갖는 메모리 디바이스(216)를 포함하는, 도 5에서 상술된 관리된 메모리 디바이스(200)와 유사한 메모리 디바이스에서 구현될 수 있다. 메모리 제어기는 또한 단일 커맨드에 응답하여 특정된 복수의 메모리 액세스 동작을 개시하도록 구성되며, 여기서 특정된 메모리 액세스 동작의 각각은 기록 동작 또는 판독 동작 중 하나를 포함한다.
여전히 도 6b를 참조하면, 액세스 타이밍도(240)는 단일 커맨드(242) 및 단일 커맨드(242)에 이어지는 단일 누적 상태(244)를 도시한 관리된 메모리 버스 타임 라인(240a)을 예시한다. 종래의 메모리 디바이스에 상응할 수 있는 도 6a에서의 메모리 버스 타임 라인(220a)과 달리, 도 6a에서의 관리된 메모리 버스 타임 라인(240a)은 상술된 바와 같이, 다른 지원 회로 중에서도, 메모리 어레이에 추가하여, 임베디드 제어기, 로우 디코더 및 컬럼 디코더를 포함할 수 있는, 도 5의 관리된 메모리 디바이스(216)와 유사한 관리된 메모리 디바이스에 상응한다는 것을 이해할 것이다. 단일 커맨드(242)는 예를 들어, 복수의 프로그램 액세스 동작(250) 및 복수의 판독 액세스 동작(252)을 특정할 수 있다.
액세스 타이밍도(240)는 또한 단일 커맨드(242)에 의해 트리거되고 NAND 플래시 메모리 어레이 상에서 수행되는 복수의 액세스 동작을 설명하는 디스크립션 라인(240b)을 예시한다. 디스크립션 라인(240b)은 단일 커맨드(242)에 의해 트리거되는 NAND 플래시 메모리 상에서 수행되는 복수의 프로그램 액세스 동작(250) 및 복수의 판독 액세스 동작(252)을 예시한다. 액세스 동작 자체가 NAND 플래시 어레이 상에서 수행되면서, 단일 커맨드(242)가 관리된 메모리에 전송된다는 것을 이해할 것이다. 도 6a와 유사하게, 단일 커맨드에서 특정된 각각의 액세스 동작은 페이지 사이즈를 초과하지 않을 수도 있다. 예시로서, 16 Kbytes의 페이지 사이즈에 있어서, 단일 커맨드(242)는 제1 및 제2 프로그램 액세스 동작을 포함하는 복수의 프로그램 액세스 동작(250)을 각각 프로그램 4 Kbytes로 특정할 수 있고, 판독 동작을 포함하는 복수의 판독 액세스 동작(252)을 판독 4 Kbytes로 특정할 수 있다. 단일 커맨드에 응답하여, 제어기는 제1 및 제2 프로그램 액세스 동작이 8 Kbyte 프로그램 동작으로서 조합되고 단일 페이지 상에서 수행되게 할 수 있고, 판독 액세스 동작이 특정된 페이지 상에서 수행되게 할 수 있다. 따라서, 도 6a와 비교하여, 메모리 어레이 상에서 수행될 복수의 동작을 단일 커맨드에 특정함으로써, 예를 들어 다중 상태를 제공하고 단일 페이지로 기록하기 위해 워드 라인을 다수회 프리차지하는 추가적인 오버헤드가 회피될 수 있다.
상술된 바와 같이, 단일 커맨드를 이용하여 복수의 메모리 동작을 수행하는 방법은 다양한 상황에서 구현될 수 있다. 하기에서, 단일 커맨드의 예시적인 구조가 실시예에 따라 기재된다.
표 1은 실시예에 따라 단일 커맨드의 동작 파라미터 리스트에 포함될 수 있는 정보의 예를 설명한다. 동작 파라미터 리스트는 파라미터 리스트 헤더 및 복수의 (제1 내지 최종) 동작 디스크립터를 포함한다. 파라미터 리스트 헤더는 단일 커맨드에서 특정된 모든 동작에 공통적인 정보를 포함한다. 부가하여, 동작 디스크립터는 각각의 동작의 상세를 포함한다.
표 1: 동작 파라미터 리스트
Figure 112018127202546-pat00001
표 2는 실시예에 따라 파라미터 리스트 헤더에 포함될 수 있는 정보의 예를 설명한다. 파라미터 리스트 헤더는 파라미터 리스트 길이, 동작 타입, 동작들의 수, 베이스 어드레스 및 플래그를 포함할 수 있다. 파라미터 리스트 길이 필드는 동작 파라미터 리스트의 길이를 특정한다. 동작 타입 필드는 메모리 디바이스에 의해 메모리 어레이 상에서 수행될 타입(즉, 프로그램, 소거, 판독) 동작을 식별한다. 동작 필드의 수는 파라미터 리스트 헤더에 이어질 동작 디스크립터의 수를 특정한다. 동작 디스크립터의 수는 메모리 어레이 상에서 수행될 복수의 동작의 수에 상응한다. 베이스 어드레스 필드는 복수의 동작 디스크립터의 각각에 특정된 동작의 베이스 어드레스를 포함한다.
플래그 필드는 여러 타입의 정보를 포함할 수 있다. 예를 들어, 플래그 필드는 동작 디스크립터에 특정된 복수의 동작의 실행의 특정 순서를 특정할 수 있다. 특히, 플래그 필드는 복수의 동작이 동작 디스크립터에 열거된 순서로 수행되거나, 또는 대안적으로 동작 디스크립터에 열거된 순서와 상이한 순서로 수행될 것이라고 특정할 수도 있다. 플래그 필드에 포함될 수 있는 다른 타입의 정보는 (예를 들어, 통상의 또는 동작에 의한) 상태 포맷, 커맨드 옵션 등을 포함한다.
표 2: 파라미터 리스트 헤더
Figure 112018127202546-pat00002
표 3은 실시예에 따라 동작 디스크립터에 포함될 수 있는 정보의 예를 설명한다. 동작 디스크립터는 데이터 디스크립터 길이, 동작 타입, 동작 태그, 어드레스, 데이터 길이, 및/또는 복수의 데이터(제0 내지 제(n-1))를 포함할 수 있다. 디스크립터 길이 필드는 동작 디스크립터의 길이를 특정한다. 동작 타입 필드는 메모리 디바이스에 의해 메모리 어레이 상에서 수행될 동작의 타입(예를 들어 판독, 프로그램, 소거 등)을 특정한다. 예를 들어, 유사한 정보가 파라미터 리스트 헤더, 또는 다른 곳에서 제공된다면, 동작 타입 필드는 일부 구현예에서 생략될 수 있다. 동작 태그 필드는 각각의 특정 동작 디스크립터를 식별한다. 존재할 때, 동작 파라미터 리스트에서의 각각의 동작 디스크립터는 고유값을 갖는다. 어드레스 필드는 동작의 시작 어드레스를 포함한다. 데이터 길이 필드는 동작에 수반된 데이터 바이트의 양을 특정한다. 예를 들어, 제로의 값을 갖는 데이터 길이는 어떠한 데이터도 디바이스에 전달되지 않는다고 특정하며, 이는 에러로 고려되지 않는다. 길이 필드는 예를 들어, 동작이 데이터 전달을 인보크(invoke)하지 않는 경우, 일부 구현예에서 생략될 수도 있다. 동작 디스크립터의 최종 부분은 호스트로부터 메모리 디바이스로 전달될 수 있는 복수의 데이터(제0 내지 제(n-1))를 포함한다. 데이터 필드는 예를 들어 길이 필드가 0으로 설정되지 않거나, 또는 동작 타입에 특정된 동작 타입이 데이터를 디바이스로 전달하는 것을 포함하지 않는 경우, 일부 구현예에서 생략될 수 있다.
표 3: 동작 디스크립터
Figure 112018127202546-pat00003
표 4는 실시예에 따라, 메모리 어레이 상에서 수행될 동작이 디바이스로부터 호스트로 데이터를 전달하기 위한 요청을 포함하는 경우 데이터 디스크립터에 포함될 수 있는 정보의 예를 설명한다. 데이터 디스크립터는 데이터 디스크립터 길이, 동작 타입, 데이터 길이, 및/또는 복수의 데이터(제0 내지 제(n-1))를 포함할 수 있다. 데이터 디스크립터 길이 필드는 데이터 디스크립터의 길이를 특정한다. 동작 타입 필드는 요청에 수신된 값에 상응할 수 있다. 동작 태그 필드는, 전달될 데이터가 관련되는 동작 파라미터 리스트에서 특정 동작 디스크립터를 식별한다. 데이터 길이 필드는 데이터 디스크립터에 포함된 데이터의 양을 (예를 들어, 바이트로) 특정한다.
여전히 표 4를 참조하면, 일부 실시예에서, 메모리 디바이스는 동작 파라미터 리스트와 연관된 데이터를 단일 패킷으로 전달하도록 구성되며, 여기서 각각의 동작 디스크립터와 관련된 데이터는 동작 파라미터 리스트에 열거된 순서로 순차적으로 첨부된다. 다른 실시예에서, 메모리 디바이스는 동작 파라미터 리스트에 기재된 구조와 유사한 구조로 데이터를 랩핑하도록 구성된다. 다른 실시예에서, 메모리 디바이스는 동작 파라미터 리스트와 연관된 데이터를 다중 패킷으로 전달하도록 구성된다.
표 4: 데이터 디스크립터
Figure 112018127202546-pat00004
표 3을 다시 참조하면, 동작 디스크립터가 호스트로부터 디바이스로의 데이터 전달을 포함하는 동작을 특정하는 일부 실시예에서, 동작 디스크립터는 전달될 데이터에 상응하는 데이터 길이를 특정할 수 있다. 그 후, 데이터는 커맨드 이후, 별개의 상으로 전달될 수 있으며, 데이터 디스크립터 구조는 표 4에서 상술된 것과 유사하다.
표 5는 실시예에 따라, 상태 디스크립터에 포함될 수 있는 정보의 예를 설명한다. 상태 디스크립터는 상태 디스크립터 길이, 동작 타입, 동작 태그, 및 상태를 포함할 수 있다. 상태 디스크립터 길이 필드는 상태 데이터 디스크립터의 길이를 특정한다. 동작 타입 필드는 동작 파라미터 리스트에서의 요청에서 수신된 값에 상응할 수 있는 값을 갖는다. 동작 태그 필드는 데이터가 관련되는 동작 디스크립터를 식별한다.
메모리 디바이스는 동작 파라미터 리스트에 특정된 동작의 누적 상태를 제공할 수 있다. 동작 파라미터 리스트에서 특정된 동작이 성공적으로 완료되는 경우, 상태는 "성공"을 나타낼 것이다. 대안적으로, 디바이스는 각각의 동작을 식별하기 위해 동작 태그를 이용하여 동작 파라미터 리스트에서 특정된 각각의 동작에 대해 상태를 제공할 수 있다.
표 5: 상태 디스크립터
Figure 112018127202546-pat00005
본 발명은 소정의 실시예 측면에서 설명되었지만, 본원에 기재된 특징 및 이점 모두를 제공하지 않는 실시예를 포함하여, 당업자에게 명백한 다른 실시예도 또한 본 발명의 범위 내에 있다. 또한, 추가 실시예를 제공하기 위해 상술된 다양한 실시예가 조합될 수 있다. 부가하여, 하나의 실시예의 상황으로 나타낸 소정의 특징이 또한 다른 실시예로 통합될 수 있다. 이에 따라, 본 발명의 범위는 단지 첨부된 청구항을 참조하는 것에 의해 정의된다.

Claims (20)

  1. 플래시 메모리 셀들의 복수의 페이지를 포함하는 메모리 어레이; 및
    상기 메모리 어레이에 접속된 메모리 제어기를 포함하고,
    상기 메모리 제어기는:
    제1 프로그램 동작 및 제2 프로그램 동작을 식별하는 커맨드를 수신하고 - 상기 제1 프로그램 동작 및 상기 제2 프로그램 동작은 플래시 메모리 셀들의 상기 복수의 페이지 중의 페이지와 연관된 페이지 사이즈 이하인 단일 액세스 동작들을 식별함 -;
    상기 제1 프로그램 동작 및 상기 제2 프로그램 동작이 상기 메모리 어레이 상에서 수행되게 하도록 구성되는, 메모리 소자.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 메모리 제어기는:
    플래시 메모리 셀들의 상기 복수의 페이지 중 제1 페이지 상에서 상기 제1 프로그램 동작을 수행하고;
    플래시 메모리 셀들의 상기 복수의 페이지 중 제2 페이지 상에서 상기 제2 프로그램 동작을 수행하도록 더 구성되는, 메모리 소자.
  5. 청구항 4에 있어서,
    상기 제1 페이지는 상기 제2 페이지와 상이한, 메모리 소자.
  6. 청구항 4에 있어서,
    상기 커맨드는 제3 프로그램 동작을 식별하고, 상기 메모리 제어기는:
    플래시 메모리 셀들의 상기 복수의 페이지 중 제3 페이지 상에서 상기 제3 프로그램 동작을 수행하도록 - 상기 제3 페이지는 상기 제1 페이지 및 상기 제2 페이지와 상이함 - 더 구성되는, 메모리 소자.
  7. 청구항 1에 있어서,
    상기 제1 프로그램 동작 및 상기 제2 프로그램 동작은 각각의 사이즈를 가지며, 상기 제1 프로그램 동작 및 상기 제2 프로그램 동작의 상기 각각의 사이즈의 합은 플래시 메모리 셀들의 상기 복수의 페이지 중의 상기 페이지의 상기 페이지 사이즈보다 작은, 메모리 소자.
  8. 메모리 어레이를 포함하는 메모리 소자; 및
    상기 메모리 소자에 접속된 메모리 제어기를 포함하고,
    상기 메모리 제어기는:
    커맨드 프로토콜의 커맨드를 수신하고 - 상기 커맨드는 복수의 제1 동작 및 제2 동작을 특정하고, 상기 제1 동작 및 상기 제2 동작은 각각 판독 동작 또는 프로그램 동작을 포함함 -;
    상기 메모리 어레이의 페이지의 사이즈 및 상기 수신된 커맨드에 기초하여 상기 메모리 어레이 상에서 상기 제1 동작 및 상기 제2 동작을 수행하는 것을 개시하도록 - 상기 제1 동작 및 상기 제2 동작은 상기 메모리 어레이의 상기 페이지 상에서 수행됨 - 구성되는, 장치.
  9. 청구항 8에 있어서,
    상기 메모리 제어기는:
    상기 커맨드에 기초하여 상기 제1 동작 및 상기 제2 동작을 제3 동작으로서 조합하고;
    상기 메모리 어레이의 상기 페이지 상에서 상기 제3 동작을 수행하도록 더 구성되는, 장치.
  10. 삭제
  11. 청구항 8에 있어서, 상기 메모리 어레이의 상기 페이지는 상기 커맨드에 의해 특정되는, 장치.
  12. 청구항 8에 있어서,
    상기 메모리 어레이는 NAND 플래시 메모리 어레이를 포함하는, 장치.
  13. 프로그램 동작 및 제2 동작을 식별하는 커맨드를 수신하는 단계 - 상기 제2 동작은 판독 동작 또는 제2 프로그램 동작을 포함함 -;
    상기 커맨드를 수신하는 것에 기초하여 메모리 어레이와 연관된 복수의 워드 라인을 프리차지하는 단계;
    상기 커맨드에 의해 특정된 상기 프로그램 동작에 기초하여 상기 프리차지된 복수의 워드 라인 중 제1 워드 라인에 전압 펄스를 인가하는 단계; 및
    상기 커맨드에 의해 특정된 상기 프로그램 동작 및 상기 제2 동작에 기초하여 상기 프리차지된 복수의 워드 라인을 디스차지하는 단계를 포함하는, 방법.
  14. 청구항 13에 있어서,
    상기 제1 워드 라인에 추가 전압 펄스를 인가하고 상기 추가 전압 펄스에 기초하여 메모리 셀을 통해 전류를 감지함으로써 상기 제1 워드 라인과 연관된 상기 메모리 셀을 입증하는 단계를 더 포함하는, 방법.
  15. 청구항 14에 있어서,
    상기 제1 워드 라인의 상기 메모리 셀이 상기 입증에 기초하여 임계 저항에 도달했는지 여부를 결정하는 단계를 더 포함하는, 방법.
  16. 청구항 13에 있어서,
    상기 제2 동작은 제2 프로그램 동작을 포함하며,
    상기 커맨드에 의해 특정된 상기 제2 프로그램 동작에 기초하여 상기 프리차지된 복수의 워드 라인 중 제2 워드 라인에 제2 전압 펄스를 인가하는 단계를 더 포함하는, 방법.
  17. 청구항 16에 있어서,
    상기 제2 워드 라인에 제2 추가 전압 펄스를 인가하고 상기 제2 추가 전압 펄스에 기초하여 제2 메모리 셀을 통해 제2 전류를 감지함으로써 상기 제2 워드 라인의 상기 제2 메모리 셀을 입증하는 단계를 더 포함하는, 방법.
  18. 청구항 17에 있어서,
    상기 복수의 워드 라인을 디스차지하는 단계는:
    상기 제2 워드 라인이 임계 저항에 도달했다고 결정한 것에 기초하여 상기 복수의 워드 라인을 디스차지하는 단계를 포함하는, 방법.
  19. 청구항 13에 있어서,
    상기 메모리 어레이는 복수의 상 변화 메모리(PCM) 셀을 포함하는, 방법.
  20. 삭제
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