TWI603324B - 磁性隨機存取記憶體 - Google Patents

Description

磁性隨機存取記憶體 相關申請案交互參考

本申請案主張2012年5月17日於韓國知識產權局申請之韓國專利申請案第10-2012-0052594號之權利，該案之全文以引用方式併入本文中。

所揭示之實施例係關於一種半導體記憶體器件，且更特定言之，所揭示之實施例係關於一種包含一非揮發性磁性層之一磁性隨機存取記憶體(MRAM)之操作模式。

半導體產品之體積逐漸減小，但半導體產品仍使用高容量資料程序。因此，提高半導體產品中所使用之一記憶體器件之操作速度及整合度係有益的。為滿足此等特性，已提出一種藉由使用根據一磁性材料之一極性變化之一電阻變動而實現一記憶體功能之MRAM。

所揭示之實施例提供一種提供各種操作模式之磁性隨機存取記憶體(MRAM)、一種記憶體模組及一種包含該MRAM之記憶體系統。該等各種操作模式可用於執行高速、高容量且低功率消耗之功能。

根據一實施例，提供一種磁性隨機存取記憶體(MRAM)，其包括經組態以根據一磁化方向而於至少兩個狀態之間改變之磁性記憶體單元，該MRAM包含支援該MRAM之複數個操作模式之一模式暫存器， 其中各操作模式與該MRAM之一群組之操作特性相關聯。

模式暫存器可用於設定指示可相對於MRAM之一讀取或寫入命令而存取之行位置之最大數目之一叢發長度。

模式暫存器可用於設定界定在一資料終端上自MRAM輸出之資料之一順序之一讀取叢發類型。

模式暫存器可用於設定界定MRAM之一讀取命令與有效輸出資料之一第一位元之間之一時脈週期延遲之一行位址選通(CAS)延時。

模式暫存器可用於設定MRAM之一測試模式。

模式暫存器可用於提供MRAM之一延遲鎖定迴路(DLL)重設特性。

模式暫存器可用於提供MRAM之自動預充電之一寫入回復及一讀取命令至預充電特性。

模式暫存器可用於選擇MRAM之一預充電省電模式期間之一延遲鎖定迴路(DLL)用法。

模式暫存器可用於選擇MRAM之一延遲鎖定迴路(DLL)啟用或停用。

模式暫存器可用於MRAM之輸出驅動器阻抗控制。

模式暫存器可用於選擇MRAM之一附加延時。

模式暫存器可用於提供一寫入均衡(write leveling)特性以補償MRAM之一時脈與一選通之間之一偏移。

模式暫存器可用於提供MRAM之一晶粒上終端特性。

模式暫存器可用於提供在暫存標稱終端或停駐終端及一寫入命令(其等在無MRAM之一命令之情況下在一操作期間被選擇)時所選擇之動態終端。

模式暫存器可用於提供實現MRAM之額外終端電阻輸出之一終端資料選通功能。

模式暫存器可用於提供MRAM之一輸出緩衝器啟用或停用功能。

模式暫存器可用於提供由MRAM之一內部寫入命令與有效輸入資料之一第一位元之間之一時脈週期延遲界定之一行位址選通(CAS)寫入延時功能。

模式暫存器可用於提供實現傳輸於MRAM與一記憶體控制器之間之資料之循環冗餘檢查(CRC)計算之一寫入CRC功能。

模式暫存器可用於提供用於讀取給MRAM之一校準位元序列定時之一預定系統之一多用途暫存器(MPR)功能。

模式暫存器可在MRAM之多工讀取/寫入期間提供一訓練型樣、命令及位址(CA)同位錯誤記錄或模式暫存器讀出功能。

模式暫存器可用於提供選擇MRAM之一1/2速率時脈模式或1/4速率時脈模式之一低速檔模式。

模式暫存器可用於在MRAM之一低頻模式暫存器集(MRS模式暫存器信號)命令期間提供1/2速率時脈模式且在一正常操作期間提供1/4速率時脈模式。

模式暫存器可用於提供用於將不同晶粒上終端(ODT)或參考電壓值程式化至一階級中之MRAM之一每MRAM定址模式。

模式暫存器可用於控制MRAM之寫入命令延時。

模式暫存器可在啟用MRAM之CRC與資料遮罩(DM)兩者時使根據寫入命令延時而傳輸至一命令緩衝器之一命令延遲一預定時脈週期。

模式暫存器可用於控制用於讀取儲存於MRAM之一模式暫存器中之資料之一模式暫存器讀取模式。

模式暫存器可根據以下方法而讀取資料：一串列資料傳回方法，其中相同型樣傳回至全部資料信號(DQ)單向通道；一並列資料傳 回方法，其中資料被並列讀取至該等DQ單向通道；或一交錯資料傳回方法，其中不同MPR在已發出關於一MPR之一讀取命令之後傳回至該等DQ單向通道。

模式暫存器可用於控制用於提供MRAM之一最低功率消耗模式之一最大省電模式。

模式暫存器可用於提供監測MRAM之一內部DQ參考電壓之一操作電壓範圍、一階躍大小、一參考電壓階躍時間、一參考電壓全階躍時間或一參考電壓有效位準之參數。

模式暫存器可用於在已發出MRAM之一命令之後啟用命令/位址接收器時控制由一時脈週期時間界定之一命令位址延時功能。

模式暫存器可用於提供對MRAM之一偏移進行補償之讀取均衡之一資料選通(DQS)之一讀取前置訓練功能。

模式暫存器可用於提供一讀取前置功能，使得MRAM之一資料選通(DQS)具有DQ資料之輸出前之一預定前置時間。

模式暫存器可用於提供一讀取前置功能，使得MRAM之一資料選通(DQS)具有DQ資料之輸入前之一預定前置時間。

模式暫存器可用於提供用於使一CA同位延遲一預定時脈週期之一CA同位延時功能，其中可計算MRAM之命令信號與位址信號之同位性。

模式暫存器可用於通知MRAM之一CRC錯誤狀態，使得可判定由MRAM產生之一錯誤為一CRC錯誤或一位址/同位錯誤。

模式暫存器可用於通知MRAM一CA同位錯誤狀態，使得可判定由MRAM產生之一錯誤為一CRC錯誤或一位址/同位錯誤。

模式暫存器可用於控制MRAM之一ODT輸入緩衝器省電功能。

模式暫存器可用於提供MRAM之一DM功能。

模式暫存器可用於提供用於使寫入資料反相以減少MRAM之功 率消耗之一寫入資料匯流排反相(DBI)功能。

模式暫存器可用於提供用於使讀取資料反相以減少MRAM之功率消耗之一讀取DBI功能。

模式暫存器可用於提供基於MRAM之一VDDQ電壓之一內部DQ參考電壓訓練功能。

模式暫存器可用於控制界定MRAM之一CAS至CAS命令延遲時間之一tCCD時序。

模式暫存器可用於提供在傳輸MRAM之寫入資料之一CRC值時所設定之延時。

模式暫存器可用於提供在傳輸MRAM之一讀取資料之一CRC值時所設定之延時。

根據另一實施例，提供一種半導體器件，其包含至少一直通電極及透過該至少一直通電極而彼此電性連接之半導體層，且包含磁性隨機存取記憶體(MRAM)，該MRAM包含經組態以根據一磁化方向而於至少兩個狀態之間改變之磁性記憶體單元，其中該等半導體層各包含支援該MRAM之複數個操作模式之一模式暫存器，其中各操作模式與該MRAM之一群組之操作特性相關聯。

根據另一實施例，提供一種記憶體模組，其包含：一模組板；及至少一磁性隨機存取記憶體(MRAM)晶片，其安裝於該模組板上且包括經組態以根據一磁化方向而於至少兩個狀態之間改變之磁性記憶體單元，其中該至少一MRAM晶片包含支援複數個操作模式之一模式暫存器，其中各操作模式與該MRAM之一群組之操作特性相關聯。

記憶體模組可進一步包含一緩衝器晶片，其安裝於模組板上且管理至少一MRAM晶片之一操作。

根據另一實施例，提供一種記憶體系統，其包含：一磁性隨機存取記憶體(MRAM)，其包含經組態以根據一磁化方向而於至少兩個 狀態之間改變之磁性記憶體單元；及一記憶體控制器，其與該MRAM通信，其中該MRAM包含支援複數個操作模式之一模式暫存器，其中各操作模式與該MRAM之一群組之操作特性相關聯。該記憶體控制器可經組態以用於以下操作：選擇一第一模式暫存器設定碼，該第一模式暫存器設定碼包含用於在不同模式暫存器狀態之間選擇之一組預定位元，各模式暫存器狀態對應於該複數個操作模式之一者且用於設定一群組之操作特性；及輸出包含該第一模式暫存器設定碼之一第一命令，其中該預定位元組之各位元具有一特定值以選擇與一第一群組之操作特性相關聯之一第一操作模式，其中該第一模式暫存器設定碼用於根據該第一群組之操作特性而控制該MRAM之操作。

記憶體系統可進一步包含連接於MRAM與記憶體控制器之間之一光鏈路，其中一電至光轉換信號或一光至電轉換信號透過該光鏈路而通信。

在另一實施例中，揭示一種控制一磁性隨機存取記憶體(MRAM)之操作之方法，該MRAM包含經組態以根據一磁化方向而於至少兩個狀態之間改變之磁性記憶體單元。該方法包含：選擇一第一模式暫存器設定碼，該第一模式暫存器設定碼包含用於在不同模式暫存器狀態之間選擇之一組預定位元，各模式暫存器狀態用於設定一群組之操作特性；及輸出包含該第一模式暫存器設定碼之一第一命令，其中該預定位元組之各位元具有一特定值以選擇用於設定一第一群組之操作特性之一第一模式暫存器狀態，其中該第一模式暫存器設定碼用於根據該第一群組之操作特性而控制該MRAM之操作。

方法可進一步包含：選擇一第二模式暫存器設定碼，該第二模式暫存器設定碼包含預定位元組；及輸出包含該第二模式暫存器設定碼之一第二命令，其中預定位元組之各位元具有一特定值以選擇包含一第二群組之操作特性之一第二模式暫存器狀態，其中該第二模式暫 存器設定碼用於根據該第二群組之操作特性而控制MRAM之操作。

預定位元組可為在模式暫存器設定碼(第一模式暫存器設定碼與第二模式暫存器設定碼兩者)內具有相同位置之一組位元。

第一群組之操作特性可包含以下之一或多者：一叢發長度，其指示可相對於MRAM之一讀取或寫入命令而存取之行位置之最大數目；一讀取叢發類型，其界定在一資料終端上自MRAM輸出之資料之一順序；一行位址選通(CAS)延時，其界定MRAM之一讀取命令與有效輸出資料之一第一位元之間之一時脈週期延遲；MRAM之一測試模式；MRAM之一延遲鎖定迴路(DLL)重設特性；用於MRAM之自動預充電之一寫入回復及一讀取命令至預充電特性；及MRAM之一預充電省電模式期間之一延遲鎖定迴路(DLL)用法。

第二群組之操作特性可包含以下之一或多者：MRAM之一延遲鎖定迴路(DLL)啟用或停用；MRAM之輸出驅動器阻抗控制；MRAM之一附加延時；用於補償MRAM之一時脈與一選通之間之一偏移之一寫入均衡特性；MRAM之一晶粒上終端特性；實現MRAM之額外終端電阻輸出之一終端資料選通功能；及MRAM之一輸出緩衝器啟用或停用功能。

10‧‧‧半導體記憶體系統

11‧‧‧記憶體控制器

12‧‧‧記憶體器件/磁性隨機存取記憶體器件(MRAM)

14‧‧‧控制邏輯及命令解碼器

15‧‧‧模式暫存器

16‧‧‧位址緩衝器

17‧‧‧列位址多工器

18‧‧‧記憶體庫控制邏輯

19‧‧‧行位址計數器及鎖存器

20‧‧‧位址鎖存器及解碼器

21‧‧‧記憶體庫/記憶體單元陣列

22‧‧‧感測放大器/資料驅動器及感測放大器

23‧‧‧行解碼器

24‧‧‧輸入/輸出(I/O)閘控及DM邏輯/行選擇電路

25‧‧‧讀取鎖存器

26‧‧‧多工器

27‧‧‧資料驅動器/資料輸入/輸出埠及多工器

28‧‧‧選通信號產生器

29‧‧‧延遲鎖定迴路(DLL)

30‧‧‧記憶體單元/自旋轉移力矩-磁性隨機記憶體(STT-MRAM)單元

32‧‧‧字線驅動器

34‧‧‧源極線電路

35‧‧‧資料接收器/資料輸入/輸出埠及多工器

36‧‧‧輸入暫存器

37‧‧‧寫入先入先出(FIFO)及驅動器/資料驅動器及感測放大器

40‧‧‧磁性穿隧接面(MTJ)器件

41‧‧‧自由層

42‧‧‧穿隧層

43‧‧‧釘紮層

44‧‧‧參考電壓產生器

50‧‧‧MTJ器件

51‧‧‧自由層

52‧‧‧穿隧層

53‧‧‧釘紮層

54‧‧‧反鐵磁性層

60‧‧‧MTJ器件

61‧‧‧自由層

62‧‧‧穿隧層

63‧‧‧釘紮層

63_1‧‧‧第一鐵磁性層

63_2‧‧‧障壁層

63_3‧‧‧第二鐵磁性層

70‧‧‧MTJ器件

71‧‧‧自由層

72‧‧‧穿隧層

73‧‧‧釘紮層

80‧‧‧雙重MTJ器件

81‧‧‧第一釘紮層

82‧‧‧第一穿隧層

83‧‧‧自由層

84‧‧‧第二穿隧層

85‧‧‧第二釘紮層

90‧‧‧雙重MTJ器件

91‧‧‧第一釘紮層

92‧‧‧第一穿隧層

93‧‧‧自由層

94‧‧‧第二穿隧層

95‧‧‧第二釘紮層

190‧‧‧延時控制單元

191‧‧‧AL控制單元

192‧‧‧WL控制單元

193‧‧‧CL控制單元

241‧‧‧DM緩衝器

242‧‧‧DM控制單元

251‧‧‧錯誤偵測碼(EDC)埠

252‧‧‧EDC延時控制單元

253‧‧‧EDC碼計算單元

270‧‧‧DQS前置控制區塊

271‧‧‧時脈頻率偵測器

272‧‧‧前置控制單元

273‧‧‧DQS緩衝器

290‧‧‧MRAM封裝

291‧‧‧半導體記憶體器件主體

292‧‧‧球狀柵格陣列(BGA)

330‧‧‧MRAM模組/模式暫存器

331‧‧‧印刷電路板(PCB)

332‧‧‧MRAM晶片

333‧‧‧連接器

336‧‧‧模式暫存器

340‧‧‧MRAM模組

341‧‧‧PCB

342‧‧‧MRAM晶片

343‧‧‧連接器

344‧‧‧緩衝器晶片

346‧‧‧模式暫存器

350‧‧‧MRAM模組

351‧‧‧PCB

352‧‧‧MRAM晶片

353‧‧‧連接器

354‧‧‧緩衝器晶片

355‧‧‧控制器

356‧‧‧模式暫存器

360‧‧‧半導體器件

361‧‧‧記憶體單元陣列

362‧‧‧矽穿孔(TSV)

366‧‧‧模式暫存器

370‧‧‧記憶體系統

371A‧‧‧光鏈路

371B‧‧‧光鏈路

372‧‧‧控制器

373‧‧‧MRAM

374‧‧‧控制單元

375‧‧‧第一傳輸器

375A‧‧‧第一光調變器

376‧‧‧第一接收器

376B‧‧‧第一光調變器

377‧‧‧第二接收器

377A‧‧‧第二光調變器

378‧‧‧記憶體區域

379‧‧‧第二傳輸器

379B‧‧‧第二光調變器

380‧‧‧資料處理系統

381‧‧‧第一器件

382‧‧‧第二器件

383‧‧‧光鏈路

384‧‧‧光鏈路

385A‧‧‧MRAM

385B‧‧‧MRAM

386A‧‧‧第一光源

386B‧‧‧第二光源

387A‧‧‧第一光調變器

387B‧‧‧第二光調變器

388A‧‧‧第一光解調器

388B‧‧‧第二光解調器

390‧‧‧伺服器系統

391‧‧‧第一電路板

392‧‧‧記憶體控制器

393‧‧‧記憶體模組

394‧‧‧MRAM晶片

395‧‧‧插座

396‧‧‧第二電路板

397‧‧‧電至光轉換單元

398‧‧‧光至電轉換單元

400‧‧‧電腦系統

401‧‧‧MRAM記憶體系統

402‧‧‧MRAM

403‧‧‧記憶體控制器

404‧‧‧系統匯流排

405‧‧‧中央處理單元(CPU)

406‧‧‧隨機存取記憶體(RAM)

407‧‧‧使用者介面

408‧‧‧數據機

A0至A17‧‧‧位址信號

ADD‧‧‧位址信號

ADDR‧‧‧位址信號

BA0‧‧‧記憶體庫位址

BA1‧‧‧記憶體庫位址

BG0‧‧‧記憶體庫群組位址

BG1‧‧‧記憶體庫群組位址

BL0至BLM‧‧‧位元線

CAS#‧‧‧命令信號

CAS_n‧‧‧行位址選通信號/命令信號

CK‧‧‧時脈信號

CK#‧‧‧時脈信號

CK_c‧‧‧時脈信號

CK_t‧‧‧時脈信號

CKDEL‧‧‧延遲時脈信號

CKE‧‧‧時脈啟用信號

CMD‧‧‧命令信號

CS_n‧‧‧晶片選擇信號

CSL‧‧‧行選擇信號

CSL0至CSLM‧‧‧行選擇信號

CT‧‧‧單元電晶體

CWL‧‧‧CAS寫入延時

DM‧‧‧資料遮罩

DQ‧‧‧資料信號/資料終端

DQ0至DQ7‧‧‧資料輸入/輸出信號

DQS‧‧‧資料選通

DQS_c‧‧‧資料選通信號

DQS_t‧‧‧資料選通信號

EC‧‧‧電通道

INT-LAT‧‧‧第一內部控制信號

INT-MRS‧‧‧第二內部控制信號

IR‧‧‧讀取電流

IWC1‧‧‧第一寫入電流

IWC2‧‧‧第二寫入電流

LA1至LAn‧‧‧MRAM半導體層

LAT‧‧‧延時信號

MR0至MR6‧‧‧模式暫存器狀態

MRS‧‧‧模式暫存器信號

OC‧‧‧光通道

ODT‧‧‧晶粒上終端

OPT1EC‧‧‧第一光傳輸信號

OPT2EC‧‧‧第二光資料信號

OPT1OC‧‧‧第一光接收信號

OPT2OC‧‧‧第二光接收信號

RAS#‧‧‧命令信號

RAS_n‧‧‧列位址選通信號/命令信號

RL‧‧‧讀取延時

SL0至SLN‧‧‧源極線

SN1‧‧‧第一電信號

SN2‧‧‧第二電信號

TDQS‧‧‧終端資料選通

tCAL‧‧‧時脈週期延遲

VDD‧‧‧電源供應電壓

VDDQ‧‧‧電源供應電壓

VPP‧‧‧電源供應電壓

VSS‧‧‧接地電壓

VSSQ‧‧‧接地電壓

WE#‧‧‧命令信號

WE_n‧‧‧寫入啟用信號/命令信號

WL0至WLN‧‧‧字線

將自結合附圖之以下詳細描述而更清楚地理解例示性實施例，其中：圖1係根據一實施例之包含一磁性隨機存取記憶體(MRAM)之一半導體記憶體系統之一圖式；圖2係根據一實施例之一MRAM之一圖式；圖3係根據一實施例之圖2之一記憶體庫中之一例示性記憶體單元陣列之一圖式；圖4係根據一實施例之圖3之一記憶體單元之一例示性立體圖； 圖5A及圖5B係根據一實施例之用於描述根據寫入於圖4之一磁性穿隧接面(MTJ)器件上之資料之一磁化方向之例示圖；圖6係根據一實施例之用於描述圖4之STT-MRAM單元之一例示性寫入操作之一圖式；圖7A及圖7B係根據某些實施例之用於描述圖4之STT-MRAM單元中之例示性MTJ器件之圖式；圖8係根據另一實施例之用於描述圖4之STT-MRAM單元中之一例示性MTJ器件之一圖式；圖9A及圖9B係根據其他實施例之用於描述圖4之STT-MRAM單元中之例示性雙重MTJ器件之圖式；圖10及圖11係根據某些實施例之例示性模式暫存器時序圖；圖12A至圖18B係根據各種實施例之用於描述例示性模式暫存器狀態之圖式；圖19係根據一實施例之具有一延時功能之一例示性MRAM之一圖式；圖20至圖23係根據某些實施例之根據延時之例示性時序圖；圖24係根據另一例示性實施例之一MRAM之一圖式；圖25係根據另一例示性實施例之一MRAM之一圖式；圖26係根據一例示性實施例之用於描述一錯誤偵測碼(EDC)模式暫存器之一圖式；圖27係根據一例示性實施例之具有一DQS前置功能之一MRAM之一方塊圖；圖28係根據一實施例之用於描述圖27之一DQS前置控制區塊之一例示性操作時序之一圖式；圖29至圖35係根據例示性實施例之用於描述一MRAM封裝、一MRAM接針及一MRAM模組之圖式； 圖36係根據一例示性實施例之具有包含MRAM半導體層之一堆疊結構之一半導體器件之一圖式；圖37係根據一實施例之包含一MRAM之一例示性記憶體系統之一圖式；圖38係根據一實施例之包含一MRAM之一例示性資料處理系統之一圖式；圖39係根據一實施例之包含一MRAM之一例示性伺服器系統之一圖式；及圖40係根據一實施例之包含一MRAM之一例示性電腦系統之一圖式。

在下文中，將參考附圖而更完全地描述各種實施例。然而，本發明可體現為諸多不同形式且不應被解譯為受限於本文中所闡釋之例示性實施例。在圖式中，相同元件符號表示相同元件，且可為了清楚而放大或縮小結構之尺寸。

本說明書中所使用之術語僅用於描述特定實施例，且不意欲限制本發明。若內文中無明確不同含義，則以單數形式使用之一措詞涵蓋複數形式之措詞。在本說明書中，應瞭解，諸如「包括」、「包含」或「具有」等等之術語意欲指示本說明書中所揭示之特徵、數目、步驟、動作、組件、部件或以上各者之組合之存在，且不意欲排除可存在或可添加一或多個其他特徵、數目、步驟、動作、組件、部件或以上各者之組合之可能性。

如本文中所使用，術語「及/或」包含相關聯列項之一或多者之任何及全部組合。

應瞭解，儘管術語「第一」、「第二」等等可在本文中用於描述各種元件，但此等元件不應受限於此等術語。若無另外指示，則此等 術語僅用於區別元件。例如，可在不背離本發明之教示之情況下將第一晶片稱為一第二晶片且類似地將一第二晶片稱為一第一晶片。

應瞭解，當一元件被稱為「連接」或「耦合」至另一元件或「位於另一元件上」時，其可直接連接或耦合至另一元件或直接位於另一元件上，或可存在介入元件。相比而言，當一元件被稱為「直接連接」或「直接耦合」至另一元件時，不存在介入元件。如本文中所使用，術語「及/或」可包含相關聯列項之一或多者之任何及全部組合且可簡寫為「/」。將參考作為理想示意圖之平面圖及/或橫截面圖而描述本文中所描述之實施例。相應地，可根據製造技術及/或容限而修改例示圖。因此，所揭示之實施例不受限於視圖中所展示之實施例，且包含呈基於製程而形成之組態之修改方案。因此，圖中所例示之區域具有示意性，且圖中所展示之區域之形狀例示元件之區域之特定形狀，且該等特定性質及形狀不限制本發明之態樣。

為便於描述，空間相對術語(諸如「底下」、「下方」、「下」、「上方」、「上」及類似者)可在本文中用於描述一元件或特徵與另一元件或特徵之關係，如圖中所繪示。應瞭解，空間相對術語意欲涵蓋使用或操作中之器件不同定向及圖中所描繪之定向。例如，若翻轉圖中之器件，則被描述為「在其他元件或特徵底下或下方」之元件將被定向為「在其他元件或特徵上方」。因此，術語「下方」可涵蓋「上方」與「下方」之兩個定向。器件可經另外定向(旋轉90度或呈其他定向)，且本文中所使用之空間相對描述符應被相應解譯。

若無另外定義，則本文中所使用之全部術語(其包含科技術語)具有與本發明所屬技術之一般者通常所理解之含義相同之含義。應進一步瞭解，若本文中無特別定義，則諸如常用詞典中所定義之術語應被解譯為具有與其等在相關技術之內文中之含義一致之一含義且不應被解譯為意指理想化或過度正式。

一磁性隨機存取記憶體(MRAM)為基於磁阻之一非揮發性電腦記憶體技術。MRAM與揮發性RAM存在諸多差異。由於MRAM係非揮發性的，所以即使電源被斷開，MRAM亦可維持記憶體細節。

一般而言，一非揮發性RAM比揮發性RAM慢，但MRAM具有與揮發性RAM之讀取及寫入回應時間相當之讀取及寫入回應時間。與將一電荷儲存為資料之一般RAM技術不同，MRAM藉由使用磁阻元件而儲存資料。一般而言，一磁阻元件由各具有磁化之兩個磁性層形成。

MRAM為藉由使用一磁性穿隧接面型樣(其包含兩個磁性層及安置於該等磁性層之間之一絕緣膜)而讀取及寫入資料之一非揮發性記憶體器件。可根據一磁性層之磁化方向而改變一磁性穿隧接面型樣之一電阻值，且可藉由使用此等電阻值之一差異而程式化或移除資料。

使用一自旋轉移力矩(STT)現象之一MRAM使用一方法，其中當具有極化自旋之一電流沿一方向流動時，根據電子之一自旋轉移而改變一磁性層之一磁化方向。可固定一磁性層(釘紮層)之一磁化方向，且可根據由一程式化電流產生之一磁場而改變另一磁性層(自由層)之一磁化方向。

程式化電流之磁場可平行或反平行地配置兩個磁性層之磁化方向。當該等磁化方向平行時，該兩個磁性層之間之一電阻處於一低(「0」)狀態。當該等磁化方向反平行時，該兩個磁性層之間之一電阻處於一高(「1」)狀態。自由層之磁化方向切換及該兩個磁性層之間之電阻之高或低狀態提供MRAM之寫入及讀取操作。

儘管MRAM係非揮發性的且提供一快速回應時間，但一MRAM單元具有一有限比例且對寫入干擾敏感。經施加以切換磁性層之間之電阻之高及低狀態之程式化電流通常較高。相應地，當複數個單元配置成一MRAM陣列時，施加至一記憶體單元之一程式化電流導致一相 鄰單元之一自由層之一場變化。可藉由使用STT現象而防止此一寫入干擾。

一典型STT-MRAM(「自旋轉移力矩」MRAM)可包含一磁性穿隧接面(MTJ)，其為包含兩個磁性層(釘紮層及自由層)及安置於該等磁性層之間之一絕緣層之一磁阻資料儲存器件。

程式化電流通常流動通過MTJ。釘紮層使程式化電流之一電子自旋極化，且在自旋極化電子流通過MTJ時產生一力矩。自旋極化電子流將力矩施加至自由層，同時與自由層相互作用。

當通過MTJ之自旋極化電子流之力矩高於臨限切換電流密度時，由自旋極化電子流施加之力矩足以切換自由層之磁化方向。相應地，自由層之磁化方向可平行或反平行於釘紮層，且改變MTJ之間之一電阻狀態。

STT-MRAM無需一外部磁場用於自旋極化電子流以切換磁阻器件中之自由層。此外，STT-MRAM具有由一單元尺寸之減小及程式化電流之減小引起之改良比例，且防止寫入干擾。另外，STT-MRAM實現一高穿隧磁阻比，且藉由容許高狀態與低狀態之間之一高比率而改良一磁域中之一讀取操作。

MRAM為一全能記憶體器件，其具有一動態隨機存取記憶體(DRAM)之低價及高容量特徵、一靜態隨機存取記憶體(SRAM)之高速操作特性及一快閃記憶體之非揮發性特性。

圖1係根據一例示性實施例之包含一MRAM之一半導體記憶體系統10之一圖式。

參考圖1，半導體記憶體系統10包含一記憶體控制器11及一記憶體器件12。記憶體控制器11提供用於控制記憶體器件12之各種信號，例如一命令信號CMD、一時脈信號CK及一位址信號ADD。此外，記憶體控制器11與記憶體器件12通信以將一資料信號DQ提供至記憶體 器件12或自記憶體器件12接收資料信號DQ。

記憶體器件12可包含複數個記憶體單元，例如其中配置MRAM單元之一單元陣列。為便於描述，現將記憶體器件12稱為一MRAM 12。遵循一DRAM協定之一DRAM介面可存在於記憶體控制器11與MRAM 12之間。

圖2係根據一實施例之MRAM 12之一例示圖。

參考圖2，MRAM 12為同步於一時脈信號CK之一上升緣/下降緣而操作之一雙倍資料速率器件。MRAM 12根據時脈信號CK之一操作頻率而支援各種資料速率。例如，當時脈信號CK之操作頻率為800 MHz時，MRAM 12支援一1600 MT/s資料速率。MRAM 12可支援例如1600 MT/s、1867 MT/s、2133 MT/s及2400 MT/s資料速率。

MRAM 12包含經由一控制匯流排而自一外部器件(諸如記憶體控制器11)接收複數個命令信號及時脈信號之一控制邏輯及命令解碼器14。該等命令信號包含例如一晶片選擇信號CS_n、一寫入啟用信號WE_n、一行位址選通(CAS)信號CAS_n及一列位址選通信號RAS_n。該等時脈信號包含一時脈啟用信號CKE及互補時脈信號CK_t與CK_c。此處，_n表示一低態有效信號。_t及_c表示一信號對。可由對應於一預定命令(諸如一讀取命令或一寫入命令)之一邏輯值驅動該等命令信號CS_n、WE_n、RAS_n及CAS_n。

控制邏輯及命令解碼器14包含提供MRAM 12之複數個操作模式之一模式暫存器15。各操作模式可控制MRAM 12之一特定群組之操作特性。可基於模式暫存器15處於一特定模式暫存器狀態而實施各操作模式。在某些實施例中，如下文進一步所描述，可基於例如自一控制器接收之一模式暫存器設定碼(MRS碼)而判定及選擇一特定模式暫存器狀態。模式暫存器15可程式化MRAM 12之各種功能、特徵及模式。將在下文中參考圖12至圖18而詳細描述模式暫存器15。在一實施 例中，模式暫存器15包含模式暫存器狀態MR0至MR6。然而，亦可包含額外或不同模式暫存器狀態。下文中描述不同操作模式之某些例示性實施例。

例如，在一實施例中，模式暫存器狀態MR0控制一群組之操作特性，該等操作特性包含一叢發長度、一讀取叢發類型、行位址選通(CAS)延時、一測試模式、延遲鎖定迴路(DLL)重設、寫入回復及讀取命令至預充電命令特徵及預充電省電期間之DLL用法。模式暫存器狀態MR1控制DLL啟用/停用、輸出驅動強度、附加延時(AL)、寫入均衡啟用/停用、終端資料選通(TDQS)啟用/停用及輸出緩衝器啟用/停用。

模式暫存器狀態MR2控制CAS寫入延時(CWL)、動態終端及寫入循環冗餘檢查(CRC)。模式暫存器狀態MR3控制MRAM 12之一多用途暫存器(MPR)定位功能、一MPR操作功能、一低速檔模式、一每MRAM定址(PDA)模式及一MPR讀取格式。模式暫存器狀態MR4控制MRAM 12之一省電模式、參考電壓(Vref)監測、一CS至命令/位址延時模式、一讀取前置訓練(RPT)模式、一讀取前置功能及一寫入前置功能。

模式暫存器狀態MR5控制MRAM 12之一命令及位址(CA)同位功能、一CRC錯誤狀態、一CA同位錯誤狀態、一晶粒上終端(ODT)輸入緩衝器省電功能、一資料遮罩(DM)功能、一寫入資料匯流排反相(DBI)功能及一讀取DBI功能。模式暫存器狀態MR6控制MRAM 12之一VrefDQ訓練值、一VrefDQ訓練範圍、VrefDQ訓練啟用及tCCD時序。

控制邏輯及命令解碼器14鎖存及解碼回應於互補時脈信號CK_t與CK_c而施加之一命令。控制邏輯及命令解碼器14藉由使用內部區塊來執行一施加命令之一功能而產生一序列之時脈及控制信號。可基 於模式暫存器狀態而產生該等時脈及控制信號。

MRAM 12進一步包含一位址緩衝器16，其透過一位址匯流排而自圖1之記憶體控制器11接收行、列位址A0至A17、記憶體庫位址BA0與BA1及記憶體庫群組位址BG0與BG1。位址緩衝器16接收施加至一列位址多工器17及一記憶體庫控制邏輯18之一列位址、一記憶體庫位址及一記憶體庫群組位址。

列位址多工器17將自位址緩衝器16接收之列位址施加至複數個位址鎖存器及解碼器20。記憶體庫控制邏輯18啟動對應於自位址緩衝器16接收之記憶體庫位址BA1：BA0及記憶體庫群組信號BG1：BG0之位址鎖存器及解碼器20。

經啟動之位址鎖存器及解碼器20A至20D將各種信號施加至對應記憶體庫21以便啟動對應於經解碼之列位址之記憶體單元列。記憶體庫21之各者包含一記憶體單元陣列，其包含複數個記憶體單元。感測放大器22偵測及放大儲存於該等經啟動列之記憶體單元中之資料。

在施加列位址及記憶體庫位址之後，將一行位址施加至一位址匯流排。位址緩衝器16將該行位址施加至一行位址計數器及鎖存器19。行位址計數器及鎖存器19鎖存該行位址且將經鎖存之行位址施加至複數個行解碼器23。記憶體庫控制邏輯18啟動對應於所接收之記憶體庫位址及記憶體庫群組位址之行解碼器，且經啟動之行解碼器23解碼該行位址。

根據MRAM 12之一操作模式，行位址計數器及鎖存器19將經鎖存之行位址直接施加至行解碼器23，或將以由位址緩衝器16提供之一行位址起始之一行位址序列施加至行解碼器23。回應於來自行位址計數器及鎖存器19之行位址而啟動之行解碼器23A至23D將解碼及控制信號施加至輸入/輸出(I/O)閘控及DM邏輯24。I/O閘控及DM邏輯24存取對應於自經存取之記憶體庫21A至21D中所啟動之記憶體單元列解 碼之行位址之記憶體單元。

根據MRAM 12之一讀取命令，資料自經定址之記憶體單元讀取，且透過I/O閘控及DM邏輯24而連接至一讀取鎖存器25。I/O閘控及DM邏輯24將N位元資料提供至讀取鎖存器25，且讀取鎖存器25例如將4個N/4位元提供至一多工器26。

MRAM 12可具有對應於各記憶體存取中之一叢發長度N之一N預插線架構。例如，MRAM 12可具有檢索4條n位元資料之一4n預插線架構。MRAM 12可為提供及接收每邊緣4位元資料之一x4記憶體器件。此外，MRAM 12可具有一8n預插線。當MRAM 12具有一4n預插線及一x4資料寬度時，I/O閘控及DM邏輯24將16個位元提供至讀取鎖存器25且將4條4位元資料提供至多工器26。

一資料驅動器27自多工器26循序接收N/4位元資料。此外，資料驅動器27自一選通信號產生器28接收資料選通信號DQS_t及DQS_c，且自一DLL 29接收一延遲時脈信號CKDEL。一外部器件(諸如圖1之記憶體控制器11)使用一資料選通(DQS)信號來同步接收一讀取操作期間之讀取資料。

回應於延遲時脈信號CKDEL，資料驅動器27根據一對應資料字組(data word)而將所接收之資料循序輸出至一資料終端DQ。各資料字組同步於施加時脈信號CK_t及CK_c之上升緣及下降緣而在一資料匯流排上輸出。在一讀取命令之後(在根據一經程式化CL之一時間處)輸出一第一資料字組。此外，資料驅動器27輸出具有同步於時脈信號CK_t及CK_c之上升緣及下降緣之上升緣及下降緣之資料選通信號DQS_t及DQS_c。

在MRAM 12之一寫入操作期間，外部器件(諸如圖1之記憶體控制器11)將例如N/4位元資料字組施加至資料終端DQ，且將一DQS信號及一對應DM信號施加於一資料匯流排上。一資料接收器35接收各 資料字組及相關DM信號，且將該等相關DM信號施加至根據該DQS信號而時控之輸入暫存器36。

輸入暫存器36回應於DQS信號之上升緣而鎖存一第一N/4位元資料字組及一相關DM信號，且回應於DQS信號之下降緣而鎖存一第二N/4位元資料字組及一相關DM信號。輸入暫存器36回應於DQS信號而將4個N/4位元資料字組及相關DM信號提供至一寫入先進先出(FIFO)及驅動器37。寫入FIFO及驅動器37接收一N位元資料字組。

一資料字組在寫入FIFO及驅動器37中被記錄時間，且施加至I/O閘控及DM邏輯24。I/O閘控及DM邏輯24在接收一DM信號之後將一資料字組傳輸至定址於經存取之記憶體庫21A至21D中之記憶體單元。該DM信號選擇性遮罩來自待寫入於經定址記憶體單元上之資料字組中之預定位元或一預定位元群組。

圖3係根據一實施例之圖2之一記憶體庫21中之一例示性記憶體單元陣列之一圖式。

參考圖3，記憶體庫21包含：複數個字線WL0至WLN，其中N為等於或高於1之一自然數；複數個位元線BL0至BLM，其中M為等於或高於1之一自然數；複數個源極線SL0至SLN；及複數個記憶體單元30，其等安置於字線WL0至WLN與位元線BL0至BLM之彼此交叉位置處。記憶體單元30可為例如STT-MRAM單元。記憶體單元30可包含具有一磁性材料之一MTJ器件40。結合圖3而使用之「N」未必為與上文結合圖2而使用之「N」相同之數字。

一記憶體單元30可包含一單元電晶體CT及MTJ器件40。在一記憶體單元30中，單元電晶體CT之一汲極連接至MTJ器件40之一釘紮層43。MTJ器件40之一自由層41連接至位元線BL0，且單元電晶體CT之一源極連接至源極線SL0。單元電晶體CT之一閘極連接至字線WL0。

MTJ器件40可為一電阻器件，諸如使用一相變材料之一相變隨機 存取記憶體(PRAM)、使用一可變電阻材料(諸如複合金屬氧化物)之一電阻隨機存取記憶體(RRAM)或使用一磁性材料之一磁性隨機存取記憶體(MRAM)。形成電阻器件之材料根據一電流或電壓之大小及/或方向而改變一電阻值，且即使阻斷該電流或電壓，形成電阻器件之材料亦具有維持該電阻值之非揮發性特徵。

由一列解碼器20啟用字線WL0，且連接至驅動一字線選擇電壓之一字線驅動器32。該字線選擇電壓啟動字線WL0以便讀取或寫入MTJ器件40之一邏輯狀態。

源極線SL0連接至一源極線電路34。源極線電路34接收一位址信號及一讀取/寫入信號，且藉由解碼該位址信號及該讀取/寫入信號而產生選定源極線SL0中之一源極線選擇信號。將一接地參考電壓提供至未選定源極線SL1至SLN。

位元線BL0連接至由行選擇信號CSL0至CSLM驅動之一行選擇電路24。由一行解碼器23選擇行選擇信號CSL0至CSLM。例如，選定行選擇信號CSL0接通行選擇電路24中之一行選擇電晶體且選擇位元線BL0。透過一感測放大器22而自位元線BL0讀取MTJ器件40之一邏輯狀態。替代地，透過資料驅動器27而施加之一寫入電流傳輸至位元線BL0且寫入於MTJ器件40上。

圖4係根據一實施例之圖3之一STT-MRAM單元30之一例示性立體圖。

參考圖4，STT-MRAM單元30可包含一MTJ器件40及一單元電晶體CT。單元電晶體CT之一閘極連接至一字線(例如字線WL0)，且單元電晶體CT之一電極透過MTJ器件40而連接至一位元線(例如位元線BL0)。單元電晶體CT之另一電極連接至一源極線(例如源極線SL0)。

MTJ器件40可包含一自由層41、一釘紮層43及自由層41與釘紮層43之間之一穿隧層42。釘紮層43之一磁化方向係固定的，且自由層41 之一磁化方向可根據寫入資料而平行或反平行於釘紮層43之磁化方向。例如，可進一步包含一反鐵磁性層(圖中未展示)以固定釘紮層43之磁化方向。

為執行STT-MRAM單元30之一寫入操作，將一邏輯高電壓施加至字線WL0以接通單元電晶體CT。一程式化電流(即，一寫入電流)施加至位元線BL0及源極線SL0。由待程式化至MTJ器件40之一邏輯狀態判定該寫入電流之一方向。

為執行STT-MRAM單元30之一讀取操作，將一邏輯高電壓施加至字線WL0以接通單元電晶體CT，且將一讀取電流施加至位元線BL0及源極線SL0。相應地，一電壓在MTJ器件40之兩端處發展，由感測放大器22感測，且與來自一參考電壓產生器44之一參考電壓比較以判定MTJ器件40之一邏輯狀態。相應地，可判定儲存於MTJ器件40中之資料。

圖5A及圖5B係根據某些例示性實施例之用於描述根據寫入於圖4之MTJ器件40上之資料之一磁化方向之圖式。MTJ器件40之一電阻值根據自由層41之磁化方向而變動。當一讀取電流IR流動通過MTJ器件40時，輸出根據MTJ器件40之電阻值之一資料電壓。由於讀取電流IR遠小於一寫入電流，所以自由層41之磁化方向不會因讀取電流IR而改變。

參考圖5A，在MTJ器件40中，自由層41之磁化方向與釘紮層43之磁化方向平行。相應地，MTJ器件40具有一低電阻值。此處，可讀取資料「0」。

參考圖5B，在MTJ器件40中，自由層41之磁化方向反平行於釘紮層43之磁化方向。此處，MTJ器件40具有一高電阻值。在此情況中，可讀取資料「1」。

在當前實施例中，MTJ器件40之自由層41及釘紮層43展示為水平 磁性器件，但替代地，自由層41及釘紮層43可為垂直磁性器件。

圖6係根據一例示性實施例之用於描述圖4之STT-MRAM單元30之一寫入操作之一圖式。

參考圖6，可基於流動通過MTJ器件40之一寫入電流IW而判定自由層41之磁化方向。例如，當一第一寫入電流IWC1自自由層41施加至釘紮層43時，具有與釘紮層43相同之自旋方向之自由電子將一力矩施加於自由層41上。相應地，自由層41被磁化為平行於釘紮層43。

當一第二寫入電流IWC2自釘紮層43施加至自由層41時，具有與釘紮層43相反之一自旋之電子傳回至自由層41且施加一力矩。相應地，自由層41被磁化為反平行於釘紮層43。換言之，MTJ器件40中之自由層41之磁化方向會因STT而改變。

圖7A及圖7B係根據例示性實施例之用於描述圖4之STT-MRAM單元30中之MTJ器件50及60之圖式。

參考圖7A，MTJ器件50可包含一自由層51、一穿隧層52、一釘紮層53及一反鐵磁性層54。自由層51可包含具有一可變磁化方向之一材料。自由層51之磁化方向可根據一記憶體單元之外部及/或內部所提供之電性/磁性因數而改變。自由層51可包含一鐵磁性材料，其包含例如鈷(Co)、鐵(Fe)及鎳(Ni)之至少一者。例如，自由層51可包含選自由FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe₂O₃、MgOFe₂O₃、EuO及Y₃Fe₅O₁₂組成之群組之至少一者。

穿隧層52可具有小於一自旋擴散距離之一厚度。穿隧層52可包含一非磁性材料。例如，穿隧層52可包含選自由鎂(Mg)、鈦(Ti)、鋁(Al)、鎂-鋅(MgZn)、鎂-鋇(MgB)氧化物、Ti氮化物及釩(V)氮化物組成之群組之至少一者。

釘紮層53可具有由反鐵磁性層54固定之一磁化方向。此外，釘 紮層53可包含一鐵磁性材料。例如，釘紮層53可包含選自由CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe₂O₃、MgOFe₂O₃、EuO及Y₃Fe₅O₁₂組成之群組之至少一者。

反鐵磁性層54可包含一反鐵磁性材料。例如，反鐵磁性層54可包含選自由PtMn、IrMn、MnO、MnS、MnTe、MnF₂、FeCl₂、FeO、CoCl₂、CoO、NiCl₂、NiO及Cr組成之群組之至少一者。

由於MTJ器件50之自由層51及釘紮層53各由一鐵磁性材料形成，所以可在該鐵磁性材料之一邊緣處產生一雜散場。該雜散場可減小磁阻或增大自由層51之電阻磁性。再者，該雜散場影響一切換特性，藉此形成非對稱切換。相應地，可使用用於減小或控制由MTJ器件50中之該鐵磁性材料產生之一雜散場之一單元。

參考圖7B，MTJ器件60之一釘紮層63可由一合成反鐵磁性(SAF)材料形成。釘紮層63可包含一第一鐵磁性層63_1、一障壁層63_2及一第二鐵磁性層63_3。第一鐵磁性層63_1及第二鐵磁性層63_3可各包含選自由CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe₂O₃、MgOFe₂O₃、EuO及Y₃Fe₅O₁₂組成之群組之至少一者。此處，第一鐵磁性層63_1之一磁化方向與第二鐵磁性層63_3之一磁化方向彼此不同且固定。障壁層63_2可包含例如Ru。

圖8係根據另一例示性實施例之用於描述圖4之STT-MRAM單元30中之一MTJ器件70之一圖式。

參考圖8，MTJ器件70之一磁化方向係垂直的，且一電流之一移動方向與一磁化軸實質上彼此平行。MTJ器件70包含一自由層71、一穿隧層72及一釘紮層73。一電阻值在自由層71與釘紮層73之磁化方向平行時較小，且在自由層71與釘紮層73之磁化方向反平行時較高。可 根據此一電阻值而將資料儲存於MTJ器件70中。

為實現具有一垂直磁化方向之MTJ器件70，自由層71及釘紮層73可由具有高磁性各向異性能量之一材料形成。具有高磁性各向異性能量之該材料之實例包含一非晶質稀土原料合金、一薄膜(諸如(Co/Pt)n或(Fe/Pt)n)及具有一L10晶體結構之一超晶格材料。例如，自由層71可為一有序合金，且可包含Fe、Co、Ni、鈀(Pa)及鉑(Pt)之至少一者。替代地，自由層71可包含Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金及Co-Ni-Pt合金之至少任一者。上述合金可為例如以定量化學式表示之Fe₅₀Pt₅₀、Fe₅₀Pd₅₀、Co₅₀Pd₅₀、Co₅₀Pt₅₀、Fe₃₀Ni₂₀Pt₅₀、Co₃₀Fe₂₀Pt₅₀或Co₃₀Ni₂₀Pt₅₀。

釘紮層73可為一有序合金，且可包含Fe、Co、Ni、Pa及Pt之至少任一者。例如，釘紮層73可包含Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金及Co-Ni-Pt合金之至少任一者。此等合金可為例如以定量化學式表示之Fe₅₀Pt₅₀、Fe₅₀Pd₅₀、Co₅₀Pd₅₀、Co₅₀Pt₅₀、Fe₃₀Ni₂₀Pt₅₀、Co₃₀Fe₂₀Pt₅₀或Co₃₀Ni₂₀Pt₅₀。

圖9A及圖9B係根據其他例示性實施例之用於描述圖4之STT-MRAM單元30中之雙重MTJ器件80及90之圖式。一雙重MTJ器件具有一結構，其中一穿隧層及一釘紮層可安置於基於一自由層之兩端處。

參考圖9A，形成水平磁性之雙重MTJ器件80可包含一第一釘紮層81、一第一穿隧層82、一自由層83、一第二穿隧層84及一第二釘紮層85。第一釘紮層81及第二釘紮層85之材料類似於圖7A之釘紮層53之材料，第一穿隧層82及第二穿隧層84之材料類似於圖7A之穿隧層52之材料，且自由層83之一材料類似於圖7A之自由層51之材料。

當第一釘紮層81與第二釘紮層85之磁化方向被固定為相反方向時，第一釘紮層81與第二釘紮層85之磁力實質上平衡。相應地，雙重MTJ器件80可藉由使用比一般MTJ器件小之一電流而執行一寫入操 作。

由於雙重MTJ器件80在第二穿隧層84之一讀取操作期間提供較高電阻，所以可獲得一準確資料值。

參考圖9B，形成垂直磁性之雙重MTJ器件90包含一第一釘紮層91、一第一穿隧層92、一自由層93、一第二穿隧層94及一第二釘紮層95。第一釘紮層91及第二釘紮層95之材料類似於圖8之釘紮層73之材料，第一穿隧層92及第二穿隧層94之材料類似於圖8之穿隧層72之材料，且自由層93之一材料類似於圖7A之自由層71之材料。

此處，當第一釘紮層91與第二釘紮層95之磁化方向被固定為沿相反方向時，第一釘紮層91及第二釘紮層95之磁力實質上平衡。相應地，雙重MTJ器件90可藉由使用比一般MTJ器件小之一電流而執行一寫入操作。

圖2之MRAM 12包含能夠根據應用靈活性而程式化各種功能、特徵及模式之模式暫存器15。可藉由包含一模式暫存器設定碼之一模式暫存器集(MRS模式暫存器信號)命令或藉由使用者定義變數而程式化模式暫存器15。

根據功能及/或模式而將模式暫存器15分成各種欄位以控制各種操作特性。由於並非模式暫存器15中之全部模式暫存器欄位具有一界定預設值，所以在一實施例中初始化模式暫存器15之內容。例如，可在重設一電力開啟及/或準確操作之後寫入資料。此外，暫存器15之內容可歸因於一正常操作期間之一MRS之一重新運行而改變。

在一實施例中，當一使用者選擇改變一操作模式之一群組之操作特性之設定值且維持該操作模式時，僅必須重設在發出一MRS命令時所存取之一模式暫存器中之一位址欄位。MRS命令及DLL重設不影響陣列內容。可在電力開啟後之任何時間執行MRS命令及DLL重設，且不影響陣列內容。

可使用一MRS命令週期時間及一tMRD時序以完成模式暫存器15中之一寫入操作。如例示圖10中所展示，tMRD時序為兩個MRS命令之間所需之最小時間。

模式暫存器設定值之部分影響位址/命令/控制輸入功能。此處，可在已完成由一當前MRS命令更新之一功能時容許下一MRS命令。此一類型之MRS命令未將tMRD時序施加至下一MRS命令。MRS命令之實例包含一低速檔模式、一CA同位延時模式、一CS至命令/位址延時模式、一每MRAM定址模式、一VrefDQ訓練值、一VrefDQ訓練模式及一VrefDQ訓練範圍。此等命令輸入具有不同MR設定程序。

在一MRS命令與一非MRS命令之間使用一tMOD時序以便更新一MRAM之特徵。如例示圖11中所展示，該tMOD時序為該MRS命令與該非MRS命令之間所需之最小時間。

可藉由在一正常操作期間使用相同命令及時序條件而改變一模式暫存器中之資料，只要一MRAM處於一閒置狀態，例如，只要全部記憶體庫處於一預充電狀態且滿足一tRP時序，全部資料叢發被完成，且一時脈啟用信號CKE在寫入於模式暫存器中之前為高狀態。

在MRS命令中，當一RTT_NOM功能將被改變(啟用至停用或反之亦然)或在一MRAM MR中被預啟用時，一ODT信號必須為低狀態以便保證：RTT_NOM在MRS命令影響RTT_NOM之一接通或斷開時序之前處於一斷開狀態。可在tMOD時序之後將該ODT信號儲存為「高狀態」。當RTT_NOM功能在MRS命令之前及MRS命令之後於模式暫存器中停用時，該ODT信號之一狀態無關緊要(「任意狀態」)。

模式暫存器設定值之部分需要比tMOD時序長之一時序用於一功能更新。此一類型之MRS命令未施加tMRD時序，直至下一有效命令不包括DES。MRS命令之實例包含DLL啟用、一VrefDQ訓練值、一內部Vref監測器、一VrefDQ訓練模式、一VrefDQ訓練範圍、一低速檔 模式、一每MRAM定址模式、一最大節電模式及一CA同位延時模式。此等命令輸入具有不同MR設定程序。

圖12A至圖18B係根據各種例示性實施例之用於描述模式暫存器狀態MR0至MR6之圖式。模式暫存器15中實施模式暫存器狀態MR0至MR6。模式暫存器狀態MR0至MR6用於程式化MRAM 12之各種功能、特徵及模式。現將參考圖12A至圖12C而描述模式暫存器狀態MR0。

參考圖12A，模式暫存器狀態MR0描述一第一群組之不同可設定操作特性及各可設定操作特性之位元賦值(bit assignment)。模式暫存器狀態MR0包含程式化至提供至MRAM 12之位址匯流排之合適位元值之一14位元模式暫存器集。模式暫存器狀態MR0之14個位元被標記為對應於施加至位址匯流排之14個位元之A[13：0]。

BG0及BA1：BA0位元用於選擇模式暫存器狀態MR0，同時將值程式化至模式暫存器集。因而，BG0及BA1：BA0包括用於在模式暫存器15之不同模式暫存器狀態之間選擇之一組預定位元。在一實施例中，BG0位元為一記憶體庫群組信號且BA1：BA0位元為一記憶體庫群組中之一2位元記憶體庫位址。一記憶體庫群組信號BG0與一記憶體庫群組信號BG1一起界定其上施加一有效、讀取、寫入或預充電命令之一記憶體庫群組。3位元BG0及BA1：BA0與一A13：A0位址及MRS命令一起施加，且可在本文中統稱為一模式暫存器設定碼(MRS碼)。MRS碼可為例如由一控制器發送至MRAM 12之一命令之部分。模式暫存器狀態MR0對應於相對於BG0及BA1：BA0之一「000」位元值。

在模式暫存器狀態MR0中，模式暫存器15儲存用於控制MRAM 12之各種操作特性之資料。模式暫存器狀態MR0控制一叢發長度、一讀取叢發類型、CL、一測試模式、DLL重設、寫入回復及讀取命令至預充電命令特徵及預充電省電期間之DLL用法。

一2位元A1：A0用於設定與MRAM 12之讀取及寫入操作相關之一叢發長度(BL)。BL判定可相對於一對應讀取或寫入命令而存取之行位置之最大數目。「00」程式化至用於8之一固定叢發長度之A1：A0位元。「01」經程式化以用於BC4或即時處理(on the fly)。BC4表示基於8之叢發長度而切分之4之一叢發長度。即時處理意謂：叢發長度可基於在MRAM 12之一操作期間未使用之一位址接針之一狀態而調整至BC4或BL8。「10」經程式化以用於固定BC4。「11」被保留。

1位元A2用於設定MRAM 12之一讀取叢發類型(RBT)。一叢發類型界定在一資料終端上由MRAM 12提供之資料之一順序。當「0」程式化至A2位元時，設定一半位元組循序叢發模式，其中在一半位元組循序方法中提供資料。當1程式化於A2位元中時，設定一交插叢發模式，其中在一交插方法中提供資料。

可如圖12B中所展示般地描述一叢發長度、類型及順序。在圖12B中，可依一循序或交插順序程式化一給定叢發中之存取。由模式暫存器狀態MR0中之模式暫存器15之一位元A3選擇叢發類型。由一叢發長度、一叢發類型及一起始行位址判定一叢發中之一存取順序。由模式暫存器狀態MR0中之模式暫存器15之A1：A0位元設定叢發長度。叢發長度選項可包含固定BC4、固定BL8及即時處理。

返回參考圖12A，4位元A6：A4及A2用於設定MRAM 12之CL。CL展示為時脈週期數(例如，在「CAS延時」行中)。CL界定一CAS延時，例如MRAM 12之一讀取命令與有效輸出資料之一第一位元之間之一時脈週期延遲。

在一實施例中，當「0000」程式化至A6：A4及A2位元時，設定9之CL。當程式化為「0001」時，設定10之CL；當程式化為「0010」時，設定11之CL；當程式化為「0011」時，設定12之CL；當程式化為「0100」時，設定13之CL；當程式化為「0101」時，設定14之 CL；當程式化為「0110」時，設定15之CL；當程式化為「0111」時，設定16之CL；當程式化為「1000」時，設定18之CL；當程式化為「1001」時，設定20之CL；當程式化為「1010」時，設定22之CL；及當程式化為「1011」時，設定24之CL。「1100」及「1101」被保留。

1位元A7用於設定MRAM 12之一測試模式。當A7位元程式化至「0」時，MRAM 12被設定為一正常操作模式，且當A7位元程式化至「1」時，啟用一測試模式之一操作。

1位元A8用於提供MRAM 12之一DLL重設特徵。回應於程式化於A8位元中之「1」而重設圖2之DLL 29。一般而言，在A8位元程式化至「1」且DLL 29被重設之後，A8位元自動清除為「0」，使得MRAM 12返回至一正常操作模式。

3位元A11：A9用於提供用於MRAM 12之自動預充電之寫入回復及讀取命令至預充電(WR及RTP)特徵。MRAM 12之一寫入回復時間為一自動預充電操作期間記錄一最後位元之時間與可執行MRAM 12之下一預充電操作之時間之間之一時間。一記憶體控制器可將一寫入回復時間及一讀取至預充電時間賦予預定時間(ns)週期，使得在完成一操作之後一預充電操作自動即時開始，例如，使得一非所要延遲不產生。

當「000」程式化至A11：A9位元時，WR被設定為10 ns且RTP被設定為5 ns。當程式化為「001」時，WR被設定為12 ns且RTP被設定為6 ns；當程式化為「010」時，WR被設定為14 ns且RTP被設定為7 ns；當程式化為「011」時，WR被設定為16 ns且RTP被設定為8 ns；當程式化為「100」時，WR被設定為18 ns且RTP被設定為9 ns；當程式化為「101」時，WR被設定為20 ns且RTP被設定為10 ns；及當程式化為「110」時，WR被設定為24 ns且被RTP設定為12 ns。「111」未 判定。

1位元A12用於選擇一預充電省電模式期間之DLL用法。當A12位元程式化至「0」時，圖2之DLL 29在進入預充電省電之後被斷開(凍結)以節省電力，且DLL 29請求在下一有效命令之前滿足tXPDLL時序，同時退出省電。tXPDLL時序為自組成凍結DLL之預充電省電退出至請求鎖定DLL之一命令之一時間，且在一實施例中，tXPDLL時序為最小之10 nCK。相應地，tXPDLL時序亦稱為一緩慢退出。

當A12位元程式化至「1」時，DLL 29在進入預充電省電之後被維持，且請求在下一有效命令之前滿足tXP時序，同時退出省電。tXP時序為組成DLL接通之預充電省電退出與另一有效命令之間之一時間，且在一實施例中，tXP時序為最小之3 nCK。相應地，tXP時序亦稱為一快速退出。

如上文所討論，3位元BG0及BA1：BA0可用於選擇模式暫存器狀態。當「000」程式化至BG0及BA1：BA0位元時，選擇模式暫存器狀態MR0。當程式化為「001」時，選擇模式暫存器狀態MR1；當程式化為「010」時，選擇模式暫存器狀態MR2；當程式化為「011」時，選擇模式暫存器狀態MR3；當程式化為「100」時，選擇模式暫存器狀態MR4；當程式化為「101」時，選擇模式暫存器狀態MR5；及當程式化為「110」時，選擇模式暫存器狀態MR6。在一實施例中，忽略「111」。

模式暫存器狀態MR0中之模式暫存器15之BG1及A13位元為留作日後使用(RFU)，且在模式暫存器設定期間程式化至「0」。

圖12C係根據一例示性實施例之用於描述使用取代圖12A之3個位元之BG0及BA1：BA0之3個位元之記憶體庫位址BA2：BA0來選擇模式暫存器狀態之一圖式。

參考圖12C，當「000」程式化至BA2：BA0位元時，選擇模式暫 存器狀態MR0。當程式化為「001」時，選擇模式暫存器狀態MR1；當程式化為「010」時，選擇模式暫存器狀態MR2；當程式化為「011」時，選擇模式暫存器狀態MR3；當程式化為「100」時，選擇模式暫存器狀態MR4；當程式化為「101」時，選擇模式暫存器狀態MR5；及當程式化為「110」時，選擇模式暫存器狀態MR6。在一實施例中，忽略「111」。在一實施例中，模式暫存器15之BA3位元在模式暫存器設定期間程式化至「0」。

圖13A及圖13C係用於描述模式暫存器狀態MR1之例示圖。

一第二組之操作特性及各特性之位元賦值可設定用於模式暫存器狀態MR1之模式暫存器15，且參考圖13A而加以描述。該第二組之操作特性及位元賦值可不同於上文結合第一組而描述之操作特性及位元賦值。由相對於BG0及BA1：BA0之一「001」位元值選擇模式暫存器狀態MR1。模式暫存器狀態MR1中之模式暫存器15儲存用於控制MRAM 12之DLL啟用/停用、輸出驅動長度、AL、寫入均衡啟用/停用、TDQS啟用/停用及輸出緩衝器啟用/停用之資料。

1位元A0用於選擇MRAM 12之DLL啟用或停用。需要在正常操作時啟用圖2之DLL 29。需要啟用DLL 29以使MRAM 12在電力開啟初始化期間及在DLL停用之後返回至正常操作。在正常操作期間，「1」程式化至A0位元。

2位元A2：A1用於MRAM 12之輸出驅動器阻抗控制(ODIC)。當「00」程式化至A2：A1位元時，輸出驅動器阻抗被控制至RZQ/7。RZQ可被設定為例如240 Ω。當程式化為「01」時，輸出驅動器阻抗被控制至RZQ/5。「10」及「11」被保留。

2位元A4：A3用於選擇MRAM 12之一AL。一AL操作支援相對於一可持續頻寬之有效命令及資料匯流排。在AL操作期間，可在一有效命令之後即時發出一讀取或寫入命令(具有或不具有自動預充電)。 基於AL與CL暫存器設定值之一總和而控制讀取延時(RL)。基於AL與CWL暫存器設定值之一總和而控制WL。

當「00」程式化至A4：A3位元時，設定AL0，即，AL停用。當程式化為「01」時，設定CL-1；及當程式化為「10」時，設定CL-2。在一實施例中，「11」被保留。

1位元A7用於提供MRAM 12之一寫入均衡(位準)特徵。為了更佳之信號完整性，一MRAM記憶體模組採用相對於命令、位址、控制信號及時脈之電傳飛控(fly-by)拓撲。電傳飛控拓撲減小剩餘部分之數目及長度。

然而，在一記憶體模組(例如DIMM上之全部MRAM)中，電傳飛控拓撲產生一時脈與一選通之間之一飛行時間偏移。因此，難以使一記憶體控制器遵循tDQSS、tDSS及tDSH時序規則。寫入均衡特徵容許記憶體控制器補償一偏移。tDQSS時序為自一DQS_t-DQS_c上升緣至一CK_t-CK_c上升緣之一時間，tDSS時序為自一DQS_t-DQS_c下降緣設置時間至一CK_t-CK_c上升緣之一時間，及tDSH時序為自一DQS_t-DQS_c下降緣保持時間至一CK_t-CK_c上升緣之一時間。

記憶體控制器可使用寫入均衡特徵，且可自一MRAM回讀以調整一DQS_t-DQS_c與CK_t-CK_c之關係。包含均衡之記憶體控制器在DQS_t-DQS_c中具有一可調整延遲設定以便一MRAM接針中使DQS_t-DQS_c上升緣與一DQS_t-DQS_c上升緣對準。MRAM透過一DQ匯流排而回饋DQS_t-DQS_c上升緣處所取樣之CK_t-CK_c。記憶體控制器重複地延遲DQS_t-DQS_c，直至該DQ匯流排上偵測到自「0」至「1」之轉變。相應地，保證tDQSS、tDSS及tDSH時序規則。圖13B展示此一寫入均衡操作之一概念時序。

返回參考圖13A，3位元A10：A8用於提供一ODT特徵。該ODT特徵容許記憶體控制器獨立改變MRAM 12之DQ、DQS_t、DQS_c及 DM_n之終端電阻以便改良一記憶體通道之信號完整性。如圖13C中所展示，藉由一外部ODT接針、模式暫存器設定及其他控制資訊而啟用一開關。

MRAM 12可提供各種晶粒上終端特徵(RTT_NOM、RTT_WR及RTT_PARK)。在無一命令之一操作期間選擇標稱終端(RTT_NOM)或停駐終端(RTT_PARK)之一值，而在暫存一寫入命令時選擇動態終端(RTT_WR)之一值。由模式暫存器狀態MR2提供一動態終端特徵。由模式暫存器狀態MR5提供RTT_PRAK特徵。在一ODT信號為高狀態時接通RTT_NOM。

當A10：A8位元程式化至「000」時，停用RTT_NOM。當程式化為「001」時，RTT_NOM被預選擇為RZQ/4。RZQ可被設定為例如240 Ω。當程式化為「010」時，RTT_NOM被預選擇為RZQ/2；當程式化為一值「011」時，RTT_NOM被預選擇為RZQ/6；當程式化為「100」時，RTT_NOM被預選擇為RZQ/1；當程式化為「101」時，RTT_NOM被預選擇為RZQ/5；當程式化為「110」時，RTT_NOM被預選擇為RZQ/3；及當程式化為「111」時，RTT_NOM被預選擇為RZQ/7。

1位元A11用於提供MRAM 12之一終端資料選通(TDQS)功能。TDQS提供可用在某一系統結構中之額外終端電阻輸出。TDQS僅對應於X8 MRAM。當A11位元程式化至「0」時，停用TDQS，DM/DBI/TDQS提供一DM功能，且不使用TDQS_c。X4/X16藉由將模式暫存器狀態MR1中之模式暫存器15之A11位元設定為「0」而停用TDQS功能。當A11位元程式化至「1」時，啟用TDQS且MRAM 12啟用施加至一TDQS_t/TDQS_c終端中之DQS_t/DQS_c之一相同終端電阻功能。

1位元A12用於提供MRAM 12之一輸出緩衝器啟用或停用(Qoff) 功能。當A12位元程式化至「0」時，啟用輸出緩衝器。當A12位元程式化至「1」時，停用輸出緩衝器。相應地，亦停用DQs、DQS_ts及DQS_c輸出。

模式暫存器狀態MR1之BG1、A13、A6及A5位元為RFU，且在模式暫存器設定期間程式化至「0」。

圖14A至圖14E係根據一例示性實施例之用於描述模式暫存器狀態MR2之圖式。

一第三組之操作特性及各特性之位元賦值可設定用於模式暫存器狀態MR2之模式暫存器15，如參考圖14A所描述。該第三組之操作特性及位元賦值可不同於上文結合先前所描述組而描述之操作特性及位元賦值。模式暫存器狀態MR2中之模式暫存器15儲存用於控制CWL、動態終端及寫入CRC之資料。

3位元A5：A3用於提供一CWL功能。CWL界定一CAS寫入延時，例如一內部寫入命令與有效輸入資料之一第一位元之間之一時脈週期延遲。整個延時(WL)為(AL)與CWL之一總和，即，WL=AL+CWL。

當「000」程式化至A5：A3位元時，在一資料速率為1600 MT/s之一操作期間設定CWL 9。當程式化為「001」時，在一資料速率為1867 MT/s之一操作期間設定CWL 10。當程式化為「010」時，在一資料速率為1600 MT/s或2133 MT/s之一操作期間設定CWL 11。當程式化為「011」時，在一資料速率為1867 MT/s或2400 MT/s之一操作期間設定CWL 12。當程式化為「100」時，在一資料速率為2133 MT/s之一操作期間設定CWL 14。當程式化為「101」時，在一資料速率為2400 MT/s之一操作期間設定CWL 16。當程式化為「110」時，設定CWL 18。「111」未定。

2位元A10：A9用於提供MRAM 12之一動態終端(RTT_WR)特徵。在MRAM 12之某些應用中，可提供一動態ODT以進一步加強一資料 匯流排上之信號完整性。當「00」程式化至A10：A9位元時，設定動態ODT斷開。當程式化為「01」時，動態ODT被設定為RZQ/2；當程式化為「10」時，動態ODT被設定為RZQ1；及當程式化為「11」時，動態ODT被設定為高阻抗(Hi-Z)。即使停用標稱終端(RTT_NOM)，動態終端(RTT_WR)亦可在寫入期間施加一動態ODT值。

1位元A12用於提供MRAM 12之一寫入CRC功能。一CRC功能用於藉由亦傳輸經由CRC計算而獲得之CRC資料而偵測一錯誤，以便防止MRAM 12與記憶體控制器11之間所傳輸之資料之損失。MRAM 12之CRC計算可使用一多項式x8+x2+x+19。當A12位元程式化至「0」時，停用寫入CRC計算。當A12位元程式化至「1」時，啟用寫入CRC計算。圖14B至圖14D係用於描述各種例示性CRC資料位元映射之圖式。

圖14B係用於描述X8 MRAM中之CRC資料位元映射之一例示圖。假定MRAM 12具有8個DQ接針及8之一叢發長度。因此，假定透過一寫入命令而輸入64位元資料。在64位元資料中，透過該8個DQ接針而輸入一第一叢發之8位元資料，透過該8個DQ接針而輸入一第二叢發之8位元資料，且接著透過該8個DQ接針而輸入一第三叢發之8位元資料。換言之，8位元資料輸入至第一至第八叢發之各者。

圖14B之CRC資料位元映射經組態，使得各叢發之資料之位元透過接針而分別輸入，且CRC資料透過一DQ接針而輸入。第一至第六十四資料位元d0至d63透過一寫入命令而輸入。

一第一DQ接針DQ0可將第一至第八資料位元d0至d7循序輸入至第一至第八叢發，將一第一CRC位元CRC0輸入至第九叢發，且將預定邏輯高1輸入至第十叢發。一第二DQ接針DQ1可將第九至第十六資料位元d9至d15循序輸入至第一至第八叢發，將一第二CRC位元CRC1 輸入至第九叢發，且將預定邏輯高1輸入至第十叢發。以相同方式，第k DQ接針DQ(k-1)可將第8(k-1)+1至第8k資料位元d(k-1)至d8(8k-1)循序輸入至第一至第八叢發，且將第k CRC位元CRC(k-1)輸入至第九叢發，且將預定邏輯高1輸入至第十叢發。

一DBI接針可將第一至第八DBI位元d64至d71循序輸入至對應第一至第八叢發，且將預定邏輯高1輸入至第九及第十叢發。

圖14C係用於描述X4 MRAM中之CRC資料位元映射之一例示圖。在X4 MRAM中，執行CRC資料位元映射且無需使用一DBI接針。假定MRAM 12具有4個DQ接針及8之一叢發長度。換言之，假定透過一寫入命令而輸入32位元資料。當透過該4個DQ接針而輸入一第一叢發之4位元資料、透過該4個DQ接針而輸入一第二叢發之4位元資料及接著透過該4個DQ接針而輸入一第三叢發之4位元資料時，輸出該32位元資料。因此，4位元資料輸入至第一至第八叢發。

參考圖14C，第一DQ接針DQ0可將第一至第八資料位元d0至d7循序輸入至第一至第八叢發，將第一CRC位元CRC0輸入至第九叢發，且將一第五CRC位元CRC4輸入至第十叢發。第二DQ接針DQ1可將第九至第十六資料位元d8至d15循序輸入至第一至第八叢發，將第二CRC位元CRC1輸入至第九叢發，且將一第六CRC位元CRC5輸入至第十叢發。第三DQ接針DQ2可將第十七至第二十四資料位元d16至d23循序輸入至第一至第八叢發，將一第三CRC位元CRC2輸入至第九叢發，且將一第七CRC位元CRC6輸入至第十叢發。第四DQ接針DQ3可將第二十五至第三十二資料位元d24至d31循序輸入至第一至第八叢發，將一第四CRC位元CRC3輸入至第九叢發，且將第八CRC位元CRC7輸入至第十叢發。

圖14D係用於描述一X16 MRAM中之CRC資料位元映射之一例示圖。

參考圖14D，CRC資料位元映射經組態，使得各叢發之資料位元透過各接針而輸入，且CRC資料透過一DQ接針而輸入。第一至第一百二十八資料位元d0至d63及d72至d135透過一寫入命令而輸入。

透過第一至第八DQ接針DQ0至DQ7及一第一DBI接針LDBI而輸入第一至第六十四資料位元d0至d63、對應於第一至第六十四資料位元d0至d63之第一至第八DBI位元d64至d71及自第一至第六十四資料位元d0至d63計算之第一至第八CRC位元CRC0至CRC7。

類似地，透過第九至第十六DQ接針DQ8至DQ15及一第二DBI接針UDBI而輸入第六十五至第一百二十八資料位元d72至d135、對應於第六十五至第一百二十八資料位元d72至d135之第九至第十六DBI位元d136至d143及自第六十五至第一百二十八資料位元d72至d135計算之第九至第十六CRC位元CRC8至CRC15。

對第一至第六十四資料位元d0至d63獨立執行一DBI功能及一CRC功能，且對第六十五至第一百二十八資料位元d72至d135獨立執行該DBI功能及該CRC功能。

圖14E係用於描述一X8 MRAM中之CRC資料位元映射之一例示圖，其中透過一單獨EDC接針而輸入CRC資料。

參考圖14E，第一DQ接針DQ0經組態以將第一至第八資料位元d0至d7循序輸入至第一至第八叢發。第二DQ接針DQ1經組態以將第九至第十六資料位元d8至d15循序輸入至第一至第八叢發。類似地，第kDQ接針DQ(k-1)經組態以將第8(k-1)+1至第8k資料位元d(k-1)至d8(8k-1)循序輸入至第一至第八叢發。

DBI接針經組態以將第一至第八DBI位元d64至d71循序輸入至第一至第八叢發。EDC接針經組態以將第一至第八CRC位元CRC0至CRC7循序輸入至第一至第八叢發。

模式暫存器狀態MR2之BG1、A13、A11、A8：A6及A2：A0位元為 RFU，且在模式暫存器設定期間程式化至「0」。

圖15A至圖15G係根據一例示性實施例之用於描述模式暫存器狀態MR3之圖式。

一第四組之操作特性及各特性之位元賦值可設定用於模式暫存器狀態MR3之模式暫存器15，如參考圖15A所描述。該第四組之操作特性及位元賦值可不同於上文結合先前所描述組而描述之操作特性及位元賦值。在一實施例中，由相對於BG0及BA1：BA0之「011」位元值選擇模式暫存器狀態MR3。模式暫存器狀態MR3中之模式暫存器15儲存用於控制MRAM 12之MPR定位功能(MPRL)、MPR操作功能、低速檔模式、每MRAM定址模式及MPR讀取格式之資料。

2位元A1：A0用於提供一MPRL功能，及1位元A2用於提供一MPR操作(MPRO)功能。一MPRO功能用於讀取給校準位元序列定時之一預定系統。

為啟用MPR，在模式暫存器15之一位元A2=1時發出一MRS命令，如圖15A中所展示。在發出MRS命令之前，全部記憶體庫經預充電且處於一閒置狀態以滿足一tRP時序。tRP時序展示一預充電命令區段。當啟用MPR時，將下一RD或RDA重新導引至MPR。RD命令為釘紮BL8或BC4之一讀取命令，且RDA命令為具有自動預充電之釘紮BLS或BC4之一讀取命令。

如圖15C中所展示，當「0」程式化至A2位元時，執行一正常操作，且無論A1：A0位元之值如何，均無需一MPR相互操作。換言之，自一MRAM陣列發出全部後續讀取操作，且對該MRAM陣列執行全部後續寫入操作。當「1」程式化至A2位元時，啟用MPR，且將RD或RDA命令執行成由A1：A0位元之值界定之一資料格式。

當「00」程式化至A1：A0位元時，選擇MPR頁面0。MPR頁面0在讀取/寫入期間儲存一訓練型樣。當程式化為「01」時，選擇MPR頁 面1；當程式化為「10」時，選擇MPR頁面2；及當程式化為「11」時，選擇MPR頁面3。MPR頁面1儲存一CA同位錯誤記錄，MPR頁面2儲存MRS讀取資料，且MPR頁面3為一RFU。可將MPR頁面0至MPR頁面3儲存成圖15D中所展示之一資料格式。

返回參考圖15A，1位元A3用於控制MRAM 12之低速檔模式(GD)。當「0」程式化至A3位元時，設定一低速檔1/2速率(1N)時脈模式。當「1」程式化至A3位元時，設定一低速檔1/4速率(2N)時脈模式。MRAM 12具有一1/2速率(1N)時脈模式作為一預設。一1N時脈模式用於低頻之一MRS命令，且一2N時脈模式用於一正常操作。

1位元A4用於控制一PDA模式。PDA模式可用於將不同ODT或Vref值程式化至一記憶體庫中之MRAM。當「0」程式化至A4位元時，停用PDA模式。當「1」程式化至A4位元時，啟用PDA模式。

2位元A10：A9用於控制MRAM 12之寫入命令延時(WCL)。當啟用CRC與DM兩者時，WCL使傳輸至一命令緩衝器之一命令延遲一預定時脈週期nCK。

當「00」程式化至A10：A9位元時，WCL在一資料速率為1600 MT/s之操作中被設定為4 nCK。當「01」程式化至A10：A9位元時，WCL在一資料速率為1866 MT/s、2133 MT/s或2400 MT/s之操作中被設定為5 nCK。當「10」程式化至A10：A9位元時，WCL被設定為6 nCK且一資料速率未定。A10：A9位元之「11」未定。

2位元A12：A11用於控制MRAM 12之一模式暫存器讀取(MPRRF)模式。MPRRF模式在模式暫存器狀態MR3中之模式暫存器15之A3=1時啟用，且讀取儲存於一特定模式暫存器狀態中之資料。由經由一讀取命令而施加之BG1、BG0、BA1及BA0位址指定該特定模式暫存器狀態。例如，在一實施例中，藉由0000=MR0、0001=MR1等等而指定模式暫存器狀態。一記憶體控制器可重讀讀取相同狀態中之一模式暫 存器。

當「00」程式化至A12：A11位元時，特定模式暫存器狀態被設定為串列資料傳回。串列資料傳回意謂：相同型樣傳回至全部DQ單向通道。在串列傳回中，當MPR0之讀取資料用於全部DQ單向通道時，不讀取MPR1、MPR2及MPR3。例如，當MPR0中之一程式化型樣為MPRL[7：0]=0111 1111時，該程式化型樣被串列讀取至DQ單向通道UI7至UI0，如圖15E中所展示。

當「01」程式化至A12：A11位元時，設定並列資料傳回。在並列資料傳回中，MPR0資料傳回至一第一UI且接著在一叢發之一剩餘UI中重複。當MPR0之讀取資料用於全部DQ單向通道時，不讀取MPR1、MPR2及MPR3。例如，當MPR0中之一程式化型樣為MPRL[7：0]=0111 1111時，該程式化型樣被並列讀取至DQ單向通道UI7至UI0，如圖15F中所展示。

當「10」程式化至A12：A11位元時，設定交錯資料傳回。在交錯資料傳回中，在發出關於一特定MPR之一讀取命令之後，不同MPR暫存器傳回至DQ單向通道。例如，關於MPR1之一讀取命令使MPR1之資料傳回至DQ0，使MPR2之資料傳回至DQ1，且執行讀取，如圖15G中所展示。

模式暫存器狀態MR3中之模式暫存器15之BG1、A13及A8：A5位元為RFU，且在模式暫存器設定期間程式化至「0」。

圖16A至圖16K係根據一例示性實施例之用於描述模式暫存器狀態MR4之圖式。

一第五組之操作特性及各特性之位元賦值可設定用於模式暫存器狀態MR4之模式暫存器15，如參考圖16A所描述。該第五組之操作特性及位元賦值可不同於上文結合先前所描述組而描述之操作特性及位元賦值。在一實施例中，由相對於BG0及BA1：BA0之一「100」位 元值選擇模式暫存器狀態MR4。模式暫存器狀態MR4中之模式暫存器15儲存用於控制MRAM 12之一省電模式、Vref監測、一CS至命令/位址延時模式、一RPT模式、一讀取前置功能及一寫入前置功能之資料。

1位元A1用於提供MRAM 12之一最大省電模式。該最大省電模式提供MRAM 12之一最低功率消耗模式。當「0」程式化至A1位元時，停用該最大省電模式。當「1」程式化至A1位元時，啟用該最大省電模式。

1位元A4用於提供MRAM 12之一內部Vref監測功能。MRAM 12之內部DQ Vref參數包含一操作電壓範圍、一階躍大小、一Vref階躍時間、一Vref全階躍時間及一Vref有效位準。Vref操作電壓範圍為一Vref設定範圍內所需之最小範圍。如圖16B中所展示，由Vrefmax及Vrefmin界定最小範圍。如圖16C中所展示，Vref階躍大小表示相鄰階躍之間之一間隔，且Vref設定容限表示Vref與一理想設定值之間之波動。

當「0」程式化至A4位元時，停用MRAM 12之一內部DQ Vref參數監測。當「1」程式化至A4位元時，啟用該內部DQ Vref參數監測。

3位元A8：A6用於控制MRAM 12之一命令位址延時(CAL)功能。MRAM 12因支援CAL而具有一節電特徵。如圖16D中所展示，CAL為由MRS設定之CS_n中之一命令與一位址之間之一時脈週期延遲(tCAL)。在發出一命令之後，CAL可具有一時脈週期時間nCK，其中啟用一MRAM之CMD/ADDR接收器。在鎖存一命令及一地址之後，停用CMD/ADDR接收器。關於圖16E之連續命令，MRAM 12可在一命令序列內維持啟用接收器。

當「000」程式化至A8：A6位元時，停用CAL。當「001」程式化 至A8：A6位元時，CAL被設定為3個時脈週期；當程式化為「010」時，CAL被設定為4個時脈週期；當程式化為「011」時，CAL被設定為5個時脈週期；當程式化為「100」時，CAL被設定為6個時脈週期；及當程式化為「101」時，CAL被設定為8個時脈週期。「110」及「111」未定。

1位元A10用於提供MRAM 12之一RPT功能。MRAM 12支援一可程式化讀取前置。當「0」程式化至A10位元時，停用RPT；及當程式化為「1」時，啟用RPT。

RPT訓練用於讀取均衡之DQS_t/DQS_c讀取前置，其中一記憶體控制器補償一偏移。如圖16F中所展示，在用於驅動合適DQS之一MRS命令之後訓練DQS_t/DQS_c讀取前置，且在來自一讀取命令之CL之後根據DQS_t/DQS_c轉換而讀取DQ資料。

1位元A11用於提供MRAM 12之一讀取前置功能。在MRAM 12中，DQS及DQ處於高阻抗狀態，且當由一記憶體控制器讀取時，MRAM 12同步於DQS以輸出DQ資料。DQS可具有輸出DQ資料前之一預定前置時間。當「0」程式化至A11位元時，一讀取前置碼被設定為1個時脈週期(1 tCK)。當程式化為「1」時，該讀取前置碼被設定為2個時脈週期(2 tCK)。圖16G中展示1 tCK及1 tCK之讀取前置模式。

1位元A12用於提供MRAM 12之一寫入前置功能。MRAM 12支援一可程式化寫入前置。當「0」程式化至A12位元時，一寫入前置碼被設定為1 tCK；及當程式化為「1」時，該寫入前置碼被設定為2 tCK。如圖16H中所展示，在寫入前置中，在根據一寫入命令而輸入DQ資料之前，DQS具有一1 tCK或2 tCK前置時間。

在一2 tCK寫入前置模式中，tWTR及tWR時序可經程式化以具有比由一適當速度儲格(speed bin)(即，一資料速率)支援之tWTR及tWR 設定值大之1個時脈。tWTR時序表示自內部寫入異動之起始至內部讀取命令之一延遲，且tWR時序表示一寫入回復時間。圖16I至圖16K中展示根據各種tCCD時間之寫入前置。tCCD表示一CAS至CAS命令延遲。

模式暫存器狀態MR4中之模式暫存器15之BG1、A13、A9、A5、A3：A2及A0位元為RFU，且在模式暫存器設定期間程式化至「0」。

圖17A至圖17B係根據一例示性實施例之用於描述模式暫存器狀態MR5之圖式。

一第六組之操作特性及各特性之位元賦值可設定用於模式暫存器狀態MR5之模式暫存器15，如參考圖17A所描述。該第六組之操作特性及位元賦值可不同於上文結合先前所描述組而描述之操作特性及位元賦值。在一實施例中，由相對於BG0及BA1：BA0之一「101」位元值選擇模式暫存器狀態MR5。模式暫存器狀態MR5中之模式暫存器15儲存用於控制MRAM 12之一CA同位功能、一CRC錯誤狀態、一CA同位錯誤狀態、一ODT輸入緩衝器省電功能、一資料遮罩功能、一寫入DBI功能及一讀取DBI功能之資料。

3位元A2：A0用於提供MRAM 12之一CA同位功能。CA同位支援關於一命令信號及一位址信號之同位計算。停用CA同位位元之一預設狀態。藉由將一非零值程式化至CA同位延時而啟用CA同位，此時，檢查：在執行一命令之前，MRAM 12不具有一同位錯誤。當CA同位延時被啟用且施加至全部命令時，程式化用於執行命令之一額外延遲。

當「000」程式化至A2：A0位元時，CA同位處於一停用狀態。當「001」程式化至A2：A0位元時，CA同位延時被設定為4個時脈週期。當程式化為「010」時，設定5個時脈週期；當程式化為「011」時，設定6個時脈週期；及當程式化為「100」時，設定8個時脈週期。 「101」、「110」及「111」未定。

1位元A13用於通知MRAM 12之一CRC錯誤狀態。該CRC錯誤狀態支援一記憶體控制器以判定由MRAM 12產生之一錯誤是否為一CRC錯誤或一位址/同位錯誤。若偵測到CRC錯誤，則「1」程式化至A13位元；及若未偵測到CRC錯誤，則「0」程式化至A13位元。

1位元A4用於通知MRAM 12之一CA同位錯誤狀態。該CA同位錯誤狀態支援記憶體控制器以判定由MRAM 12產生之一錯誤是否為一CRC錯誤或一位址/同位錯誤。若偵測到同位錯誤，則「1」程式化至A4位元；及若未偵測到同位錯誤，則「0」程式化至A4位元。

1位元A5用於控制MRAM 12之一ODT輸入緩衝器省電功能。當「0」程式化至A5位元時，停用ODT輸入緩衝器省電；及當程式化為「1」時，啟用該ODT輸入緩衝器省電。

3位元A8：A6用於控制MRAM 12之一ODT停駐終端(RTT_PARK)特徵。可在處於一高阻抗狀態時預選擇停駐終端且無需一命令。當一ODT接針為「低狀態」時，接通該停駐終端。

當「000」程式化至A8：A6位元時，停用停駐終端。當「001」程式化至A8：A6位元時，停駐終端之一值被設定為RZQ/4。當程式化為「010」時，設定RZQ/2；當程式化為「011」時，設定RZQ/6；當程式化為「100」時，設定RZQ/1；當程式化為「101」時，設定RZQ/5；當程式化為「110」時，設定RZQ/3；及當程式化為「111」時，設定RZQ/7。RZQ可被設定為240 Ω。

1位元A10用於提供MRAM 12之一DM功能。MRAM 12支援一DM功能及一DIB功能。在MRAM 12之一寫入操作期間，啟用DM功能及DBI功能之一者，但無法同時啟用DM功能與DBI功能之兩者。若停用DM功能與DBI功能兩者，則MRAM 12斷開一輸入接收器。在MRAM 12之一讀取操作期間，僅提供DBI功能。當啟用一TDQS功能時，不 支援DM功能及DBI功能。如圖17B中所展示，圖中總結由一模式暫存器提供之DM功能、DBI功能及TDQS功能。

當「0」程式化至A10位元時，停用DM功能。當「1」程式化至A10位元時，啟用DM功能。在MRAM 12之寫入操作期間，當啟用DM功能時，MRAM 12遮罩由DO輸入接收之寫入資料。

1位元A11用於提供MRAM 12之一寫入DBI功能。支援一DBI功能以減少MRAM 12之功率消耗。當MRAM 12之一傳輸線終止於一電源供應電壓Vdd時，消耗更多功率以傳輸一低位準信號而非一高位準信號。當傳輸資料中之低位準位元之數目高於高位準位元之數目時，該傳輸資料可經反相及傳輸，使得低位準位元之數目小於或等於該傳輸資料之位元總數之一半。此處，該傳輸資料可額外包含關於反相之一信號。

當啟用寫入DBI功能時，MRAM 12使傳輸至DQ輸入之寫入資料反相。當「0」程式化至A11位元時，停用寫入DBI功能。當「1」程式化至A11位元時，啟用寫入DBI功能。

1位元A12用於提供一讀取DBI功能。當啟用該讀取DBI功能時，MRAM 12使傳輸至DQ輸出之讀取資料反相。當「0」程式化至A12位元時，停用該讀取DBI功能。當「1」程式化至A12位元時，啟用該讀取DBI功能。

模式暫存器狀態MR5中之模式暫存器15之BG1、A13及A9位元為RFU，且在模式暫存區設定期間程式化至「0」。

圖18A及圖18B係根據一例示性實施例之用於描述模式暫存器狀態MR6之圖式。

一第七組之操作特性及各特性之位元賦值可設定用於模式暫存器狀態MR6之模式暫存器15，如參考圖18A所描述。該第七組之操作特性及位元賦值可不同於上文結合先前所描述組而描述之操作特性及 位元賦值。在一實施例中，由相對於BG0及BA1：BA0之一「110」位元值選擇模式暫存器狀態MR6。模式暫存器狀態MR6中之模式暫存器15儲存用於控制MRAM 12之一VrefDQ訓練值、一VrefDQ訓練範圍、VrefDQ訓練啟用及一tCCD時序之資料。

6位元A5：A0用於控制MRAM 12之一VrefDQ訓練值。可基於一VDDQ電壓而設定該VrefDQ訓練值。該VrefDQ訓練值被分成2個範圍。如圖18B中所展示，在第一範圍Range1中，一VrefDQ最小操作電壓被設定為該VDDQ電壓之60%，且一VrefDQ最大操作電壓被設定為該VDDQ電壓之92%。在一第二範圍Range2中，VrefDQ最小操作電壓被設定為該VDDQ電壓之45%，且VrefDQ最大操作電壓被設定為該VDDQ電壓之77%。

1位元A6用於控制MRAM 12之VrefDQ訓練範圍。當「0」程式化至A6位元時，選擇圖18B之第一範圍Range1之VrefDQ；及當「1」程式化至A6位元時，選擇圖18B之第二範圍Range2之VrefDQ。

1位元A7用於控制MRAM 12之VrefDQ訓練啟用(TE)。當「0」程式化至A7位元時，停用VrefDQ訓練；及當程式化為「1」時，啟用VrefDQ訓練。

3位元A12：A10用於控制MRAM 12之tCCD時序(tCCD_L)。該tCCD時序表示一CAS至CAS命令延遲。當「000」程式化至A12：A10位元時，tCCD被設定為4個時脈週期(nCK)。當程式化為「001」時，tCCD被設定為5 nCK；當程式化為「010」時，tCCD被設定為6 nCK；當程式化為「011」時，tCCD被設定為7 nCK；及當程式化為「100」時，tCCD被設定為8 nCK。在一實施例中，A12：A10位元之「101」、「110」及「111」未定。

模式暫存器狀態MR6中之模式暫存器15之BG1、A13、A9及A8位元為RFU，且在模式暫存器設定期間被設定為「0」。

圖19係根據一例示性實施例之具有一延時功能之MRAM 12之一圖式。

參考圖19，MRAM 12自記憶體控制器11接收一命令信號CMD及一位址信號ADDR(如圖1中所展示)，且將一資料信號DQ提供至記憶體控制器11或自記憶體控制器11接收資料信號DQ。MRAM 12包含上文參考圖2而描述之元件、一命令緩衝器及解碼器14、一位址緩衝器16、一模式暫存器15、一列解碼器20、一記憶體單元陣列21、一行解碼器23、一資料驅動器及感測放大器22與37及一資料輸入/輸出埠及多工器27與35。本文中不再重複由與圖2之MRAM 12中之參考元件符號相同之參考元件符號表示之元件之描述。

MRAM 12進一步包含一延時控制單元190，其控制來自由圖1之記憶體控制器11施加之一讀取或寫入命令之一有效第一條資料之一輸入及輸出時間。延時控制單元190包含用於控制(AL)之一AL控制單元191、用於CWL之一WL控制單元192及用於控制CL之一CL控制單元193。可例如由儲存於模式暫存器15中之一MRS碼控制AL控制單元191、WL控制單元192及CL控制單元193。

AL控制單元191可藉由儲存於模式暫存器15之A4：A3位元中之一碼而控制AL，模式暫存器15處於上文參考圖13A而描述之模式暫存器狀態MR1。AL支援用於相對於一可持續頻寬之有效率命令及資料匯流排。AL控制單元191藉由A4：A3位元碼「00」而停用AL。AL控制單元191藉由A4：A3位元碼「01」而控制AL至CL-1，且藉由A4：A3位元碼「10」而控制AL至CL-2。

WL控制單元192可藉由儲存於模式暫存器15之A5：A3位元中之一程式碼而控制CWL，模式暫存器15處於參考圖14A而描述之模式暫存器狀態MR2。由一內部寫入命令與有效輸入資料之一第一位元之間之一時脈週期延遲界定CWL。WL控制單元192藉由A5：A3位元碼 「000」而控制CWL至CWL-9，藉由A5：A3位元碼「001」而控制CWL至CWL-10，藉由A5：A3位元碼「010」而控制CWL至CWL-11，藉由A5：A3位元碼「011」而控制CWL至CWL-12，藉由A5：A3位元碼「100」而控制CWL至CWL-14，藉由A5：A3位元碼「101」而控制CWL至CWL-16，及藉由A5：A3位元碼「110」而控制CWL至CWL-18。

查看MRAM 12之一寫入操作，MRAM 12解碼輸入至命令緩衝器14之一寫入命令，且根據模式暫存器15中所預設之AL及CWL碼而使該寫入命令延遲一預定時脈週期。在對AL及CWL暫存器設定值求和之後，經由一DQ接針而輸入寫入資料。執行一實際寫入操作，使得在輸入最後寫入資料之後將資料寫入於記憶體單元21上。由AL及CWL暫存器設定值之總和控制(WL)。

CL控制單元193可基於儲存於模式暫存器15之A6：A4及A2位元中之一程式碼而控制CL，模式暫存器15處於上文參考圖12A而描述之模式暫存器狀態MR0。CL界定一讀取命令與有效輸出資料之一第一位元之間之一時脈週期延遲。CL控制單元193藉由一A6：A4及A2位元碼「0000」而控制CL至CL-9，藉由一A6：A4及A2位元碼「0001」而控制CL至CL-10，藉由一A6：A4及A2位元碼「0010」而控制CL至CL-11，藉由一A6：A4及A2位元碼「0011」而控制CL至CL-12，藉由一A6：A4及A2位元碼「0100」而控制CL至CL-13，藉由一A6：A4及A2位元碼「0101」而控制CL至CL-14，藉由一A6：A4及A2位元碼「0110」而控制CL至CL-15，藉由一A6：A4及A2位元碼「0111」而控制CL至CL-16，藉由一A6：A4及A2位元碼「1000」而控制CL至CL-18，藉由一A6：A4及A2位元碼「1001」而控制CL至CL-20，藉由一A6：A4及A2位元碼「1010」而控制CL至CL-22，及藉由一A6：A4及A2位元碼「1011」而控制CL至CL-24。

參考MRAM 12之一讀取操作，MRAM 12藉由模式暫存器15中所設定之AL而延遲一讀取命令，且啟用一行選擇信號以讀取存取於記憶體單元陣列21中之記憶體單元之資料。由記憶體單元讀取之資料根據透過CL控制單元193之一CL碼而延遲，且接著透過一DQ接針而輸出。由AL及CL暫存器設定值之一總和控制(RL)。

圖20至圖23係根據某些例示性實施例之根據延時之時序圖。圖20及圖21係MRAM 12之寫入操作時序圖，及圖22及圖23係讀取操作時序圖。

參考圖20，圖中描述在AL=0、CWL=5、BL=5及一模式為一DDR操作模式時之一寫入操作。在自記憶體控制器11輸入一寫入命令之後，在根據CWL=5之5個時脈週期之後將寫入資料輸入至一DQ接針。當在輸入對應於BL=8之最後寫入資料之後啟用一行選擇信號CSL時，執行記憶體單元陣列21中之一寫入操作。

參考圖21，圖中描述在AL=2、CWL=5、BL=8及一模式為一DDR操作模式時之一寫入操作。在自圖19之記憶體控制器11輸入一寫入命令之後，MRAM 12使該寫入命令內部延遲根據AL=2之2個時脈週期，接著，在根據CWL=5之5個時脈週期之後將寫入資料輸入至一DQ接針。當在輸入對應於BL=8之最後寫入資料之後啟用一行選擇信號CSL時，執行記憶體單元陣列21中之一寫入操作。

參考圖22，圖中描述在AL=0、CL=8、BL=5及一模式為一DDR操作模式時之一讀取操作。在自記憶體控制器11輸入一讀取命令之後，MRAM 12啟用一行選擇信號CSL以自記憶體單元陣列21讀取資料，且在根據CL=8之8個時脈週期之後將讀取資料輸出至一DQ接針。

參考圖23，圖中描述在AL=2、CL=8、BL=5及一模式為一DDR操作模式時之一讀取操作。在自記憶體控制器11輸入一讀取命令之後，MRAM 12在根據AL=2之2個時脈週期之後啟用一行選擇信號CSL以自 記憶體單元陣列21讀取資料。接著，在根據CL=8之8個時脈週期之後將讀取資料輸出至一DQ接針。

圖24係根據另一例示性實施例之一MRAM 12之一圖式。

參考圖24，MRAM 12包含與參考圖19而描述之MRAM 12相同之元件，且進一步包含一DM緩衝器241及一DM控制單元242。DM控制單元242接收一DM信號，該DM信號選擇性遮罩輸入至一DQ接針之資料。DM控制單元242可根據模式暫存器狀態MR5之一A10位元碼而控制一DM操作。DM控制單元242根據「0」之A10位元而停用一DM功能，且根據「1」之A10位元而啟用該DM功能。例如，在MRAM 12之一寫入操作中，當啟用該DM功能時，對16個位元之DQ輸入執行以位元組為單位之資料遮罩。因此，可自16個位元之寫入資料中遮罩8個位元。

在寫入操作中，一般在(WL)之後相時輸入DQ輸入及一DM信號。MRAM 12可根據由模式暫存器15提供之DM延時(DML)而控制與一DQ輸入不同之一延時處之一DM信號。儘管上文所描述之模式暫存器狀態MR0至MR6中之模式暫存器15中未設定DML，但可藉由使用來自模式暫存器狀態MR0至MR6中之組成RFU之位元而設定DML。MRAM 12可藉由單獨控制DML及一DQ輸入而獲得一內部操作裕度。

圖25係根據另一例示性實施例之一MRAM 12之一圖式。

參考圖25，MRAM 12包含與圖19之MRAM 12相同之元件，且進一步包含一錯誤偵測碼(EDC)埠251、一EDC延時控制單元252及一EDC碼計算單元253。不再提供與圖19之MRAM 12之元件相同之元件之重複描述。

MRAM 12可在一寫入或讀取操作中支援一EDC功能。該EDC功能非常類似於一CRC功能。EDC碼計算單元253可將一CRC功能用在寫入或讀取資料中。當將一經計算之CRC值傳輸至記憶體控制器11 時，MRAM 12可在由EDC延時控制單元252判定之一預定延時處傳輸該CRC值。由該預定延時延遲之該CRC值透過EDC埠251而傳輸至記憶體控制器11。

在根據由模式暫存器15提供之CRC寫入延時(CRCWL)之一時脈週期之後，EDC延時控制單元252傳輸寫入資料之一CRC值。替代地，在根據由模式暫存器15提供之CRC讀取延時(CRCRL)之一時脈週期之後，EDC延時控制單元252傳輸讀取資料之一CRC值。可例如由圖26之一EDC模式暫存器提供CRCWL或CRCRL。

參考圖26，圖中描述可設定於EDC模式暫存器中之各操作模式之位元賦值。當「0100」程式化至4位元BA3：BA0時，選擇EDC模式暫存器。EDC模式暫存器儲存用於控制一EDC保持型樣及CRCWL、CRCRL、RD CRC、WR CRC及EDC13Inv功能之資料。

4位元A3：A0用於支援MRAM 12之EDC保持型樣。EDC保持型樣可被視為待傳輸至EDC埠251之一背景型樣。起初，A3：A0位元被全部設定為「1」。EDC保持型樣自右偏移至左，且每個時脈重複。EDC保持型樣之一輸出時序與一讀取叢發相同。可由相對於一寫入或讀取操作期間CRC啟用之一叢發而計算之CRC值替換EDC保持型樣。

3位元A6：A4用於提供MRAM 12之CRCWL功能。CRCWL為在傳輸寫入資料之一CRC值時所設定之延時。當「000」程式化至A6：A4位元時，CRCWL被設定為7個時脈週期。當程式化為「001」時，設定CRCWL-8；當程式化為「010」時，設定CRCWL-9；當程式化為「011」時，設定CRCWL-10；當程式化為「100」時，設定CRCWL-11；當程式化為「101」時，設定CRCWL-12；當程式化為「110」時，設定CRCWL-13；及當程式化為「111」時，設定CRCWL-14。

2位元A8：A7用於提供MRAM 12之一CRCRL功能。CRCRL為在傳輸讀取資料之一CRC值時所設定之延時。當「00」程式化至A8：A7位 元時，CRCRL被設定為0個時脈週期。當程式化為「01」時，設定CRCRL-1；當程式化為「10」時，設定CRCRL-2；及當程式化為「11」時，設定CRCRL-3。

1位元A9用於支援MRAM 12之一讀取CRC(RD CRC)啟用功能。當「0」程式化至A9位元時，接通RD CRC；及當程式化為「1」時，斷開RD CRC。

1位元A10用於支援MRAM 12之寫入CRC(WR CRC)啟用功能。當「0」程式化至A10位元時，接通WR CRC；及當「1」程式化至A10位元時，斷開WR CRC。

1位元A11用於傳輸一EDC保持型樣，其中EDC1及EDC3經反相(EDC13Inv)。相應地，EDC13Inv可傳輸一偽差動型樣。當「0」程式化至A11位元時，EDC保持型樣未經反相；及當程式化為「1」時，EDC保持型樣經反相。

圖27係根據一例示性實施例之具有一DQS前置功能之一MRAM之一方塊圖。

參考圖27，圖2之MRAM 12中包含一DQS前置控制區塊270。DQS前置控制區塊270在DQ資料輸入或輸出之前產生具有一預定前置時間之一DQS信號。DQS前置控制區塊270包含一時脈頻率偵測器271、一延時控制單元190、一前置控制單元272及一DQS緩衝器273。

時脈頻率偵測器271偵測一所接收時脈信號CK之一頻率。延時控制單元190回應於一延時信號LAT而使所接收之時脈信號CK延遲一預定時脈週期。如圖19中所展示，延時控制單元190包含AL控制單元191、WL控制單元192及CL控制單元193。可基於(AL)、CWL及CL之一總和而設定延時信號AL。延時控制單元190產生根據延時信號LAT而延遲之一第一內部控制信號INT_LAT。

前置控制單元272藉由回應於一模式暫存器信號MRS使第一內部 控制信號INT_LAT提前一預定前置時間而產生一第二內部控制信號INT_MRS。由儲存於上文參考圖16A而描述之模式暫存器狀態MR4中之讀取前置碼(RP)及寫入前置碼(WP)功能提供模式暫存器信號MRS。當「0」程式化至A11位元時，RP被設定為1個時脈週期(tCK)；當「1」程式化至A11位元時，RP被設定為2個時脈週期(tCK)。

在RP中，在根據一讀取命令之DQ資料輸出之前，DQS具有一1 tCK或2 tCK前置時間。當0程式化至A12位元時，一WP被設定為1 tCK；及當程式化為「1」時，寫入前置碼被設定為2 tCK。在一讀取WP中，在根據一寫入命令之DQ資料輸入之前，DQS具有一1 tCK或2 tCK前置時間。

DQS緩衝器273回應於第二內部控制信號INT_MRS而產生具有來自所接收時脈信號CK之一預定前置時間之一DQS信號。

圖28係根據一實施例之用於描述圖27之DQS前置控制區塊270之一例示性操作時序之一圖式。

參考圖28，一DQS信號及DQ處於高阻抗狀態，且在記憶體控制器11讀取MRAM 12時同步於DQS以輸出DQ資料。記憶體控制器11可使用DQS信號來使讀取資料同步接收。例如，在LAT=3之後，自根據DQS轉換之一讀取命令讀取DQ資料。此處，DQS信號具有DQ資料輸出前之一預定前置時間，例如RP=1 tCK。

在上文所描述之實施例中，描述經特定組態以與一MRAM器件一起使用之具有一特定組之模式暫存器狀態之一新穎模式暫存器。在操作期間，可基於一MRS碼而選擇該等模式暫存器狀態之各者，例如，由一控制器選擇該等模式暫存器狀態之各者。在一實施例中，模式暫存器碼之一組預定位元用於判定將使用複數個模式暫存器狀態之何者，且模式暫存器碼之剩餘位元用於判定如何設定由選定模式暫存器狀態中之模式暫存器控制之一群組之操作特性。因此，可由控制器 容易地控制基於電阻之記憶體單元(諸如MRAM)。

圖29至圖35係根據各種例示性實施例之用於描述一MRAM封裝、一MRAM接針及一MRAM模組之圖式。MRAM可包含與SDRAM相容之一接針結構及一封裝。此外，包含一MRAM晶片之一模組可經配置以與一SDRAM模組相容。例如，該MRAM晶片之一接針配置可經組態以與DDR2 SRAM、DDR3 SDRAM及DDR4 SDRAM之任一者相容。

參考圖29，MRAM封裝290包含一半導體記憶體器件主體291及一球狀柵格陣列(BGA)292。如下文所描述，BGA 292包含複數個導電連接器，諸如焊料凸塊或焊料球。該複數個焊料球可連接半導體記憶體器件主體291與一印刷電路板(PCB)(圖中未展示)。例如，該等焊料球可由一導電材料(諸如一金屬)形成。

參考圖30A，當一MRAM封裝用於一X4或X8資料輸入/輸出規格時，一BGA可配置成13列×9行。該13列被界定為A至N列，且該9行被界定為1至9行。該BGA之1至3行及7至9行可為焊料球區域。焊料球(O)可設置於該等焊料球區域中。該BGA之4至6行可為一虛設球區域(+)。該虛設球區域中未設置一焊料球。因而，在一實施例中，可在該BGA中總共設置78個焊料球。

參考圖30B，當一MRAM封裝用於一X16資料輸入/輸出規格時，一BGA可配置成16列×9行。該16列被界定為A至T列，且該9行被界定為1至9行。該BGA之1至3行及7至9行可為焊料球區域，及該BGA之4至6行可為一虛設球區域(+)。因而，可在該BGA中總共設置96個焊料球。

參考圖31，在一實施例中，具有一X4或X8資料輸入/輸出規格之一MRAM封裝之接針可經配置以與DDR3 SDRAM相容。一接針配置包含電源供應電壓VDD與VDDQ、接地電壓VSS與VSSQ、資料輸入/ 輸出信號DQ0至DQ7、位址信號A0至A14、時脈信號CK與CK#、一時脈啟用信號CKE及命令信號CAS#、RAS#與WE#。

參考圖32，在另一實施例中，具有一X4或X8資料輸入/輸出規格之一MRAM封裝之接針可經配置以與DDR4 SDRAM相容。一接針配置包含電源供應電壓VDD、VPP與VDDQ、接地電壓VSS與VSSQ、資料輸入/輸出信號DQ0至DQ7、位址信號A0至A17、時脈信號CK_t與CK_c、一時脈啟用信號CKE及命令信號CAS_n、RAS_n與WE_n。

參考圖33，一例示性MRAM模組330包含一PCB 331、複數個MRAM晶片332及一連接器333。在一實施例中，PCB 331之頂面及底面上可包含MRAM晶片332。連接器333透過導電線(圖中未展示)而電性連接至MRAM晶片332。此外，連接器333可連接至一外部主機之一插槽。

在一實施例中，各MRAM晶片332包含能夠程式化對應MRAM晶片332之各種功能、特徵及模式之一模式暫存器336。模式暫存器336可控制一叢發長度、一讀取叢發類型、CL、一測試模式、一DLL重設、寫入回復與讀取命令至預充電命令特徵及預充電省電期間之DLL用法。模式暫存器336可儲存用於控制DLL啟用/停用、輸出驅動強度、AL、寫入標記啟用/停用、TDQS啟用/停用及輸出緩衝器啟用/停用之資料。

模式暫存器336可儲存用於控制CWL、動態終端及寫入CRC之資料。模式暫存器336可儲存用於控制一MPRL功能、一MPR操作功能、一低速檔模式、一每MRAM定址模式及一MPR讀取格式之資料。模式暫存器336可儲存用於控制一省電模式、Vref監測、一CS至命令/位址延時模式、一RPT模式、一RP功能及一WP功能之資料。

模式暫存器336可儲存用於控制一CA同位功能、一CRC錯誤狀態、一CA同位錯誤狀態、一ODT輸入緩衝器省電功能、一資料遮罩 功能、一寫入DBI功能及一讀取DBI功能之資料。模式暫存器336可儲存用於控制一VrefDQ訓練值、一VrefDQ訓練範圍、VrefDQ訓練啟用及一tCCD時序之資料。模式暫存器336可儲存用於控制一EDC保持型樣與CRCWL、CRCRL、RD CRC、WR CRC及EDC13Inv功能之資料。

因此，模式暫存器可用於根據複數個MRAM特定模式而控制MRAM。在一實施例中，如上文所描述，模式暫存器整合於具有與一SDRAM或SRAM相容之接針之一MRAM封裝中。因而，可由既有SDRAM或SRAM系統使用MRAM且無需該等系統之一硬體重新設計。

參考圖34，一MRAM模組340包含一PCB 341、複數個MRAM晶片342、一連接器343及複數個緩衝器晶片344。各緩衝器晶片344可安置於一MRAM晶片342與連接器343之間。MRAM晶片342及緩衝器晶片344可設置於PCB 341之頂面及底面上。安置於PCB 341之頂面及底面上之MRAM晶片342及緩衝器晶片344可透過複數個介層孔而彼此連接。

各MRAM晶片342包含能夠程式化對應MRAM晶片342之各種功能、特徵及模式之一模式暫存器346。模式暫存器346可具有與上文參考圖33而描述之模式暫存器330相同之功能。

緩衝器晶片344可儲存連接至緩衝器晶片344之MRAM晶片342之剩餘特徵之結果。緩衝器晶片344藉由使用所儲存之特徵資訊而管理對應MRAM晶片342之一操作，藉此減少一弱單元或一弱頁面對MRAM晶片342之操作之影響。例如，緩衝器晶片344可藉由使其內包含一儲存單元而輔助MRAM晶片342之一弱單元或一弱頁面。

參考圖35，一MRAM模組350包含一PCB 351、複數個MRAM晶片352、一連接器353、複數個緩衝器晶片354及一控制器355。控制器 355與MRAM晶片352及緩衝器晶片354通信，且控制MRAM晶片352之一操作模式。控制器355可藉由使用MRAM晶片352之一模式暫存器356而控制各種功能、特徵及模式。

在一實施例中，控制器355控制讀取均衡、寫入均衡及RPT，使得例如MRAM晶片352之一偏移被補償，且控制器355控制一寫入回復(WR)時間及一讀取至預充電(RTP)時間，使得在完成一操作之後即時自動開始一預充電操作。此外，控制器355控制MRAM晶片352之Vref監測及資料遮罩操作。

各MRAM晶片352包含能夠程式化MRAM晶片352之各種功能、特徵及模式之模式暫存器356。模式暫存器356可具有與上文參考圖33而描述之圖33之模式暫存器330相同之功能。

MRAM模組330、340及350可應用於一記憶體模組，諸如一單列直插記憶體模組(SIMM)、一雙列直插記憶體模組(DIMM)、一小輪廓DIMM(SO-IDMM)、一無緩衝DIMM(UDIMM)、一全緩衝DIMM(FEDIMM)、一等級緩衝DIMM(RBDIMM)、一負載減小DIMM(LRDIMM)、一迷你DIMM或一微型DIMM。

圖36係根據一例示性實施例之具有包含MRAM半導體層LA1至LAn之一堆疊結構之一半導體器件360之一圖式。

參考圖36，半導體器件360可包含MRAM半導體層LA1至LAn。MRAM半導體層LA1至LAn之各者可為包含由MRAM單元形成之記憶體單元陣列361之記憶體晶片，其中半導體層LA1至LAn之部分為執行與一外部控制器之一介接之主控晶片，且半導體層LA1至LAn之剩餘部分為儲存資料之受控晶片。在圖36中，安置於底部處之MRAM半導體層LA1可為一主控晶片，且剩餘MRAM半導體層LA2至LAn可為受控晶片。

MRAM半導體層LA1至LAn透過一基板穿孔(諸如矽穿孔 (TSV)362)而傳輸及接收一信號，且充當主控晶片之MRAM半導體層LA1可透過形成於MRAM半導體層LA1之一外表面上之一導電連接器(圖中未展示)而與一外部記憶體控制器通信。

此外，一信號可根據一光IO連接而轉移於MRAM半導體層LA1至LAn之間。例如，MRAM半導體層LA1至LAn可經由使用射頻(RF)波或超音波之一輻射方法、使用磁感應之一電感耦合方法或使用磁場共振之一非輻射方法而彼此連接。

輻射方法為藉由使用一天線(諸如單極或平面倒F型天線(PIFA))而無線傳輸一信號之一方法。當根據時間而改變之電場或磁場彼此影響時產生輻射，且當存在相同頻率之一天線時，可根據入射波之極化特徵而接收一信號。

電感耦合方法為藉由纏繞一線圈複數次而產生沿一方向之一強磁場及藉由接近以一類似頻率共振之一線圈而產生耦合之一方法。

非輻射方法為使用消散波耦合來使以相同頻率共振之兩個介質之間之電波移動通過一短距離電磁場之一方法。

在一實施例中，MRAM半導體層LA1至LAn之各者包含能夠程式化對應MRAM半導體層LA1至LAn之各種功能、特徵及模式之一模式暫存器366。模式暫存器366可具有與圖33之模式暫存器330相同之功能。

上文所描述之圖33至圖35之模組結構中之各MRAM晶片可包含複數個MRAM半導體層LA1至LAn，諸如圖36中所描述。

圖37係根據一例示性實施例之包含一MRAM 373之一記憶體系統370之一圖式。

參考圖37，記憶體系統370包含光鏈路371A與371B、一控制器372及MRAM 373。光鏈路371A及371B使控制器372與MRAM 373互連。控制器372包含一控制單元374、一第一傳輸器375及一第一接收 器376。控制單元374將一第一電信號SN1傳輸至第一傳輸器375。第一電信號SN1可包含例如命令信號、時脈信號、位址信號或傳輸至MRAM 373之寫入資料。

第一傳輸器375包含一第一光調變器375A，其將第一電信號SN1轉換成一第一光傳輸信號OPT1EC且將第一光傳輸信號OPT1EC傳輸至光鏈路371A。例如，可透過光鏈路371A而在一串列通信中傳輸第一光傳輸信號OPT1EC。第一接收器376包含一第一光調變器376B，其將自光鏈路371B接收之一第二光接收信號OPT2OC轉換成一第二電信號SN2且將第二電信號SN2傳輸至控制單元374。

MRAM 373包含一第二接收器377、一記憶體區域378(其包含一STT_MRAM單元)及一第二傳輸器379。此外，MRAM 373可包含能夠程式化MRAM 373之各種功能、特徵及模式之一模式暫存器。第二接收器377包含一第二光調變器377A，其將自光鏈路371A接收之一第一光接收信號OPT1OC轉換成第一電信號SN1且將第一電信號SN1傳輸至記憶體區域378。

在記憶體區域378中，回應於第一電信號SN1而將寫入資料寫入於STT-MRAM單元中，或將自記憶體區域378讀取之資料傳輸至第二傳輸器379作為第二電信號SN2。第二電信號SN2可包含傳輸至控制器372之時脈信號及讀取資料。第二傳輸器379可包含一第二光調變器379B，其將第二電信號SN2轉換成一第二光資料信號OPT2EC且將第二光資料信號OPT2EC傳輸至光鏈路371B。例如，可透過光鏈路371B而在一串列通信中傳輸第二光資料信號OPT2EC。

圖38係根據另一例示性實施例之包含一MRAM之一資料處理系統380之一圖式。

參考圖38，資料處理系統380包含一第一器件381、一第二器件382及複數個光鏈路383與384。第一器件381及第二器件382可例如經 由一串列通信而傳送一光信號。

第一器件381可包含一MRAM 385A、一第一光源386A、能夠執行一電至光轉換操作之一第一光調變器387A及能夠執行一光至電轉換操作之一第一光解調器388A。第二器件382可包含一MRAM385B、一第二光源386B、一第二調變器387B及一第二光解調器388B。MRAM 385A及385B可各包含能夠程式化對應MRAM 385A及385B之各種功能、特徵及模式之一模式暫存器。

第一光源386A及第二光源386B輸出具有連續波之一光信號。例如，第一光源386A及第二光源386B可使用一分散式回饋雷射二極體((DFB-LD)或法布裡-珀羅雷射二極體(FP-LD)作為一光源。

第一光調變器387A將傳輸資料轉換成一光傳輸信號，且將該光傳輸信號傳輸至光鏈路383。第一光調變器387A可根據傳輸資料而調變自第一光源386A接收之光信號之一波長。第一光解調器388A透過光鏈路384而接收及調變自第二器件382之第二光調變器387B輸出之一光信號，且輸出一經調變電信號。

第二光調變器387B將第二器件382之傳輸資料轉換成一光傳輸信號，且將該光傳輸信號傳輸至光鏈路384。第二光調變器387B可根據該傳輸資料而調變自第二光源386B接收之一光信號之一波長。第二光解調器388B可透過光鏈路383而接收及調變自第一器件381之第一光調變器387A輸出之一光信號，且輸出一經調變電信號。

圖39係根據一實施例之包含一MRAM之一例示性伺服器系統390之一圖式。

參考圖39，伺服器系統390包含一記憶體控制器392及複數個記憶體模組393。記憶體模組393之各者可包含複數個MRAM晶片394。MRAM晶片394可包含一記憶體區域(其包含一STT_MRAM單元)及能夠程式化一MRAM之各種功能、特徵及模式之一模式暫存器。

伺服器系統390可具有一結構，其中一第二電路板396連接至一第一電路板391之插座395。伺服器系統390可經設計以具有一通道結構，其中一第二電路板396根據信號通道而連接至第一電路板391，但替代地，伺服器系統390可具有各種結構之任一者。

在一實施例中，可經由一光IO連接而轉移記憶體模組393之一信號。對於該光IO連接，伺服器系統390可進一步包含一電至光轉換單元397，且記憶體模組393之各者可進一步包含一光至電轉換單元398。

在一實施例中，記憶體控制器392透過一電通道EC而連接至電至光轉換單元397。電至光轉換單元397將透過電通道EC而自記憶體控制器392接收之一電信號轉換成一光信號，且將該光信號傳輸至一光通道OC。此外，電至光轉換單元397執行一信號處理，該信號處理將透過光通道DC而接收之一光信號轉換成一電信號且將該電信號傳輸至電通道EC。

記憶體模組393透過光通道OC而連接至電至光轉換單元397。施加至記憶體模組393之一光信號可在透過光至電轉換單元398而轉換成一電信號之後而傳輸至MRAM晶片394。包含此等記憶體模組之伺服器系統390可支援一高儲存容量及一快速處理速度。

圖40係根據一例示性實施例之包含一MRAM之一電腦系統400之一圖式。

參考圖40，可例如在一行動器件或一桌上型電腦中包含電腦系統400。電腦系統400可包含一MRAM記憶體系統401、一中央處理單元(CPU)405、一RAM 406及一使用者介面407，且亦可包含一數據機408或其他通信介面(諸如一基頻晶片組)，該等元件之全部可電性連接至一系統匯流排404。電腦系統400可進一步包含例如一應用晶片組、一相機影像處理器(CIS)及一輸入/輸出器件。

使用者介面407可為用於將資料傳輸至一通信網路或自該通信網路接收資料之一介面。使用者介面407可呈一有線或無線形式，且可包含一天線或有線/無線收發器。透過使用者介面407或數據機408而提供或由CPU 405處理之資料可儲存於MRAM記憶體系統401中。

MRAM記憶體系統401可包含一MRAM 402及一記憶體控制器403。MRAM 402儲存由CPU 405處理之資料或外部輸入之資料。MRAM 402可包含一記憶體區域(其包含一STT_MRAM單元)及能夠程式化MRAM 402之各種功能、特徵及模式之一模式暫存器。

當電腦系統400為執行無線通信之一裝置時，電腦系統400可用在一通信系統(諸如一分碼多重存取(CDMA)、一全球行動通信系統(GSM)、一北美多重存取(NADC)或CDMA 2000)中。一資訊處理裝置(諸如一個人數位助理(PDA)、一可攜式電腦、一網際網路平板電腦、一數位相機、一可攜式媒體播放器(PMP)、一行動電話、一無線電話或一膝上型電腦)中亦可包含電腦系統400。

典型系統單獨包含具有一快速處理速度之一快取記憶體、一RAM及用於儲存高容量資料之一儲存單元。然而，根據本文中所描述之一或多項實施例，可由一MRAM系統替換此等記憶體。因而，可藉由將一模式暫存器用在一MRAM中而簡化一系統之一結構，此係因為包含此一MRAM之一記憶體器件可快速儲存高容量資料。

儘管已參考本發明之例示性實施例而特定展示及描述本發明，但應瞭解，可在不背離以下申請專利範圍之精神及範疇之情況下於本文中作出形式及細節之各種改變。

12‧‧‧記憶體器件/磁性隨機存取記憶體器件(MRAM)

14‧‧‧控制邏輯及命令解碼器

15‧‧‧模式暫存器

16‧‧‧位址緩衝器

17‧‧‧列位址多工器

18‧‧‧記憶體庫控制邏輯

19‧‧‧行位址計數器及鎖存器

20‧‧‧位址鎖存器及解碼器

21‧‧‧記憶體庫

22‧‧‧感測放大器

23‧‧‧行解碼器

24‧‧‧輸入/輸出(I/O)閘控及DM邏輯

25‧‧‧讀取鎖存器

26‧‧‧多工器

27‧‧‧資料驅動器

28‧‧‧選通信號產生器

29‧‧‧延遲鎖定迴路(DLL)

35‧‧‧資料接收器

36‧‧‧輸入暫存器

37‧‧‧寫入先入先出(FIFO)及驅動器

A0至A17‧‧‧位址信號

BA0‧‧‧記憶體庫位址

BA1‧‧‧記憶體庫位址

BG0‧‧‧記憶體庫群組位址

BG1‧‧‧記憶體庫群組位址

CAS_n‧‧‧行位址選通信號

CK_c‧‧‧時脈信號

CK_t‧‧‧時脈信號

CKDEL‧‧‧延遲時脈信號

CKE‧‧‧時脈啟用信號

CS_n‧‧‧晶片選擇信號

DM‧‧‧資料遮罩

DQ‧‧‧資料終端/資料信號

DQS_c‧‧‧資料選通信號

DQS_t‧‧‧資料選通信號

RAS_n‧‧‧列位址選通信號

WE_n‧‧‧寫入啟用信號

Claims (19)

1. 一種磁性隨機存取記憶體(MRAM)，其包括：一記憶體單元陣列，其包括多個磁性記憶體單元，該等磁性記憶體單元之各者包括一磁性穿隧接面(MTJ)，該MTJ包括一自由層、一第一釘紮層、及介於該自由層及該第一釘紮層間之一第一穿隧層，且該等磁性記憶體單元之各者經組態以根據該MTJ之一磁化方向而於至少兩個狀態之間改變；及一模式暫存器，其支援該MRAM之複數個操作模式，其中各操作模式係與關於該MRAM之一群組之操作特性相關聯，其中，該MTJ之磁化方向為一縱向的方向，且該MTJ之一電流方向為該縱向的方向，且其中該模式暫存器經組態以用於以下之一或多者：提供用於使一命令及位址(CA)同位延遲之一CA同位延時功能，其中該MRAM之一命令信號與位址信號之同位性係藉一預定時脈週期計算；通知該MRAM之一寫入循環冗餘檢查(CRC)錯誤狀態，使得可判定由該MRAM產生之一錯誤是否為一CRC錯誤或一位址/同位錯誤；通知該MRAM之一CA同位錯誤狀態，使得可判定由該MRAM產生之一錯誤是否為一CRC錯誤或一位址/同位錯誤；控制該MRAM之一晶粒上終端(ODT)輸入緩衝器省電功能；提供該MRAM之一資料遮罩(DM)功能；提供用於使寫入資料反相以減少該MRAM之功率消耗之一寫入資料匯流排反相(DBI)功能；及 提供用於使讀取資料反相以減少該MRAM之功率消耗之一讀取DBI功能。
2. 如請求項1之MRAM，其中該模式暫存器經組態以用於以下之一或多者：設定一叢發長度，該叢發長度指示關於該MRAM之一讀取或寫入命令之可存取之行位置之最大數目；設定一讀取叢發類型，該讀取叢發類型界定在一資料終端上自該MRAM輸出之資料之一順序；設定一行位址選通(CAS)延時，該CAS延時界定在該MRAM之一讀取命令與有效輸出資料之一第一位元之間之一時脈週期延遲；設定該MRAM之一測試模式；提供該MRAM之一延遲鎖定迴路(DLL)重設特性；提供用於該MRAM之自動預充電之一寫入回復及一讀取命令預充電特性；及選擇於該MRAM之一預充電省電模式期間之一延遲鎖定迴路(DLL)用法。
3. 如請求項1之MRAM，其中該模式暫存器經組態以用於以下之一或多者：選擇該MRAM之一延遲鎖定迴路(DLL)啟用或停用；該MRAM之輸出驅動器阻抗控制；選擇該MRAM之一附加延時；提供一寫入均衡特性以補償該MRAM之一時脈與一選通之間之一偏移；提供該MRAM之一晶粒上終端特性；提供啟用該MRAM之額外終端電阻輸出之一終端資料選通功 能；及提供該MRAM之一輸出緩衝器啟用或停用功能。
4. 如請求項3之MRAM，其中該模式暫存器經組態以用於當在無該MRAM之一命令之一操作期間所選擇之標稱終端或停駐終端及一寫入命令被暫存時，提供所選擇之動態終端。
5. 如請求項1之MRAM，其中該模式暫存器經組態以用於以下之一或多者：提供由該MRAM之一內部寫入命令與有效輸入資料之一第一位元之間之一時脈週期延遲界定之一行位址選通(CAS)寫入延時功能；及提供啟用該MRAM與一記憶體控制器之間所傳輸之資料之循環冗餘檢查(CRC)計算之一寫入CRC功能。
6. 如請求項1之MRAM，其中該模式暫存器經組態以用於以下之一或多者：提供用於讀取該MRAM之一預定系統時序校準位元序列之一多用途暫存器(MPR)功能；提供選擇該MRAM之一1/2速率時脈模式或1/4速率時脈模式之一低速檔模式；在該MRAM之一低頻模式暫存器集(MRS模式暫存器信號)命令期間提供該1/2速率時脈模式，及在一正常操作期間提供該1/4速率時脈模式；控制該MRAM之寫入命令延時；控制用於讀取儲存於該MRAM之一模式暫存器中之資料之一模式暫存器讀取模式。
7. 如請求項6之MRAM，其中該模式暫存器經組態以用於在該MRAM之多重讀取/寫入期間提供一訓練型樣、命令及位址(CA) 同位錯誤記錄或模式暫存器讀出功能。
8. 如請求項6之MRAM，其中該模式暫存器經組態以用於提供用於將不同晶粒上終端(ODT)或參考電壓值程式化至一記憶體庫中之MRAM之一每MRAM定址模式。
9. 如請求項6之MRAM，其中該模式暫存器經組態以用於在啟用該MRAM之CRC與資料遮罩(DM)兩者時使根據該寫入命令延時而傳輸至一命令緩衝器之一命令延遲一預定時脈週期。
10. 如請求項6之MRAM，其中該模式暫存器經組態以用於根據以下方法而讀取資料：一串列資料傳回方法，其中相同型樣傳回至全部資料信號(DQ)通道；一並列資料傳回方法，其中資料被並列讀取至該等DQ通道；或一交錯資料傳回方法，其中不同MPR在關於一MPR之一讀取命令已發出之後傳回至該等DQ通道。
11. 如請求項1之MRAM，其中該模式暫存器經組態以用於以下之一或多者：控制用於提供該MRAM之一最低功率消耗模式之一最大省電模式；提供監測該MRAM之一內部DQ參考電壓之一操作電壓範圍、一階躍大小、一參考電壓階躍時間、一參考電壓全階躍時間或一參考電壓有效位準之參數之一功能；控制在該MRAM之一命令已發出之後當命令/位址接收器被啟用時由一時脈週期時間界定之一命令位址延時功能；提供用於讀取均衡之一資料選通(DQS)之一讀取前置訓練功能，該讀取均衡補償該MRAM之一偏移；提供一讀取前置功能，使得該MRAM之一資料選通(DQS)具有在DQ資料之輸出前之一預定前置時間；及提供一讀取前置功能，使得該MRAM之一資料選通(DQS)具有 在DQ資料之輸入前之一預定前置時間。
12. 如請求項1之MRAM，其中該模式暫存器經組態以用於以下之一或多者：提供基於該MRAM之一VDDQ電壓之一內部DQ參考電壓訓練功能；及控制界定該MRAM之一CAS至CAS命令延遲時間之一tCCD時序。
13. 如請求項1之MRAM，其中該模式暫存器經組態以用於以下之一或多者：提供在傳輸該MRAM之寫入資料之一CRC值時所設定之延時；及提供在傳輸該MRAM之一讀取資料之一CRC值時所設定之延時。
14. 如請求項1之MRAM，其中該自由層之磁化方向是與該第一釘紮層之磁化方向同方向或反方向。
15. 如請求項1之MRAM，其中當一寫入電流從該自由層流向該第一釘紮層時，該自由層之磁化方向變成與該第一釘紮層之磁化方向同方向；其中當該寫入電流從該第一釘紮層流向該自由層時，該自由層之磁化方向變成與該第一釘紮層之磁化方向反方向。
16. 如請求項1之MRAM，其中該MTJ進一步包括一第二釘紮層以及在該自由層與該第二釘紮層間之一第二穿隧層，其中，該第一釘紮層之磁化方向係與該第二釘紮層之磁化方向反方向。
17. 一種半導體裝置，其包括：至少一直通電極；及 半導體層，其等透過該至少一直通電極而彼此電氣連接且包括磁性隨機存取記憶體(MRAM)，該MRAM包括經組態以根據一磁化方向而於至少兩個狀態之間改變之磁性記憶體單元，其中該等半導體層各包含支援該MRAM之複數個操作模式之一模式暫存器，各操作模式與複數個操作特性相關聯；其中各磁性記憶體單元包括一磁性穿隧接面(MTJ)，該MTJ包括一自由層、一第一釘紮層、及介於該自由層及該第一釘紮層間之一第一穿隧層；其中，該MTJ之磁化方向為一縱向的方向，且該MTJ之一電流方向為該縱向的方向，且其中該模式暫存器經組態以用於以下之一或多者：提供用於使一命令及位址(CA)同位延遲之一CA同位延時功能，其中該MRAM之一命令信號與位址信號之同位性係藉一預定時脈週期計算；通知該MRAM之一寫入循環冗餘檢查(CRC)錯誤狀態，使得可判定由該MRAM產生之一錯誤是否為一CRC錯誤或一位址/同位錯誤；通知該MRAM之一CA同位錯誤狀態，使得可判定由該MRAM產生之一錯誤是否為一CRC錯誤或一位址/同位錯誤；控制該MRAM之一晶粒上終端(ODT)輸入緩衝器省電功能；提供該MRAM之一資料遮罩(DM)功能；提供用於使寫入資料反相以減少該MRAM之功率消耗之一寫入資料匯流排反相(DBI)功能；及提供用於使讀取資料反相以減少該MRAM之功率消耗之一讀取DBI功能。
18. 一種記憶體模組，其包括： 一模組板；及至少一磁性隨機存取記憶體(MRAM)晶片，其安裝於該模組板上且包括經組態以根據一磁化方向而於至少兩個狀態之間改變之磁性記憶體單元，其中該至少一MRAM晶片包括支援該MRAM之複數個操作模式之一模式暫存器，各操作模式與複數個操作特性相關聯；其中各磁性記憶體單元包括一磁性穿隧接面(MTJ)，該MTJ包括一自由層、一第一釘紮層、及介於該自由層及該第一釘紮層間之一第一穿隧層；其中，該MTJ之磁化方向為一縱向的方向，且該MTJ之一電流方向為該縱向的方向，且其中該模式暫存器經組態以用於以下之一或多者：提供用於使一命令及位址(CA)同位延遲之一CA同位延時功能，其中該MRAM之一命令信號與位址信號之同位性係藉一預定時脈週期計算；通知該MRAM之一寫入循環冗餘檢查(CRC)錯誤狀態，使得可判定由該MRAM產生之一錯誤是否為一CRC錯誤或一位址/同位錯誤；通知該MRAM之一CA同位錯誤狀態，使得可判定由該MRAM產生之一錯誤是否為一CRC錯誤或一位址/同位錯誤；控制該MRAM之一晶粒上終端(ODT)輸入緩衝器省電功能；提供該MRAM之一資料遮罩(DM)功能；提供用於使寫入資料反相以減少該MRAM之功率消耗之一寫入資料匯流排反相(DBI)功能；及提供用於使讀取資料反相以減少該MRAM之功率消耗之一讀取DBI功能。
19. 如請求項18之記憶體模組，其進一步包括安裝於該模組板上且經組態以管理該至少一MRAM晶片之一操作之一緩衝器晶片。