JP2013242957A - 磁気メモリ装置 - Google Patents

Abstract

【課題】磁気メモリ装置を提供する。
【解決手段】磁気メモリ装置、それを装着したメモリ・モジュール及びメモリシステムに係り、該磁気メモリ装置（ＭＲＡＭ）は、磁化方向により、少なくとも２種状態間を可変する磁気メモリセルを含み、ＭＲＡＭの複数動作オプションを支援するモードレジスタを含む。該メモリ・モジュールは、モジュールボードと、モジュールボード上に装着される少なくとも一つ以上のＭＲＡＭチップとを含み、モジュールボード上に装着され、ＭＲＡＭチップの動作を管理するバッファチップをさらに含む。該メモリシステムは、ＭＲＡＭと通信するメモリ・コントローラを含み、ＭＲＡＭとメモリ・コントローラとの間に連結される光連結装置を介して、電光変換信号または光電変換信号を通信させる。
【選択図】図２

Description

本発明は、半導体メモリ装置に係り、特に、不揮発性磁性層を具備する磁気メモリ装置（ＭＲＡＭ：magnetic random access memory）の動作モードに関する。

半導体製品は、その体積がだんだんと小さくなりつつも、高容量のデータ処理を必要としている。半導体製品に使用されるメモリ素子の動作速度を速めて集積度を高める必要がある。このような要求を満足させるために、磁性体の極性変化による抵抗変化を利用して、メモリ機能を具現するＭＲＡＭが提案されている。

それによって、ＭＲＡＭは、高速、高容量及び低電力機能などを遂行する多様な動作モードが要求される。

韓国公開特許第２０１１−００５８０２８号公報

本発明がなす技術的課題は、多様な動作モードを提供するＭＲＡＭ、それを装着したメモリ・モジュール及びメモリシステムを提供するものである。

本発明の一面によるメモリ装置は、磁化方向によって、少なくとも２種状態間を可変する磁気メモリセルを含むＭＲＡＭ（magnetic random access memory）の複数動作オプションを支援するモードレジスタを含む。

本発明の実施形態によるモードレジスタは、ＭＲＡＭの読み取りコマンドまたは書き込みコマンドに対してアクセスすることができるカラムロケーションを示すバースト長（ＢＬ）をセッティングするために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭで出力されるデータのデータターミナル上での順序を定義する読み取りバーストタイプ（ＲＢＴ）をセッティングするために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭの読み取りコマンドと、有効な出力データの最初のビットとのクロックサイクル遅延を定義するＣＡＳ（column address strobe）レイテンシ（ＣＬ）をセッティングするために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのテストモード（ＴＭ）をセッティングするために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのＤＬＬ（delay-locked loop）リセット特性を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭの自動プリチャージのためのライトリカバリ及び読み取りコマンド・ツー・プリチャージ（ＷＲ and ＲＴＰ）特性を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのプリチャージパワー・ダウンモードの間、ＤＬＬ使用を選択するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのＤＬＬイネーブルまたはディセーブルを選択するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭの出力ドライバ・インピーダンス制御（ＯＤＩＣ）のために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのアディティブ・レイテンシ（ＡＬ）を選択するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのクロックとストローブとのスキューを補償するためにライトレベリング（Level）特性を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのオンダイ・ターミネーション（ＯＤＴ）特性を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのコマンドがない動作で選択されるノーミナル・ターミネーション（ＲＴＴ＿ＮＯＭ）またはパーク・ターミネーション（ＲＴＴ＿ＰＡＲＫ）、及びライトコマンドがレジスタされたときに選択されるダイナミック・ターミネーション（ＲＴＴ＿ＷＲ）を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのさらなるターミネーション抵抗出力をイネーブルさせるターミネーション・データストローブ（ＴＤＱＳ）機能を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭの出力バッファ・イネーブルまたはバッファ・ディセーブル（Ｑｏｆｆ）機能を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭの内部ライト命令と、有効な入力データの最初のビットとのクロックサイクル遅延によって定義されるＣＡＳライトレイテンシ（ＣＷＬ）機能を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭとメモリ・コントローラとの間で伝送されるデータのＣＲＣ（cyclic redundancy check）計算をイネーブルさせるライトＣＲＣ（ＷＣＲＣ）機能を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのあらかじめ設定されたシステムタイミング・キャリブレーション・ビットシーケンスを読み取るＭＰＲ（multipurpose register）機能を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのマルチ読み取り／書き込み時、トレーニングパターン、ＣＡ（command and address）パリティエラーログまたはモードレジスタ読み取り（ＭＲＳ readout）機能を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭの１／２レート（１Ｎ）クロックモード、または１／４レート（２Ｎ）クロックモードを選択するギアダウンモード（ＧＤ）を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭの低周波数ＭＲＳコマンドに、前記１／２レート（１Ｎ）クロックモードを提供し、ノーマル動作に、前記１／４レート（２Ｎ）クロックモードを提供するために使用される。

本発明の実施形態によるモードレジスタは、１つのランク内のＭＲＡＭに、他のＯＤＴまたは基準電圧（Ｖｒｅｆ）値をプログラムするためのパー（per）ＭＲＡＭアドレッシング（ＰＤＡ）モードを提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのライトコマンド・レイテンシ（ＷＣＬ）を制御するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのＣＲＣとＤＭ（data mask）とがいずれもイネーブルにされたとき、前記ＷＣＬによってコマンドバッファに入って来たコマンドを、所定のクロックサイクルほど遅延させるために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのモードレジスタに保存されたデータを読み取るモードレジスタ読み取り（ＭＰＲＲＦ）モードを制御するために使用される。

本発明の実施形態によるモードレジスタは、全てのＤＱレーンに同一のパターンがリターンされるシリアル・データリターン、前記ＤＱレーンにパラレルに読み取るパラレル・データリターン、または１つのＭＰＲに対する読み取り命令が発行された後、ＤＱレーンで互いに異なるＭＰＲレジスタがリターンされるスタッガ・データリターンの方式で読み取ることを提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭの最も低いパワー消耗モードを提供する最大パワーダウンモード（ＰＤ）を制御するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭの内部ＤＱ基準電圧（ＶｒｅｆＤＱ）の動作電圧レンジ、ステップサイズ、Ｖｒｅｆステップ時間、Ｖｒｅｆフルステップ時間、またはＶｒｅｆ有効レベルのパラメータをモニタリングする機能を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのコマンド発行後、コマンド／アドレスレシーバがイネーブルされるクロックサイクル時間によって定義されるコマンドアドレス・レイテンシ（ＣＡＬ）機能を制御するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのスキューを補償するリードレベリング（read leveling）のために、ＤＱＳ（data strobe）のリードプリアンブル・トレーニング（ＲＰＴ）機能を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのＤＱＳがＤＱデータ出力前に、所定のプリアンブル時間を有するように、リードプリアンブル（ＷＰ）機能を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのＤＱＳがＤＱデータ入力前に、所定のプリアンブル時間を有するように、読み取りプリアンブル（ＲＰ）機能を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのコマンド信号とアドレス信号とのパリティ計算されたＣ／Ａパリティを、所定クロックサイクルほど遅延させるＣ／Ａパリティレイテンシ（ＰＬ）機能を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭで生じたエラーがＣＲＣエラーであるか、あるいはアドレス／パリティエラーであるかを区別するように、ＭＲＡＭのＣＲＣエラー（ＣＲＣ）状態を知らせるために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭで生じたエラーがＣＲＣエラーであるか、あるいはアドレス／パリティエラーであるかを区別するように、前記ＭＲＡＭのＣ／Ａパリティエラー（ＰＥ）状態を知らせるために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのＯＤＴ入力バッファパワーダウン機能を制御するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのデータマスク（ＤＭ）機能を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭの電力消耗を減らすために、書き込みデータを反転させる書き込みデータバス反転（ＤＢＩ：data bus inversion）機能を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭの電力消耗を減らすために、読み取りデータを反転させる読み取りＤＢＩ（data bus inversion）機能を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのＶＤＤＱ電圧を基準に、ＶｒｅｆＤＱトレーニング機能を提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭのＣＡＳ・ツー・ＣＡＳコマンド遅延時間を定義するｔＣＣＤタイミング（ｔＣＣＤ＿Ｌ）を制御するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭの書き込みデータのＣＲＣ値を伝送するときに設定されるレイテンシを提供するために使用される。

本発明の実施形態によるモードレジスタは、ＭＲＡＭの読み取りデータのＣＲＣ値を伝送するときに設定されるレイテンシを提供するために使用される。

本発明の他の一面による半導体装置は、少なくとも一つ以上の貫通電極と、貫通電極を介して電気的に連結され、磁化方向によって少なくとも２種状態間を可変する磁気メモリセルを含むＭＲＡＭで構成される半導体レイヤと、を含み、半導体レイヤは、ＭＲＡＭの複数動作オプションを支援するモードレジスタを含む。

本発明の他の一面によるメモリ・モジュールは、モジュールボードと、モジュールボード上に装着され、磁化方向によって少なくとも２種状態間を可変する磁気メモリセルを含む少なくとも一つ以上のＭＲＡＭチップと、を含み、ＭＲＡＭチップは、複数動作オプションを支援するモードレジスタを含む。

本発明の実施形態によって、メモリ・モジュールは、モジュールボード上に装着され、ＭＲＡＭチップの動作を管理するバッファチップをさらに含む。

本発明の他の一面によるメモリシステムは、磁化方向によって、少なくとも２種状態間を可変する磁気メモリセルを含むＭＲＡＭと、ＭＲＡＭと通信するメモリ・コントローラと、を含み、ＭＲＡＭは、複数動作オプションを支援するモードレジスタを含む。

本発明の実施形態によって、メモリシステムは、ＭＲＡＭとメモリ・コントローラとの間に連結される光連結装置をさらに含み、光連結装置を介して電光変換信号または光電変換信号を通信させることができる。

本発明の実施形態によるＭＲＡＭを含むメモリ装置で、大容量のデータを早く保存することができ、コンピューターシステム構造が単純になる。

本発明の多様な実施形態によるＭＲＡＭを含む半導体メモリシステムについて説明する図面である。 本発明の多様な実施形態によるＭＲＡＭについて説明する第１例の図面である。 図２のメモリバンク内メモリセルアレイについて説明する図面である。 図３のＳＴＴ−ＭＲＡＭセルの具現例を示す立体図である。 図４のＭＴＪ素子の書き込まれたデータによる磁化方向について説明する図面である。 図４のＭＴＪ素子の書き込まれたデータによる磁化方向について説明する図面である。 図４のＳＴＴ−ＭＲＡＭセルのライト動作について説明する図面である。 図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪ素子の他の実施例について説明する図面である。 図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪ素子の他の実施例について説明する図面である。 図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪ素子の他の実施例について説明する図面である。 図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪ素子の他の実施例について説明する図面である。 図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪ素子の他の実施例について説明する図面である。 本発明の多様な実施形態によるモードレジスタ（ＭＲＳ）プログラミング・タイミング・ダイヤグラムについて説明する図面である。 本発明の多様な実施形態によるモードレジスタ（ＭＲＳ）プログラミング・タイミング・ダイヤグラムについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるモードレジスタについて説明する図面である。 本発明の多様な実施形態によるレイテンシ機能を有するＭＲＡＭについて説明する図面である。 本発明の多様な実施形態のレイテンシによるタイミング・ダイヤグラムについて説明する図面である。 本発明の多様な実施形態のレイテンシによるタイミング・ダイヤグラムについて説明する図面である。 本発明の多様な実施形態のレイテンシによるタイミング・ダイヤグラムについて説明する図面である。 本発明の多様な実施形態のレイテンシによるタイミング・ダイヤグラムについて説明する図面である。 本発明の多様な実施形態によるＭＲＡＭについて説明する第２例の図面である。 本発明の多様な実施形態によるＭＲＡＭについて説明する第３例の図面である。 本発明の多様な実施形態によるＥＤＣモードレジスタについて説明する図面である。 本発明の多様な実施形態によるＭＲＡＭのＤＱＳプリアンブル機能を具現するブロックダイヤグラムである。 図２７のＤＱＳプリアンブル制御ブロックの動作タイミングについて説明する図面である。 本発明の多様な実施形態によるＭＲＡＭのパッケージについて説明する図面である。 本発明の多様な実施形態によるＭＲＡＭのパッケージについて説明する図面である。 本発明の多様な実施形態によるＭＲＡＭのパッケージについて説明する図面である。 本発明の多様な実施形態によるＭＲＡＭのピン について説明する図面である。 本発明の多様な実施形態によるＭＲＡＭのピンについて説明する図面である。 本発明の多様な実施形態によるＭＲＡＭのモジュールについて説明する図面である。 本発明の多様な実施形態によるＭＲＡＭのモジュールについて説明する図面である。 本発明の多様な実施形態によるＭＲＡＭのモジュールについて説明する図面である。 本発明の多様な実施形態によるＭＲＡＭ半導体レイヤを具備する積層構造の半導体装置について説明する図面である。 本発明の多様な実施形態によるＭＲＡＭを含むメモリシステムについて説明する図面である。 本発明の多様な実施形態によるＭＲＡＭを含むデータ処理システムについて説明する図面である。 本発明の多様な実施形態によるＭＲＡＭを含むサーバシステムについて説明する図面である。 本発明に多様な実施形態によるＭＲＡＭが装着されたコンピュータ・システムについて説明する図面である。

以下、添付した図面を参照して、本発明の実施形態について詳細に説明する。本発明の実施形態は、当業界で当業者に、本発明についてさらに完全に説明するために提供されるものである。本発明は、多様な変更を加えることができ、さまざまな形態を有することができるが、特定実施形態を図面に例示して詳細に説明する。しかし、それは、本発明を特定の開示形態について限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むものであると理解されなければならない。各図面について説明しながら、類似した参照符号を類似した構成要素について使用する。添付された図面において、構造物の寸法は、本発明の明確性を期するために、実際より拡大したり、あるいは縮小して図示している。

本出願で使用した用語は、特定の実施形態について説明するために使用されたものに過ぎず、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に異なるように意図しない限り、複数の表現を含む。本出願で、「含む」または「有する」などの用語は、明細書上に記載した特徴、数字、段階、動作、構成要素、部分品、またはそれらを組み合わせたものが存在するということを指定するものみであり、一つまたはそれ以上の他の特徴、や数字、段階、動作、構成要素、部分品、またはそれらを組み合わせたもの存在または付加の可能性をあらかじめ排除するものではないと理解されなければならない。

取り立てて定義されない限り、技術的であったり、あるいは科学的な用語を含んでここで使用される全ての用語は、本発明が属する技術分野で当業者によって一般的に理解されるところと同一の意味を有する。一般的に使用される前もって定義されているような用語は、関連技術の文脈上で有する意味と一致する意味を有すると解釈されなければならず、本出願で明白に定義しない限り、理想的であったり、あるいは過度に形式的な意味に解釈されるものではない。

ＭＲＡＭ（magnetic random access memory）は、磁気抵抗（magnetoresistance）に基づく不揮発性コンピュータメモリ技術である。ＭＲＡＭは、さまざまな面で、揮発性ＲＡＭと異なる。ＭＲＡＭは、不揮発性であるから、メモリ装置の電源がオフになっても、ＭＲＡＭは、メモリ内容を維持することができる。

一般的に、不揮発性ＲＡＭが揮発性ＲＡＭより遅いと言われるが、ＭＲＡＭは、揮発性ＲＡＭの読み取り応答時間及び書き込み応答時間に比肩するほどの読み取り応答時間及び書き込み応答時間を有する。電荷でもってデータを保存する典型的なＲＡＭ技術とは異なり、ＭＲＡＭデータは、磁気抵抗要素によってデータを保存する。一般的に、磁気抵抗要素は、２層の磁性層からなり、各磁性層は、磁化（magnetization）を有する。

ＭＲＡＭは、２層の磁性層と、その間に介在された絶縁膜とを含む磁気トンネル接合パターン（magnetic tunnel junction pattern）を用いてデータを読み取って書き込む不揮発性メモリ装置である。磁性層の磁化方向によって、磁気トンネル接合パターンの抵抗値が異なるが、このような抵抗値の差を利用して、データをプログラミングしたり除去することができる。

スピントランスファトルク（ＳＴＴ：spin transfer torque）現象を利用したＭＲＡＭは、一方向にスピン（spin）が分極化された（polarized）電流を流すとき、電子のスピン伝達によって、磁性層の磁化方向が変わる方式を利用する。１層の磁性層（固定層（pinned layer）の磁化方向が固定され、他の１層の磁性層（自由層（free layer））は、プログラム電流によって生じる磁場によって、磁化方向が変わる。

プログラム電流の磁場は、２層の磁性層の磁化方向を平行（parallel）にしたり、あるいは反平行（anti-parallel）にするように配することができる。磁化方向が平行であるならば、２層の磁性層間の抵抗が低いロー（「０」）状態を示す。磁化方向が反平行であるならば、２層の磁性層間の抵抗が高いハイ（「１」）状態を示す。自由層の磁化方向スイッチングと、その結果としての磁性層間のハイ抵抗またはロー抵抗の状態は、ＭＲＡＭの書き込み動作及び読み取り動作を提供する。

ＭＲＡＭ技術が不揮発性と迅速な応答時間とを提供するが、ＭＲＡＭセルは、スケーリング限界にぶつかり、書き込みディスターバンスに敏感である。ＭＲＡＭ磁性層間のハイとローとの抵抗状態をスイッチングするために印加されるプログラム電流は、典型的に高い（high）。それによって、ＭＲＡＭアレイ内に多数個のセルが配列されるとき、１つのメモリセルに印加されるプログラム電流は、隣接したセルの自由層のフィールド変化を誘発する。このような書き込みディスターバンス問題は、ＳＴＴ現象を利用して解決することができる。

典型的なＳＴＴ−ＭＲＡＭ（spin transfer torque magnetoresistive random access memory）は、磁気トンネル接合（ＭＴＪ：magnetic tunnel junction）素子を含むことができる。ＭＴＪ素子は、２層の磁性層（固定層、自由層）と、磁性層間の絶縁層を含む磁気抵抗データ保存素子である。

プログラム電流は、典型的に、ＭＴＪを介して流れる。固定層は、プログラム電流の電子スピンを分極化し、スピン分極された電子電流がＭＴＪを通過することにより、トルクが生成される。スピン分極された電子電流は、自由層にトルクを加えながら、自由層と相互作用する。

ＭＴＪを通過するスピン分極化された電子電流のトルクが臨界スイッチング電流密度より大きければ、スピン分極された電子電流によって加えられるトルクは、自由層の磁化方向をスィッチするに十分である。それによって、自由層の磁化方向は、固定層に対して、平行または反平行に配され、ＭＴＪ間の抵抗状態が変化する。

ＳＴＴ−ＭＲＡＭは、スピン分極された電子電流が、磁気抵抗素子内の自由層をスイッチングするための外部磁場を不要とする特徴を有する。その上、セルサイズ低減と共に、プログラム電流減少によって、スケーリングが向上し、書き込みディスターバンス問題を解決する。さらに、ＳＴＴ−ＭＲＡＭは、高いトンネル磁気抵抗比が可能であり、ハイとローとの抵抗状態間の高い比率を許容し、磁気ドメイン（magnetic domain）内の読み取り動作を向上させる。

ＭＲＡＭは、ＤＲＡＭ（dynamic random access memory）の低コスト、高容量特性と、ＳＲＡＭ（static random access memory）の高速動作特性、及びフラッシュメモリ（fresh memory）の不揮発性特性をいずれも有する万能メモリ装置である。

図１は、本発明の多様な実施形態によるＭＲＡＭを含む半導体メモリシステムについて説明する図面である。

図１を参照すれば、半導体メモリシステム１０は、メモリ・コントローラ１１と、メモリ装置１２とを含む。メモリ・コントローラ１１は、メモリ装置１２を制御するための各種信号、例えば、コマンド信号ＣＭＤ、クロック信号ＣＬＫ及びアドレス信号ＡＤＤを提供する。また、メモリ・コントローラ１１は、メモリ装置１２と通信して、データ信号ＤＱをメモリ装置１２に提供したり、データ信号ＤＱをメモリ装置１２から受信したりする。

メモリ装置１２は、複数個のメモリセル、例えば、ＭＲＡＭセルが配列されるセルアレイを含んでもよい。以下、説明の便宜のために、メモリ装置１２は、ＭＲＡＭ １２と称して説明する。メモリ・コントローラ１１とＭＲＡＭ １２との間には、ＤＲＡＭプロトコルを順守するＤＲＡＭインターフェースが存在してもよい。

図２は、本発明の多様な実施形態によるＭＲＡＭについて説明する第１例の図面である。

図２を参照すれば、ＭＲＡＭ １２は、クロック信号ＣＫの立上がりエッジ／立下りエッジに同期されて動作するダブルデータレート装置である。ＭＲＡＭ １２は、クロック信号ＣＫの動作周波数によって、多様なデータレートを支援する。例えば、クロック信号ＣＫの動作周波数が８００ＭＨｚである場合、１，６００ＭＴ／ｓのデータレートを支援する。ＭＲＡＭ １２は、１，６００ＭＴ／ｓのデータレート、１，８６７ＭＴ／ｓのデータレート、２，１３３ＭＴ／ｓのデータレート、２，４００ＭＴ／ｓのデータレートを支援することができる。

ＭＲＡＭ １２は、メモリ・コントローラ１１のような外部装置から、多数個のコマンド信号とクロッキング信号とを制御バス上に受信する制御ロジック及びコマンドデコーダ（control logic and command decoder）１４を含む。コマンド信号は、チップ選択信号ＣＳ＿ｎ、書き込みイネーブル信号ＷＥ＿ｎ、カラムアドレスストローブ信号ＣＡＳ＿ｎ及びロウアドレスストローブ信号ＲＡＳ＿ｎを含む。クロッキング信号は、クロックイネーブル信号ＣＫＥ、及び相補的なクロック信号ＣＫ＿ｔ，ＣＫ＿ｃを含む。ここで、＿ｎは、アクティブロー（active low）信号であるということを示す。＿ｔと＿ｃは、信号対（pair）であることを示す。コマンド信号ＣＳ＿ｎ，ＷＥ＿ｎ，ＲＡＳ＿ｎ，ＣＡＳ＿ｎは、読み取りコマンド、書き込みコマンドのような特定コマンドに該当するロジック値で駆動される。

制御ロジック及びコマンドデコーダ１４は、ＭＲＡＭ １２の複数動作オプションを提供するモードレジスタ（mode register）１５を含む。モードレジスタ１５は、ＭＲＡＭ １２の多様な機能、特性及びモードをプログラムすることができる。モードレジスタ１５については、以下の図１２Ａないし図１８Ｂで具体的に説明する。モードレジスタ１５は、モードレジスタＭＲ０ないしＭＲ６を含む。

モードレジスタＭＲ０は、バースト長、読み取りバーストタイプ、ＣＡＳレイテンシ、テストモード、ＤＬＬ（delay-locked loop）リセット、ライトリカバリ、及び読み取りコマンド・ツー・プリチャージコマンド特性、プリチャージパワーダウンの間のＤＬＬ使用を制御する。モードレジスタＭＲ１は、ＤＬＬイネーブル／ディセーブル、出力ドライブ強度、アディティブ・レイテンシ、ライトレベリング・イネーブル／ディセーブル、ＴＤＱＳ（termination data strobe）イネーブル／ディセーブル、及び出力バッファ・イネーブル／ディセーブルを制御するためのデータを保存する。

モードレジスタＭＲ２は、ＣＡＳライトレイテンシ、ダイナミック・ターミネーション、ライトＣＲＣ（cyclic redundancy check）を制御するためのデータを保存する。モードレジスタＭＲ３は、ＭＲＡＭ １２のＭＰＲ（multipurpose register）ロケーション機能、ＭＰＲ動作機能、ギアダウンモード、パーＭＲＡＭアドレッシングモード、及びＭＰＲ読み取りフォーマットを制御するためのデータを保存する。モードレジスタＭＲ４は、ＭＲＡＭ １２のパワーダウンモード、Ｖｒｅｆ（reference voltage）モニタリング、ＣＳ（command signal）・ツー・コマンド／アドレスレイテンシモード、読み取りプリアンブルトレーニング・モード、読み取りプリアンブル機能、書き込みプリアンブル機能を制御するためのデータを保存する。

ＭＲ５モードレジスタは、ＭＲＡＭ １２のＣ／Ａ（command and address）パリティ機能、ＣＲＣエラー状態、Ｃ／Ａパリティエラー状態、ＯＤＴ（on-die termination）入力バッファパワーダウン機能、データマスク機能、書き込みＤＢＩ（data bus inversion）機能、読み取りＤＢＩ機能を制御するためのデータを保存する。モードレジスタＭＲ６は、ＭＲＡＭ １２のＶｒｅｆＤＱトレーニング値、ＶｒｅｆＤＱトレーニングレンジ、ＶｒｅｆＤＱトレーニングイネーブル、ｔＣＣＤタイミングを制御するためのデータを保存する。

制御ロジック及びコマンドデコーダ１４は、クロック信号ＣＫ＿ｔ，ＣＫ＿ｃに応答して印加されるコマンドをラッチしてデコーディングする。制御ロジック及びコマンドデコーダ１４は、印加されたコマンドの機能を遂行するための内部ブロックでもって、クロッキングと制御信号とのシーケンスを発生する。

ＭＲＡＭ １２は、アドレスバスを介して、メモリ・コントローラ１１（図１）からロウアドレス，カラムアドレス，バンクアドレスＡ０〜Ａ１７，ＢＡ０，ＢＡ１とバンクグループアドレスＢＧ０，ＢＧ１とを受信するアドレスバッファ（address buffer）１６をさらに含む。アドレスバッファ１６は、ロウアドレス・マルチプレクサ（row address multiplexer）１７と、バンク制御ロジック部（bank control logic）１８とに印加されるロウアドレス、バンクアドレス及びバンクグループアドレスを受信する。

ロウアドレス・マルチプレクサ１７は、アドレスバッファ１６から受信されたロウアドレスを多数個のアドレスラッチ及びデコーダ（address latch and decoder）２０Ａ〜Ｄに印加する。バンク制御ロジック部１８は、アドレスバッファ１６から受信されたバンクアドレスＢＡ１：ＢＡ０とバンクグループ信号ＢＧ１：ＢＧ０とに該当するアドレスラッチ及びデコーダ２０Ａ〜Ｄを活性化させる。

活性化されたアドレスラッチ及びデコーダ２０Ａ〜Ｄは、デコーディングされたロウアドレスに該当するメモリセルのロウを活性化させるために、当該メモリバンク（memory bank）２１Ａ〜Ｄに多様な信号を印加する。各メモリバンク２１Ａ〜Ｄは、複数個のメモリセルを含むメモリセル・アレイを含む。活性化されたロウのメモリセルに保存されたデータは、センスアンプ（sense amplifier）２２Ａ〜Ｄによって感知増幅される。

ロウアドレス及びバンクアドレス後、アドレスバスにカラムアドレスが印加される。アドレスバッファ１６は、カラムアドレスを、カラムアドレス・カウンタ及びラッチ（column address counter and latch）１９に印加する。カラムアドレス・カウンタ及びラッチ１９は、カラムアドレスをラッチし、ラッチされたカラムアドレスを多数個のカラムデコーダ（column decoder）２３Ａ〜Ｄに印加する。バンク制御ロジック部１８は、受信されたバンクアドレスとバンクグループアドレスとに該当するカラムデコーダ２３Ａ〜Ｄを活性化させ、活性化されたカラムデコーダ２３Ａ〜Ｄは、カラムアドレスをデコーディングする。

ＭＲＡＭ １２の動作モードによって、カラムアドレス・カウンタ及びラッチ１９は、ラッチされたカラムアドレスをカラムデコーダ２３Ａ〜Ｄにすぐ印加したり、あるいはアドレスバッファ１６に提供されたカラムアドレスを始めとするカラムアドレス・シーケンスを、カラムデコーダ２３Ａ〜Ｄに印加することができる。カラムアドレス・カウンタ及びラッチ１９からカラムアドレスに応答して活性化されたカラムデコーダ２３Ａ〜Ｄは、Ｉ／Ｏ（input/output）ゲーティング及びＤＭ（data mask）ロジック部（Ｉ／Ｏ gating and ＤＭ logic）２４にデコード信号及び制御信号を印加する。Ｉ／Ｏゲーティング及びＤＭロジック部２４は、アクセスされたメモリバンク２１Ａ〜Ｄ内で活性化されたロウのメモリセルでデコーディングされたカラムアドレスに該当するメモリセルをアクセスする。

ＭＲＡＭ １２の読み取りコマンドによって、アドレッシングされたメモリセルからデータを読み取り、Ｉ／Ｏゲーティング及びＤＭロジック部２４を介して、読み取りラッチ（read latch）２５と連結させる。Ｉ／Ｏゲーティング及びＤＭロジック部２４は、Ｎビットのデータを読み取りラッチ２５に提供し、読み取りラッチ２５は、例えば、４個のＮ／４ビットをマルチプレクサ（multiplexer）２６に印加する。

ＭＲＡＭ １２は、各メモリアクセスでバースト長Ｎに該当するＮプリパッチ・アーキテクチャを有することができる。例えば、ｎビットデータ４個を検索する（retrieve）４ｎプリパッチ・アーキテクチャを有することができる。ＭＲＡＭ １２は、クロック信号ＣＫ＿ｔ，ＣＫ＿ｃのエッジごとに、４ビットデータを提供して受信するｘ４メモリ装置であってもよい。また、ＭＲＡＭ １２は、８ｎプリパッチを有することもできる。ＭＲＡＭ １２が４ｎプリパッチを有してｘ４データ幅であるならば、Ｉ／Ｏゲーティング及びＤＭロジック部２４は、１６ビットを読み取りラッチ２５に提供し、４個の４ビットデータをマルチプレクサ２６に提供する。

データドライバ（data driver）２７は、マルチプレクサ２６から、Ｎ／４ビットデータを順次に受信する。また、データドライバ２７は、ストローブ信号発生部（strobe signal generator）２８からデータストローブ信号ＤＱＳ＿ｔ，ＤＱＳ＿ｃを受信し、ＤＬＬ（delay-locked loop）２９から、遅延されたクロック信号ＣＫＤＥＬを受信する。ＤＱＳ信号は、読み取り動作中に読み取りデータの同期化された受信のために、メモリ・コントローラ１１（図１）のような外部装置によって使用される。

遅延されたクロック信号ＣＫＤＥＬに応答して、データドライバ２７は、受信されたデータを、当該データワードによって、データターミナルＤＱに順次に出力する。各データワードは、ＭＲＡＭ １２に印加されたクロック信号ＣＫ＿ｔ，ＣＫ＿ｃの立上がりエッジ及び立下りエッジに同期され、１つのデータバス上に出力される。第１データワードは、読み取りコマンド後にプログラムされたＣＡＳレイテンシによる時間に合わせて出力される。また、データドライバ２７は、クロック信号ＣＫ＿ｔ，ＣＫ＿ｃの立上がりエッジ及び立下りエッジに同期された立上がりエッジ及び立下りエッジを有するデータストローブ信号ＤＱＳ＿ｔ，ＤＱＳ＿ｃを出力する。

ＭＲＡＭ １２の書き込み動作で、メモリ・コントローラ１１（図１）のような外部装置は、データターミナルＤＱに、例えば、Ｎ／４ビットデータワードを印加し、ＤＱＳ信号と、当該データマスク（ＤＭ）信号とをデータバス上に印加する。データレシーバ（data receiver）３５は、各データワードと、これと係わるＤＭ信号とを受信し、それらの信号をＤＱＳ信号にクロッキングされる入力レジスタ（input registers）３６に印加する。

ＤＱＳ信号の立上がりエッジに応答して、入力レジスタ３６は、第１のＮ／４ビットデータワードと関連ＤＭ信号とをラッチし、ＤＱＳ信号の立下りエッジに応答して、第２のＮ／４ビットデータワードと関連ＤＭ信号とをラッチする。入力レジスタ３６は、ＤＱＳ信号に応答して、４個のラッチされたＮ／４ビットデータワードとＤＭ信号とを、書き込みＦＩＦＯ（first in first out）及びドライバ（write ＦＩＦＯ and driver）３７に提供する。書き込みＦＩＦＯ及びドライバ３７は、Ｎビットデータワードを受信する。

データワードは、書き込みＦＩＦＯ及びドライバ３７でクロック出力され（clocked out）、Ｉ／Ｏゲーティング及びＤＭロジック部２４に印加される。Ｉ／Ｏゲーティング及びＤＭロジック部２４は、データワードをＤＭ信号の適用を受けてアクセスされたメモリバンク２１Ａ〜Ｄ内でアドレッシングされたメモリセルに伝達する。ＤＭ信号は、アドレッシングされたメモリセルに書き込まれるデータワードのうち、所定のビットまたはビットグループを選択的にマスキングする。

図３は、図２のメモリバンク２１内のメモリセル・アレイについて説明する図面である。

図３を参照すれば、メモリセル・アレイ２１は、複数本のワードラインＷＬ０〜ＷＬＮ（Ｎは、１以上の自然数）、複数本のビットラインＢＬ０〜ＢＬＭ（Ｍは、１以上の自然数）複数本のソースラインＳＬ０〜ＳＬＮ（Ｎは、１以上の自然数）、及びワードラインＷＬ０〜ＷＬＮとビットラインＢＬ０〜ＢＬＭとが交差する領域に配置される複数個のメモリセル３０を含む。メモリセル３０は、ＳＴＴ（spin transfer torque）−ＭＲＡＭセルで具現される。メモリセル３０は、磁性物質を有する磁気トンネル接合（ＭＴＪ：magnetic tunnel junction）素子４０を含んでもよい。

複数個のメモリセル３０は、セルトランジスタＣＴ及びＭＴＪ素子４０を含んでもよい。複数個のメモリセルのうち、１つのメモリセル３０について説明すれば、セルトランジスタＣＴのドレインは、ＭＴＪ素子４０の固定層４１と連結される。ＭＴＪ素子４０の自由層４３は、ビットラインＢＬ０と連結され、セルトランジスタＣＴのソースは、ソースラインＳＬ０と連結される。セルトランジスタＣＴのゲートは、ワードラインＷＬ０と連結される。

ＭＴＪ素子４０は、相変化物質を利用するＰＲＡＭ（phase change random access memory）、遷移金属酸化物（complex metal oxide）などの可変抵抗物質を利用したＲＲＡＭ（登録商標）（resistive random access memory）、または強磁性体物質を利用したＭＲＡＭ（magnetic random access memory）などの抵抗性素子に代替されもする。抵抗性素子を構成する物質は、電流または電圧の大きさ及び／または方向によって、その抵抗値が可変になり、電流または電圧が遮断されても、その抵抗値をそのまま維持する不揮発性特性を有する。

ワードラインＷＬ０は、ロウデコーダ（row decoder）２０によってイネーブルされ、ワードライン選択電圧を駆動するワードライン駆動部３２と連結される。ワードライン選択電圧は、ＭＴＪ素子４０のロジック状態を読み取ったり書き込むために、ワードラインＷＬ０を活性化させる。

ソースラインＳＬ０は、ソースライン回路（source line circuit）３４に連結される。ソースライン回路３４は、アドレス信号と読み取り／書き込み信号とを受信し、それらをデコーディングして選択されたソースラインＳＬ０で、ソースライン選択信号を発する。非選択のソースラインＳＬ１〜ＳＬＮには、接地基準電圧を提供する。

ビットラインＢＬ０は、カラム選択信号ＣＳＬ０〜ＣＳＬＭによって駆動されるカラム選択回路２４と連結される。カラム選択信号ＣＳＬ０〜ＣＳＬＭは、カラムデコーダ（column decoder）２３によって選択される。例えば、選択されたカラム選択信号ＣＳＬ０は、カラム選択回路２４内でカラム選択トランジスタをオンにし、ビットラインＢＬ０を選択する。選択されたビットラインＢＬ０で、ＭＴＪ素子４０のロジック状態が、センスアンプ（sense amplifier）２２を介して読み取られる。または、選択されたビットラインＢＬ０に、書き込みドライバ２７を介して印加される書き込み電流が伝達され、ＭＴＪ素子に書き込まれる。

図４は、図３のＳＴＴ−ＭＲＡＭセルの具現例を示す立体図である。

図４を参照すれば、ＳＴＴ−ＭＲＡＭセル３０は、ＭＴＪ素子４０と、セルトランジスタＣＴとを含んでもよい。セルトランジスタＣＴのゲートは、ワードライン（例えば、第１ワードラインＷＬ０）に連結され、セルトランジスタＣＴの１つの電極は、ＭＴＪ素子４０を介して、ビットライン（例えば、第１ビットラインＢＬ０）に連結される。また、セルトランジスタＣＴの他の電極は、ソースライン（例えば、第１ソースラインＳＬ０）に連結される。

ＭＴＪ素子４０は、自由層４１、固定層４３、及びそれらの間のトンネル層４２を含んでもよい。固定層４３の磁化方向は、固定されており、自由層４１の磁化方向は、書き込まれたデータによって、固定層４３の磁化方向と平行方向になったり、反平行方向になる。固定層４３の磁化方向を固定させるために、例えば、反強磁性層（anti-ferromagnetic layer：図示せず）がさらに具備される。

ＳＴＴ−ＭＲＡＭセルの書き込み動作を行うために、ワードラインＷＬ０にロジックハイの電圧を印加し、セルトランジスタＣＴをターンオンさせる。ビットラインＢＬ０及びソースラインＳＬ０には、書き込み／読み取りバイアス発生部（write／read bias generator）４５で提供されるプログラム電流、すなわち、書き込み電流が印加される。書き込み電流の方向は、ＭＴＪ素子４０に書き込まれるロジック状態によって決定される。

ＳＴＴ−ＭＲＡＭセルの読み取り動作を行うために、ワードラインＷＬ０にロジックハイの電圧を印加し、セルトランジスタＣＴをターンオンさせ、ビットラインＢＬ０とソースラインＳＬ０とに読み取り電流を印加する。それによって、ＭＴＪ素子４０の両端で電圧がデベロップされ、センスアンプ（sense amplifier）２２によってセンシングされ、ＭＴＪ素子４０に書き込まれたロジック状態を決定するために、基準電圧発生部（reference voltage generator）４４からの基準電圧と比較される。それによって、ＭＴＪ素子４０に保存されたデータを判別することができる。

図５Ａ及び図５Ｂは、図４のＭＴＪ素子４０の書き込まれたデータによる磁化方向を示すブロック図である。ＭＴＪ素子４０の抵抗値は、自由層（free layer）４１の磁化方向によって変わる。ＭＴＪ素子４０にリード電流ＩＲを流せば、ＭＴＪ素子４０の抵抗値によるデータ電圧が出力される。リード電流ＩＲの強度は、書き込み電流の強度よりはるかに弱いので、リード電流ＩＲによって、自由層４１の磁化方向が変化しない。

図５Ａを参照すれば、ＭＴＪ素子４０で、自由層４１の磁化方向と、固定層（pinned layer）４３の磁化方向とが平行（parallel）に配置される。従って、ＭＴＪ素子４０は、低い抵抗値を有する。この場合、データ「０」を読み取ることができる。

図５Ｂを参照すれば、ＭＴＪ素子４０は、自由層４１の磁化方向が、固定層４３の磁化方向と反平行（anti-parallel）に配置される。このとき、ＭＴＪ素子４０は、高い抵抗値を有する。この場合、データ「１」を読み取ることができる。

本実施形態で、ＭＴＪ素子４０は、自由層４１と固定層４３とを水平磁気素子として図示したが、他の実施形態として、自由層４１と固定層４３は、垂直磁気素子を利用することもできる。

図６は、図４のＳＴＴ−ＭＲＡＭセルのライト動作を示すブロック図である。

図６を参照すれば、ＭＴＪ素子４０を流れるライト電流ＩＷの方向によって、自由層（free layer）４１の磁化方向が決定される。例えば、自由層４１から固定層（pinned layer）４３に第１ライト電流ＩＷＣ１を印加すれば、固定層４３と同一スピン方向を有する自由電子（e⁻）が、自由層４１にトルク（torque）を印加する。それにより、自由層４１は、固定層４３と平行（parallel）に磁化される。

固定層４３から自由層４１に第２ライト電流ＩＷＣ２を印加すれば、固定層４１と反対のスピンを有する電子（e⁻）が自由層４３に戻ってトルクを印加する。それにより、自由層４１は、固定層４３を反平行（anti-parallel）に磁化される。すなわち、ＭＴＪ素子４０で自由層４１の磁化方向は、スピン伝達トルク（ＳＴＴ：spin transfer torque）によって変わる。

図７Ａ及び図７Ｂは、図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪ素子の他の実施例について説明する図面である。

図７Ａを参照すれば、ＭＴＪ素子５０は、自由層（free layer）５１、トンネル層（tunnel layer）５２、固定層（pinned layer）５３及び反強磁性層（anti-ferromagnetic layer）５４を含んでもよい。自由層５１は、変化可能な磁化方向を有する物質を含んでもよい。自由層５１の磁化方向は、メモリセルの外部及び／または内部に提供される電気的／磁気的要因によって変更される。自由層５１は、コバルト（Ｃｏ）、鉄（Ｆｅ）及びニッケル（Ｎｉ）のうち少なくとも一つを含む強磁性物質を含んでもよい。例えば、自由層５１は、ＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ_２、ＭｎＯＦｅ_２Ｏ_３、ＦｅＯＦｅ_２Ｏ_３、ＮｉＯＦｅ_２Ｏ_３、ＣｕＯＦｅ_２Ｏ_３、ＭｇＯＦｅ_２Ｏ_３、ＥｕＯ及びＹ_３Ｆｅ_５Ｏ_１２から選択された少なくとも一つを含んでもよい。

トンネル層５２は、スピン拡散長（spin diffusion distance）より薄い厚みを有する。トンネル層５２は、非磁性物質を含んでもよい。一例として、トンネル層５２は、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム−亜鉛（ＭｇＺｎ）及びマグネシウム−ホウ素（ＭｇＢ）の酸化物；及びチタン（Ｔｉ）並びにバナジウム（Ｖ）のチッ化物；から選択された少なくとも一つを含んでもよい。

固定層５３は、反強磁性層５４によって固定された磁化方向を有することができる。また、固定層５３は、強磁性物質（ferromagnetic material）を含んでもよい。例えば、固定層５３は、ＣｏＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ_２、ＭｎＯＦｅ_２Ｏ_３、ＦｅＯＦｅ_２Ｏ_３、ＮｉＯＦｅ_２Ｏ_３、ＣｕＯＦｅ_２Ｏ_３、ＭｇＯＦｅ_２Ｏ_３、ＥｕＯ及びＹ_３Ｆｅ_５Ｏ_１２から選択された少なくとも一つを含んでもよい。

反強磁性層５４は、反強磁性物質（anti-ferromagnetic material）を含んでもよい。例えば、反強磁性層５４は、ＰｔＭｎ、ＩｒＭｎ、ＭｎＯ、ＭｎＳ、ＭｎＴｅ、ＭｎＦ_２、ＦｅＣｌ_２、ＦｅＯ、ＣｏＣｌ_２、ＣｏＯ、ＮｉＣｌ_２、ＮｉＯ及びＣｒから選択された少なくとも一つを含んでもよい。

ＭＴＪ素子５０の自由層５１と固定層５３は、それぞれ強磁性体から形成されるので、強磁性体のエッジ（edge）には、漂遊磁場（stray field）が発生することもある。漂遊磁場は、磁気抵抗を低くしたり、あるいは自由層５１の抵抗磁力を増大させる。その上、スイッチング特性に影響を及ぼし、非対称的なスイッチングを形成することができる。従って、ＭＴＪ素子５０内の強磁性体で生じる漂遊磁場を低減させたり、あるいは制御する構造が必要である。

図７Ｂを参照すれば、ＭＴＪ素子６０の固定層（pinned layer）（６３）は、合成反強磁性体（ＳＡＦ：synthetic anti ferromagnetic）で提供される。固定層６３は、第１強磁性層（first ferromagnetic layer）６３＿１、結合層（barrier layer）６３＿２、第２強磁性層（second ferromagnetic layer）６３＿３を含む。第１強磁性層及６３＿１及び第２強磁性層６３＿３は、それぞれＣｏＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ_２、ＭｎＯＦｅ_２Ｏ_３、ＦｅＯＦｅ_２Ｏ_３、ＮｉＯＦｅ_２Ｏ_３、ＣｕＯＦｅ_２Ｏ_３、ＭｇＯＦｅ_２Ｏ_３、ＥｕＯ及びＹ_３Ｆｅ_５Ｏ_１２から選択された少なくとも一つを含んでもよい。このとき、第１強磁性層６３＿１の磁化方向と、第２強磁性層６３＿３の磁化方向は、互いに異なる方向を有し、それぞれの磁化方向は、固定される。結合層６３＿２は、ルテニウム（Ｒｕ）を含んでもよい。

図８は、図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪ素子の他の実施例について説明する図面である。

図８を参照すれば、ＭＴＪ素子７０は、磁化方向が垂直であり、電流の移動方向と磁化容易軸（easy axis）とが実質的に平行である。ＭＴＪ素子７０は、自由層（free layer）７１、トンネル層（tunnel layer）７２及び固定層（pinned layer）７３を含む。自由層７１の磁化方向と、固定層７３の磁化方向とが平行（parallel）であれば、抵抗値が小さくなり、自由層７１の磁化方向と、固定層７３の磁化方向とが反平行（anti-parallel）になれば、抵抗値が大きくなる。このような抵抗値によって、ＭＴＪ素子７０にデータが保存される。

磁化方向が垂直であるＭＴＪ素子７０を具現するため、自由層７１と固定層７３は、磁気異方性エネルギーが大きい物質で構成されることが望ましい。磁気異方性エネルギーが大きい物質としては、非晶質系希土類元素合金、（Ｃｏ／Ｐｔ）_ｎや（Ｆｅ／Ｐｔ）_ｎのような多層薄膜、及びＬ１０結晶構造の規則格子物質がある。例えば、自由層７１は、規則合金（ordered alloy）であり、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、パラジウム（Ｐａ）及び白金（Ｐｔ）のうち少なくともいずれか一つを含んでもよい。また、自由層７１は、Ｆｅ−Ｐｔ合金、Ｆｅ−Ｐｄ合金、Ｃｏ−Ｐｄ合金、Ｃｏ−Ｐｔ合金、Ｆｅ−Ｎｉ−Ｐｔ合金、Ｃｏ−Ｆｅ−Ｐｔ合金及びＣｏ−Ｎｉ−Ｐｔ合金のうち少なくともどの一つを含んでもよい。このような合金は、例えば、化学定量的な表現として、Ｆｅ_５０Ｐｔ_５０、Ｆｅ_５０Ｐｄ_５０、Ｃｏ_５０Ｐｄ_５０、Ｃｏ_５０Ｐｔ_５０、Ｆｅ_３０Ｎｉ_２０Ｐｔ_５０、Ｃｏ_３０Ｆｅ_２０Ｐｔ_５０またはＣｏ_３０Ｎｉ_２０Ｐｔ_５０である。

固定層７３は、規則合金であってもよく、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、パラジウム（Ｐａ）及び白金（Ｐｔ）のうち少なくともいずれか一つを含んでもよい。例えば、固定層７３は、Ｆｅ−Ｐｔ合金、Ｆｅ−Ｐｄ合金、Ｃｏ−Ｐｄ合金、Ｃｏ−Ｐｔ合金、Ｆｅ−Ｎｉ−Ｐｔ合金、Ｃｏ−Ｆｅ−Ｐｔ合金及びＣｏ−Ｎｉ−Ｐｔ合金のうち少なくともいずれか一つを含んでもよい。このような合金は、例えば、化学定量的な表現として、Ｆｅ_５０Ｐｔ_５０、Ｆｅ_５０Ｐｄ_５０、Ｃｏ_５０Ｐｄ_５０、Ｃｏ_５０Ｐｔ_５０、Ｆｅ_３０Ｎｉ_２０Ｐｔ_５０、Ｃｏ_３０Ｆｅ_２０Ｐｔ_５０またはＣｏ_３０Ｎｉ_２０Ｐｔ_５０である。

図９Ａ及び図９Ｂは、図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪ素子の他の実施例を示す図面である。デュアルＭＴＪ素子は、自由層を基準に、両端にトンネル層と固定層とがそれぞれ配置される構造を有する。

図９Ａを参照すれば、水平磁気を形成するデュアルＭＴＪ素子８０は、第１固定層（first pinned layer）８１、第１トンネル層（first tunnel layer）８２、自由層（free layer）８３、第２トンネル層（second tunnel layer）８４及び第２固定層（second pinned layer）８５を含む。第１固定層８１及び第２固定層８５を構成する物質は、図７Ａの固定層５３と類似しており、第１トンネル層８２及び第２トンネル層８４は、図７Ａのトンネル層５２と類似しており、自由層８３は、図７Ａの自由層５１と類似している。

第１固定層８１の磁化方向と、第２固定層８５の磁化方向とが反対方向に固定されれば、実質的に、第１固定層８１及び第２固定層８５による磁気力が相殺される効果を有する。従って、デュアルＭＴＪ素子８０は、典型的なＭＴＪ素子よりさらに少ない電流を利用してライト動作が可能になる。

デュアルＭＴＪ素子８０は、第２トンネル層８４によって、リード動作時に、さらに高い抵抗を提供するので、明確なデータ値を得ることを可能にするという長所がある。

図９Ｂを参照すれば、垂直磁気を形成するデュアルＭＴＪ素子９０は、第１固定層（first pinned layer）９１、第１トンネル層（first tunnel layer）９２、自由層（free layer）９３、第２トンネル層（second tunnel layer）９４及び第２固定層（second pinned layer）９５を含む。第１固定層９１及び第２固定層９５を構成する物質は、図８の固定層７３と類似しており、第１トンネル層９２及び第２トンネル層９４は、図８のトンネル層７２と類似しており、自由層９３は、図８の自由層７１と類似している。

このとき、第１固定層９１の磁化方向と、第２固定層９５の磁化方向が反対方向に固定されれば、実質的に、第１固定層９１及び第２固定層９５による磁気力が相殺される効果を有する。従って、デュアルＭＴＪ素子９０は、典型的なＭＴＪ素子よりさらに少ない電流を利用してライト動作が可能になる。

図２のＭＲＡＭ １２は、アプリケーション柔軟性のために、多様な機能、特性及びモードをプログラムすることができるモードレジスタ（mode register）１５を含む。モードレジスタ１５は、ＭＲＳ（mode register set）コマンドによってプログラムされ、ユーザ設定値（user defined variables）でプログラムされる。

モードレジスタ１５は、機能及び／またはモードによって、多様なフィールドに分けられる。モードレジスタ１５の全てのモードレジスタが、定義されたデフォルト値を有するわけではないので、モードレジスタの内容は、初期化される。すなわち、パワーアップ及び／または正しい動作のためのリセット後に使用される。また、モードレジスタの内容は、ノーマル動作の間、ＭＲＳコマンドの再実行によって変わることもある。

モードレジスタをプログラムするとき、ユーザがＭＲＳフィールドの１つのサブセットのみを変更することを選択したとしても、ＭＲＳコマンドの発行時、アクセスされたモードレジスタ内のアドレスフィールドは、いずれも再設定されなければならない。ＭＲＳコマンドとＤＬＬリセットは、アレイ内容に影響を及ぼさない。それらコマンドは、アレイ内容に影響を及ぼさずに、パワーアップ後にいつでも実行可能なコマンドであるということを意味する。

モードレジスタに書き込み動作を完了するために、モードレジスタセット・コマンドサイクル時間、ｔＭＲＤタイミングが要求される。ｔＭＲＤタイミングは、図１０に図示されているように、２つのＭＲＳコマンド間で要求される最小限の時間である。

モードレジスタ・セッティングの一部は、アドレス／コマンド／コントロール入力機能に影響を及ぼす。その場合、次のＭＲＳコマンドは、現在のＭＲＳコマンドによってアップデートされた機能が完了したときに許容される。このようなタイプのＭＲＳコマンドは、次のＭＲＳコマンドにｔＭＲＤタイミングを適用しない。例えば、ギアダウンモード（gear down mode）、Ｃ／Ａパリティレイテンシモード、ＣＳツー・コマンド／アドレスレイテンシモード、パーＭＲＡＭアドレッシングモード、ＶｒｅｆＤＱトレーニング値、ＶｒｅｆＤＱトレーニングモード及びＶｒｅｆＤＱトレーニングレンジなどがある。それらコマンド入力場合は、独特のＭＲセッティング・プロシージャを有する。

ＭＲＡＭの特性をアップデートするために、ＭＲＳコマンドと非ＭＲＳコマンドとの間に、ｔＭＯＤタイミングが要求される。ｔＭＯＤタイミングは、図１１に図示されているように、ＭＲＳコマンドと非ＭＲＳコマンドとの間で要求される最小限の時間である。

モードレジスタの内容は、ＭＲＡＭがアイドル状態である限り、すなわち全てのバンクがｔＲＰタイミングを満足してプリチャージ状態であり、全てのデータバストが完了し、モードレジスタに書き込む前に、クロックイネーブル信号（ＣＫＥ）がハイである限りは、ノーマル動作の間、同一のコマンドとタイミングとの要件を利用して変更される。

ＭＲＳコマンドで、ＲＴＴ＿ＮＯＭ機能が変更（イネーブル・ツー・ディセーブル及びその反対もまた同様である）される予定であったが、ＭＲＡＭ ＭＲ内であらかじめイネーブルされているなら、ＯＤＴ信号は、ＲＴＴ＿ＮＯＭターンオン及びターンオフのタイミングに影響を及ぼすＭＲＳコマンド前に、ＲＴＴ＿ＮＯＭがオフ状態にあることを保証するために、必ず「ロー」に保存されなければならない。ＯＤＴ信号は、ｔＭＯＤタイミングが終われば、「ハイ」に保存される。ＯＤＴ信号は、ＭＲＳコマンド以前及び以後に、モードレジスト内で、ＭＲＡＭ ＲＴＴ＿ＮＯＭ機能がディセーブルされれば、ＭＲＳコマンドの間、係わりを有さない（don’t care）。

モードレジスタ・セッティングの一部は、機能アップデートのために、ｔＭＯＤタイミングより長い時間を必要とする。このようなタイプのＭＲＳコマンドは、ＤＥＳを除いた次の有効なコマンドまでｔＭＯＤタイミングを適用しない。例えば、ＤＬＬイネーブル、ＶｒｅｆＤＱトレーニング値、内部Ｖｒｅｆモニタ、ＶｒｅｆＤＱトレーニングモード、ＶｒｅｆＤＱトレーニングレンジ、ギアダウンモード、パーＭＲＡＭアドレッシングモード、最大パワーセービングモード及びＣ／Ａパリティレイテンシモードなどがある。それらコマンド入力の場合は、独特のＭＲセッティング・プロシージャを有する。

図１２Ａないし図１８Ｂは、本発明の多様な実施形態によるモードレジスタＭＲ０ないしＭＲ６について説明する図面である。モードレジスタＭＲ０ないしモードレジスタＭＲ６は、モードレジスタ１５に含まれる。モードレジスタＭＲ０ないしモードレジスタＭＲ６は、ＭＲＡＭ １２の多様な機能（functions）、特性（features）及びモード（modes）をプログラムするのに使用される。モードレジスタＭＲ０については、図１２Ａないし図１２Ｃで説明する。

図１２Ａを参照すれば、モードレジスタＭＲ０は、セッティングされる動作の異なるモード及びモードそれぞれのビット割り当てについて説明している。モードレジスタＭＲ０は、ＭＲＳコマンドが発行されるとき、ＭＲＡＭ １２のアドレスバスに提供される適切なビット値にプログラムされる１４ビットのモードレジスタセットを含む。モードレジスタＭＲ０の１４ビットは、アドレスバスに印加される１４ビットに該当するＡ［１３：０］とされる。

ＢＧ０，ＢＡ１：ＢＡ０ビットは、モードレジスタに値をプログラムするとき、モードレジスタＭＲ０を選択するのに使用される。ＢＧ０ビットは、バンクグループ信号であり、ＢＡ１：ＢＡ０ビットは、バンクグループ内２ビットのバンクアドレスである。ＢＧ０バンクグループ信号は、ＢＧ１バンクグループ信号と共に、アクティブ、読み取り、書き込みまたはプリチャージのコマンドが印加されるバンクグループを定義する。３ビットＢＧ０，ＢＡ１：ＢＡ０は、Ａ１３：Ａ０アドレス及びＭＲＳコマンドと共に印加される。モードレジスタＭＲ０は、ＢＧ０、ＢＡ１：ＢＡ０について、「０００」ビット値に該当する。

モードレジスタＭＲ０は、ＭＲＡＭ １２の多様な動作モードを制御するためのデータを保存する。モードレジスタＭＲ０は、バースト長、読み取りバーストタイプ、ＣＡＳレイテンシ、テストモード、ＤＬＬリセット、ライトリカバリ及び読み取りコマンド・ツー・プリチャージコマンド特性、プリチャージパワーダウン間のＤＬＬ使用を制御する。

２ビットのＡ１：Ａ０は、ＭＲＡＭ １２の読み取り及び書き込みの動作に係わるバースト長（「ＢＬ」）をセッティングするために使用される。バースト長は、当該読み取りコマンドまたは書き込みコマンドに対してアクセスすることができるカラムロケーションの最大数を決定する。「００」値は、固定されたバースト長８のために、Ａ１：Ａ０ビットにプログラムされる。「０１」値は、ＢＣ４またはオン・ザ・フライのためにプログラムされる。ＢＣ４は、バースト長８を基準に、４切り取り（chop）バースト長４を意味する。オン・ザ・フライは、ＭＲＡＭ １２動作中に使用されないアドレスピンの状態によって、ＢＣ４またはＢＬ８に調節される可能性があることを意味する。「１０」値は、固定されたＢＣ４のためにプログラムされる。「１１」は、予約される（reserved）。

１ビットのＡ２は、ＭＲＡＭ １２の読み取りバーストタイプ（「ＲＢＴ」）をセッティングするために使用される。バーストタイプは、ＭＲＡＭ １２に提供されるデータのデータターミナル上での順序を定義する。Ａ２ビットに、「０」値がプログラムされれば、データがニブル（nibble）シーケンシャル方式で提供されるニブルシーケンシャル・バーストモードをセッティングする。Ａ２ビットに「１」値がプログラムされれば、データがインターリーブ方式で提供されるインターリーブ・バーストモードをセッティングする。

バースト長（burst length）、タイプ（type）及び順序は、図１２Ｂのように説明する。図１２Ｂは、与えられたバースト内アクセスが、シーケンシャル（sequential）順序またはインターリーブ（interleaved）順序でプログラムされる。バーストタイプは、モードレジスタＭＲ０のＡ３ビットによって選択される。バースト内アクセス順序は、バースト長、バーストタイプ及び開始カラムアドレスによって決定される。バースト長は、モードレジスタＭＲ０のＡ１：Ａ０ビットによって設定される。バースト長オプションは、固定されたＢＣ４、固定されたＢＬ８、及びオン・ザ・フライを含んでもよい。

再び図１２Ａに戻り、４ビットのＡ６：Ａ４，Ａ２は、ＭＲＡＭ １２のＣＡＳレイテンシ（「ＣＬ」）をセッティングするために使用される。ＣＡＳレイテンシは、クロックサイクルの数で示す。ＣＡＳレイテンシは、ＭＲＡＭ １２の読み取りコマンドと、有効な出力データの最初のビットとのクロックサイクル遅延を定義する。

Ａ６：Ａ４，Ａ２ビットに、「００００」値がプログラムされれば、ＣＡＳレイテンシ９をセッティングする。「０００１」値がプログラムされれば、ＣＡＳレイテンシ１０をセッティングし、「００１０」値がプログラムされれば、ＣＡＳレイテンシ１１をセッティングし、「００１１」値がプログラムされれば、ＣＡＳレイテンシ１２をセッティングし、「０１００」値がプログラムされれば、ＣＡＳレイテンシ１３をセッティングし、「０１０１」値がプログラムされれば、ＣＡＳレイテンシ１４をセッティングし、「０１１０」値がプログラムされれば、ＣＡＳレイテンシ１５をセッティングし、「０１１１」値がプログラムされれば、ＣＡＳレイテンシ１６をセッティングし、「１０００」値がプログラムされれば、ＣＡＳレイテンシ１８をセッティングし、「１００１」値がプログラムされれば、ＣＡＳレイテンシ２０をセッティングし、「１０１０」値がプログラムされれば、ＣＡＳレイテンシ２２をセッティングし、「１０１１」値がプログラムされれば、ＣＡＳレイテンシ２４をセッティングする。「１１００」値と「１１０１」値とは、予約される。

１ビットのＡ７は、ＭＲＡＭ １２のテストモードをセッティングするために使用される。Ａ７ビットを「０」にプログラムすれば、ＭＲＡＭ １２をノーマルオペレーティング・モードにセッティングし、「１」にプログラムすれば、テストモードのオペレーションをイネーブルさせる。

１ビットのＡ８は、ＭＲＡＭ １２のＤＬＬリセット（「ＤＬＬ」）特性を提供するために使用される。ＤＬＬ ２９（図２）は、Ａ８ビットにプログラムされた「１」に応答してリセットされる。典型的には、Ａ８ビットは、「１」にプログラムされてＤＬＬ ２９（図２）がリセットされた後、Ａ８ビットは、ノーマルオペレーションに戻るために、自動的に「０」にクリアされる。

３ビットのＡ１１：Ａ９は、ＭＲＡＭ １２の自動プリチャージのためのライトリカバリ及び読み取りコマンド・ツー・プリチャージ（「ＷＲ and ＲＴＰ」）特性を提供するために使用される。ＭＲＡＭ １２のライトリカバリ時間（write recovery time）は、自動プリチャージ動作で、最終ビットが記録されるときと、ＭＲＡＭ １２がそのプリチャージ動作を進行することができるときとの間の時間である。１つの動作が完了するや否やプリチャージ動作が自動的に始まるように、すなわち、所望しない遅延を発生させないために、メモリ・コントローラは、ライトリカバリ時間と、読み取り・ツー・プリチャージ時間とを、所定の時間（ｎｓ）周期と指定することができる。

Ａ１１：Ａ９ビットに、「０００」値がプログラムされれば、ＷＲは、１０ｎｓ、ＲＴＰは、５ｎｓに設定される。「００１」値がプログラムされれば、ＷＲ １２ｎｓ、ＲＴＰ ６ｎｓに設定され、「０１０」値がプログラムされれば、ＷＲ １４ｎｓ、ＲＴＰ ７ｎｓに設定され、「０１１」値がプログラムされれば、ＷＲ １６ｎｓ、ＲＴＰ ８ｎｓに設定され、「１００」値がプログラムされれば、ＷＲ １８ｎｓ、ＲＴＰ ９ｎｓに設定され、「１０１」値がプログラムされれば、ＷＲ ２０ｎｓ、ＲＴＰ １０ｎｓに設定され、「１１０」値がプログラムされれば、ＷＲ ２４ｎｓ、ＲＴＰ １２ｎｓに設定される。Ａ１１：Ａ９ビット「１１１」値は、未定である。

１ビットのＡ１２は、ＭＲＡＭ １２のプリチャージパワー・ダウンモードの間のＤＬＬ使用を選択するために使用される。Ａ１２ビットを「０」にプログラムすれば、パワーセービングのために、プリチャージパワーダウン進入後、ＤＬＬ ２９（図２）は、オフ（またはフローズン（frozen））になり、パワーダウン脱出時、次の有効コマンド前に、ｔＸＰＤＬＬタイミングを満足することを要求する。ｔＸＰＤＬＬタイミングは、ＤＬＬフローズンであるプリチャージパワーダウンの脱出から、ロックされた（locked）ＤＬＬを要求するコマンドまでの時間であり、典型的には、最小限１０ｎＣＫ時間が必要となる。それにより、遅い脱出（slow exit）とも呼ばれる。

Ａ１２ビットを「１」にプログラムすれば、プリチャージパワーダウン進入後、ＤＬＬ ２９（図２）は、維持（maintain）され、パワーダウン脱出時、次の有効コマンド前に、ｔＸＰタイミングを満足することを要求する。ｔＸＰタイミングは、ＤＬＬオンであるプリチャージパワーダウンの脱出から、他の有効コマンドまでの時間であり、典型的には、最小限３ｎＣＫ時間が所用される。それにより、速い脱出（fast exit）とも呼ばれる。

３ビットのＢＧ０，ＢＡ１：ＢＡ０は、モードレジスタを選択するのに使用される。ＢＧ０，ＢＡ１：ＢＡ０ビットに、「０００」値がプログラムされれば、モードレジスタＭＲ０を選択する。「００１」値がプログラムされれば、モードレジスタＭＲ１を選択し、「０１０」値がプログラムされれば、モードレジスタＭＲ２を選択し、「０１１」値がプログラムされれば、モードレジスタＭＲ３を選択し、「１００」値がプログラムされれば、モードレジスタＭＲ４を選択し、「１０１」値がプログラムされれば、ＭＲ５モードレジスタを選択し、「１１０」値がプログラムされれば、モードレジスタＭＲ６を選択する。「１１１」値は、無視される。

モードレジスタＭＲ０のＢＧ１ビットとＡ１３ビットは、未来使用予約（ＲＦＵ：reserved future usage）であり、モードレジスタ・セッティングの間、「０」にプログラムされる。

図１２Ｃは、モードレジスタを選択するのに、図１２Ａの３ビットのＢＧ０，ＢＡ１：ＢＡ０の代わりに、バンクアドレスＢＡ２：ＢＡ０の３ビットが使用される例について説明する図面である。

図１２Ｃを参照すれば、ＢＡ２：ＢＡ０ビットに、「０００」値がプログラムされれば、モードレジスタＭＲ０を選択する。「００１」値がプログラムされれば、モードレジスタＭＲ１を選択し、「０１０」値がプログラムされれば、モードレジスタＭＲ２を選択し、「０１１」値がプログラムされれば、モードレジスタＭＲ３を選択し、「１００」値がプログラムされれば、モードレジスタＭＲ４を選択し、「１０１」値がプログラムされれば、ＭＲ５モードレジスタを選択し、「１１０」値がプログラムされれば、モードレジスタＭＲ６を選択する。「１１１」値は、無視される。モードレジスタＭＲ０のＢＡ３ビットは、モードレジスタ・セッティングの間、「０」にプログラムされる。

図１３Ａ及び図１３Ｃは、モードレジスタＭＲ１について説明する図面である。

図１３Ａを参照すれば、モードレジスタＭＲ１にセッティングされる動作の異なるモード及びモードそれぞれのビット割り当てについて説明している。モードレジスタＭＲ１は、ＢＧ０、ＢＡ１：ＢＡ０について、「００１」ビット値によって選択される。モードレジスタＭＲ１は、ＭＲＡＭ １２のＤＬＬイネーブル／ディセーブル、出力ドライブ強度、アディティブ・レイテンシ、ライトレベリング・イネーブル／ディセーブル、ＴＤＱＳイネーブル／ディセーブル及び出力バッファ・イネーブル／ディセーブルを制御するためのデータを保存する。

１ビットのＡ０は、ＭＲＡＭ １２のＤＬＬイネーブルまたはディセーブルを選択するために使用される。ＤＬＬ ２９（図２）は、ノーマル動作のために、イネーブルされなければならない。ＤＬＬイネーブルは、パワーアップ初期化の間、及びＤＬＬディセーブル後にノーマル動作に戻るとき要求される。ノーマル動作の間、Ａ０ビットに「１」値がプログラムされる。

２ビットのＡ２：Ａ１は、ＭＲＡＭ １２の出力ドライバ・インピーダンス制御（「ＯＤＩＣ」）のために使用される。Ａ２：Ａ１ビットに、「００」値をプログラムすれば、出力ドライバ・インピーダンスは、ＲＺＱ／７に制御される。ＲＺＱは、例えば、２４０Ωに設定される。「０１」値をプログラムすれば、出力ドライバ・インピーダンスは、ＲＺＱ／５に制御される。「１０」，「１１」値は、予約される。

２ビットのＡ４：Ａ３は、ＭＲＡＭ １２のアディティブ・レイテンシ（「ＡＬ」）を選択するために使用される。ＡＬ動作は、持続可能なバンド幅に対して、コマンドとデータバスとを効率的にするために支援される。ＡＬ動作中、ＭＲＡＭ １２は、アクティブコマンド後、読み取りコマンドまたは書き込みコマンド（オートプリチャージと共に、またはそれなしに）が直ちに発行される。読み取りレイテンシ（ＲＬ）は、ＡＬとＣＡＳレイテンシ（ＣＬ）とのレジスタセッティングの和によって制御される。書き込みレイテンシ（ＷＬ）は、ＡＬとＣＡＳライトレイテンシ（ＣＷＬ）とのレジスタセッティングの和によって制御される。

Ａ４：Ａ３ビットに、「００」値がプログラムされれば、ＡＬ０、すなわち、ＡＬディセーブルがセッティングされる。「０１」値がプログラムされれば、ＣＬ−１がセッティングされ、「１０」値がプログラムされれば、ＣＬ−２値がプログラムされる。「１１」値は、予約される。

１ビットのＡ７は、ＭＲＡＭ １２のライトレベリング（「Level」）特性を提供するために使用される。さらに良好なシグナル・インテグリティ（signal integrity）のために、ＭＲＡＭメモリ・モジュールは、コマンド、アドレス、制御信号及びクロックに対して、フライバイ・トポロジ（fly-by topology）を採用する。フライバイ・トポロジは、スタッブ（stubs）の数とその長さとを縮めるという利点を有する。

ところで、フライバイ・トポロジは、メモリ・モジュール、例えば、ＤＩＭＭ上の全てのＭＲＡＭで、クロックとストローブとの間でフライトタイム・スキュー（flight time skew）を起こす。それは、メモリ・コントローラがｔＤＱＳＳ，ｔＤＳＳ及びｔＤＳＨのタイミング規定を順守し難くする。ライトレベリング特性は、メモリ・コントローラがスキューを補償するように許容する。ｔＤＱＳＳタイミングは、ＤＱＳ＿ｔ−ＤＱＳ＿ｃ立上がりエッジからＣＫ＿ｔ−ＣＫ＿ｃ立上がりエッジまでの時間であり、ｔＤＳＳタイミングは、ＤＱＳ＿ｔ−ＤＱＳ＿ｃ立下りエッジ・セットアップ時間からＣＫ＿ｔ−ＣＫ＿ｃ立上がりエッジまでの時間であり、ｔＤＳＨタイミングは、ＤＱＳ＿ｔ−ＤＱＳ＿ｃ立下りエッジホールド時間からＣＫ＿ｔ−ＣＫ＿ｃ立上がりエッジまでの時間である。

メモリ・コントローラは、ライトレベリング特性を使用することができ、ＤＱＳ＿ｔ−ＤＱＳ＿ｃ・ツー・ＣＫ＿ｔ−ＣＫ＿ｃ関係を調節するために、ＭＲＡＭからフィードバックされる。レベリングを含むメモリ・コントローラは、ＤＱＳ＿ｔ−ＤＱＳ＿ｃの立上がりエッジと、ＭＲＡＭピンでのＤＱＳ＿ｔ−ＤＱＳ＿ｃ立上がりエッジとを整列させるために、ＤＱＳ＿ｔ−ＤＱＳ＿ｃに、調整可能な遅延セッティングを有さなければならない。ＭＲＡＭは、ＤＱＳ＿ｔ−ＤＱＳ＿ｃの立上がりエッジでサンプリングされるＣＫ＿ｔ−ＣＫ＿ｃを、ＤＱバスを介してフィードバックする。メモリ・コントローラは、ＤＱバス上で、「０」から「１」への遷移が感知されるまで、反復的にＤＱＳ＿ｔ−ＤＱＳ＿ｃを遅延する。それにより、ｔＤＱＳＳ，ｔＤＳＳ及びｔＤＳＨタイミング規定を保証する。このようなライトレベリング動作の概念的なタイミングが、図１３Ｂに示されている。

再び図１３Ａに戻り、３ビットのＡ１０：Ａ８は、ＭＲＡＭ １２のオンダイ・ターミネーション（ＯＤＴ：on-die termination）特性を提供するために使用する。オンダイ・ターミネーション特性は、メモリチャネルのシグナル・インテグリティを向上させるために、メモリ・コントローラがＭＲＡＭ １２のそれぞれのＤＱ、ＤＱＳ＿ｔ、ＤＱＳ＿ｃ、ＤＭ＿ｎのターミナル抵抗を独立して変更するように許容される。図１３Ｃに図示されているように、スイッチングは、外部ＯＤＴピン、モードレジスタ・セッティング及び他の制御情報によってイネーブルされる。

ＭＲＡＭ １２は、多様なオンダイ・ターミネーション特性（ＲＴＴ＿ＮＯＭ、ＲＴＴ＿ＷＲ、ＲＴＴ＿ＰＡＲＫ）を提供することができる。ノーミナル・ターミネーション値（ＲＴＴ＿ＮＯＭ）またはパーク・ターミネーション値（ＲＴＴ＿ＰＡＲＫ）は、コマンドなしの動作で選択され、ダイナミック・ターミネーション値（ＲＴＴ＿ＷＲ）は、ライトコマンドがレジスタされたときに選択される。ダイナミック・ターミネーション特性は、モードレジスタＭＲ２に提供される。パーク・ターミネーション特性は、ＭＲ５モードレジスタに提供される。ノーミナル・ターミネーションは、ＯＤＴ信号が「ハイ」であるときオンされる。

Ａ１０：Ａ８ビットが、「０００」値にプログラムされれば、ノーミナル・ターミネーション（ＲＴＴ＿ＮＯＭ）は、ディセーブルされる。「００１」値にプログラムされれば、ＲＴＴ＿ＮＯＭは、ＲＺＱ／４にあらかじめ定められる（preselected）。ＲＺＱは、例えば、２４０Ωに設定される。「０１０」値にプログラムされれば、ＲＺＱ／２にあらかじめ定められ、「０１１」値にプログラムされれば、ＲＺＱ／６にあらかじめ定められ、「１００」値にプログラムされれば、ＲＺＱ／１にあらかじめ定められ、「１０１」値にプログラムされれば、ＲＺＱ／５にあらかじめ定められ、「１１０」値にプログラムされれば、ＲＺＱ／３にあらかじめ定められ、「１１１」値にプログラムされれば、ＲＺＱ／７にあらかじめ定められる。

１ビットのＡ１１は、ＭＲＡＭ １２のターミネーション・データストローブ（「ＴＤＱＳ」）機能を提供するために使用される。ＴＤＱＳは、特定システム構成で有用であるさらなるターミネーション抵抗出力を提供する。ＴＤＱＳは、Ｘ８ＭＲＡＭにのみ該当する。Ａ１１ビットが「０」値にプログラムされれば、ＴＤＱは、ディセーブルされ、ＤＭ／ＤＢＩ／ＴＤＱＳは、データマスク機能を提供し、ＴＤＱＳ＿ｃは、使用されない。Ｘ４／Ｘ１６ＭＲＡＭは、モードレジスタＭＲ１のＡ１１ビットを「０」にセッティングし、ＴＤＱＳ機能をディセーブルさせなければならない。Ａ１１ビットが「１」にプログラムされれば、ＴＤＱは、イネーブルされ、ＭＲＡＭ １２は、ＤＱＳ＿ｔ／ＤＱＳ＿ｃに適用された同一のターミネーション抵抗機能を、ＴＤＱＳ＿ｔ／ＴＤＱＳ＿ｃ端子にイネーブルさせる。

１ビットのＡ１２は、ＭＲＡＭ １２の出力バッファ・イネーブルまたはバッファ・ディセーブル（「Ｑｏｆｆ」）の機能を提供するために使用される。Ａ１２ビットが「０」にプログラムされれば、出力バッファは、イネーブルされる。Ａ１２ビットが「１」にプログラムされれば、出力バッファは、ディセーブルされる。それにより、ＤＱｓ，ＤＱＳ＿ｔｓ，ＤＱＳ＿ｃ出力もディセーブルされる。

モードレジスタＭＲ１のＢＧ１，Ａ１３，Ａ６，Ａ５ビットは、ＲＦＵであり、モードレジスタ・セッティングの間、「０」にプログラムされる。

図１４Ａ及び図１４Ｅは、モードレジスタＭＲ２について説明する図面である。

図１４Ａを参照すれば、モードレジスタＭＲ２にセッティングされる動作の異なるモード及びモードそれぞれのビット割り当てについて説明している。モードレジスタＭＲ２は、ＣＡＳライトレイテンシ、ダイナミック・ターミネーション、ライトＣＲＣを制御するためのデータを保存する。

３ビットのＡ５：Ａ３は、ＣＡＳライトレイテンシ（「ＣＷＬ」）機能を提供するために使用される。ＣＡＳライトレイテンシは、内部ライト命令と、有効な入力データの最初のビットとのクロックサイクル遅延によって定義される。全体ライトレイテンシ（ＷＬ）は、アディティブ・レイテンシ（ＡＬ）とＣＡＳライトレイテンシ（ＣＷＬ）との和、すなわち、ＷＬ＝ＡＬ＋ＣＷＬと定義される。

Ａ５：Ａ３ビットに、「０００」値がプログラムされれば、データレート１６００ＭＴ／ｓでの動作であるとき、ＣＷＬ９をセッティングする。「００１」値がプログラムされれば、データレート１８６７ＭＴ／ｓでの動作であるとき、ＣＷＬ１０をセッティングする。「０１０」値がプログラムされれば、データレート１６００または２１３３ＭＴ／ｓでの動作であるとき、ＣＷＬ１１をセッティングする。「０１１」値がプログラムされれば、データレート１８６７または２４００ＭＴ／ｓでの動作であるとき、ＣＷＬ１２をセッティングする。「１００」値がプログラムされれば、データレート２１３３ＭＴ／ｓでの動作であるとき、ＣＷＬ１４をセッティングする。「１０１」値がプログラムされれば、データレート２４００ＭＴ／ｓでの動作であるとき、ＣＷＬ１６をセッティングする。「１１０」値がプログラムされれば、ＣＷＬ１８をセッティングする。「１１１」値は、未定である。

２ビットのＡ１０：Ａ９には、ＭＲＡＭ １２のダイナミック・ターミネーション（「ＲＴＴ＿ＷＲ」）特性を提供するために使用される。ＭＲＡＭ １２の特定アプリケーションで、データバス上のシグナル・インテグリティをさらに強化するために、ダイナミックＯＤＴが提供される。Ａ１０：Ａ９ビットに、「００」値がプログラムされれば、ダイナミックＯＤＴ offにセッティングされる。「０１」値にプログラムされれば、ダイナミックＯＤＴはＲＺＱ／２にセッティングされ、「１０」値にプログラムされれば、ＲＺＱ／１にセッティングされ、「１１」値にプログラムされれば、ハイインピーダンス（Ｈｉ−Ｚ）にセッティングされる。ダイナミック・ターミネーション（ＲＴＴ＿ＷＲ）は、ノーミナル・ターミネーション（ＲＴＴ＿ＮＯＭ）がディセーブルされたときでも、ライトの間、ダイナミックＯＤＴ値を印加することができる。

１ビットのＡ１２は、ＭＲＡＭ １２のライトＣＲＣ（cyclic redundancy check）機能を提供するために使用される。ＣＲＣ機能は、ＭＲＡＭ １２とメモリ・コントローラ１１との間で伝送されるデータの損失を防止するため、ＣＲＣ計算を介して得られるＣＲＣデータを共に伝送することによってエラーを検出させる方法である。ＭＲＡＭ １２のＣＲＣ計算は、例えば、多項式（polynomial）ｘ８＋ｘ２＋ｘ＋１９を使用することができる。Ａ１２ビットが「０」にプログラムされれば、ライトＣＲＣ計算は、ディセーブルされる。Ａ１２ビットが「１」にプログラムされれば、ライトＣＲＣ計算がイネーブルされる。図１４Ｂないし図１４Ｄは、多様なＣＲＣデータビット・マッピングについて説明する図面である。

図１４Ｂは、Ｘ８ ＭＲＡＭにおける場合のＣＲＣデータビット・マッピングについて説明している。ＭＲＡＭ １２は、８個のＤＱピンを有し、バースト長（burst length）が８であると仮定する。すなわち、１回の書き込み命令によって、６４ビットのデータが入力されると仮定する。６４ビットのデータは、８個のＤＱピンを介して、第１バーストの８ビットのデータが入力され、続いて８個のＤＱピンを介して、第２バーストの８ビットのデータが入力され、続いて８個のＤＱピンを介して、第３バーストの８ビットのデータが入力される方式で出力される。すなわち、第１バーストないし第８バーストそれぞれに８ビットのデータが入力される。

図１４ＢのＣＲＣデータビット・マッピングは、各ピンを介して、各バーストのデータビットが入力され、ＣＲＣデータがＤＱピンを介して、入力されるように構成される。第１データビットｄ０ないし第６４データビットｄ６３は、１回の書き込み命令によって入力されるデータである。

第１ ＤＱピンＤＱ０は、第１バーストないし第８バーストに、第１データビットｄ０ないし第８データビットｄ７を順次に入力し、第９バーストに、第１ ＣＲＣビットＣＲＣ０を入力し、第１０バーストにあらかじめ定義されたロジックハイ１を入力するように構成される。第２ ＤＱピンＤＱ１は、第１バーストないし第８バーストに、第９データビットｄ８ないし第１６データビットｄ１５を順次に入力し、第９バーストに、第２ ＣＲＣビットＣＲＣ１を入力し、第１０バーストにあらかじめ定義されたロジックハイ１を入力するように構成される。このような方式で、第ｋ ＤＱピンＤＱ（ｋ−１）は、第１バーストないし第８バーストに、第（８（ｋ−１）＋１）データビットｄ（ｋ−１）ないし第（８ｋ）データビットｄ８（８ｋ−１）を順次に入力し、第９バーストに、第ｋ ＣＲＣビットＣＲＣ（ｋ−１）を入力し、第１０バーストにあらかじめ定義されたロジックハイ１を入力するように構成される。

ＤＢＩピン（ＤＢＩ：data bus inversion）は、第１バーストないし第８バーストに、それぞれ対応する第１ ＤＢＩビットｄ６４ないし第８ ＤＢＩビットｄ７１を順次に入力し、第９バーストと第１０バーストにはあらかじめ定義されたロジックハイ１を入力するように構成される。

図１４Ｃは、Ｘ４ ＭＲＡＭである場合のＣＲＣデータビット・マッピングについて説明している。Ｘ４ ＭＲＡＭである場合は、ＤＢＩピン（ＤＢＩ）を使わずに、ＣＲＣデータビット・マッピングを行う。ＭＲＡＭ １２は、４個のＤＱピンを有し、バースト長（burst length）が８であると仮定する。すなわち、１回の書き込み命令によって、３２ビットのデータが入力されると仮定する。３２ビットのデータは、４個のＤＱピンを介して、第１バーストの４ビットのデータが入力され、続いて４個のＤＱピンを介して、第２バーストの４ビットのデータが入力され、続いて４個のＤＱピンを介して、第３バーストの４ビットのデータが入力される方式で出力される。すなわち、第１バーストないし第８バーストそれぞれに４ビットのデータが入力される。

図１４Ｃを参照すれば、第１ ＤＱピンＤＱ０は、第１バーストないし第８バーストに、第１データビットｄ０ないし第８データビットｄ７を順次に入力し、第９バーストに、第１ ＣＲＣビットＣＲＣ０を入力し、第１０バーストに、第５ ＣＲＣビットＣＲＣ４を入力するように構成される。第２ ＤＱピンＤＱ１は、第１バーストないし第８バーストに、第９データビットｄ８ないし第１６データビットｄ１５を順次に入力し、第９バーストに、第２ ＣＲＣビットＣＲＣ１を入力し、第１０バーストに、第６ ＣＲＣビットＣＲＣ５を入力するように構成される。第３ ＤＱピンＤＱ２は、第１バーストないし第８バーストに、第１７データビットｄ１６ないし第２４データビットｄ２３を順次に入力し、第９バーストに、第３ ＣＲＣビットＣＲＣ２を入力し、第１０バーストに、第７ ＣＲＣビットＣＲＣ６を入力するように構成される。第４ ＤＱピン（ＤＱ３は、第１バーストないし第８バーストに、第２５データビットｄ２４ないし第３２データビットｄ３１を順次に入力し、第９バーストに、第４ ＣＲＣビットＣＲＣ３を入力し、第１０バーストに、第８ＣＲＣビットＣＲＣ７を入力するように構成される。

図１４Ｄは、Ｘ１６ ＭＲＡＭである場合のＣＲＣデータビット・マッピングについて説明している。

図１４Ｄを参照すれば、ＣＲＣデータビット・マッピングは、各ピンを介して、各バーストのデータビットが入力され、ＣＲＣデータがＤＱピンを介して入力されるように構成される。第１データビットないし第１２８データビットｄ０〜ｄ６３，ｄ７２〜ｄ１３５は、１回の書き込み命令によって入力されるデータである。

第１データビットｄ０ないし第６４データビットｄ６３と、それらに対応する第１ ＤＢＩビットｄ６４ないし第８ ＤＢＩビットｄ７１、及び第１データビットｄ０ないし第６４データビットｄ６３から計算される第１ ＣＲＣビットＣＲＣ０ないし第８ ＣＲＣビットＣＲＣ７は、第１ ＤＱピンＤＱ０ないし第８ ＤＱピンＤＱ７及び第１ ＤＢＩピンＬＤＢＩを介して入力される。

これと同様に、第６５データビットｄ７２ないし第１２８データビットｄ１３５と、それらに対応する第９ ＤＢＩｄ１３６ないし第１６ ＤＢＩビットｄ１４３、及び第６５データビットｄ７２ないし第１２８データビットｄ１３５から計算される第９ ＣＲＣビットＣＲＣ８ないし第１６ ＣＲＣビットＣＲＣ１５は、第９ ＤＱピンＤＱ８ないし第１６ ＤＱピンＤＱ１５及び第２ ＤＢＩピンＵＤＢＩを介して入力される。

第１データビットｄ０ないし第６４データビットｄ６３に対して、独立してＤＢＩ機能及びＣＲＣ機能が遂行され、第６５データビットｄ７２ないし第１２８データビットｄ１３５に対して、独立してＤＢＩ機能及びＣＲＣ機能が遂行される。

図１４Ｅは、Ｘ８ ＭＲＡＭである場合のＣＲＣデータが、別途のＥＤＣピンを介して入力されるＣＲＣデータビット・マッピングについて説明している。

図１４Ｅを参照すれば、第１ ＤＱピンＤＱ０は、第１バーストないし第８バーストに、第１データビットｄ０ないし第８データビットｄ７を順次に入力するように構成される。第２ ＤＱピンＤＱ１は、第１バーストないし第８バーストに、第９データビットｄ８ないし第１６データビットｄ１５を順次に入力するように構成される。このような方式で、第ｋ ＤＱピンＤＱ（ｋ−１）は、第１バーストないし第８バーストに、第（８（ｋ−１）＋１）データビットｄ（ｋ−１）ないし第（８ｋ）データビットｄ８（８ｋ−１）を順次に入力するように構成される。

ＤＢＩピン（ＤＢＩ）は、第１バーストないし第８バーストに、第１ ＤＢＩビットｄ６４ないし第８ ＤＢＩビットｄ７１を順次に入力するように構成される。ＥＤＣピン（ＥＤＣ）は、第１バーストないし第８バーストに、第１ ＣＲＣビットＣＲＣ０ないし第８ ＣＲＣビットＣＲＣ７を順次に入力するように構成される。

モードレジスタＭＲ２のＢＧ１，Ａ１３，Ａ１１，Ａ８：Ａ６，Ａ２：Ａ０ビットは、ＲＦＵであり、モードレジスタ・セッティングの間、「０」にプログラムされる。

図１５Ａないし図１５Ｇは、モードレジスタＭＲ３について説明する図面である。

図１５Ａを参照すれば、モードレジスタＭＲ３にセッティングされる動作の異なるモード、及びモードそれぞれのビット割り当てについて説明している。モードレジスタＭＲ３は、ＢＧ０、ＢＡ１：ＢＡ０について、「０１１」ビット値によって選択される。モードレジスタＭＲ３は、ＭＲＡＭ １２のＭＰＲロケーション機能、ＭＰＲ動作機能、ギアダウンモード、パーＭＲＡＭアドレッシングモード及びＭＰＲ読み取りフォーマットを制御するためのデータを保存する。

２ビットのＡ１：Ａ０は、ＭＰＲロケーション（「ＭＰＲＬ」）機能を提供するために使われ、１ビットＡ２は、ＭＰＲ動作（「ＭＰＲＯ」）機能を提供するために使用される。ＭＰＲ（multipurpose register）機能は、あらかじめ設定されたシステムタイミング・キャリブレーション・ビットシーケンスを読み取るために使用される。

ＭＰＲをイネーブルさせるために、１５Ａ図示されているように、ＭＲＳコマンドは、モードレジスタＭＲ３のビットＡ２＝１と共に発行されなければならない。ＭＲＳコマンド発行前に、全てのバンクはプリチャージされ、ｔＲＰタイミングを満足したアイドル状態（idle state）になければならない。ｔＲＰタイミングは、プリチャージコマンド区間を示す。ＭＰＲがイネーブルされれば、後に続くＲＤコマンドまたはＲＤＡコマンドは、ＭＰＲに再び伝送される（redirected）。ＲＤコマンドは、固定されたＢＬ８またはＢＣ４の読み取り命令であり、ＲＤＡコマンドは、オートプリチャージと共に固定されたＢＬ８またはＢＣ４の読み取り命令である。

Ａ２ビットに、「０」がプログラムされれば、図１５Ｃに図示されているように、Ａ１：Ａ０ビット値に係わりなく、ＭＰＲ相互動作なしに、ノーマル動作が遂行される。すなわち、全ての次の読み取り動作は、ＭＲＡＭアレイから出て、全ての次の書き込み動作は、ＭＲＡＭアレイからなる。Ａ２ビットに「１」値がプログラムされれば、ＭＰＲがイネーブルされ、Ａ１：Ａ０ビット値によって定義されたデータフォーマットで、ＲＤ／ＤＲＡコマンドを遂行する。

Ａ１：Ａ０ビットに、「００」がプログラムされれば、ＭＰＲ page０が選択される。ＭＰＲ page０は、読み取り／書き込み時に、トレーニングパターンが保存される。「０１」がプログラムされれば、ＭＰＲ page１が選択され、「１０」がプログラムされれば、ＭＰＲ page２が選択され、「１１」がプログラムされれば、ＭＰＲ page３が選択される。ＭＰＲ page１は、ＣＡパリティエラーログが保存され、ＭＰＲ page２は、ＭＲＳ読み取りデータが保存され、ＭＰＲ page３は、ＲＦＵである。ＭＰＲ page０〜page３は、図１５Ｄのデータフォーマットに保存される。

再び、図１５Ａに戻り、１ビットのＡ３は、ＭＲＡＭ １２のギアダウンモード（「ＧＤ」）を制御するために使用される。Ａ３ビットに「０」値をプログラムすれば、ギアダウン１／２レート（１Ｎ）クロックモードにセッティングされる。Ａ３ビットに「１」値がプログラムされれば、ギアダウン１／４レート（２Ｎ）クロックモードがセッティングされる。ＭＲＡＭ １２は、デフォルトとして、１／２レート（１Ｎ）クロックモードである。１Ｎクロックモードは、低周波数のＭＲＳコマンドに利用され、２Ｎクロックモードは、ノーマル動作に利用される。

１ビットのＡ４ビットは、パーＭＲＡＭアドレッシング（「ＰＤＡ」）モードを制御するために使用される。パーＭＲＡＭアドレッシングモードは、１つのランク内のＭＲＡＭに、他のＯＤＴまたはＶｒｅｆ値をプログラムするために使用することができる。Ａ４ビットに、「０」値がプログラムされれば、パーＭＲＡＭアドレッシングモードは、ディセーブルされる。Ａ４ビットに「１」値がプログラムされれば、パーＭＲＡＭアドレッシングモードは、イネーブルされる。

２ビットのＡ１０：Ａ９は、ＭＲＡＭ １２のライトコマンド・レイテンシ（「ＷＣＬ」）を制御するために使用される。ライトコマンド・レイテンシは、ＣＲＣとＤＭとがいずれもイネーブルされたとき、コマンドバッファに入って来たコマンドを、所定のクロックサイクル（ｎＣＫ）ほど遅延させる。

Ａ１０：Ａ９ビットに、「００」がプログラムされれば、データレート１６００ＭＴ／ｓ動作であるとき、ＷＣＬは、４ｎＣＫに設定される。Ａ１０：Ａ９ビットに、「０１」がプログラムされれば、データレート１８６６，２１３３，２４００ＭＴ／ｓ動作であるとき、ＷＣＬは、５ｎＣＫに設定される。Ａ１０：Ａ９ビットに「１０」がプログラムされれば、ＷＣＬは、６ｎＣＫに設定され、データレートは未定である。Ａ１０：Ａ９ビット「１１」は、未定である。

２ビットのＡ１２：Ａ１１は、ＭＲＡＭ １２のモードレジスタ読み取り（「ＭＰＲＲＦ」）モードを制御するために使用される。モードレジスタ読み取りモードは、モードレジスタＭＲ３ビットＡ３＝１と共にイネーブルされ、特定モードレジスタに保存されたデータを読み取る。特定モードレジスタは、読み取りコマンドと共に印加されるＢＧ１，ＢＧ０，ＢＡ１，ＢＡ０アドレスによって特定される。例えば、００００＝ＭＲ０、０００１＝ＭＲ１などと、モードレジスタが特定される。メモリ・コントローラは、モードレジスタ読み取りを反復することができる。

Ａ１２：Ａ１１ビットに、「００」値がプログラムされれば、特定モードレジスタは、シリアル・データリターン（serial data return）にセッティングされる。シリアルリターンは、全てのＤＱレーンに同一のパターンがリターンされることを意味する。シリアルリターンの場合、ＭＰＲ０の読み取りデータが全てのＤＱレーンに使われれば、ＭＰＲ１、ＭＰＲ２、ＭＰＲ３の読み取りは許容されない。例えば、ＭＰＲ０にプログラムされたパターンが、ＭＰＲＬ［７：０］＝０１１１ １１１１であれば、図１５Ｅのように、ＤＱレーンＵＩ７−０にシリアルに読み取られる。

Ａ１２：Ａ１１ビットに、「０１」値がプログラムされれば、パラレル・データリターン（parallel data return）がセッティングされる。パラレルリターンの場合、ＭＰＲ０データは、最初のＵＩにリターンされた後、バーストの残りＵＩで繰り返される。ＭＰＲ０の読み取りデータが、全てのＤＱレーンに使われれば、ＭＰＲ１、ＭＰＲ２、ＭＰＲ３の読み取りは許容されない。例えば、ＭＰＲ０にプログラムされたパターンが、ＭＰＲＬ［７：０］＝０１１１ １１１１であるならば、図１５Ｆのように、ＤＱレーンＵＩ７−０にパラレルに読み取られる。

Ａ１２：Ａ１１ビットに「１０」値がプログラムされれば、スタッガ・データリターン（stagger data return）がセッティングされる。スタッガリターンの場合、特定ＭＰＲに対する読み取り命令が発行された後、ＤＱレーンに、互いに異なるＭＰＲレジスタがリターンされる。例えば、ＭＰＲ１に対する読み取り命令によって、ＭＰＲ１のデータがＤＱ０にリターンされ、ＭＰＲ２は、ＤＱ１にリターンされ、図１５Ｇのように読み取られる。

モードレジスタＭＲ３のＢＧ１，Ａ１３，Ａ８：Ａ５ビットは、ＲＦＵであり、モードレジスタ・セッティングの間、「０」にプログラムされる。

図１６Ａないし図１６Ｋは、モードレジスタＭＲ４について説明する図面である。

図１６Ａを参照すれば、モードレジスタＭＲ４にセッティングされる動作の異なるモード及びモードそれぞれのビット割り当てについて説明している。モードレジスタＭＲ４は、ＢＧ０、ＢＡ１：ＢＡ０について、「１００」ビット値によって選択される。モードレジスタＭＲ４は、ＭＲＡＭ １２のパワーダウンモード、Ｖｒｅｆモニタリング、ＣＳ・ツー・コマンド／アドレスレイテンシモード、読み取りプリアンブルトレーニング・モード、読み取りプリアンブル機能、書き込みプリアンブル機能を制御するためのデータを保存する。

１ビットのＡ１は、ＭＲＡＭ １２の最大パワーダウンモード（maximum power down mode）を提供するために使用される。最大パワーダウンモードは、ＭＲＡＭ １２の最も低いパワー消耗モードを提供する。Ａ１ビットに、「０」値がプログラムされれば、最大パワーダウンモードは、ディセーブルされる。Ａ１ビットに「１」値がプログラムされれば、最大パワーダウンモードは、イネーブルされる。

１ビットのＡ４はＭＲＡＭ １２の内部Ｖｒｅｆモニタリング（internal Ｖｒｅｆ monitoring）機能を提供するために使用される。ＭＲＡＭ １２の内部ＤＱ Ｖｒｅｆパラメータには、動作電圧レンジ、ステップサイズ、Ｖｒｅｆステップ時間、Ｖｒｅｆフルステップ時間、及びＶｒｅｆ有効レベルがある。Ｖｒｅｆ動作電圧レンジは、Ｖｒｅｆセッティングレンジに要求される最小限のレンジである。最小限のレンジは、図１６Ｂに図示されているように、ＶｒｅｆｍａｘとＶｒｅｆｍｉｎとによって定義される。Ｖｒｅｆステップサイズは、図１６Ｃに図示されているように、隣接したステップとの間隔を示し、Ｖｒｅｆセットトレランスは、Ｖｒｅｆ電圧と理想的な（ideal）セッティングとの間の変動を示す。

Ａ４ビットに、「０」値がプログラムされれば、ＭＲＡＭ １２の内部ＤＱ Ｖｒｅｆパラメータ・モニタリングがディセーブルされる。Ａ４ビットに「１」値がプログラムされれば、内部ＤＱ Ｖｒｅｆパラメータ・モニタリングがイネーブルされる。

３ビットのＡ８：Ａ６は、ＭＲＡＭ １２のコマンドアドレス・レイテンシ（「ＣＡＬ」）機能を制御するために使用される。ＭＲＡＭ １２は、コマンドアドレス・レイテンシを支援してパワーセービング特徴を有する。コマンドアドレス・レイテンシは、図１６Ｄに図示されているように、ＭＲＳによって設定されるＣＳ＿ｎで、コマンド／アドレスとのクロックサイクル遅延（ｔＣＡＬ）である。コマンドアドレス・レイテンシは、コマンド発行後、ＭＲＡＭのＣＭＤ／ＡＤＤＲレシーバがイネーブルされるクロックサイクル時間（ｎＣＫ）を与える。いったんコマンドとアドレスとがラッチされれば、レシーバは、ディセーブルされる。図１６Ｅの連続的なコマンドに対して、ＭＲＡＭ １２は、コマンドシーケンスの間、イネーブルされたレシーバを維持することができる。

Ａ８：Ａ６ビットに、「０００」値がプログラムされれば、ＣＡＬは、ディセーブルされる。Ａ８：Ａ６ビットに、「００１」値がプログラムされれば、ＣＡＬは、３クロックサイクルにセッティングされ、「０１０」値がプログラムされれば、４クロックサイクルにセッティングされ、「０１１」値がプログラムされれば、５クロックサイクルにセッティングされ、「１００」値がプログラムされれば、６クロックサイクルにセッティングされ、「１０１」値がプログラムされれば、８クロックサイクルにセッティングされる。「１１０」値または「１１１」値は、未定である。

１ビットＡ１０は、ＭＲＡＭ １２のリードプリアンブル・トレーニング（「ＲＰＴ」）機能を提供するために使用される。ＭＲＡＭ １２は、プログラム可能なリードプリアンブルを支援する。Ａ１０ビットに、「０」値がプログラムされれば、リードプリアンブル・トレーニングは、ディセーブルされ、「１」値がプログラムされれば、イネーブルされる。

リードプリアンブル・トレーニングは、メモリ・コントローラがスキューを補償させるリードレベリング（read leveling）のために、ＤＱＳ＿ｔ／ＤＱＳ＿ｃのリードプリアンブルをトレーニングする。図１６Ｆに図示されているように、適切なＤＱＳを駆動するためのＭＲＳコマンド後、ＤＱＳ＿ｔ／ＤＱＳ＿ｃのリードプリアンブル・トレーニングが遂行され、読み取りコマンドから、ＣＡＳレイテンシ（ＣＬ）後、ＤＱＳ＿ｔ／ＤＱＳ＿ｃトグリングによってＤＱデータが読み取られる。

１ビットＡ１１は、ＭＲＡＭ １２のリードプリアンブル機能を提供するために使用される。ＭＲＡＭ １２は、ＤＱＳとＤＱとがハイインピーダンス状態にあって、メモリ・コントローラが読み取れば、ＤＱＳに同期されてＤＱデータを出力する。ＤＱＳは、ＤＱデータ出力前に、所定のプリアンブル時間を有することができる。Ａ１１ビットに、「０」がプログラムされれば、リードプリアンブルは、１クロックサイクル（ｔＣＫ）にセッティングされる。「１」がプログラムされれば、２クロックサイクル（ｔＣＫ）にセッティングされる。１ ｔＣＫと２ ｔＣＫとのリードプリアンブルモードは、図１６Ｇに図示する。

１ビットのＡ１２は、ＭＲＡＭ １２のライトプリアンブル機能を提供するために使用される。ＭＲＡＭ １２は、プログラム可能なライトプリアンブルを支援する。Ａ１２ビットに、「０」値がプログラムされれば、ライトプリアンブルは、１ｔＣＫにセッティングされ、「１」値がプログラムされれば、ライトプリアンブルは、２ｔＣＫにセッティングされる。ライトプリアンブルは、図１６Ｈに図示されているように、書き込みコマンドによるＤＱデータ入力前に、ＤＱＳが１ｔＣＫプリアンブル時間または２ｔＣＫプリアンブル時間を有する。

２ｔＣＫライトプリアンブルモードで動作するとき、ｔＷＴＲ，ｔＷＲタイミングは、応用可能なスピードビン（speed bin；すなわち、data rate）で支援されるｔＷＴＲ，ｔＷＲセッティングより１クロック多くプログラムされることが望ましい。ｔＷＴＲタイミングは、内部書き込み処理開始から内部読み取りコマンドまでの遅延（delay from start of internal write transaction to internal read command）を意味し、ｔＷＲタイミングは、ライトリカバリ時間（write recovery time）を意味する。多様なｔＣＣＤ時間によるライトプリアンブルは、図１６Ｉないし図１６Ｋに図示してある。ｔＣＣＤはＣＡＳ・ツー・ＣＡＳコマンド遅延を意味する。

モードレジスタＭＲ４のＢＧ１，Ａ１３，Ａ９，Ａ５，Ａ３：Ａ２，Ａ０ビットは、ＲＦＵであり、モードレジスタ・セッティングの間、「０」にプログラムされる。

図１７Ａ及び図１７Ｂは、ＭＲ５モードレジスタについて説明する図面である。

図１７Ａを参照すれば、ＭＲ５モードレジスタにセッティングされる動作の異なるモード及びモードそれぞれのビット割り当てについて説明している。ＭＲ５モードレジスタは、ＢＧ０、ＢＡ１：ＢＡ０について、「１０１」ビット値によって選択される。ＭＲ５モードレジスタは、ＭＲＡＭ １２のＣ／Ａパリティ機能、ＣＲＣエラー状態、Ｃ／Ａパリティエラー状態、ＯＤＴ入力バッファパワーダウン機能、データマスク機能、書き込みＤＢＩ機能、読み取りＤＢＩ機能を制御するためのデータを保存する。

３ビットのＡ２：Ａ０は、ＭＲＡＭ １２のＣ／Ａパリティ（「ＰＬ」）機能を提供するために使用される。Ｃ／Ａパリティは、コマンド信号上及びとアドレス信号上のパリティ計算を支援する。Ｃ／Ａパリティビットのデフォルト状態は、ディセーブルされている。Ｃ／Ａパリティは、Ｃ／Ａパリティレイテンシに、「０」ではない値（non-zero value）をプログラムすることによってイネーブルされ、このとき、ＭＲＡＭ １２は、コマンド遂行前に、パリティエラーがなかったことを確認する。Ｃ／Ａパリティレイテンシがイネーブルされて全てのコマンドに印加されるとき、その命令を遂行するためのさらなる遅延がプログラムされる。

Ａ２：Ａ０ビットに、「０００」値がプログラムされれば、Ｃ／Ａパリティは、ディセーブル状態である。Ａ２：Ａ０ビットに、「００１」値がプログラムされれば、Ｃ／Ａパリティレイテンシは、４クロックサイクルにセッティングされる。「０１０」値がプログラムされれば、５クロックサイクルがセッティングされ、「０１１」値がプログラムされれば、６クロックサイクルがセッティングされ、「１００」値がプログラムされれば、８クロックサイクルがセッティングされる。「１０１」，「１１０」，「１１１」値は、未定である。

１ビットのＡ３は、ＭＲＡＭ １２のＣＲＣエラー（「ＣＲＣ」）状態を知らせるために使用される。ＣＲＣエラー状態は、メモリ・コントローラをして、ＭＲＡＭ １２で生じたエラーがＣＲＣエラーであるか、あるいはアドレス／パリティエラーであるかを区別させるように支援する。ＣＲＣエラーが検出されれば、Ａ３ビットに「１」がプログラムされ、そうでなければ「０」がプログラムされる。

１ビットのＡ４は、ＭＲＡＭ １２のＣ／Ａパリティエラー（「ＰＥ」）状態を知らせるために使用される。パリティエラー状態は、メモリ・コントローラがＭＲＡＭ １２で生じたエラーがＣＲＣエラーであるか、あるいはアドレス／パリティエラーであるかを区別させるように支援する。パリティエラーが検出されれば、Ａ４ビットに「１」がプログラムされ、そうでなければ、「０」がプログラムされる。

１ビットのＡ５ビットは、ＭＲＡＭ １２のＯＤＴ入力バッファパワーダウン（「ＯＤＴ」）機能を制御するために使用される。Ａ５ビットに、「０」値がプログラムされれば、ＯＤＴ入力バッファのパワーダウンは、ディセーブルにセッティングされ、「１」値がプログラムされれば、イネーブルにセッティングされる。

３ビットのＡ８：Ａ６は、ＭＲＡＭ １２のＯＤＴパーク・ターミネーション（「ＲＴＴ＿ＰＡＲＫ」）特性を制御するために使用される。パーク・ターミネーションは、コマンドがないハイインピーダンス状態であらかじめ決定される。パーク・ターミネーションは、ＯＤＴピンが「ロー（low）」であるときにオンされる。

Ａ８：Ａ６ビットに、「０００」値がプログラムされれば、パーク・ターミネーションは、ディセーブルされる。Ａ８：Ａ６ビットに、「００１」値がプログラムされれば、パーク・ターミネーション値は、ＲＺＱ／４に設定される。「０１０」値がプログラムされれば、ＲＺＱ／２に設定され、「０１１」値がプログラムされれば、ＲＺＱ／６に設定され、「１００」値がプログラムされれば、ＲＺＱ／１に設定され、「１０１」値がプログラムされれば、ＲＺＱ／５に設定され、「１１０」値がプログラムされれば、ＲＺＱ／３に設定され、「１１１」値がプログラムされれば、ＲＺＱ／７に設定される。ＲＺＱは、例えば、２４０Ωに設定される。

１ビットのＡ１０は、ＭＲＡＭ １２のデータマスク（「ＤＭ」）機能を提供するために使用される。ＭＲＡＭ １２は、データマスク（ＤＭ）機能と、データバス反転（ＤＢＩ：data bus inversion）機能を支援する。ＭＲＡＭ １２の書き込み動作で、ＤＭ機能またはＤＢＩ機能のうちいずれか一つは、イネーブルされるが、いずれも同時にはイネーブルされることがない。もしＤＭ機能及びＤＢＩ機能いずれもディセーブルされれば、ＭＲＡＭ １２は、入力レシーバをターンオフさせる。ＭＲＡＭ １２の読み取り動作では、ＤＢＩ機能だけが提供される。ＴＤＱＳ機能がイネーブルされれば、ＤＭ機能及びＤＢＩ機能は、支援されない。モードレジスタに提供されるＤＭ、ＤＢＩ及びＴＤＱＳの機能は、図１７Ｂのように整理される。

Ａ１０ビットに、「０」値がプログラムされれば、ＤＭ機能は、ディセーブルされる。Ａ１０ビットに「１」値がプログラムされれば、ＤＭ機能は、イネーブルされる。ＭＲＡＭ １２の書き込み動作で、ＤＭ機能がイネーブルされれば、ＭＲＡＭ １２は、ＤＱ入力に受信された書き込みデータをマスキングする。

１ビットのＡ１１は、ＭＲＡＭ １２の書き込みＤＢＩ機能を提供するために使用される。ＤＢＩ機能は、ＭＲＡＭ １２の電力消耗を減らすために支援される。ＭＲＡＭ １２の伝送線が電源電圧Ｖｄｄにターミネーション（termination）されている場合、ハイレベルの信号に比べて、ローレベルの信号を伝送するのにさらに多くの電流が消耗される。伝送データのうち、ローレベルのビット数がハイレベルのビット数より多い場合、伝送データを反転し、ローレベルのビット数を伝送データの全体ビット数の半分以下にして伝送することができる。このとき、伝送データを反転したという信号を追加で伝送することができる。

書き込みＤＢＩ機能がイネーブルされれば、ＭＲＡＭ １２は、ＤＱ入力に受信された書き込みデータを反転させる。Ａ１１ビットに、「０」値がプログラムされれば、書き込みＤＢＩ機能は、ディセーブルされる。Ａ１１ビットに「１」値がプログラムされれば、書き込みＤＢＩ機能は、イネーブルされる。

１ビットＡ１２は、ＭＲＡＭ １２の読み取りＤＢＩ機能を提供するために使用される。読み取りＤＢＩ機能がイネーブルされれば、ＭＲＡＭ １２は、ＤＱ出力に伝送された読み取りデータを反転させる。Ａ１２ビットに、「０」値がプログラムされれば、読み取りＤＢＩ機能は、ディセーブルされる。Ａ１２ビットに「１」値がプログラムされれば、読み取りＤＢＩ機能は、イネーブルされる。

ＭＲ５モードレジスタのＢＧ１，Ａ１３，Ａ９ビットは、ＲＦＵであり、モードレジスタ・セッティングの間、「０」にプログラムされる。

図１８Ａ及び図１８Ｂは、モードレジスタＭＲ６について説明する図面である。

図１８Ａを参照すれば、モードレジスタＭＲ６にセッティングされる動作の異なるモード及びモードそれぞれのビット割り当てについて説明している。モードレジスタＭＲ６は、ＢＧ０、ＢＡ１：ＢＡ０について、「１１０」ビット値によって選択される。モードレジスタＭＲ６は、ＭＲＡＭ １２のＶｒｅｆＤＱトレーニング値、ＶｒｅｆＤＱトレーニングレンジ、ＶｒｅｆＤＱトレーニングイネーブル、ｔＣＣＤタイミングを制御するためのデータを保存する。

６ビットのＡ５：Ａ０は、ＭＲＡＭ １２のＶｒｅｆＤＱトレーニング値を制御するために使用される。ＶｒｅｆＤＱトレーニング値は、ＶＤＤＱ電圧を基準に設定される。ＶｒｅｆＤＱトレーニング値は、２種レンジに分けられる。図１８Ｂに図示されているように、第１レンジ（Range１）で、ＶｒｅｆＤＱ最小動作電圧は、ＶＤＤＱの６０％に設定され、ＶｒｅｆＤＱ最大動作電圧は、ＶＤＤＱの９２％に設定される。第２レンジ（Range２）で、ＶｒｅｆＤＱ最小動作電圧は、ＶＤＤＱの４５％に設定され、ＶｒｅｆＤＱ最大動作電圧は、ＶＤＤＱの７７％に設定される。

１ビットのＡ６は、ＭＲＡＭ １２のＶｒｅｆＤＱトレーニングレンジ（「ＴＲ」）を制御するために使用される。Ａ６ビットに、「０」値がプログラムされれば、図１８Ｂの第１レンジのＶｒｅｆＤＱが選択され、「１」値がプログラムされれば、第２レンジのＶｒｅｆＤＱが選択される。

１ビットのＡ７は、ＭＲＡＭ １２のＶｒｅｆＤＱトレーニングイネーブル（「ＴＥ」）を制御するために使用される。Ａ７ビットに、「０」値がプログラムされれば、ＶｒｅｆＤＱトレーニングがディセーブルされ、「１」値がプログラムされれば、ＶｒｅｆＤＱトレーニングがイネーブルされる。

３ビットのＡ１２：Ａ１０は、ＭＲＡＭ １２のｔＣＣＤタイミング（「ｔＣＣＤ＿Ｌ」）を制御するために使用される。ｔＣＣＤタイミングは、ＣＡＳ・ツー・ＣＡＳコマンド遅延を意味する。Ａ１２：Ａ１０ビットに、「０００」値がプログラムされれば、ｔＣＣＤは、４クロックサイクル（ｎＣＫ）に設定される。「００１」値がプログラムされれば、ｔＣＣＤは、５ｎＣＫに設定され、「０１０」値がプログラムされれば、ｔＣＣＤは、６ｎＣＫに設定され、「０１１」値がプログラムされれば、ｔＣＣＤは、７ｎＣＫに設定され、「１００」値がプログラムされれば、ｔＣＣＤは、８ｎＣＫに設定される。Ａ１２：Ａ１０ビット「１０１」，「１１０」，「１１１」値は、未定である。

モードレジスタＭＲ６のＢＧ１，Ａ１３，Ａ９，Ａ８ビットは、ＲＦＵであり、モードレジスタ・セッティングの間、「０」にプログラムされる。

図１９は、本発明の多様な実施形態によるレイテンシ機能を有するＭＲＡＭについて説明する図面である。

図１９を参照すれば、ＭＲＡＭ １２は、図１のように、メモリ・コントローラ（memory controller）１１からコマンド信号ＣＭＤ及びアドレス信号（ＡＤＤＲ）を受信し、データ信号ＤＱをメモリ・コントローラ１１に提供したり、あるいはデータ信号ＤＱをメモリ・コントローラ１１から受信する。ＭＲＡＭ １２は、前述の図２で説明した構成要素、コマンドバッファ及びデコーダ（command buffer and decoder）１４、アドレスバッファ１６（address buffer）、モードレジスタ（mode register）１５、ロウデコーダ（row decoder）２０、メモリセル・アレイ（memory cell array）２１、カラムデコーダ（column decoder）２３、データドライバ及びセンスアンプ部（data driver and sense amplifier）２２，３７、及びデータ入出力フォト及びマルチプレクサ（data input/output port and multiplexer）２７，３５などを含む。図２のＭＲＡＭ １２と同一の参照符号の構成要素に係わる説明は省略する。

ＭＲＡＭ １２は、さらにメモリ・コントローラ１１（図１）から印加される読み取りコマンドまたは書き込みコマンドから、有効な最初のデータの入出力時間を制御するレイテンシ制御部１９０をさらに含む。レイテンシ制御部１９０は、アディティブ・レイテンシ（「ＡＬ」）を制御するアディティブ・レイテンシ制御部（ＡＬ control unit）１９１、書き込みレイテンシ（「ＣＷＬ」）を制御する書き込みレイテンシ制御部（ＷＬ control unit）１９２、及びＣＡＳレイテンシ（「ＣＬ」）を制御するＣＡＳレイテンシ制御部（ＣＬ control unit）１９３を含む。アディティブ・レイテンシ制御部１９１、書き込みレイテンシ制御部１９２及びＣＡＳレイテンシ制御部１９３は、モードレジスタ１５に保存されたＭＲＳコードによって制御される。

アディティブ・レイテンシ制御部１９１は、図１３Ａで説明したモードレジスタＭＲ１のＡ４：Ａ３ビットに保存されたコードによって、ＡＬを制御することができる。ＡＬは、持続可能なバンド幅について、コマンドとデータバスとを効率的にするために支援される。アディティブ・レイテンシ制御部１９１は、Ａ４：Ａ３ビットのコード「００」値によって、ＡＬをディセーブルさせる。アディティブ・レイテンシ制御部１９１は、Ａ４：Ａ３ビットコード「０１」値によって、ＡＬをＣＬ−１に制御し、「１０」値によって、ＣＬ−２に制御する。

書き込みレイテンシ制御部１９２は、図１４Ａで説明したモードレジスタＭＲ２のＡ５：Ａ３ビットに保存されたコードによって、ＣＷＬを制御することができる。ＣＷＬは、内部ライト命令と、有効な入力データの最初のビットとのクロックサイクル遅延によって定義される。書き込みレイテンシ制御部１９２は、Ａ５：Ａ３ビットコード「０００」値によって、ＣＷＬ−９に制御し、「００１」値によって、ＣＷＬ−１０に制御し、「０１０」値によって、ＣＷＬ−１１に制御し、「０１１」値によって、ＣＷＬ−１２に制御し、「１００」値によって、ＣＷＬ−１４に制御し、「１０１」値によって、ＣＷＬ−１６に制御し、「１１０」値によって、ＣＷＬ−１８に制御する。

ＭＲＡＭ １２の書き込み動作について説明すれば、ＭＲＡＭ １２は、コマンドバッファ１４に入力された書き込みコマンドをデコーディングし、モードレジスタ１５にあらかじめセッティングされたＡＬコードとＣＷＬコードとによって、書き込みコメンドを所定のクロックサイクルほど遅延させる。書き込みデータは、ＡＬレジスタセッティングとＣＷＬレジスタセッティングとの和の後に、ＤＱピンを介して入力される。実際の書き込み動作は、最後の書き込みデータが入力された後、メモリセル・アレイ２１に書き込まれるようになされる。書き込みレイテンシ（ＷＬ）は、ＡＬレジスタセッティングとＣＷＬレジスタセッティングとの和によって制御される。

ＣＡＳレイテンシ制御部１９３は、図１２Ａで説明したモードレジスタＭＲ０のＡ６：Ａ４，Ａ２ビットに保存されたコードによって、ＣＬを制御することができる。ＣＬは、読み取りコマンドと、有効な出力データの最初のビットとのクロックサイクル遅延を定義する。ＣＡＳレイテンシ制御部１９３は、Ａ６：Ａ４，Ａ２ビットコード「００００」値によって、ＣＬ−９に制御し、「０００１」値によって、ＣＬ−１０に制御し、「００１０」値によって、ＣＬ−１１に制御し、「００１１」値によって、ＣＬ−１２に制御し、「０１００」値によって、ＣＬ−１３に制御し、「０１０１」値によって、ＣＬ−１４に制御し、「０１１０」値によって、ＣＬ−１５に制御し、「０１１１」値によって、ＣＬ−１６に制御し、「１０００」値によって、ＣＬ−１８に制御し、「１００１」値によって、ＣＬ−２０に制御し、「１０１０」値によって、ＣＬ−２２に制御し、「１０１１」値によってＣＬ−２４に制御する。

ＭＲＡＭ １２の読み取り動作について説明すれば、ＭＲＡＭ １２は、モードレジスタ１５にセッティングされたＡＬほど読み取りコマンドを遅延させた後、メモリセル・アレイ２１内でアクセスされたメモリセルのデータを読み取るために、カラム選択信号をイネーブルさせる。メモリセルで読み取りされたデータは、ＣＡＳレイテンシ制御部１９３を介して、ＣＬコードによって遅延された後、ＤＱピンに出力される。読み取りレイテンシ（ＲＬ）は、ＡＬレジスタセッティングとＣＬレジスタセッティングとの和によって制御される。

図２０ないし図２３は、本発明の多様な実施形態のレイテンシによるタイミング・ダイヤグラムについて説明する図面である。図２０及び図２１は、ＭＲＡＭ １２の書き込み動作タイミング・ダイヤグラムであり、図２２及び図２３は、読み取り動作タイミング・ダイヤグラムである。

図２０を参照すれば、ＡＬ＝０、ＣＷＬ＝５、ＢＬ＝５、ＤＤＲ動作モードでの書き込み動作について説明している。メモリ・コントローラ１１からの書き込みコマンド入力後、ＭＲＡＭ １２は、ＣＷＬ＝５によって、５クロックサイクル後に、書き込みデータがＤＱピンに入力される。メモリセル・アレイ２１への書き込み動作は、ＢＬ＝８に該当する最後の書き込みデータが入力された後、カラム選択信号ＣＳＬがイネーブルにされながら行われる。

図２１を参照すれば、ＡＬ＝２、ＣＷＬ＝５、ＢＬ＝８、ＤＤＲ動作モードでの書き込み動作について説明している。メモリ・コントローラ１１（図１９）からの書き込みコマンド入力後、ＭＲＡＭ １２は、ＡＬ＝２によって、内部的に書き込みコマンドを２クロックサイクル遅延させ、続いてＣＷＬ＝５によって、５クロックサイクル後、書き込みデータがＤＱピンに入力される。メモリセル・アレイ２１への書き込み動作は、ＢＬ＝８に該当する最後の書き込みデータが入力された後、カラム選択信号ＣＳＬがイネーブルされながら行われる。

図２２を参照すれば、ＡＬ＝０、ＣＬ＝８、ＢＬ＝５、ＤＤＲ動作モードでの読み取り動作について説明している。メモリ・コントローラ１１からの読み取りコマンド入力後、ＭＲＡＭ １２は、カラム選択信号ＣＳＬをイネーブルさせ、メモリセル・アレイ２１からデータを読み取った後、ＣＬ＝８によって、８クロックサイクル後、読み取りデータをＤＱピンに出力する。

図２３を参照すれば、ＡＬ＝２、ＣＬ＝８、ＢＬ＝５、ＤＤＲ動作モードでの読み取り動作について説明している。メモリ・コントローラ１１からの読み取りコマンド入力後、ＭＲＡＭ １２は、ＡＬ＝２によって、２クロックサイクル後、カラム選択信号ＣＳＬをイネーブルさせ、メモリセル・アレイ２１からデータを読み取る。その後、ＣＬ＝８によって、８クロックサイクル後に、読み取りデータをＤＱピンに出力する。

図２４は、本発明の多様な実施形態によるＭＲＡＭについて説明する第２例の図面である。

図２４を参照すれば、ＭＲＡＭ １２は、図１９で説明したＭＲＡＭ １２の構成要素を同一に含み、ＤＭバッファ（ＤＭ buffer）２４１とＤＭ制御部（ＤＭ control unit）２４２とをさらに含む。ＤＭバッファ２４２は、ＤＱピンに入力されるデータを選択的にマスキングするＤＭ信号を受信する。ＤＭ制御部２４２は、ＭＲ５モードレジスタのＡ１０ビットコードによって、データマスキング（ＤＭ）動作を制御することができる。ＤＭ制御部２４２は、Ａ１０ビットの「０」値によって、ＤＭ機能をディセーブルさせ、「１」値によって、イネーブルさせる。ＭＲＡＭ １２の書き込み動作で、ＤＭ機能がイネーブルされれば、例えば、１６ビットのＤＱ入力で、バイト単位でデータマスキングする。すなわち、１６ビットの書き込みデータのうち８ビットは、マスキングされる。

書き込み動作で、ＤＱ入力とＤＭ信号は、典型的に、書き込みレイテンシ（ＷＬ）後に、同一のタイミングで入力される。ＭＲＡＭ １２は、モードレジスタ１５に提供されるＤＭレイテンシ（ＤＭＬ）によって、ＤＱ入力とは異なるレイテンシで、ＤＭ信号を制御することができる。ＤＭＬは、前述のモードレジスタＭＲ０ないしモードレジスタＭＲ６には設定されていないが、モードレジスタＭＲ０ないしモードレジスタＭＲ６のうち、ＲＦＵであるビットを用いて設定することができる。ＭＲＡＭ １２は、ＤＭレイテンシをＤＱ入力と分離制御することによって、内部動作マージンを確保することができる。

図２５は、本発明の多様な実施形態によるＭＲＡＭについて説明する第３例の図面である。

図２５を参照すれば、ＭＲＡＭ １２は、図１９で説明したＭＲＡＭ １２の構成要素を同一に含み、ＥＤＣ（error detection code）ポート２５１、ＥＤＣレイテンシ制御部２５２及びＥＤＣコード計算部２５３をさらに含む。説明の重複を避けるために、同一の構成要素に係わる説明は省略する。

ＭＲＡＭ １２は、書き込み動作または読み取り動作で、エラー検出コードＥＤＣ機能を支援することができる。ＥＤＣ機能は、ＣＲＣ（cyclic redundancy check）機能とほぼ同一である。ＥＤＣコード計算部２５３は、書き込みデータまたは読み取りデータに、ＣＲＣ機能を採用することができる。計算されたＣＲＣ値をメモリ・コントローラ１１に伝送するとき、ＭＲＡＭ １２は、ＥＤＣレイテンシ制御部２５２によって決定される所定のレイテンシで、ＣＲＣ値を伝送することができる。所定のレイテンシで遅延されたＣＲＣ値は、ＥＤＣポート２５１を介して、メモリ・コントローラ１１に伝送される。

ＥＤＣレイテンシ制御部２５２は、モードレジスタ１５に提供されるＣＲＣライトレイテンシ（ＣＲＣＷＬ）によるクロックサイクル後、書き込みデータのＣＲＣ値を伝送する。または、ＥＤＣレイテンシ制御部２５２は、モードレジスタ１５に提供されるＣＲＣリードレイテンシ（ＣＲＣＲＬ）によるクロックサイクル後、読み取りデータのＣＲＣ値を伝送する。ＣＲＣＷＬまたはＣＲＣＲＬは、図２６のＥＤＣモードレジスタに提供される。

図２６を参照すれば、ＥＤＣモードレジスタにセッティングされる動作モードそれぞれのビット割り当てについて説明している。４ビットＢＡ３：ＢＡ０に、「０１００」値がプログラムされれば、ＥＤＣモードレジスタを選択する。ＥＤＣモードレジスタは、ＥＤＣホールドパターン，ＣＲＣＷＬ，ＣＲＣＲＬ，ＲＤ ＣＲＣ，ＷＲ ＣＲＣ，ＥＤＣ１３Ｉｎｖ機能を制御するデータを保存する。

４ビットのＡ３：Ａ０は、ＭＲＡＭ １２のＥＤＣホールドパターンを支援するために使用される。ＥＤＣホールドパターンは、ＥＤＣポート２５１に伝送されるバックグラウンド・パターンと見なされる。Ａ３：Ａ０ビットは、初期にいずれも「１」にセッティングされる。パターンは、右側から左側にシフトされ、毎クロックごとに反復される。パターンの出力タイミングは、リードバースト（READ burst）と同一である。ＥＤＣホールドパターンは、書き込み動作中または読み取り動作中にＣＲＣイネーブルされたバーストについて計算されたＣＲＣ値で代替される。

３ビットのＡ６：Ａ４は、ＭＲＡＭ １２のＣＲＣＷＬ機能を提供するために使用される。ＣＲＣＷＬは、書き込みデータのＣＲＣ値を伝送するときに設定されるレイテンシである。Ａ６：Ａ４ビットに、「０００」値がプログラムされれば、ＣＲＣＷＬは、７クロックサイクルに設定される。「００１」値がプログラムされれば、ＣＲＣＷＬ−８に設定され、「０１０」値がプログラムされれば、ＣＲＣＷＬ−９に設定され、「０１１」値がプログラムされれば、ＣＲＣＷＬ−１０に設定され、「１００」値がプログラムされれば、ＣＲＣＷＬ−１１に設定され、「１０１」値がプログラムされれば、ＣＲＣＷＬ−１２に設定され、「１１０」値がプログラムされれば、ＣＲＣＷＬ−１３に設定され、「１１１」値がプログラムされれば、ＣＲＣＷＬ−１４に設定される。

２ビットのＡ８：Ａ７は、ＭＲＡＭ １２のＣＲＣＲＬ機能を提供するために使用される。ＣＲＣＲＬは、読み取りデータのＣＲＣ値を伝送するときに設定されるレイテンシである。Ａ８：Ａ７ビットに、「００」値がプログラムされれば、ＣＲＣＲＬは、０クロックサイクルに設定される。「０１」値がプログラムされれば、ＣＲＣＲＬ−１に設定され、「１０」値がプログラムされれば、ＣＲＣＲＬ−２に設定され、「１１」値がプログラムされれば、ＣＲＣＲＬ−３に設定される。

１ビットのＡ９は、ＭＲＡＭ １２の読み取りＣＲＣ（「ＲＤ ＣＲＣ」）イネーブル機能を支援するために使用される。Ａ９ビットに、「０」値がプログラムされれば、ＲＤ ＣＲＣは、オン（on）になり、「１」値がプログラムされれば、ＲＤ ＣＲＣは、オフ（off）になる。

１ビットのＡ１０は、ＭＲＡＭ １２の書き込みＣＲＣ（「ＷＲ ＣＲＣ」）イネーブル機能を支援するために使用される。Ａ１０ビットに、「０」値がプログラムされれば、ＷＲ ＣＲＣは、オン（on）になり、「１」値がプログラムされれば、ＷＲ ＣＲＣは、オフ（off）になる。

１ビットのＡ１１は、ＥＤＣ１とＥＤＣ３とが反転されたＥＤＣホールドパターン（「ＥＤＣ１３Ｉｎｖ」）を伝送するように使用される。それにより、ＥＤＣ１３Ｉｎｖは、疑似差動パターン（pseudo-differential pattern）を伝送することができる。Ａ１１ビットに、「０」値がプログラムされれば、ＥＤＣホールドパターンは、反転されず、「１」値がプログラムされれば、ＥＤＣホールドパターンは、反転される。

図２７は、本発明の多様な実施形態によるＭＲＡＭのＤＱＳプリアンブル機能を具現するブロックダイヤグラムである。

図２７を参照すれば、ＤＱＳプリアンブル制御ブロック２７０は、図２のＭＲＡＭ １２に含まれる。ＤＱＳプリアンブル制御ブロック２７０は、ＤＱデータの入力または出力前に、所定のプリアンブル時間を有するＤＱＳ信号を発する。ＤＱＳプリアンブル制御ブロック２７０は、クロック周波数検出部（clock frequency detector）２７１、レイテンシ制御部（latency control unit）１９０、プリアンブル制御部（preamble control unit）２７２及びＤＱＳバッファ（ＤＱＳ buffer）２７３を含む。

クロック周波数制御部２７１は、受信されたクロック信号ＣＫの周波数を検出する。レイテンシ制御部１９０は、レイテンシ信号（ＬＡＴ）に応答して受信されたクロック信号ＣＫを、所定のクロックサイクルほど遅延させる。レイテンシ制御部１９０は、図１９に図示されているように、アディティブ・レイテンシ制御部１９１、書き込みレイテンシ制御部１９２及びＣＡＳレイテンシ制御部１９３を含む。レイテンシ信号（ＬＡＴ）は、アディティブ・レイテンシ（「ＡＬ」）、書き込みレイテンシ（「ＣＷＬ」）及びＣＡＳレイテンシ（「ＣＬ」）の和にセッティングされる。レイテンシ制御部１９０は、レイテンシ信号（ＬＡＴ）によって遅延された第１内部制御信号（ＩＮＴ＿ＬＡＴ）を発する。

プリアンブル制御部２７２は、モードレジスタ信号（ＭＲＳ）に応答し、第１内部制御信号（ＩＮＴ＿ＬＡＴ）から所定のプリアンブル時間ほど早め、第２内部制御信号（ＩＮＴ＿ＭＲＳ）を発生する。モードレジスタ信号（ＭＲＳ）は、前述の１６Ａで説明したモードレジスタＭＲ４に保存されたリードプリアンブル機能（「ＲＰ」）及びライトプリアンブル（「ＷＰ」）機能から提供される。Ａ１１ビットに、「０」がプログラムされれば、リードプリアンブルは、１クロックサイクル（ｔＣＫ）にセッティングされ、「１」がプログラムされれば、２クロックサイクル（ｔＣＫ）にセッティングされる。

リードプリアンブルは、読み取りコマンドによるＤＱデータ出力前に、ＤＱＳが１ｔＣＫまたは２ｔＣＫのプリアンブル時間を有する。Ａ１２ビットに、「０」値がプログラムされれば、ライトプリアンブルは、１ｔＣＫにセッティングされ、「１」値が２ｔＣＫにセッティングされる。リードライトプリアンブルは、書き込みコマンドによるＤＱデータ入力前に、ＤＱＳが１ｔＣＫまたは２ｔＣＫのプリアンブル時間を有する。

ＤＱＳバッファ２７３は、第２内部制御信号（ＩＮＴ＿ＭＲＳ）に応答して受信されたクロック信号ＣＫから、所定のプリアンブル時間を有するＤＱＳ信号を発する。

図２８は、図２７のＤＱＳプリアンブル制御ブロック２７０の動作タイミングについて説明する図面である。

図２８を参照すれば、ＤＱＳ信号とＤＱとがハイＺ状態にあって、メモリ・コントローラ１１がＭＲＡＭ １２を読み取れば、ＤＱＳに同期されてＤＱデータを出力する。ＤＱＳ信号は、ＭＲＡＭ １２読み取りデータの同期化された受信のために、メモリ・コントローラによって使用される。読み取りコマンドから、レイテンシ（ＬＡＴ）、例えば、ＬＡＴ＝３の後、ＤＱＳトグリングによってＤＱデータが読み取られる。このとき、ＤＱＳ信号は、ＤＱデータ出力前に、所定のプリアンブル時間、例えば、ＲＰ＝１ｔＣＫを有する。

図２９ないし図３５は、本発明の多様な実施形態によるＭＲＡＭのパッケージ、ピン及びモジュールについて説明する図面である。ＭＲＡＭは、ＳＤＲＡＭと互換が可能なピン構成及びパッケージを構成することができる。また、ＭＲＡＭチップで構成されたモジュールは、ＳＤＲＡＭモジュールと互換されるように具現される。すなわち、ＭＲＡＭチップのピン配列は、ＤＤＲ２ ＳＤＲＡＭ、ＤＤＲ３ ＳＤＲＡＭまたはＤＤＲ４ ＳＤＲＡＭのうちいずれか一つと互換されるように具現される。

図２９を参照すれば、ＭＲＡＭのパッケージ２９０は、半導体メモリ装置本体２９１及びボールグリッド・アレイ（ＢＧＡ：ball grid array）２９２を含む。ボールグリッド・アレイ２９２は、複数のソルダボール（solder balls）を含む。複数のソルダボールは、半導体メモリ装置本体２９１と印刷回路基板（printed circuit board：図示せず）を連結することができる。ソルダボールは、導電物質で構成される。

図３０Ａを参照すれば、ＭＲＡＭのパッケージが、Ｘ４またはＸ８のデータ入出力仕様で使用されるとき、ボールグリッド・アレイは、１３行９列で配列される。１３行は、Ａ〜Ｎ行で定義され、９列は、１〜９列で定義される。ボールグリッド・アレイの１〜３列と７〜９列は、ソルダボール領域であってもよい。ソルダボール領域には、ソルダボールΟが提供される。ボールグリッド・アレイの４〜６列は、ダミーボール領域（＋）である。ダミーボール領域には、ソルダボールが提供されない。すなわち、ボールグリッド・アレイで、全７８個のソルダボールが提供される。

図３０Ｂを参照すれば、ＭＲＡＭのパッケージが、Ｘ１６データ入出力仕様で使用されるとき、ボールグリッド・アレイは、１６行９列に配列される。１６行は、Ａ〜Ｔ行で定義され、９列は、１〜９列で定義される。ボールグリッド・アレイの１〜３列と７〜９列は、ソルダボール領域であり、４〜６列は、ダミーボール領域（＋）である。ボールグリッド・アレイで、全９６個のソルダボールが提供される。

図３１を参照すれば、Ｘ４またはＸ８のデータ入出力仕様のＭＲＡＭパッケージのピン構成が、ＤＤＲ３ ＳＤＲＡＭと互換されるように配される。ピン配列には、電源電圧ＶＤＤ，ＶＤＤＱ、接地電圧ＶＳＳ，ＶＳＳＱ、データ入出力信号ＤＱ０−７、アドレス信号Ａ０−１４、クロック信号ＣＫ，ＣＫ＃、クロックイネーブル信号ＣＫＥ、コマンド信号ＣＡＳ＃，ＲＡＳ＃，ＷＥ＃などが含まれる。

図３２を参照すれば、Ｘ４またはＸ８のデータ入出力仕様のＭＲＡＭパッケージのピン構成がＤＤＲ４ ＳＤＲＡＭと互換されるように配される。ピン配列には、電源電圧ＶＤＤ，ＶＰＰ，ＶＤＤＱ、接地電圧ＶＳＳ，ＶＳＳＱ、データ入出力信号ＤＱ０−７、アドレス信号Ａ０−１７、クロック信号ＣＫ＿ｔ，ＣＫ＿ｃ、クロックイネーブル信号ＣＫＥ、コマンド信号ＣＡＳ＿ｎ，ＲＡＳ＿ｎ，、ＷＥ＿ｎなどが含まれる。

図３３を参照すれば、ＭＲＡＭモジュール３３０は、印刷回路基板３３１、複数のＭＲＡＭチップ３３２及びコネクタ３３３を含む。複数のＭＲＡＭチップ３３２は、印刷回路基板３３１の上面と下面とに結合される。コネクタ３３３は、導電線（図示せず）を介して、複数のＭＲＡＭチップ３３２と電気的に連結される。また、コネクタ３３３は、外部ホストのスロットに連結される。

それぞれのＭＲＡＭチップ３３２は、当該ＭＲＡＭチップ３３２の多様な機能、特性及びモードをプログラムすることができるモードレジスタ３３６を含む。モードレジスタ３３６は、バースト長、読み取りバーストタイプ、ＣＡＳレイテンシ、テストモード、ＤＬＬリセット、ライトリカバリ及び読み取りコマンド・ツー・プリチャージコマンド特性、プリチャージパワーダウン間のＤＬＬ使用を制御することができる。モードレジスタ３３６は、ＤＬＬイネーブル／ディセーブル、出力ドライブ強度、アディティブ・レイテンシ、ライトレベリング・イネーブル／ディセーブル、ＴＤＱＳイネーブル／ディセーブル、及び出力バッファ・イネーブル／ディセーブルを制御するためのデータを保存することができる。

モードレジスタ３３６は、ＣＡＳライトレイテンシ、ダイナミック・ターミネーション、ライトＣＲＣを制御するためのデータを保存することができる。モードレジスタ３３６は、ＭＰＲロケーション機能、ＭＰＲ動作機能、ギアダウンモード、パーＭＲＡＭアドレッシングモード及びＭＰＲ読み取りフォーマットを制御するためのデータを保存することができる。モードレジスタ３３６は、パワーダウンモード、Ｖｒｅｆモニタリング、ＣＳ・ツー・コマンド／アドレスレイテンシモード、読み取りプリアンブルトレーニング・モード、読み取りプリアンブル機能、書き込みプリアンブル機能を制御するためのデータを保存することができる。

モードレジスタ３３６は、Ｃ／Ａパリティ機能、ＣＲＣエラー状態、Ｃ／Ａパリティエラー状態、ＯＤＴ入力バッファパワーダウン機能、データマスク機能、書き込みＤＢＩ機能、読み取りＤＢＩ機能を制御するためのデータを保存することができる。モードレジスタ３３６は、ＶｒｅｆＤＱトレーニング値、ＶｒｅｆＤＱトレーニングレンジ、ＶｒｅｆＤＱトレーニングイネーブル、ｔＣＣＤタイミングを制御するためのデータを保存することができる。モードレジスタ３３６は、ＥＤＣホールドパターン、ＣＲＣＷＬ、ＣＲＣＲＬ、ＲＤ ＣＲＣ、ＷＲ ＣＲＣ、ＥＤＣ１３Ｉｎｖ機能を制御するためのデータを保存することができる。

図３４を参照すれば、ＭＲＡＭモジュール３４０は、印刷回路基板３４１、複数のＭＲＡＭチップ３４２、コネクタ３４３、及び複数のバッファチップ３４４を含む。複数のバッファチップ３４４は、それぞれのＭＲＡＭチップ３４２とコネクタ３４３との間に配置される。ＭＲＡＭチップ３４２とバッファチップ３４４は、印刷回路基板３４１の上面及び下面に提供される。印刷回路基板３４１の上面及び下面に形成されるＭＲＡＭチップ３４２とバッファチップ３４４は、複数のビアホールを介して連結される。

それぞれのＭＲＡＭチップ３４２は、当該ＭＲＡＭチップ３４２の多様な機能、特性及びモードをプログラムすることができるモードレジスタ３４６を含む。モードレジスタ３４６は、前述の図３３のモードレジスタ２２６と同一の機能を有することができる。

バッファチップ３４４は、バッファチップ３４４と連結されるＭＲＡＭチップ３４２の特性をテストした結果を保存することができる。バッファチップ３４４は、保存された特性情報を利用して、当該ＭＲＡＭチップ３４２の動作を管理することにより、ウィーク（weak）セルやウィークページがＭＲＡＭチップ３４２動作に及ぼす影響を減少させる。例えば、バッファチップ３４４は、その内部に保存部を置き、ＭＲＡＭチップ３４２のウィークセルまたはウィークページを救済することができる。

図３５を参照すれば、ＭＲＡＭモジュール３５０は、印刷回路基板３５１、複数のＭＲＡＭチップ３５２、コネクタ３５３、複数のバッファチップ３５４及びコントローラ３５５を含む。コントローラ３５５は、ＭＲＡＭチップ３５２とバッファチップ３５４とを通信させ、ＭＲＡＭチップ３５２の動作モードを制御する。コントローラ３５５は、ＭＲＡＭチップ３５５のモードレジスタ３５６を利用して、多様な機能、特性及びモードを制御することができる。

コントローラ３５５は、例えば、ＭＲＡＭチップ３５２のスキューを補償するように、リードレベリング（read leveling）、ライトレベリング（write leveling）及びリードプリアンブル・トレーニングを制御し、１つの動作が完了するや否やプリチャージ動作が自動的に始まるように、ライトリカバリ（ＷＲ）時間と、読み取り・ツー・プリチャージ（ＲＴＰ）時間とを制御する。また、コントローラ３５５は、ＭＲＡＭチップ３５２のＶｒｅｆモニタリング動作やデータマスキング動作などを制御する。

それぞれのＭＲＡＭチップ３５２は、当該ＭＲＡＭチップ３５２の多様な機能、特性及びモードをプログラムすることができるモードレジスタ３５６を含む。モードレジスタ３５６は、前述の図３３のモードレジスタ２２６と同一の機能を有することができる。

ＭＲＡＭモジュール３３０，３４０，３５０は、ＳＩＭＭ（single in-line memory module）、ＤＩＭＭ（dual in-line memory module）、ＳＯ−ＤＩＭＭ（small-outline ＤＩＭＭ）、ＵＤＩＭＭ（unbuffered ＤＩＭＭ）、ＦＢＤＩＭＭ（fully-buffered ＤＩＭＭ）、ＲＢＤＩＭＭ（rank-buffered ＤＩＭＭ）、ＬＲＤＩＭＭ（load-reduced ＤＩＭＭ）、mini−ＤＩＭＭ及びmicro−ＤＩＭＭなどのメモリ・モジュールに適用される。

図３６は、本発明の多様な実施形態によるＭＲＡＭ半導体レイヤを具備する積層構造の半導体装置について説明する図面である。

図３６を参照すれば、半導体装置３６０は、多数のＭＲＡＭ半導体レイヤＬＡ１ないしＬＡｎを具備することができる。半導体レイヤＬＡ１ないしＬＡｎそれぞれは、ＭＲＡＭセルから構成されるメモリセル・アレイ３６１を含むメモリチップでもあり、半導体レイヤＬＡ１ないしＬＡｎのうち一部は、外部のコントローラとインタフェーシングを行うマスターチップであり、残りは、データを保存するスレーブチップであってもよい。図３６で、最も下に位置する半導体レイヤＬＡ１は、マスターチップであり、残りの半導体レイヤＬＡ２ないしＬＡｎは、スレーブチップであってもよい。

多数の半導体レイヤＬＡ１ないしＬＡｎは、貫通シリコンビア（ＴＳＶ）３６２を介して信号を互いに送受信し、マスターチップＬＡ１は、外面に形成された導電手段（図示せず）を介して、外部のメモリ・コントローラ（図示せず）と通信することができる。

また、半導体レイヤＬＡ１ないしＬＡｎ間の信号の伝達は、光学的入出力接続（optical ＩＯ connection）で行われる。例えば、ラジオ周波数（ＲＦ：radio frequency）波あるいは超音波を利用する放射型（radiative）方式、磁気誘導（magnetic induction）を利用する誘導カップリング（inductive coupling）方式、または磁場共振を利用する非放射型（non-radiative）方式を利用して互いに連結される。

放射型方式は、モノポール（monopole）やＰＩＦＡ（planar inverted-Ｆ antenna）などのアンテナを利用して、無線で信号を伝達する方式である。経時的に変化する電界や磁界が互いに影響を与えながら放射が起こり、同じ周波数のアンテナがある場合、入射波の極（polarization）特性に合うように信号を受信することができる。

誘導カップリング方式は、コイルを何回も巻き、１方向に強い磁界を発生させ、類似した周波数で共振するコイルを近接させてカップリングを発生させる方式である。

非放射型方式は、近距離電磁場を介して、同じ周波数で共振する２媒体間で電磁波を移動させる減衰波結合（evanescent wave coupling）を利用する方式である。

それぞれの半導体レイヤＬＡ１ないしＬＡｎは、当該半導体レイヤＬＡ１ないしＬＡｎの多様な機能、特性及びモードをプログラムすることができるモードレジスタ３６６を含む。モードレジスタ３６６は、前述の図３３のモードレジスタ２２６と同一の機能を有することができる。

前述の図３３ないし図３５のモジュール構造で、それぞれのＭＲＡＭチップは、複数のＭＲＡＭ半導体レイヤＬＡ１〜ＬＡｎを含んでもよい。

図３７は、本発明の多様な実施形態によるＭＲＡＭを含むメモリシステムについて説明する図面である。

図３７を参照すれば、メモリシステム３７０は、光連結装置（optical link）３７１Ａ，３７１Ｂ、コントローラ３７２（controller）及びＭＲＡＭ ３７３を含む。光連結装置３７１Ａ，３７１Ｂは、コントローラ３７２とＭＲＡＭ ３７３とを相互連結する（interconnect）。コントローラ３７２は、コントロールユニット（control unit）３７４、第１送信部（first transmitter）３７５、第１受信部（first receiver）３７６を含む。コントロールユニット３７４は、第１電気信号ＳＮ１を第１送信部３７５に伝送する。第１電気信号ＳＮ１は、ＭＲＡＭ ３７３に伝送されるコマンド信号、クロッキング信号、アドレス信号または書き込みデータなどによって構成される。

第１送信部３７５は、第１光変調器３７５Ａを含み、第１光変調器３７５Ａは、第１電気信号ＳＮ１を第１光送信信号ＯＴＰ１ＥＣに変換して光連結装置３７１Ａに伝送する。第１光送信信号ＯＴＰ１ＥＣは、光連結装置３７１Ａを介して、シリアル通信に伝送される。第１受信部３７６は、第１光復調器３７６Ｂを含み、第１光復調器３７６Ｂは、光連結装置３７１Ｂから受信された第２光受信信号ＯＰＴ２ＯＣを第２電気信号ＳＮ２に変換してコントロールユニット３７４に伝送する。

ＭＲＡＭ ３７３は、第２受信部３７７、ＳＴＴ＿ＭＲＡＭセルを含むメモリ領域（memory region）３７８及び第２送信部３７９を含む。また、ＭＲＡＭ ３７３は、ＭＲＡＭ ３７３の多様な機能、特性及びモードをプログラムすることができるモードレジスタを含んでもよい。第２受信部３７７は、第２光復調器３７７Ａを含み、第２光復調器３７７Ａは、光連結装置３７１Ａから、第１光受信信号ＯＰＴ１ＯＣを第１電気信号ＳＮ１に変換し、メモリ領域３７８に伝送する。

メモリ領域３７８では、第１電気信号ＳＮ１に応答し、書き込みデータをＳＴＴ−ＭＲＡＭセルに書き込んだり、あるいはメモリ領域３７８から読み取りされたデータを第２電気信号ＳＮ２として、第２送信部３７９に伝送する。第２電気信号ＳＮ２は、メモリ・コントローラ３７２に伝送されるクロッキング信号、読み取りデータなどによって構成される。第２送信部３７９は、第２光変調器３７９Ｂを含み、第２光変調器３７９Ｂは、第２電気信号ＳＮ２を第２光データ信号ＯＰＴ２ＥＣに変換し、光連結装置３７１Ｂに伝送する。第２光送信信号ＯＴＰ２ＥＣは、光連結装置３７１Ｂを介して、シリアル通信に伝送される。

図３８は、本発明の多様な実施形態によるＭＲＡＭを含むデータ処理システムについて説明する図面である。

図３８を参照すれば、データ処理システム３８０は、第１装置３８１、第２装置３８２及び多数個の光連結装置（optical link）３８３，３８４を含む。第１装置３８１と第２装置３８２は、シリアル通信を介して、光信号を通信させることができる。

第１装置３８１は、ＭＲＡＭ ３８５Ａ、第１光源３８６Ａ、電光変換（electric to optical conversion）動作を行うことができる第１光変調器（optical modulator）３８７Ａ及、び光電変換（optical to electric conversion）動作を行うことができる第１光復調器（optical de-modulator）３８８Ａを含んでもよい。第２装置３８２は、ＭＲＡＭ ３８５Ｂ、第２光源３８６Ｂ、第２光変調器３８７Ｂ及び第１光復調器３８８Ｂを含む。ＭＲＡＭ ３８５Ａ、３８５Ｂは、当該ＭＲＡＭ ３８５Ａ，３８５Ｂの多様な機能、特性及びモードをプログラムすることができるモードレジスタを含んでもよい。

第１光源３８６Ａ及びび第２光源３８６Ｂは、持続波形を有する光信号を出力する。第１光源３８６Ａ及びび第２光源３８６Ｂは、多波長光源である分散型フィードバック・レーザダイオード（ＤＦＢ−ＬＤ：distributed feed-back laser diode）またはフェブリペロー・レーザダイオード（ＦＰ−ＬＤ：Fabry Perot laser diode）を光源として使用することができる。

第１光変調器３８７Ａは、伝送データを光送信信号に変換して光連結装置３８３に伝送する。第１光変調器３８７Ａは、伝送データによって、第１光源３８６Ａで受信された光信号の波長を変調することができる。第１光復調器３８８Ａは、第２装置３８２の第２光変調器３８７Ｂから出力された光信号を、光連結装置３８４を介して受信して復調し、復調された電気信号を出力する。

第２光変調器３８７Ｂは、第２装置３８２の伝送データを光送信信号に変換し、光連結装置３８４に伝送する。第２光変調器３８７Ｂは、伝送データによって、第２光源３８６Ｂで受信された光信号の波長を変調することができる。第２光復調器３８８Ｂは、第１装置３８１の第１光変調器３８７Ａから出力された光信号を、光連結装置３８３を介して受信して復調し、復調された電気信号を出力する。

図３９は、本発明の多様な実施形態によるＭＲＡＭを含むサーバシステムについて説明する図面である。

図３９を参照すれば、サーバシステム３９０は、メモリ・コントローラ３９２及び複数のメモリ・モジュール３９３を具備する。それぞれのメモリ・モジュール３９３は、複数のＭＲＡＭチップ３９４を含んでもよい。ＭＲＡＭチップ３９４は、ＳＴＴ＿ＭＲＡＭセルを含むメモリ領域と、ＭＲＡＭ３９４の多様な機能、特性及びモードをプログラムすることができるモードレジスタと、を含んでもよい。

サーバシステム３９０は、第１回路基板３９１のソケット３９５に、第２回路基板３９６が結合される構造を有することができる。サーバシステム３９０は、信号チャネル別に１枚の第２回路基板３９６が、第１回路基板３９１と連結されるチャネル構造を設計することができる。しかし、これに制限されるものではなく、多様な構造を有することができる。

一方、メモリ・モジュール３９３の信号の伝達が、光学的入出力接続（optical ＩＯ connection）で行われる。光学的入出力接続のために、サーバシステム３９０は、電光変換ユニット３９７をさらに含み、メモリ・モジュール３９３それぞれは、光電変換ユニット３９８をさらに含んでもよい。

メモリ・コントローラ３９２は、電気的チャネルＥＣを介して、電光変換ユニット３９７に接続される。電光変換ユニット３９７は、電気的チャネルＥＣを介してメモリ・コントローラ３９２から受信された電気的信号を光信号に変換させ、光チャネルＯＣ側に伝達する。また、電光変換ユニット３９７は、光チャネルＯＣを介して受信される光信号を電気的信号に変換させ、電気的チャネルＥＣ側に伝達する信号処理を行う。

メモリ・モジュール３９３は、光チャネルＯＣを介して、電光変換ユニット３９７と接続される。メモリ・モジュール３９３に印加された光信号は、光電変換ユニット３９８を介して電気的信号に変換され、ＭＲＡＭチップ３９４に伝達される。このような光連結メモリ・モジュールで構成されたサーバシステム３９０は、高い保存容量と迅速な処理速度とを支援することができる。

図４０は、本発明に多様な実施形態によるＭＲＡＭが装着されたコンピュータ・システムについて説明する図面である。

図４０を参照すれば、コンピュータ・システム４００は、モバイル機器やデスクトップコンピュータなどに装着される。コンピュータ・システム４００は、システムバス４０４に電気的に連結されるＭＲＡＭメモリシステム４０１、中央処理装置（ＣＰＵ）４０５、ＲＡＭ ４０６、ユーザ・インターフェース４０７及びベースバンド・チップセット（baseband chipset）のようなモデム４０８を含んでもよい。コンピュータ・システム４００には、応用チップセット（application chip set）、カメライメージ・プロセッサ（ＣＩＰ：camera image processor）、入出力装置などがさらに提供される。

ユーザ・インターフェース４０７は、通信ネットワークにデータを伝送したり、あるいは通信ネックワークからデータを受信するためのインターフェースであってもよい。ユーザ・インターフェース４０７は、有無線形態でもり、アンテナまたは有無線トランシーバなどを含んでもよい。ユーザ・インターフェース４０７またはモデム４０８を介して提供されたり、中央処理装置４０５によって処理されたデータは、ＭＲＡＭメモリシステム４０１に保存される。

ＭＲＡＭメモリシステム４０１は、ＭＲＡＭ ４０２とメモリ・コントローラ４０３を含んでもよい。ＭＲＡＭ ４０２には、中央処理装置４０５によって処理されたデータ、または外部から入力されたデータが保存される。ＭＲＡＭ ４０２は、ＳＴＴ＿ＭＲＡＭセルを含むメモリ領域と、ＭＲＡＭ ４０２の多様な機能、特性及びモードをプログラムすることができるモードレジスタと、を含んでもよい。

コンピュータ・システム４００が無線通信を行う装備である場合、コンピュータ・システム４００は、ＣＤＭＡ（code division multiple access）、ＧＳＭ（登録商標）（global system for mobile communication）、ＮＡＤＣ（North American multiple access）、ＣＤＭＡ ２０００のような通信システムで使用される。コンピュータ・システム４００は、個人ポータブル情報端末機（ＰＤＡ：personal digital assistant）、携帯用コンピュータ、ウェブタブレット（web tablet）、デジタルカメラ、ＰＭＰ（portable media player）、モバイルフォン、無線フォン、ラップトップ・コンピュータのような情報処理装置に装着される。

システムには、処理速度が速いキャッシュメモリ、ＲＡＭのような大容量データを保存するためのストレージを別途に置くのに対して、本発明の実施形態によるＭＲＡＭシステム一つでもって、前述のメモリをいずれも代替することが可能である。すなわち、ＭＲＡＭを含むメモリ装置で、大容量のデータを迅速に保存することができ、コンピュータ・システム構造が単純になる。

本発明は、図面に図示された実施形態を参照に説明したが、それらは、例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらなければならない。

本発明の磁気メモリ装置は、例えば、電子機器関連の技術分野に効果的に適用可能である。

１０ 半導体メモリシステム
１１ メモリ・コントローラ
１２ メモリ装置（ＭＲＡＭ）
１４ 制御ロジック
１５ モードレジスタ
１６ アドレスバッファ
１７ ロウアドレス・マルチプレクサ
１８ バンク制御ロジック部
１９ カラムアドレス・カウンタ及びラッチ
２０ アドレスラッチ及びデコーダ
２１ メモリバンク
２２ センスアンプ
２３ カラムデコーダ
２４ Ｉ／ＯゲーティングＤＭロジック
２５ データ読み取りラッチ
２６ マルチプレクサ
２７ データドライバ
２８ ストローブ信号発生部
２９ ＤＬＬ
３０ メモリセル
３２ ワードライン駆動部
３４ ソースライン回路
３５ データレシーバ
３６ 入力レジスタ
３７ 書き込みＦＩＦＯ及びドライバ
４０ ＭＴＪ素子
４１ 自由層
４２ トンネル層
４３ 固定層
４４ 基準電圧発生部
４５ 書き込み／読み取りバイアス発生部

Claims (24)

1. 磁化方向により、少なくとも２種状態間を可変する磁気メモリセルを含むＭＲＡＭ（magnetic random access memory）において、
   前記ＭＲＡＭの複数動作モードを支援するモードレジスタを具備し、
   動作モードそれぞれは、前記ＭＲＡＭの動作特性グループと関連することを特徴とするＭＲＡＭ。
2. 前記モードレジスタは、下記動作モードの一つ以上を支援することを特徴とする請求項１に記載のＭＲＡＭ：
   前記ＭＲＡＭの読み取りコマンドまたは書き込みコマンドに対してアクセスすることができるカラムロケーションの最大数を示すバースト長（ＢＬ）をセッティングし；
   前記ＭＲＡＭで出力されるデータのデータターミナル上での順序を定義する読み取りバーストタイプ（ＲＢＴ）をセッティングし；
   前記ＭＲＡＭの読み取りコマンドと、有効な出力データの最初のビットとのクロックサイクル遅延を定義するＣＡＳレイテンシ（ＣＬ）をセッティングし；
   前記ＭＲＡＭのテストモード（ＴＭ）をセッティングし；
   前記ＭＲＡＭのＤＬＬリセット特性を提供し；
   前記ＭＲＡＭの自動プリチャージのためのライトリカバリ及び読み取りコマンド・ツー・プリチャージ（ＷＲ and ＲＴＰ）特性を提供し；
   前記ＭＲＡＭのプリチャージパワー・ダウンモード間ＤＬＬ使用を選択する。
3. 前記モードレジスタは、下記動作モードの一つ以上を支援することを特徴とする請求項１に記載のＭＲＡＭ：
   前記ＭＲＡＭのＤＬＬ（delay-locked loop）イネーブルまたはディセーブルを選択し；
   前記ＭＲＡＭの出力ドライバ・インピーダンス制御（ＯＤＩＣ）のために使われ；
   前記ＭＲＡＭのアディティブ・レイテンシ（ＡＬ）を選択し；
   前記ＭＲＡＭのクロックとストローブとのスキューを補償するためにライトレベリング（Level）特性を提供し；
   前記ＭＲＡＭのオンダイ・ターミネーション（ＯＤＴ）特性を提供し；
   前記ＭＲＡＭのさらなるターミネーション抵抗出力をイネーブルさせるターミネーション・データストローブ（ＴＤＱＳ）機能を提供し；
   前記ＭＲＡＭの出力ドライバイネーブルまたはディセーブルを提供する。
4. 前記モードレジスタは、
   前記ＭＲＡＭのコマンドのない動作で選択されるノーミナル・ターミネーション（ＲＴＴ＿ＮＯＭ）またはパーク・ターミネーション（ＲＴＴ＿ＰＡＲＫ）、及びライトコマンドがレジスタされたときに選択されるダイナミック・ターミネーション（ＲＴＴ＿ＷＲ）を提供するために使用されることを特徴とする請求項１に記載のＭＲＡＭ。
5. 前記モードレジスタは、下記動作モードの一つ以上を支援することを特徴とする請求項１に記載のＭＲＡＭ：
   前記ＭＲＡＭの内部ライト命令と、有効な入力データの最初のビットとのクロックサイクル遅延によって定義されるＣＡＳライトレイテンシ（ＣＷＬ）機能を提供し；
   前記ＭＲＡＭとメモリ・コントローラとの間に伝送されるデータのＣＲＣ（cyclic redundancy check）計算をイネーブルさせるライトＣＲＣ（ＷＣＲＣ）機能を提供する。
6. 前記モードレジスタは、下記動作モードの一つ以上を支援することを特徴とする請求項１に記載のＭＲＡＭ：
   前記ＭＲＡＭのあらかじめ設定されたシステムタイミング・キャリブレーション・ビットシーケンスを読み取るＭＰＲ（multipurpose register）機能を提供し；
   前記ＭＲＡＭの１／２レート（１Ｎ）クロックモードまたは１／４レート（２Ｎ）クロックモードを選択するギアダウンモード（ＧＤ）を提供し；
   前記ＭＲＡＭのライトコマンド・レイテンシ（ＷＣＬ）を制御し；
   前記ＭＲＡＭのモードレジストに保存されたデータを読み取るモードレジスタ読み取りモードを制御する。
7. 前記モードレジスタは、
   前記ＭＲＡＭのマルチ読み取り／書き込み時、トレーニングパターン、ＣＡ（command and address）パリティエラーログ、またはモードレジスタ読み取り（ＭＲＳ readout）の機能を提供することを特徴とする請求項６に記載のＭＲＡＭ。
8. 前記モードレジスタは、
   １つのランク内のＭＲＡＭに、他のＯＤＴまたは基準電圧（Ｖｒｅｆ）値をプログラムするためのパーＭＲＡＭアドレッシング（ＰＤＡ）モードを提供するために使用されることを特徴とする請求項１に記載のＭＲＡＭ。
9. 前記モードレジスタは、
   前記ＭＲＡＭのＣＲＣとＤＭとがいずれもイネーブルされたとき、前記ＷＣＬによって、コマンドバッファに入って来たコマンドを、所定のクロックサイクルほど遅延させることを特徴とする請求項６に記載のＭＲＡＭ。
10. 前記モードレジスタは、
    全てのＤＱレーンに同一のパターンがリターンされるシリアル・データリターン、前記ＤＱレーンにパラレルに読み取るパラレル・データリターン、または１つのＭＰＲに対する読み取り命令が発行された後、ＤＱレーンで互いに異なるＭＰＲレジスタがリターンされるスタッガ・データリターンの方式で読み取ることを特徴とする請求項６に記載のＭＲＡＭ。
11. 前記モードレジスタは、下記動作モードの一つ以上を支援することを特徴とする請求項１に記載のＭＲＡＭ：
    前記ＭＲＡＭの最も低いパワー消耗モードを提供する最大パワーダウンモード（ＰＤ）を制御し；
    前記ＭＲＡＭの内部ＤＱ基準電圧（ＶｒｅｆＤＱ）の動作電圧レンジ、ステップサイズ、Ｖｒｅｆステップ時間、Ｖｒｅｆフルステップ時間、またはＶｒｅｆ有効レベルのパラメータをモニタリングする機能を提供し；
    前記ＭＲＡＭのコマンド発行後、コマンド／アドレスレシーバがイネーブルされるクロックサイクル時間によって定義されるコマンドアドレス・レイテンシ（ＣＡＬ）機能を制御し；
    前記ＭＲＡＭのスキューを補償するリードレベリング（read leveling）のために、ＤＱＳ（data strobe）のリードプリアンブル・トレーニング（ＲＰＴ）機能を提供し；
    前記ＭＲＡＭのＤＱＳが、ＤＱデータ出力前に、所定のプリアンブル時間を有するように、リードプリアンブル（ＷＰ）機能を提供し；
    前記ＭＲＡＭのＤＱＳが、ＤＱデータ入力前に、所定のプリアンブル時間を有するように、読み取りプリアンブル（ＲＰ）機能を提供する。
12. 前記モードレジスタは、下記動作モードの一つ以上を支援することを特徴とする請求項１に記載のＭＲＡＭ：
    前記ＭＲＡＭのコマンド信号とアドレス信号とのパリティ計算されたＣ／Ａパリティを、所定クロックサイクルほど遅延させるＣ／Ａパリティレイテンシ（ＰＬ）機能を提供し；
    前記ＭＲＡＭで生じたエラーがＣＲＣエラーであるか、あるいはアドレス／パリティエラーであるかを区別するように、前記ＭＲＡＭのＣＲＣエラー（ＣＲＣ）状態を知らせ；
    前記ＭＲＡＭで生じたエラーがＣＲＣエラーであるか、あるいはアドレス／パリティエラーであるかを区別するように、前記ＭＲＡＭのＣ／Ａパリティエラー（ＰＥ）状態を知らせ；
    前記ＭＲＡＭのＯＤＴ入力バッファパワーダウン機能を制御し；
    前記ＭＲＡＭのデータマスク（ＤＭ）機能を提供し；
    前記ＭＲＡＭの電力消耗を減らすために、書き込みデータを反転させる書き込みＤＢＩ（data bus inversion）機能を提供し；
    前記ＭＲＡＭの電力消耗を減らすために、読み取りデータを反転させる読み取りＤＢＩ機能を提供する。
13. 前記モードレジスタは、下記動作モードの一つ以上を支援することを特徴とする請求項１に記載のＭＲＡＭ：
    前記ＭＲＡＭのＶＤＤＱ電圧を基準に、ＶｒｅｆＤＱトレーニング機能を提供し；
    前記ＭＲＡＭのＣＡＳ・ツー・ＣＡＳコマンド遅延時間を定義するｔＣＣＤタイミング（ｔＣＣＤ＿Ｌ）を制御する。
14. 前記モードレジスタは、下記動作モードの一つ以上を支援することを特徴とする請求項１に記載のＭＲＡＭ：
    前記ＭＲＡＭの書き込みデータのＣＲＣ値を伝送するときに設定されるレイテンシを提供し；
    前記ＭＲＡＭの読み取りデータのＣＲＣ値を伝送するときに設定されるレイテンシを提供する。
15. 少なくとも一つ以上の貫通電極と、
    前記貫通電極を介して電気的に連結され、磁化方向により、少なくとも２種状態間を可変する磁気メモリセルを含むＭＲＡＭ（magnetic random access memory）で構成される半導体レイヤと、を具備し、
    前記半導体レイヤは、前記ＭＲＡＭの複数動作オプションを支援するモードレジスタを具備し、
    動作モードそれぞれは、前記ＭＲＡＭの動作特性グループと関連することを特徴とする半導体装置。
16. モジュールボードと、
    前記モジュールボード上に装着され、磁化方向により、少なくとも２種状態間を可変する磁気メモリセルを含む少なくとも一つ以上のＭＲＡＭチップと、を具備し、
    前記ＭＲＡＭチップは、複数動作オプションを支援するモードレジスタを具備し、
    動作モードそれぞれは、前記ＭＲＡＭの動作特性グループと関連することを特徴とするメモリ・モジュール。
17. 前記メモリ・モジュールは、
    前記モジュールボード上に装着され、前記ＭＲＡＭチップの動作を管理するバッファチップをさらに具備することを特徴とする請求項１６に記載のメモリ・モジュール。
18. 磁化方向により、少なくとも２種状態間を可変する磁気メモリセルを含むＭＲＡＭ（magnetic random access memory）と、
    前記ＭＲＡＭと通信するメモリ・コントローラと、を具備し、
    前記ＭＲＡＭチップは、複数動作オプションを支援するモードレジスタを具備し、
    前記メモリ・コントローラは、
    複数の動作モードのうちいずれか一つを選択し、動作特性のグループをセッティングするモードレジスタ状態を含み、他のモードレジスタ状態を選択する所定のビットセットを含む第１モードレジスタセットコードを選択し、
    前記第１モードレジスタセットコードを含む第１コマンドを出力し、
    前記所定のビットセットのビットそれぞれは、動作特性の第１グループと係わる第１動作モードを選択する特定値を有し、
    前記第１モードレジスタセットコードは、前記動作特性の第１グループと係わる前記ＭＲＡＭの動作を制御することを特徴とするメモリシステム。
19. 前記メモリシステムは、
    前記ＭＲＡＭと、前記メモリ・コントローラとの間に連結される光連結装置をさらに具備し、
    前記光連結装置を介して、電光変換信号または光電変換信号を通信させることを特徴とする請求項１８に記載のメモリシステム。
20. 磁化方向により、少なくとも２種状態間を可変する磁気メモリセルを含むＭＲＡＭ（magnetic random access memory）の動作を制御する方法において、
    動作特性のグループをセッティングするモードレジスタ状態を含み、他のモードレジスタ状態を選択する所定のビットセットを含む第１モードレジスタセットコードを選択する段階と、
    前記所定のビットセットのビットそれぞれは、動作特性の第１グループと係わる第１動作モードを選択する特定値を有し、前記第１モードレジスタセットコードを含む第１コマンドを出力する段階と、を含み、
    前記第１モードレジスタセットコードは、前記動作特性の第１グループと係わる前記ＭＲＡＭの動作を制御することを特徴とするＭＲＡＭ動作制御方法。
21. 所定のビットセットを含む第２モードレジスタセットコードを選択する段階と、
    前記所定のビットセットのビットそれぞれは、動作特性の第２グループと係わる第２動作モードを選択する特定値を有し、前記第２モードレジスタセットコードを含む第１コマンドを出力する段階と、をさらに含み、
    前記第２モードレジスタセットコードは、前記動作特性の第２グループと係わる前記ＭＲＡＭの動作を制御することを特徴とする請求項２０に記載のＭＲＡＭ動作制御方法。
22. 前記所定のビットセットは、前記第１モードレジスタセットコード、及び前記第２モードレジスタセットコードいずれについても、前記モードレジスタセットコード内の同一位置を有するビットのセットであることを特徴とする請求項２１に記載のＭＲＡＭ動作制御方法。
23. 前記動作特性の第１グループは、
    前記ＭＲＡＭの読み取りコマンドまたは書き込みコマンドに対してアクセスすることができるカラムロケーションの最大数を示すバースト長（ＢＬ）と、
    前記ＭＲＡＭで出力されるデータのデータターミナル上での順序を定義する読み取りバーストタイプ（ＲＢＴ）と、
    前記ＭＲＡＭの読み取りコマンドと、有効な出力データの最初のビットとのクロックサイクル遅延を定義するＣＡＳレイテンシ（ＣＬ）と、
    前記ＭＲＡＭのテストモード（ＴＭ）と、
    前記ＭＲＡＭのＤＬＬリセット特性と、
    前記ＭＲＡＭの自動プリチャージのためのライトリカバリ及び読み取りコマンド・ツー・プリチャージ（ＷＲ and ＲＴＰ）特性と、
    前記ＭＲＡＭのプリチャージパワー・ダウンモード間のＤＬＬ使用と、のうち一つ以上を含むことを特徴とする請求項２０に記載のＭＲＡＭ動作方法。
24. 前記動作特性の第２グループは、
    前記ＭＲＡＭのＤＬＬイネーブルまたはディセーブルと、
    前記ＭＲＡＭの出力ドライバ・インピーダンス制御（ＯＤＩＣ）と、
    前記ＭＲＡＭのアディティブ・レイテンシ（ＡＬ）と、
    前記ＭＲＡＭのクロックとストローブとのスキューを補償するためのライトレベリング特性と、
    前記ＭＲＡＭのオンダイ・ターミネーション（ＯＤＴ）特性と、
    前記ＭＲＡＭのさらなるターミネーション抵抗出力をイネーブルさせるターミネーション・データストローブ（ＴＤＱＳ）機能と、
    前記ＭＲＡＭの出力ドライバイネーブルまたは出力ドライバディセーブルと、のうち一つ以上を含むことを特徴とする請求項２１に記載のＭＲＡＭ動作方法。