CN103944589A - 一种bch编码、解码方法及装置 - Google Patents

Abstract

本发明提供了一种ＢＣＨ编码、解码方法及装置，所述编码方法包括：对一帧数据中的任一信息码块执行缓冲步骤和编码步骤；缓冲步骤包括：以周期Ｔ接收并缓存该信息码块中的ａ位数据后，开始执行编码步骤；以周期Ｔ接收并缓存该信息码块剩余数据，同时以周期(ｋ×Ｔ)/ｎ输出缓存的ｋ位数据；编码步骤包括：以周期(ｋ×Ｔ)/ｎ接收并输出在缓冲步骤中输出的ｋ位数据；在接收编码步骤中输出的ｋ位数据时生成ｒ位检验码，在输出ｋ位数据后输出生成的校验码；其中在编码步骤中生成该信息码块的ｒ位校验码时，在缓冲步骤中执行接收并缓存下一个信息码块中的ａ位数据。可见本发明保证了输出编码数据的连续性，并且延迟时间大大减少。　

Description

一种BCH编码、解码方法及装置

技术领域　

本发明涉及通信领域，尤其是涉及一种ＢＣＨ编码、解码方法及装置。　 

背景技术　

数据信息在传输过程中可能会产生误码，因此为了实现对误码的纠错功能，常在传输前对数据信息进行编码，而传输结束后再执行对应的解码过程。其中在各种各样的编码方式中，ＢＣＨ编码由于其纠错能力强，应用较为广泛。　 

在ＢＣＨ编码过程中，会对需要传输的一帧数据按照特定的方式分成多个信息码块，再将每一个信息码块中加入校验码得到编码后的数据。例如ＢＣＨ(ｎ，ｋ，ｔ)，表示一个信息码块中有ｋ位待编码的数据，而加上校验码后的长度为ｎ位，最大纠错位数为ｔ。　 

由于对一帧数据进行编码时具有特定的要求：需要保持输出的编码数据的连续性，因此目前在对一帧数据实现ＢＣＨ编码时，通常由编码模块依次接收每个信息码块中ｋ位的待编码数据，在接收到ｋ位待编码数据之后，生成ｒ位校验码(ｒ＝ｎ－ｋ)，之后才依次输出ｋ位待编码数据和ｒ位校验码作为该信息码块编码后的数据。可见对于这种编码方式，需要的延迟时间为编码模块接收ｋ位待编码数据的时间与生成ｒ位校验码的时间之和，显然延迟时间较长，影响了数据信息传输的实时性。　 

发明内容　

本发明解决的技术问题在于提供一种ＢＣＨ编码、解码方法及装置，以实现减少信息编码过程中的延迟时间，从而提高了数据信息传输的实时性。 

为此，本发明解决技术问题的技术方案是：　 

本发明提供了一种ＢＣＨ编码方法，所述方法用于对一帧数据进行编码，所述一帧数据包括多个信息码块，所述方法包括：　 

对所述一帧数据中的任一信息码块执行缓冲步骤和编码步骤：　 

所述缓冲步骤包括：以周期Ｔ接收并缓存该信息码块中的ａ位数据后，开始执行所述编码步骤；所述ａ为大于等于(ｋ×ｒ)/ｎ，并且小于ｋ的整数； 所述ｋ为该信息码块的待编码数据的位数，所述ｒ为该信息码块的校验码的位数，所述ｎ＝ｋ+ｒ；　 

以周期Ｔ接收并缓存该信息码块剩余的(ｋ－ａ)位数据，并同时以周期(ｋ×Ｔ)/ｎ输出缓存的ｋ位数据；　 

所述编码步骤包括：以周期(ｋ×Ｔ)/ｎ接收在所述缓冲步骤中输出的ｋ位数据，并同时以周期(ｋ×Ｔ)/ｎ输出接收的ｋ位数据；　 

接收在所述缓冲步骤中输出的ｋ位数据时，生成ｒ位校验码；　　 

当以周期(ｋ×Ｔ)/ｎ输出接收的ｋ位数据后，输出生成的ｒ位校验码；以周期(ｋ×Ｔ)/ｎ输出的ｋ位数据和ｒ位校验码作为该信息码块的编码数据；　 

其中，在执行所述编码步骤中的生成该信息码块的ｒ位校验码时，执行所述缓冲步骤中的接收并缓存该信息码块的下一个信息码块中的ａ位数据。　 

优选地，在所述缓冲步骤中以及在所述编码步骤中，在接收数据和输出数据时基于的周期由同一系统时钟分频产生。　 

优选地，所述ａ为大于等于(ｋ×ｒ)/ｎ的最小整数。　 

本发明还提供了一种ＢＣＨ解码方法，所述方法用于对一帧数据的编码数据进行解码，所述一帧数据的编码数据包括多个信息码块的编码数据，每个信息码块的编码数据包括ｋ位待编码数据和ｒ位校验码；所述方法包括：　 

对任一信息码块的编码数据执行以下步骤：　 

基于该信息码块的编码数据，计算伴随式；　 

基于所述伴随式，通过迭代算法计算错位多项式；　 

基于所述错位多项式，纠正该信息码块的编码数据中的错误数据；　 

将纠正后的编码数据作为该信息码块的解码数据输出。　 

优选地，在所述计算错位多项式之前，所述方法还包括：　 

设置错误数标志位；其中，当所述伴随式中的第一项为0时，设置所述错误数标志位为第一位，当所述伴随式中后一项与前一项的比值全部相同时，设置所述错误数标志位为第二位，否则设置所述错误数标志位为第三位；　 

若所述错误数标志位为第二位或者第三位时，执行所述计算错位多项式；　 

若所述错误数标志位为第一位，直接将所述编码数据作为该信息码块的解码数据输出，并结束流程。　 

优选地，若所述错误数标志位为第二位，在通过迭代算法计算错位多项式时，迭代次数为1。　 

优选地，在计算所述错位多项式时，对于所有的乘除法运算，通过查表将计算因子转换为幂次形式，对于所有的加减法运算，通过查表将计算因子转换为二进制形式。　 

优选地，所述纠正该信息码块的编码数据中的错误数据，将纠正后的编码数据作为该信息码块的解码数据输出包括：　 

设置ｂ的初始值为2；　 

判断幂次项为ｂ的最小项是否为所述错位多项式的根，如果是，则纠正第(ｎ－ｂ+1)位的编码数据，将纠正后的第(ｎ－ｂ+1)位的编码数据作为该信息码块第(ｂ－2)位的解码数据后输出；如果否，则直接将第(ｎ－ｂ+1)位的编码数据作为该信息码块第(ｂ－2)位的解码数据后输出；　　 

令ｂ＝ｂ+1，判断ｂ是否等于ｋ+1，如果否，返回执行所述判断幂次项为ｂ的最小项是否为所述错位多项式的根。　 

本发明还提供了一种ＢＣＨ编码装置，其特征在于，所述装置用于对一帧数据进行编码，所述一帧数据包括多个信息码块，所述装置包括：缓冲模块和编码模块；　 

所述缓冲模块包括第一寄存器组和第一控制器，所述第一控制器用于控制所述第一寄存器组以周期Ｔ接收并缓存所述一帧数据中任一信息码块中的ａ位数据后，所述第一控制器使能所述编码模块，以及所述第一控制器控制所述第一寄存器组以周期Ｔ缓存该信息码块剩余的(ｋ－ａ)位数据，并同时以周期(ｋ×Ｔ)/ｎ输出缓存的ｋ位数据；　其中，所述ａ为大于等于(ｋ×ｒ)/ｎ，并且小于ｋ的整数；所述ｋ为该信息码块的待编码数据的位数，所述ｒ为该信息码块的校验码的位数，所述ｎ＝ｋ+ｒ；　 

所述编码模块包括加法器组、第二寄存器组以及第二控制器，当所述编码模块被使能后，所述第二控制器用于控制所述第二寄存器组以周期(ｋ×Ｔ) /ｎ接收所述第一寄存器组输出的ｋ位数据，并同时以周期(ｋ×Ｔ)/ｎ输出接收的ｋ位数据；　 

所述加法器组用于在所述第二寄存器组接收所述第一寄存器组输出的ｋ位数据时，生成ｒ位校验码；　 

所述第二控制器还用于当所述第二寄存器组输出从所述第一寄存器组接收到的ｋ位数据后，输出所述加法器组生成的ｒ位校验码；所述第二寄存器组输出的ｋ位数据和ｒ位校验码作为该信息码块的编码数据；　 

其中，所述加法器组生成该信息码块的ｒ位校验码时，所述第一控制器执行控制所述第一寄存器组接收并缓冲该信息码块的下一码块中的ａ位数据。　 

优选地，所述第一寄存器组和所述第二寄存器组在接收数据和输出数据时基于的周期由同一系统时钟分频产生。　 

优选地，所述ａ为大于等于(ｋ×ｒ)/ｎ的最小整数。　 

本发明还提供了一种ＢＣＨ解码装置，所述装置用于对一帧数据的编码数据进行解码，所述一帧数据的编码数据包括多个信息码块的编码数据，每个信息码块的编码数据包括ｋ位待编码数据和ｒ位校验码；所述装置包括：　 

求伴随式模块，用于基于任一信息码块的编码数据，计算伴随式；　 

求错位多项式模块，用于基于所述伴随式，通过迭代算法计算错位多项式；　 

纠错模块，用于基于所述错位多项式，纠正该信息码块的编码数据中的错误数据；　 

输出模块，用于将纠正后的编码数据作为该信息码块的解码数据输出。　 

优选地，所述装置还包括错误数标志寄存器；　 

所述错误数标志寄存器，用于设置错误数标志位；其中，当所述伴随式的第一项为0时，设置所述错误数标志位为第一位，当所述伴随式中后一项与前一项的比值全部相同时，设置所述错误数标志位为第二位，否则设置所述错误数标志位为第三位；　 

所述求错位多项式模块用于，若所述错误数标志位为第二位或者第三位时，执行所述计算错位多项式；　 

所述输出模块还用于，若所述错误数标志位为第一位，直接将所述编码数据作为该信息码块的解码数据输出，并通知所述求错位多项式模块停止工作。　 

优选地，若所述错误数标志位为第二位，所述求错位多项式模块在通过迭代算法计算错位多项式时，迭代次数为1。　 

优选地，所述求错位多项式模块在计算所述错位多项式时，对于所有的乘除法运算，通过查表将计算因子转换为幂次形式，对于所有的加减法运算，通过查表将计算因子转换为二进制形式。　 

优选地，所述纠错模块用于纠正该信息码块的编码数据中的错误数据，以及所述输出模块用于将纠正后的编码数据作为该信息码块的解码数据输出包括：　 

所述纠错模块用于设置ｂ的初始值为2，判断幂次项为ｂ的最小项是否为所述错位多项式的根，如果是，则纠正第(ｎ－ｂ+1)位的编码数据，通过所述输出模块将纠正后的第(ｎ－ｂ+1)位的编码数据作为该信息码块第(ｂ－2)位解码数据后输出，如果否，则通过所述输出模块直接将第(ｎ－ｂ+1)位的编码数据作为该信息码块的第(ｂ－2)位解码数据后输出；　　 

以及，令ｂ＝ｂ+1，判断ｂ是否等于ｋ+1，如果否，返回执行所述判断幂次项为ｂ的最小项是否为所述错位多项式的根。　 

通过上述技术方案可知，本发明在对信息码块编码时还包括了缓冲步骤，在对一个信息码块进行编码时，在缓冲步骤中以周期Ｔ缓存该信息码块中的ｋ位数据，其中当缓存了ａ位数据后，开始执行编码步骤以周期(ｋ×Ｔ)/ｎ输出缓存的ｋ位数据，从而保证在编码步骤中能够连续不断地以周期(ｋ×Ｔ)/ｎ接收ｋ位数据，并且编码步骤中在接收ｋ位数据的同时，生成ｒ位校验码，从而能够在输出ｋ位数据后，不间断地输出ｒ位校验码。并且当在编码步骤中生成该信息码块的ｒ位校验码时，在缓冲步骤中执行接收并缓存下一个信息码块的ａ位数据，也就是开始执行对下一个信息码块的编码过程，从而保证了输出编码数据的连续性。可见本发明在对一帧数据编码时，每个信息码块的第一位数据的编码延迟时间仅为缓存ａ位数据的时间，ａ小于ｋ，由于在编码步骤中输出数据的周期(ｋ×Ｔ)/ｎ小于在缓冲步骤中取数据的周期Ｔ， 因此对于信息码块中第一位之后的数据，编码延迟时间不断减小，到最后一个位数据时，一般能够小于时间Ｔ。显然本发明相比于现有技术的ＢＣＨ编码方式，延迟时间大大减少，从而提高了数据信息传输的实时性。　 

附图说明　

图1为本申请提供的ＢＣＨ编码方法的具体实施例的流程示意图；　 

图2为本申请提供的ＢＣＨ编码装置的具体实施例的结构示意图；　 

图3为图2所示的实施例中的编码装置的一种优选结构；　 

图4为本申请提供的ＢＣＨ解码方法的具体实施例的流程示意图；　 

图5为图3所示的实施例中步骤Ｓ402的一种优选的实施方式；　 

图6为图3所示的实施例中步骤Ｓ403和Ｓ404的一种优选的实施方式；　 

图7为本申请提供的ＢＣＨ解码装置的具体实施例的结构示意图。　 

具体实施方式　

数据信息在传输过程中可能会产生误码，例如若数据信息为图像数据时，会使得传输后的图像可能出现图像跳跃、不连续或者出现马赛克等现象。因此为了实现对误码的纠错功能，常在传输前对数据信息进行编码，而传输结束后再执行对应的解码过程。其中在各种各样的编码方式中，ＢＣＨ编码由于其纠错能力强，应用较为广泛。　 

在ＢＣＨ编码过程中，会对需要传输的一帧数据按照特定的方式分成多个信息码块，再将每一个信息码块中加入校验码得到编码后的数据。例如ＢＣＨ(ｎ，ｋ，ｔ)，表示一个信息码块中有ｋ位待编码的数据，而加上校验码后的长度为ｎ位，最大纠错位数为ｔ。　 

由于对一帧数据进行编码时具有特定的要求：需要保持输出的编码数据的连续性，因此目前在实现ＢＣＨ编码时，通常由编码模块依次接收每个信息码块中ｋ位的待编码数据，在接收到ｋ位待编码数据之后，生成ｒ位校验码(ｒ＝ｎ－ｋ)，之后才依次输出ｋ位待编码数据和ｒ位校验码作为该信息码块编码后的数据。可见对于这种编码方式，需要的延迟时间Δt＝T×k+T_c，其中Ｔ为编码模块接收1位待编码数据的时间，T_c为生成ｒ位校验码的时间，可见这种编码方式显然延迟时间较长，影响了数据信息传输的实时性。　 

因此，如何在满足对一帧数据进行ＢＣＨ编码时的特定要求的前提下，实现一种减少延迟时间的编码方式，是目前亟待解决的问题。　 

由于对一帧数据的ＢＣＨ编码要保证输出编码数据的连续性，故需要对编码数据不间断的进行编码，而编码模块输出数据的速率要大于输入数据的速率，因此若要保证连续性，可以缓冲一部分的待编码数据，然而如何缓冲尽量少的待编码数据，是本发明关心的问题。　 

在本申请实施例中，提供了一种ＢＣＨ编码、解码方法及装置，以实现减少信息编码过程中的延迟时间，从而提高了数据信息传输的实时性。 

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。　 

请参阅图1，示出了本申请实施例的ＢＣＨ编码方法的具体实施例。本实施例用于对一帧数据进行编码，所述一帧数据包括多个信息码块，本实施例具体包括：　 

对所述一帧数据中的任一信息码块执行缓冲步骤和编码步骤。　 

缓冲步骤包括步骤Ｓ101和步骤Ｓ102。　 

Ｓ101：以周期Ｔ接收并缓存该信息码块中的ａ位数据后，开始执行编码步骤；所述ａ为大于等于(ｋ×ｒ)/ｎ，并且小于ｋ的整数。所述ｋ为该信息码块的待编码数据的位数(即比特数)，所述ｒ为该信息码块的校验码的位数，所述ｎ＝ｋ+ｒ。　 

一个信息码块中待编码数据为ｋ位，而待生成的校验码为ｒ位，则总长度为ｎ位，即ｎ＝ｋ+ｒ。为了保证能够连续不断地向提供编码数据，因此需要缓存ａ位数据，即ａ位待编码的数据，再开始执行编码步骤。　 

以周期Ｔ接收并缓存数据，表示每隔Ｔ时间接收并缓存1位数据。这里Ｔ　可以具体由传输的信息码块的比特率决定。周期Ｔ可以与现有技术中编码时的输入周期相同。　 

Ｓ102：以周期Ｔ接收并缓存该信息码块剩余的(ｋ－ａ)位数据，并同时以周期(ｋ×Ｔ)/ｎ输出缓存的ｋ位数据。　 

在步骤Ｓ101接收并缓存了ａ位数据后，本步骤中继续以相同的周期接收并缓存信息码块剩余的数据。其中具体可以是通过写指针(ＷＰ)和读指针(ＲＤ)的值，控制数据的接收和输出。　 

编码步骤包括步骤Ｓ103、Ｓ104和Ｓ105。　 

Ｓ103：以周期(ｋ×Ｔ)/ｎ接收在缓冲步骤中输出的ｋ位数据，并同时以周期(ｋ×Ｔ)/ｎ输出接收的ｋ位数据。　 

当开始执行编码步骤时，以相同的周期(ｋ×Ｔ)/ｎ，接收并输出缓冲步骤中输出ｋ位数据。需说明的是，该步骤与步骤Ｓ102是同时执行的，而不是先后执行的。　 

其中由于在开始执行编码步骤之前，在缓冲步骤中已经缓存了ａ位数据，其中ａ大于等于(ｋ×ｒ)/ｎ，因此保证了编码步骤中能够连续不断地从接收缓冲步骤中输出的数据。下面说明推导ａ的最小数值的过程：　 

在编码步骤中接收ｋ位数据所需要的时间为：　 

Ｔ1＝ｋ×(ｋ×Ｔ)/ｎ　 

而在Ｔ1时间内，在缓冲步骤中能够接收的数据位数为：　 

ｎ1＝Ｔ1/Ｔ＝　ｋ×ｋ/ｎ　 

因此在编码步骤中接收ｋ位数据的时间内，在缓冲步骤中只能写入ｋ×ｋ/ｎ位的数据，因此为了能够在编码步骤中连续不断地接收数据，在缓冲步骤中至少要预先存储的数据位数为：　 

ａ1＝ｋ－ｎ1＝ｋ－ｋ×ｋ/ｎ＝ｋ×(ｎ－ｋ)/ｎ＝ｋ×ｒ/ｎ。　 

因此ａ为大于等于ａ1，即(ｋ×ｒ)/ｎ的整数。而由于本发明关心的是如何缓冲尽量少的待编码数据，因此ａ优选为大于等于(ｋ×ｒ)/ｎ的最小整数。　 

Ｓ104：接收在缓冲步骤中输出的ｋ位数据时，生成ｒ位校验码。　 

在执行步骤Ｓ103的同时，还基于接收的ｋ位数据生成ｒ位校验码。其中可以通过基于线性反馈的移位寄存器的串行ＢＣＨ编码模块，对生成多项式求余数产生ｒ位校验位。反馈系数由生成多项式各个幂次项的系数是否为1决定。为1时有反馈，否则没有反馈。由ｆ(ｆ最大为ｎ－ｋ+1)个加法器和ｎ－ｋ个寄存器串联而成，根据加法器和接收的ｋ位数据生成ｒ位校验码。当然也 可以采用现有技术中的其他方式产生校验码，本发明对此不做限定。　 

Ｓ105：当以周期(ｋ×Ｔ)/ｎ输出接收的ｋ位数据后，输出生成的ｒ位校验码；以周期(ｋ×Ｔ)/ｎ输出的ｋ位数据和ｒ位校验码作为该信息码块的编码数据。　 

由于在本发明中，在接收ｋ位数据时，就能够生成ｒ位校验码，因此在输出ｋ位数据之后，能够不间断地输出ｒ位校验码，从而减少数据延迟时间。　 

其中，在执行编码步骤中的生成该信息码块的ｒ位校验码时，执行缓冲步骤中的接收并缓存该信息码块的下一个信息码块中的ａ位数据，也就是对下一个信息码块执行步骤Ｓ101。可见，当在编码步骤中生成ｒ位校验码时，在缓冲步骤中开始对下一个信息码块执行编码过程，因此当在编码步骤中完成生成并输出ｒ位校验码时，在缓冲步骤中正好完成了对下一个信息码块的ａ位数据的缓存过程，因此在编码步骤中也正好能够开始接收并输出该下一个信息码块的待编码数据，从而保证了输出的编码数据的连续性。　 

通过上述技术方案可知，本实施例在对信息码块编码时还包括了缓冲步骤，在对一个信息码块进行编码时，在缓冲步骤中以周期Ｔ缓存该信息码块中的ｋ位数据，其中当缓存了ａ位数据后，开始执行编码步骤并且以周期(ｋ×Ｔ)/ｎ输出缓存的ｋ位数据，从而保证在编码步骤中能够连续不断地以周期(ｋ×Ｔ)/ｎ接收ｋ位数据，并且编码步骤中在接收ｋ位数据的同时，生成ｒ位校验码，从而能够在输出ｋ位数据后，不间断地输出ｒ位校验码。并且当在编码步骤中生成该信息码块的ｒ位校验码时，在缓冲步骤中执行接收并缓存下一个信息码块的ａ位数据，也就是开始执行对下一个信息码块的编码过程，从而保证了输出编码数据的连续性。可见本实施例在对一帧数据编码时，每个信息码块的第一位数据的编码延迟时间Δt'仅为缓存ａ位数据的时间，即Δt'＝T×a，ａ小于ｋ，由于在编码步骤中输出数据的周期(ｋ×Ｔ)/ｎ小于在缓冲步骤中取数据的周期Ｔ，因此对于信息码块中第一位之后的数据，编码延迟时间不断减小，到最后一个位数据时，一般能够小于时间Ｔ。显然本实施例相比于现有技术的ＢＣＨ编码方式所需的延迟时间Δt＝T×k+T_c，延迟时间大大减少，从而提高了数据信息传输的实时性。　 

需要说明的是，在发明实施例中，缓冲步骤具体可以是由缓冲模块执行，而编码步骤中具体可以由编码模块执行，其中，缓冲模块和编码模块可以集成在同一个装置或者设备中，也可以各个模块单端物理存在。　 

若缓冲步骤和编码步骤由这两个模块分别执行时，则本实施例中，缓冲模块将数据输出至编码模块，其中，步骤Ｓ101中，当缓冲模块以周期Ｔ接收并缓存该信息码块中的ａ位数据后，使能编码模块，从而使得编码模块开始执行编码步骤。格外说明的是，缓冲模块接收数据和输出数据时分别基于不同的周期，具体每隔Ｔ时间接收1位数据，而在输出时，每隔(ｋ×Ｔ)/ｎ时间输出1位数据。这是因为缓冲模块接收ｋ位数据所需的时间为(ｋ×Ｔ)，而在这段时间内，编码模块要输出ｎ位数据(ｋ位数据和ｒ位待编码数据)，因此编码模块输出数据的周期为(ｋ×Ｔ)/ｎ，因此，缓冲模块输出数据的周期也为(ｋ×Ｔ)/ｎ。　 

在本实施例中，在编码步骤中接收和输出数据时，以及在编码步骤中接收和输出数据时，所基于的周期都可以由同一个系统时钟分频产生。　 

下面说明一种能够实现本发明提供的ＢＣＨ编码方法的ＢＣＨ编码装置。　 

请参阅图2，示出了本申请实施例的ＢＣＨ编码装置的具体实施例，本实施例用于对一帧数据进行编码，所述一帧数据包括多个信息码块。本实施例具体包括：缓冲模块201和编码模块202。　 

缓冲模块201包括第一寄存器组2011和第一控制器2012。　 

第一控制器2012用于控制第一寄存器2011组以周期Ｔ接收并缓存所述一帧数据中任一信息码块中的ａ位数据后，第一控制器2012使能编码模块202，以及第一控制器2012控制第一寄存器组2011以周期Ｔ缓存所述信息码块剩余的(ｋ－ａ)位数据，并控制第一寄存器组2011同时以周期(ｋ×Ｔ)/ｎ输出缓存的ｋ位数据。　其中第一控制器可以通过输出使能信号使能编码模块202。所述ａ为大于等于(ｋ×ｒ)/ｎ，并且小于ｋ的整数；所述ｋ为该信息码块的待编码数据的位数，所述ｒ为该信息码块的校验码的位数，所述ｎ＝ｋ+ｒ。其中ａ优选为大于等于(ｋ×ｒ)/ｎ的最小整数。　 

其中第一控制器2012可以应用在具有单片机、ＡＲＭ、ＦＰＧＡ、ＤＳＰ、存储控制、通信功能等涉及到串行ＢＣＨ编码的模块。第一控制器为硬件控制芯片。　 

编码模块202包括加法器组2021、第二寄存器组2022以及第二控制器2023。　 

当编码模块202被使能后，第二控制器2023用于控制第二寄存器组2022以周期(ｋ×Ｔ)/ｎ接收第一寄存器组2011输出的ｋ位数据，并同时以周期(ｋ×Ｔ)/ｎ输出接收的ｋ位数据。　 

加法器组2021用于在第二寄存器组2022接收第一寄存器组2011输出的ｋ位数据时，生成ｒ位校验码。　 

第二控制器2023还用于当第二寄存器组2022输出从第一寄存器组2011接收到的ｋ位数据后，输出加法器组2021生成的ｒ位校验码；第二寄存器组2023输出的ｋ位数据和ｒ位校验码作为该信息码块的编码数据。　 

其中，所述加法器组2021生成该信息码块的ｒ位校验码时，所述第一控制器2012执行控制所述第一寄存器组2011接收并缓冲该信息码块的下一码块中的ａ位数据。　 

第二控制器2023可以应用在具有单片机、ＡＲＭ、ＦＰＧＡ、ＤＳＰ、存储控制、通信功能等涉及到串行ＢＣＨ编码的模块。第二控制器2023为硬件控制芯片。　 

在本实施例中，第一寄存器组2011和第二寄存器组2022在接收数据和输出数据时基于的周期可以由同一系统时钟分频产生。　 

在本实施例中，编码模块包括加法器组、第二寄存器组和第二控制器。其中加法器组可以为至多包括ｎ－ｋ+1个加法器的串联电路，根据加法器组和第二寄存器组缓存的数据生成ｒ位校验码。下面具体说明一种编码模块的优选结构。　 

如图3所示，本实施例的编码模块可以包括加法器组2021、第二寄存器组2022和第二控制器2023。其中加法器组2021包括ｆ(ｆ最大为ｎ－ｋ+1)个加法器：加法器ｂ0、加法器ｂ1、…、加法器ｂｆ。第二寄存器组2023包括ｎ－ｋ个寄存器：寄存器ｅ0、寄存器ｅ0、…、寄存器ｅｎ－ｋ－1。第二控制器包括处理器控制逻辑电路(未示出)、门1、门2和门3。　 

缓冲模块输出的ｋ位数据从编码模块的输入端ＩＮ依次输入并缓存到第二寄存器组中，当编码模块被使能后，处理器控制逻辑电路控制门1和门2导通，并且控制门3使得编码模块的输出端ＯＵＴ连接Ａ处，此时第二寄存器组 的输出端ＯＵＴ能够输出缓存的ｋ位数据。同时，第二加法器组2021根据第二寄存器组2022缓存的数据和反馈系数(ｇ0、ｇ1、ｇ2、…、ｇｆ－1)得到校验码，反馈系数由生成多项式各个幂次项的系数是否为1决定。为1时有反馈，否则没有反馈。因此当第二寄存器组输出ｋ位数据后，控制逻辑电路控制门3使得编码模块的输出端ＯＵＴ连接Ｂ处，从而此时输出校验码。　 

对于本发明上述实施例中生成的编码数据，本发明实施例中还提供了对应的解码方式，详细说明请见下面的实施例。　 

请参阅图4，示出了本申请实施例的ＢＣＨ解码方法的具体实施例。本实施例的方法用于对一帧数据的编码数据进行解码，所述一帧数据的编码数据包括多个信息码块的编码数据，每个信息码块的编码数据包括ｋ位待编码数据和ｒ位校验码。　 

本实施例具体包括：　 

对任一信息码块的编码数据执行以下步骤：　 

Ｓ401：基于该信息码块的编码数据，计算伴随式[S₁，S₂，S₃，…，S_2t-1，S_2t]。　 

通常可以通过校验矩阵乘以编码数据的方式计算伴随式，但是该方式耗费的硬件资源较多，而且也要在接受完编码数据后才能开始处理。而本实施例中可以具体采用对最小多项式求余的方式计算伴随式，不仅实现简单，延迟低，并且可以直接通过移位寄存器实现。　 

Ｓ402：基于所述伴随式，通过迭代算法计算错位多项式。　 

Ｓ403：基于所述错位多项式，纠正该信息码块的编码数据中的错误数据。　 

Ｓ404：将纠正后的编码数据作为该信息码块的解码数据输出。　 

本实施例提供的解码方式具体为伯利坎普提出的ＢＭ迭代译码算法，这里不再详细说明。下面针对上述实现方式，提出一些改进的优选方式。　 

(一)在执行步骤Ｓ402之前，所述方法还可以包括设置错误数标志位；其中，当伴随式中的第一项，即S1＝0时，设置所述错误数标志位为第一位，此时说明编码数据中并没有错误数据；当伴随式中后一项与前一项的比值全部相同时，即S₂/S₁＝S₃/S₂＝…＝S_2t/S_2t-1时，设置所述错误数标志位为第二位，此时说明编码数据中只有一位错误数据，此时必然有S1≠0；否则设置所述错 误数标志位为第三位，也就是说当既不满足S₁＝0，也不满足S₂/S₁＝S₃/S₂＝…＝S_2t/S_2t-1时，设置错误标志位为第三位。其中，错误数标志位可以通过错误数标志寄存器设置，例如，当S1＝0时，设置错误数标志寄存器为00(即第一位)，当S₁≠0并且S₂/S₁＝S₃/S₂＝…＝S_2t/S_2t-1时，设置错误数标志寄存器为01(即第二位)，当S₁≠0并且不满足S₂/S₁＝S₃/S₂＝…＝S_2t/S_2t-1时，设置错误数标志寄存器为10(即第三位)。　 

若错误数标志位为第二位或者第三位时，说明此时编码数据中至少有一位错误数据，执行步骤Ｓ402中的计算错位多项式。　 

若错误数标志位为第一位，说明此时编码数据中没有错误数据，因此直接将编码数据作为该信息码块的解码数据输出，并结束流程。无需再执行步骤Ｓ403至Ｓ404。　 

进一步地，若所述错误数标志位具体为第二位，说明此时编码数据只有一位错误数据，因此在步骤Ｓ402中通过迭代算法计算错位多项式时，迭代次数为1。　 

可见，通过设置错误数标志位，能够根据伴随式就能或者编码数据中发生错误的数据的位数，从而简化流程。　 

(二)在本实施例的步骤Ｓ402中计算错位多项式时，为了进一步简化计算，从而减少资源并且提高运算速度，可以对于所有的乘除法运算，通过查表将计算因子转换为幂次形式，对于所有的加减法运算，通过查表将计算因子转换为二进制形式。下面具体说明。　 

如图5所示，步骤Ｓ402可以包括以下几个步骤：　 

Ｓ4021：　设置错位多项式的初始值δx＝1，错位多项式的阶数Ｄ(ｊ)的初始值Ｄ(ｊ)＝0，判断变量ｖ的初始值ｖ＝0，迭代次数ｊ的初始值ｊ＝－1，中间参数Ｄ(ｋ)的初始值Ｄ(ｋ)＝－1　。其中ｋ为小于迭代次数的整数，并且使得ｋ－Ｄ(ｋ)有最大值。　 

Ｓ4022：执行第一次迭代，根据公式：　 

$v=S_{j+2}+S_j{\mathrm{\δ}}_1^{\left(j\right)}+...+S_{j+1-D\left(j\right)}{{\mathrm{\δ}}_{D\left(j\right)}}^{\left(j\right)}$     (公式1) 

计算得到判断变量v＝S₁。公式1中的为第ｊ次迭代后错位多项式从1到Ｄ(ｊ)(Ｄ(ｊ)为第ｊ次迭代后错位多项式的阶数)幂次项的系 数。　 

并且根据公式：　 

δ^(j+2)(x)＝δ^(j)(x)-v/D(k)x^j-kδ^(k)(x)    　　　　　　　　　　　　　　　　　　　　　　　　　　　　(公式2)　 

计算出第一次迭代后的错位多项式δ⁽¹⁾(x)，以及错位多项式的阶数Ｄ(ｊ)＝1。此时若错误数标志位为第二位，可以直接输出计算的错位多项式，如果为第三位，继续执行下一步骤。　 

Ｓ4023：令ｊ＝ｊ+2，根据公式1计算判断向量ｖ的值。　 

Ｓ4024：若步骤Ｓ4023计算出的ｖ为0，错位多项式及Ｄ(ｋ)的值不发生变化。　 

若ｖ不为0，则根据公式2计算错位多项式，并且令　 

$D(j+1)=\∂\left({\mathrm{\δ}}^{(j+1)}\left(x\right)\right)$

Ｓ4025：判断迭代次数ｊ是否为2ｔ－1，其中ｔ为最大纠错位数。如果是，则执行Ｓ4026，如果否，则返回执行步骤Ｓ4023。　 

Ｓ4026：结束对该信息码块的错位多项式的计算。　 

其中在根据公式1和公式2进行计算时，对于所有的乘除计算，通过查表将对应的计算因子(参与计算的因子)转换为幂次形式，对于所有的加减法运算，通过查表将对应的计算因子转换为二进制形式。　 

例如，当将幂次形式的最小项转换为二进制形式时，查找表为：　 

ａｌｐｈａ[ｃ]，ｃ的取值为－1，0，1……ｎ－1。　 

例如ａｌｐｈａ[－1]＝ｍ’ｂ00……00；(ｍ为二进制数的位数)　 

ａｌｐｈａ[0]＝ｍ’ｂ10……00　 

当将二进制形式的最小项转换为幂次形式时，查找表为：　 

ｏｒｄｅｒ[b_m-1b_m-2…b₀]。　 

例如ｏｒｄｅｒ[00……00]＝－1；　 

ｏｒｄｅｒ[10……00]＝0；即为查找表ａｌｐｈａ[ｃ]的逆过程。　 

(三)在根据错位多项式进行纠错时，若只有一位数据发生错误时，错位多项式只有一个根，当有两位数据发生错误时，错位多项式有两个根，即错位多项式的根的个数与发生错误的数据的位数相对应。但当发生错误的数 据的位数超过编码方式的最大纠错位，则需要考虑采用纠错能力更强的编码方案。　 

目前在纠错过程中，通常在对所有的数据进行纠错后，再依次输出纠错后的数据。显然这种方式延迟时间较长，因此可以通过以下实现方式减少纠错过程中的延迟时间。　 

设编码数据的第0位至第(ｎ－ｋ－1)位为校验码，编码数据的第(ｎ－ｋ)位至第(ｎ－1)位为缓冲模块接收的ｋ位数据。需要说明的是，这里的低位和高位只是一种设置规则，在本发明中，对于一个信息码块的编码数据，假设编码模块首先输出第(ｎ－1)位数据的编码数据，最后输出第0位数据的编码数据。　 

如图6所示，步骤Ｓ403中的纠正该信息码块的编码数据中的错误数据，以及步骤Ｓ404中的将纠正后的编码数据作为该信息码块的解码数据输出包括以下子步骤：　 

子步骤Ｓ4031：设置ｂ的初始值为2；　 

子步骤Ｓ4032：判断幂次项为ｂ的最小项是否为所述错位多项式的根，如果是，则纠正该信息码块的第(ｎ－ｂ+1)位的编码数据，将纠正后的第(ｎ－ｂ+1)位的编码数据作为该信息码块的第(ｂ－2)位解码数据后输出，如果否，则直接将该信息码块的第(ｎ－ｂ+1)位的编码数据作为该信息码块的第(ｂ－2)位解码数据后输出。在本发明中，假设首先输出的是第0位解码数据，最后输出的是第(ｋ－1)位解码数据。　 

例如，若此时ｂ＝2，判断幂次项为2的最小项是否为所述错位多项式的根，如果是，则说明第(ｎ－1)位数据为错误数据，可以通过异或等方式纠正该位数据，输出纠正后的数据；如果否，则说明第(ｎ－1)位数据为正确数据，无需纠错直接输出该位数据。　 

子步骤Ｓ4033：令ｂ＝ｂ+1，判断ｂ是否等于ｋ+1，如果否，返回执行子步骤Ｓ4032中的判断幂次项为ｂ的最小项是否为所述错位多项式的根。如果是，则说明已经完成对该信息码块的解码过程，此时开始对下一个信息码块的解码，直至完成对一帧数据的解码过程。　 

可见，在这种实现方式中，每解码纠错一位数据就对该数据进行纠错后输出或者直接输出，即按照编码数据的传输顺序对每一位数据进行纠错，无 需等待解码纠错全部ｎ位数据，大大降低了延迟时间。　 

需要说明的是，本实施例提供的解码方法能够用于对本发明实施例中，任一种编码方法生成的一帧数据的编码数据进行解码。　 

下面说明一种能够实现本发明提供的ＢＣＨ解码方法的ＢＣＨ解码装置。　 

请参阅图7，示出了本申请实施例的ＢＣＨ解码装置的具体实施例。本实施例用于对一帧数据的编码数据进行解码，所述一帧数据的编码数据包括多个信息码块的编码数据，每个信息码块的编码数据包括ｋ位待编码数据和ｒ位校验码。本实施例具体包括：求伴随式模块701、求错位多项式模块702、纠错模块703和输出模块704。　 

求伴随式模块701用于基于任一信息码块的编码数据，计算伴随式[S₁，S₂，S₃，…，S_2t-1，S_2t]。　 

求错位多项式模块702用于基于所述伴随式，通过迭代算法计算错位多项式。　 

纠错模块703用于基于所述错位多项式，纠正该信息码块的编码数据中的错误数据。　 

输出模块704用于将纠正后的编码数据作为该信息码块的解码数据输出。　 

本实施例提供的解码装置具体基于伯利坎普提出的ＢＭ迭代译码算法，针对每一个模块的具体硬件结构这里不再详细说明。下面针对上述实现方式，提出一些改进的优选方式。　 

(一)本实施例的所述装置还包括错误数标志寄存器；所述错误数标志寄存器，用于设置错误数标志位；其中，当伴随式的第一项，即S₁＝0时，设置所述错误数标志位为第一位，例如设置错误数标志寄存器的值为00；当伴随式中后一项与前一项的比值相同，即S₂/S₁＝S₃/S₂＝…＝S_2t/S_2t-1时，设置所述错误数标志位为第二位，例如设置错误数标志寄存器的值为01；否则设置所述错误数标志位为第三位，例如设置错误数标志寄存器的值为10。　 

求错位多项式模块702用于，若所述错误数标志位为第二位或者第三位时，执行所述计算错位多项式。　 

输出模块704还用于，若所述错误数标志位为第一位，直接将该信息码块的编码数据作为解码数据，并通知求错位多项式模块702停止工作。　 

进一步地，若错误数标志位为第二位，求错位多项式模块802在通过迭代算法计算错位多项式时，迭代次数为1。　 

需要说明的是，本实施例中，每一个模块可以是通过软件方式实现，例如本实施例的解码装置可以具体为一解码芯片，每个模块的功能通过解码芯片的功能模块实现，当然，每一个模块也可以是通过硬件方式实现。　 

(二)求错位多项式模块702在计算所述错位多项式时，对于所有的乘除法运算，通过查表将计算因子转换为幂次形式，对于所有的加减法运算，通过查表将计算因子转换为二进制形式。具体过程请见ＢＣＨ解码方法的具体实施例的相关之处，这里不再赘述。　 

(三)纠错模块703用于纠正该信息码块的编码数据中的错误数据，以及输出模块704用于将纠正后的编码数据作为该信息码块的解码数据输出包括：　 

纠错模块703用于设置ｂ的初始值为2，判断幂次项为ｂ的最小项是否为所述错位多项式的根，如果是，则纠正该信息码块的第(ｎ－ｂ+1)位的编码数据，通过输出模块704将纠正后的第(ｎ－ｂ+1)位的编码数据作为该信息码块的第(ｂ－2)位解码数据后输出，如果否，则通过输出模块704直接将该信息码块的第(ｎ－ｂ+1)位的编码数据作为该信息码块的第(ｂ－2)位解码数据后输出；　 

以及，令ｂ＝ｂ+1，判断ｂ是否等于ｋ+1，如果否，返回执行所述判断幂次项为ｂ的最小项是否为所述错位多项式的根。如果是，则说明已经完成对该信息码块的解码过程，此时开始对下一个信息码块的解码，直至完成对一帧数据的解码过程。　 

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。 

Claims (16)

1.一种ＢＣＨ编码方法，其特征在于，所述方法用于对一帧数据进行编码，所述一帧数据包括多个信息码块，所述方法包括：

对所述一帧数据中的任一信息码块执行缓冲步骤和编码步骤：

所述缓冲步骤包括：以周期Ｔ接收并缓存该信息码块中的ａ位数据后，开始执行所述编码步骤；所述ａ为大于等于(ｋ×ｒ)/ｎ，并且小于ｋ的整数；所述ｋ为该信息码块的待编码数据的位数，所述ｒ为该信息码块的校验码的位数，所述ｎ＝ｋ+ｒ；

以周期Ｔ接收并缓存该信息码块剩余的(ｋ－ａ)位数据，并同时以周期(ｋ×Ｔ)/ｎ输出缓存的ｋ位数据；

所述编码步骤包括：以周期(ｋ×Ｔ)/ｎ接收在所述缓冲步骤中输出的ｋ位数据，并同时以周期(ｋ×Ｔ)/ｎ输出接收的ｋ位数据；

接收在所述缓冲步骤中输出的ｋ位数据时，生成ｒ位校验码；

当以周期(ｋ×Ｔ)/ｎ输出接收的ｋ位数据后，输出生成的ｒ位校验码；以周期(ｋ×Ｔ)/ｎ输出的ｋ位数据和ｒ位校验码作为该信息码块的编码数据；

其中，在执行所述编码步骤中的生成该信息码块的ｒ位校验码时，执行所述缓冲步骤中的接收并缓存该信息码块的下一个信息码块中的ａ位数据。

2.根据权利要求1所述的方法，其特征在于，在所述缓冲步骤中以及在所述编码步骤中，在接收数据和输出数据时基于的周期由同一系统时钟分频产生。

3.根据权利要求1所述的方法，其特征在于，所述ａ为大于等于(ｋ×ｒ)/ｎ的最小整数。

4.一种ＢＣＨ解码方法，其特征在于，所述方法用于对一帧数据的编码数据进行解码，所述一帧数据的编码数据包括多个信息码块的编码数据，每个信息码块的编码数据包括ｋ位待编码数据和ｒ位校验码；所述方法包括：

对任一信息码块的编码数据执行以下步骤：

基于该信息码块的编码数据，计算伴随式；

基于所述伴随式，通过迭代算法计算错位多项式；

基于所述错位多项式，纠正该信息码块的编码数据中的错误数据；

将纠正后的编码数据作为该信息码块的解码数据输出。

5.根据权利要求4所述的解码方法，其特征在于，在所述计算错位多项式之前，所述方法还包括：

设置错误数标志位；其中，当所述伴随式中的第一项为0时，设置所述错误数标志位为第一位，当所述伴随式中后一项与前一项的比值全部相同时，设置所述错误数标志位为第二位，否则设置所述错误数标志位为第三位；

若所述错误数标志位为第二位或者第三位时，执行所述计算错位多项式；

若所述错误数标志位为第一位，直接将所述编码数据作为该信息码块的解码数据输出，并结束流程。

6.根据权利要求5所述的方法，其特征在于，若所述错误数标志位为第二位，在通过迭代算法计算错位多项式时，迭代次数为1。

7.根据权利要求4所述的解码方法，其特征在于，在计算所述错位多项式时，对于所有的乘除法运算，通过查表将计算因子转换为幂次形式，对于所有的加减法运算，通过查表将计算因子转换为二进制形式。

8.根据权利要求4所述的解码方法，其特征在于，所述纠正该信息码块的编码数据中的错误数据，将纠正后的编码数据作为该信息码块的解码数据输出包括：

设置ｂ的初始值为2；

判断幂次项为ｂ的最小项是否为所述错位多项式的根，如果是，则纠正第(ｎ－ｂ+1)位的编码数据，将纠正后的第(ｎ－ｂ+1)位的编码数据作为该信息码块第(ｂ－2)位的解码数据后输出；如果否，则直接将第(ｎ－ｂ+1)位的编码数据作为该信息码块第(ｂ－2)位的解码数据后输出；

令ｂ＝ｂ+1，判断ｂ是否等于ｋ+1，如果否，返回执行所述判断幂次项为ｂ的最小项是否为所述错位多项式的根。

9.一种ＢＣＨ编码装置，其特征在于，所述装置用于对一帧数据进行编码，所述一帧数据包括多个信息码块，所述装置包括：缓冲模块和编码模块；

所述缓冲模块包括第一寄存器组和第一控制器，所述第一控制器用于控制所述第一寄存器组以周期Ｔ接收并缓存所述一帧数据中任一信息码块中的ａ位数据后，所述第一控制器使能所述编码模块，以及所述第一控制器控制所述第一寄存器组以周期Ｔ缓存该信息码块剩余的(ｋ－ａ)位数据，并同时以周期(ｋ×Ｔ)/ｎ输出缓存的ｋ位数据；　其中，所述ａ为大于等于(ｋ×ｒ)/ｎ，并且小于ｋ的整数；所述ｋ为该信息码块的待编码数据的位数，所述ｒ为该信息码块的校验码的位数，所述ｎ＝ｋ+ｒ；

所述编码模块包括加法器组、第二寄存器组以及第二控制器，当所述编码模块被使能后，所述第二控制器用于控制所述第二寄存器组以周期(ｋ×Ｔ)/ｎ接收所述第一寄存器组输出的ｋ位数据，并同时以周期(ｋ×Ｔ)/ｎ输出接收的ｋ位数据；

所述加法器组用于在所述第二寄存器组接收所述第一寄存器组输出的ｋ位数据时，生成ｒ位校验码；

所述第二控制器还用于当所述第二寄存器组输出从所述第一寄存器组接收到的ｋ位数据后，输出所述加法器组生成的ｒ位校验码；所述第二寄存器组输出的ｋ位数据和ｒ位校验码作为该信息码块的编码数据；

其中，所述加法器组生成该信息码块的ｒ位校验码时，所述第一控制器执行控制所述第一寄存器组接收并缓冲该信息码块的下一码块中的ａ位数据。

10.根据权利要求9所述的装置，其特征在于，所述第一寄存器组和所述第二寄存器组在接收数据和输出数据时基于的周期由同一系统时钟分频产生。

11.根据权利要求9所述的装置，其特征在于，所述ａ为大于等于(ｋ×ｒ)/ｎ的最小整数。

12.一种ＢＣＨ解码装置，其特征在于，所述装置用于对一帧数据的编码数据进行解码，所述一帧数据的编码数据包括多个信息码块的编码数据，每个信息码块的编码数据包括ｋ位待编码数据和ｒ位校验码；所述装置包括：

求伴随式模块，用于基于任一信息码块的编码数据，计算伴随式；

求错位多项式模块，用于基于所述伴随式，通过迭代算法计算错位多项式；

纠错模块，用于基于所述错位多项式，纠正该信息码块的编码数据中的错误数据；

输出模块，用于将纠正后的编码数据作为该信息码块的解码数据输出。

13.根据权利要求12所述的装置，其特征在于，所述装置还包括错误数标志寄存器；

所述错误数标志寄存器，用于设置错误数标志位；其中，当所述伴随式的第一项为0时，设置所述错误数标志位为第一位，当所述伴随式中后一项与前一项的比值全部相同时，设置所述错误数标志位为第二位，否则设置所述错误数标志位为第三位；

所述求错位多项式模块用于，若所述错误数标志位为第二位或者第三位时，执行所述计算错位多项式；

所述输出模块还用于，若所述错误数标志位为第一位，直接将所述编码数据作为该信息码块的解码数据输出，并通知所述求错位多项式模块停止工作。

14.根据权利要求13所述的装置，其特征在于，若所述错误数标志位为第二位，所述求错位多项式模块在通过迭代算法计算错位多项式时，迭代次数为1。

15.根据权利要求12所述的装置，其特征在于，所述求错位多项式模块在计算所述错位多项式时，对于所有的乘除法运算，通过查表将计算因子转换为幂次形式，对于所有的加减法运算，通过查表将计算因子转换为二进制形式。

16.根据权利要求12所述的装置，其特征在于，所述纠错模块用于纠正该信息码块的编码数据中的错误数据，以及所述输出模块用于将纠正后的编码数据作为该信息码块的解码数据输出包括：

所述纠错模块用于设置ｂ的初始值为2，判断幂次项为ｂ的最小项是否为所述错位多项式的根，如果是，则纠正第(ｎ－ｂ+1)位的编码数据，通过所述输出模块将纠正后的第(ｎ－ｂ+1)位的编码数据作为该信息码块第(ｂ－2)位解码数据后输出，如果否，则通过所述输出模块直接将第(ｎ－ｂ+1)位的编码数据作为该信息码块的第(ｂ－2)位解码数据后输出；

以及，令ｂ＝ｂ+1，判断ｂ是否等于ｋ+1，如果否，返回执行所述判断幂次项为ｂ的最小项是否为所述错位多项式的根。