KR20020039073A

KR20020039073A - 동기 반도체 메모리 장치 및 그의 동작방법

Info

Publication number: KR20020039073A
Application number: KR1020000068967A
Authority: KR
Inventors: 노용환; 손교민
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-11-20
Filing date: 2000-11-20
Publication date: 2002-05-25
Also published as: US6483770B2; KR100391151B1; US20020060946A1

Abstract

센스앰프와 공통 데이터라인 사이에 상기 센스앰프의 출력을 래치하는 데이터 레지스터를 더 구비하여 적어도 3단 이상의 파이프라인 동작구조를 가지는 동기 반도체 메모리 장치에 있어서, 센스앰프와 데이터 레지스터를 보다 효율적으로 구동하여 초고속 동작을 실현하는 기술이 개시된다. 그러한 초고속 동작에 적합한 반도체 메모리 장치는, 상기 센스앰프를 인에이블 시키는 제1 인에이블 신호의 인에이블 구간과, 상기 데이터 레지스터의 출력 데이터가 상기 공통 데이터라인에 출력되게 하는 제2 인에이블 신호의 인에이블 구간이 서로 오버 랩되지 않도록 하기 위해, 상기 제1,2 인에이블 신호들을 모니터링 한 후 상기 센스앰프와 상기 데이터 레지스터에 각기 인가하는 모니터링부를 구비한다.

Description

동기 반도체 메모리 장치 및 그의 동작방법{synchronous semiconductor memory and method for operating same}

본 발명은 반도체 집적회로에 관한 것으로, 특히 고속동작에 적합한 동기 반도체 메모리 장치 및 그의 동작방법에 관한 것이다.

컴퓨터, 통신 및 산업부문에 이용되는 전자적 시스템이 대용량화 및 고도화됨에 따라 보다 저장능력이 크면서 보다 고속동작기능을 갖는 반도체 메모리가 필요하게 된다. 특히, 고속 스태틱 랜덤 억세스 메모리들은 컴퓨터와 통신어플리케이션에서의 캐쉬메모리로서 중요하게 사용되어진다. 데이터 프로세서들이 아주 고속으로 동작하기 때문에 캐쉬메모리를 가능한 한 빠르게 만드는 것은 시스템 퍼포먼스를 개선한다. 그러한 메모리들의 데이터 전송율을 높이기 위해 더블 데이터 레이트(Double Data Rate)방식이나 파이프 라인 버스트(pipelined burst)방식등이 본 분야에 개시되어 있다.

도 1 및 도 2는 각기 종래 기술에 따른 동기 파이프라인 버스트 메모리의 블록도 및 그에 따른 타이밍도를 보인 것으로, 이는 1999년 7월 13일자로 뤠치(Leach)외 다수에게 허여된 미합중국 특허번호 5,923,615호에 개시되어 있다. 상기 특허는 파이프라인 스테이지를 추가함이 없이 빠른 클럭 스피드로 동작할 수 있는 동기 파이프라인 버스트 메모리를 제공하기 위하여, 어드레스 입력버퍼(22),어드레스 레지스터(24), 동기 콘트롤 회로(26), 데이터 레지스터(28), 데이터 출력버퍼들(30), 및 비동기 메모리 코어(40)를 구비한다. 상기 어드레스 레지스터(24)는 제1사이클 동안 버스트 어드레스를 래치하며, 래치된 버스트 어드레스는 비동기 메모리 코어(40)의 입력으로 보내진다. 메모리 셀을 포함하는 비동기 메모리 코어(40)로부터의 출력데이터는 주기적 클럭신호의 제3사이클까지는 래치되지 않는다. 여기서, 상기 제3사이클은 제1사이클에 뒤이은 주기적 클럭신호의 제2사이클 후에 발생되는 사이클이다. 결론적으로, 버스트 동작사이클을 수행하는 상기 특허는 전형적인 파이프라인 룰(rule)을 위반함에 의해 워드라인 액티베이션의 시작부터 비트라인 차별까지의 시간을 충분히 가짐으로써, 센싱 동작이 확실히 보장되는 이점을 가진다.

그러나, 상기 특허에서는 동기 콘트롤 회로(26)에서 제공되는 래치신호의 액티베이션 타이밍에 기인하여 메모리 셀로부터 출력된 데이터가 주기적 클럭신호의 제3사이클까지 여전히 래치되지 않으므로 사이클 타임의 축소에 여전히 제한이 있다. 결국, 사이클 타임(tCYC)은 외부 클럭 신호의 인가시점으로부터 데이터 레지스터에 데이터가 래치되기까지 걸리는 시간으로 결정되기 때문이다.

그러므로, 상기 특허에서 동작 사이클 타임을 설정된 타임보다 빠르게 할 경우 데이터 래치에 대한 에러가 유발되며, 센싱동작이 불안정해지는 문제들이 있다.

동기 파이프라인 메모리 분야에서, 보다 빠른 사이클 타임을 얻기 위한 연구가 계속되고 있는데, 본 분야에서 알려진 전형적인 파이프라인 동작을, 이하에서 설명한다.

일반적으로, 2단(stage) 동기 파이프라인 메모리의 리드동작 타이밍은 도 3에 도시된 바와 같다. 도 3을 참조하여 2단 동기 파이프라인 메모리의 리드동작을 이하에서 설명한다. 외부 클럭신호(XCLK)의 제1사이클(T1)에서 외부 어드레스(XADD)가 입력되면 제1사이클동안 어드레스가 디코딩되어, 로우(Row)선택신호(SWL)와 컬럼(Column)선택신호(Yi)가 메모리 셀 어레이에 인가된다. 상기 로우 및 컬럼선택신호의 인에이블에 따라 그에 대응되는 메모리 셀이 선택되고, 선택된 메모리 셀에 저장된 전하(charge)는 대응되는 데이터 라인들(SDL,/SDL)과 차아지를 공유한다. 전하가 상기 데이터 라인들에 차아지 셰어링되기 시작한 후, 블록 센스앰프(BSA,또는 제1센스앰프)가 인가되는 센스앰프 인에이블 신호(PSA1)에 응답하여 동작한다. 상기 센스앰프는 상기 데이터 라인들간에 디벨롭된 전압레벨차를 감지 및 증폭하여 공통 데이터 라인인 메인 데이터 라인(MDL,/MDL)에 선택된 메모리 셀에 대한 저장정보를 나타내는 셀데이터로서 제공한다. 상기 셀데이터는 메인 데이터 라인(MDL,/MDL)에 연결된 통상의 출력버퍼를 거쳐 상기 출력버퍼의 후단에 연결된 데이터 레지스터에 래치된다. 상기 데이터 레지스터는 상기 외부 클럭신호(XCLK)의 제2사이클에서 인가되는 2차 클럭신호(Kdata)에 응답하여 상기 래치된 셀데이터를 출력드라이버에 인가한다. 마침내, 상기 셀데이터는 상기 출력드라이버에 의해 구동되어 외부데이터 입출력단(I/O)으로 출력된다.

따라서, 상기한 경우의 사이클 타임(tCYC)은 외부 클럭신호의 인가시점으로부터 상기 데이터 레지스터에 데이터가 래치되기까지의 시간으로 결정되고, 클럭 대(to) 데이터 스피드(tCD)는 상기 2차 클럭신호(Kdata)가 액티베이션된 후부터상기 데이터 레지스터에 래치되어 있던 셀데이터가 상기 출력드라이버를 거쳐 외부로 출력되기까지의 타임으로 결정된다.

그러므로, 상기한 2단(stage) 동기 파이프라인 메모리의 경우에도, 셀데이터가 데이터 레지스터에 래치되는 타임이 상당히 롱(long)타임이 되므로, 사이클 타임의 축소에 여전히 제한이 따르는 문제가 있다. 따라서, 외부 클럭신호가 인가되고 나서부터 데이터 레지스터에 데이터가 래치되기까지 걸리는 타임을 줄여서 사이클 타임의 축소에 대한 제약을 상당히 해소할 수 있는 다양한 기술들이 본 분야에서 알려져 있다.

그러한 기술들 중의 하나는 적어도 2단의 파이프 라인구조에서 센스앰프와 공통 데이터라인 사이에 데이터 레지스터를 더 구비하여 적어도 3단 이상의 파이프 라인이 되도록 한 것이다. 그러나, 그러한 3단 이상의 파이프라인 동작은 2단의 파이프 라인 구조에 비해 동작사이클 타임이 현저하게 줄어들지만, 사이클 타임을 무제한으로 줄이는 것은 여전히 어렵다. 왜냐하면, 매우 짧은 사이클 타임에서는 센스앰프 인에이블 신호와 레지스터 제어용 제2클럭이 동시에 인에이블되는 오버랩(overlap)구간이 존재하기 때문이다. 상기 오버랩 구간은 데이터 글리치 현상을 초래하여, 결국 리드된 데이터는 에러를 가질 수 있다.

따라서, 3단 이상의 파이프 라인 동작을 가지는 동기 파이프라인 반도체 메모리 장치에서 보다 고속의 동작을 위하여 그러한 파이프 라인동작을 보다 효율적으로 제어하는 기술이 요망된다.

따라서, 본 발명의 목적은 상기한 종래의 문제들을 해소할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 동작 사이클 타임을 보다 빠르게 할 수 있는 동기 반도체 메모리 장치 및 그의 동작방법을 제공함에 있다.

본 발명의 또 다른 목적은 3단 이상의 파이프 라인 동작을 가지는 동기 파이프라인 반도체 메모리 장치에서 센스앰프 인에이블 신호와 레지스터 제어용 제2클럭이 동시에 인에이블되는 오버랩 구간의 발생을 방지할 수 있는 동기 파이프라인 반도체 메모리 장치 및 그의 동작방법을 제공함에 있다.

본 발명의 또 다른 목적도 사이클 타임을 보다 단축하여도 오버 랩 구간이 발생되지 않도록 함에 의해 초고속 동작에서 데이터 출력 불안정 문제를 해결 할 수 있는 동기 파이프 라인 반도체 메모리 장치 및 그에 따른 동작방법을 제공함에 있다.

상기한 목적들 및 타의 목적을 달성하기 위한 본 발명의 일 아스팩트(aspect)에 따라, 센스앰프와 공통 데이터라인 사이에 상기 센스앰프의 출력을 래치하는 데이터 레지스터를 더 구비하여 적어도 3단 이상의 파이프라인 동작구조를 가지는 반도체 메모리 장치는, 상기 센스앰프를 인에이블 시키는 제1 인에이블 신호의 인에이블 구간과, 상기 데이터 레지스터의 출력 데이터가 상기 공통 데이터라인에 출력되게 하는 제2 인에이블 신호의 인에이블 구간이 서로 오버 랩되지 않도록 하기 위해, 상기 제1,2 인에이블 신호들을 모니터링 한 후 상기 센스앰프와 상기 데이터 레지스터에 각기 인가하는 모니터링부를 구비함을 특징으로 한다.

본 발명의 또 다른 아스팩트에 따라, 센스앰프와 공통 데이터라인 사이에 상기 센스앰프의 출력을 래치하는 데이터 레지스터를 더 구비하여 적어도 3단 이상의 파이프라인 동작구조를 가지는 반도체 메모리 장치에서 상기 센스앰프와 상기 데이터 레지스터를 제어하는 방법은, 상기 데이터 레지스터의 출력 데이터가 상기 공통 데이터라인에 출력되게 하는 제2 인에이블 신호의 인에이블 구간에서는 상기 센스앰프를 인에이블 시키는 제1 인에이블 신호의 인에이블을 금지시키는 단계와; 상기 제1 인에이블 신호의 인에이블 구간에서는 상기 제2 인에이블 신호의 인에이블을 금지시키는 단계를 구비하여, 제1,2 인에이블 신호들의 인에이블 구간들이 오버 랩되지 않도록 하는 것을 특징으로 한다.

바람직하기로는, 상기 제1 인에이블 신호의 디세이블은 상기 제1 인에이블 신호가 인에이블 된 후 상기 센스앰프의 데이터 출력단들에 센싱 데이터가 나타날 때 이루어지게 하며, 상기 제2 인에이블 신호의 디세이블은 상기 제2 인에이블 신호가 인에이블 된 후 상기 공통 데이터라인의 데이터 출력단들에 출력 데이터가 나타날 때 이루어지게 하는 것이 고속동작에 유리하다.

상기한 본 발명의 장치 및 방법에 따르면, 사이클 타임을 보다 단축하여도 오버 랩 구간이 발생되지 않으므로, 초고속 동작에서 데이터 출력 불안정 문제가 해결된다.

도 1 및 도 2는 각기 종래 기술에 따른 동기 반도체 메모리의 블록도 및 그에 따른 타이밍도

도 3은 통상적인 2단 동기 파이프라인 메모리의 리드동작 타이밍도

도 4는 컨벤셔날(conventional) 동기 반도체 메모리의 리드관련부의 블록도

도 5는 도 4에 따른 데이터 리드동작의 타이밍도

도 6은 도 4중 일부에 관한 상세 블록도

도 7은 도 4 및 도 6에 도시된 블록센스앰프 및 제1데이터 레지스터의 세부회로도

도 8은 도 4 및 도 6에 도시된 데이터 출력버퍼, 제2데이터 레지스터 및 출력드라이버의 세부회로도

도 9 및 도 10은 3단 파이프라인 동작시 롱 사이클과 쇼트 사이클에서 각 신호들의 타이밍 관계를 보인 도면들

도 11은 본 발명의 실시 예에 따른 동기 반도체 메모리의 리드관련부의 블록도

도 12는 도 11중 신호 발생부 및 레지스터 디세이블부의 상세회로도

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.

먼저, 후술되는 본 발명에 대한 보다 철저한 이해를 제공하기 위한 의도외에는 다른 의도 없이, 3단 이상의 파이프 라인 동작을 가지는 컨벤셔날 동기 파이프라인 반도체 메모리 장치의 대표적 예가 설명된 다음, 동작 사이클 타임의 축소에 제한을 주어왔던 파이프 라인 동작관련 제어신호들의 오버랩 구간 발생 및 그에 따른 출력 불안정 문제들이 상세히 설명된다.

도 4는 컨벤셔날 동기 반도체 메모리의 리드관련부의 블록도이다. 도 4를 참조하면, 클럭버퍼(100), 어드레스 버퍼(110), 디코더(120), 메모리 셀 어레이(130), 블록 센스앰프(140), 제1 데이터 레지스터(150), 출력버퍼(160), 제2 데이터 레지스터(170), 및 출력 드라이버(180)는 상기 동기 반도체 메모리의 리드관련부를 구성한다. 상기 클럭버퍼(100)는 외부클럭(XCLK)을 수신하여 제1,2,3 클럭들(1'st clock, 2'nd clock, 3'rd clock)을 생성한다. 상기 어드레스 버퍼(110)는 상기 제1클럭(1'st clock)에 응답하여 외부 어드레스(XADD)를 수신하고 버퍼링한 후 출력한다. 상기 디코더(120)는 상기 어드레스 버퍼(110)로부터 출력된 로우 및 컬럼 어드레스를 디코딩하여 로우(Row)선택신호(SWL)와 컬럼(Column)선택신호(Yi)를 출력한다. 상기 메모리 셀 어레이(130)는 워드라인들과 비트라인 페어들(Pairs)의 교차점들(Intersections)에 위치된 복수의 메모리 셀로 구성되며, 상기 로우 선택신호(SWL)와 컬럼 선택신호(Yi)의 인에이블에 따라 선택된 메모리 셀에 저장된 전하(charge)는 대응되는 데이터 라인들(SDL,/SDL)과 차아지를 공유하게 된다. 상기 블록 센스앰프(140)는 외부클럭(XCLK)의 제1 클럭사이클 동안에 인가되는 센스앰프 인에이블신호(PSA1)에 응답하여 상기 데이터 라인들(SDL,/SDL)에 디벨롭(develop)된 전압레벨차를 감지 및 증폭하여 선택된 메모리 셀에 대한 저장정보를 나타내는 셀데이터로서 출력한다. 제1 데이터 레지스터(150)는 상기 블록 센스앰프(140)로부터의 출력되는 셀데이터를 래치하고 상기 제1 클럭사이클에 뒤따르는 제2 클럭사이클 동안에 인가되는 제2클럭(PSA2)에 응답하여 상기 래치된 셀데이터를 메인 데이터 라인(MDL,/MDL)에 출력한다. 출력버퍼(160)는 상기 메인 데이터 라인(MDL,/MDL)에 연결되어 상기 셀데이터의 출력레벨을 버퍼링한 후 출력단(DataA, /DataA)으로 출력한다. 제2 데이터 레지스터(170)는 상기 출력단(DataA, /DataA)의 데이터를 래치하고 상기 제2 클럭사이클에 뒤따르는 제3 클럭사이클 동안에 인가되는 제3클럭(Kdata)에 응답하여 상기 래치된 데이터를 출력단(DataC, /DataC)으로 출력한다. 출력 드라이버(180)는 상기 제2 데이터 레지스터(170)의 출력단(DataC, /DataC)에 연결되어 상기 제2 데이터 레지스터(170)로부터 출력된 데이터를 리드 출력데이터(DQ)로서 출력한다. 상기 메모리 셀 어레이(130)는 통상적으로 단일(single) 어레이가 아니라 다수의 서브블록들로 나뉘어진 한 세트(set)의 어레이이다.

도면을 통하여 알 수 있는 바와 같이, 3단 파이프 라인 동작을 위하여 상기블록 센스앰프(140)의 후단과 메인 데이터 라인(MDL,/MDL)간에 제1 데이터 레지스터(150)가 설치된다. 결국, 도 4의 구성상의 특징은 적어도 2단의 통상적인 파이프 라인구조에서 블록 센스앰프(140)와 공통 데이터라인인 상기 메인 데이터 라인(MDL,/MDL)사이에 데이터 레지스터를 추가로 설치하여, 1단의 파이프 라인구조가 적어도 2단의 파이프 라인구조에 추가되도록 한 것이다. 그럼에 의해, 외부클럭의 첫 번째 클럭사이클에서 블록 센스앰프의 출력데이터를 출력버퍼(160)의 전단에 연결된 제1데이터 레지스터(150)에 래치하고, 두 번째 클럭사이클에서 상기 래치된 데이터를 상기 출력버퍼(160)의 후단에 연결된 제2데이터 레지스터(170)에 래치하고, 세 번째 클럭사이클에서 상기 제2데이터 레지스터에 래치된 데이터를 출력드라이버(180)를 통해 외부로 출력할 수 있게 된다.

도 5는 도 4에 따른 데이터 리드동작의 타이밍도이다. 도 5에서 수평축은 타임을 나타내고 수직축은 다양한 신호의 전압레벨을 나타낸다. 외부 클럭신호(XCLK)의 제1 클럭사이클(T1)동안 부호 A1으로 라벨링된 외부 어드레스(XADD)가 인가되면, 상기 제1 클럭사이클(T1)에서 로우 선택신호(SWL)와 컬럼 선택신호(Yi)가 로우 및 컬럼 디코더에서 출력된다. 상기 로우 선택신호(SWL)와 컬럼 선택신호(Yi)의 인에이블에 의해, 메모리 셀이 선택되고 그 선택된 메모리 셀에 저장된 전하는 대응되는 데이터 라인들(SDL,/SDL)에 디벨롭된다. 이후, 상기 제1 클럭사이클(T1)동안에 센스앰프 인에이블신호(PSA1)가 블록 센스앰프(140)에 제공되면, 상기 데이터 라인들(SDL,/SDL)사이에 나타나는 셀데이터는 제1 데이터 레지스터(150)에 래치된다. 상기 제1 클럭사이클에 뒤따르는 제2 클럭사이클(T2)에서 제2클럭(PSA2)이 인가되면, 상기 제2 클럭사이클(T2)동안에 상기 래치된 셀데이터가 메인 데이터 라인(MDL,/MDL)에 출력된다. 출력버퍼(160)의 출력단(DataA, /DataA)에는 도면에 도시된 바와 같이 상기 메인 데이터 라인(MDL,/MDL)에 나타난 데이터가 약간 지연되어 나타난다. 상기 출력단(DataA, /DataA)의 데이터는 제2 데이터 레지스터(170)에 래치되고, 상기 제2 클럭사이클에 뒤따르는 제3 클럭사이클(T3)동안에 인가되는 제3클럭(Kdata)에 의해 상기 래치된 데이터는 제2 데이터 레지스터(170)의 출력단(DataC, /DataC)에 나타난다. 상기 출력단(DataC, /DataC)에 연결된 출력 드라이버(180)에 의해 리드 출력데이터(DQ)가 제3 클럭사이클(T3)부터 입출력단(I/O)을 통통해 파이프라인 출력된다.

도 5의 컨벤셔날 리드동작 타이밍을 참조시 사이클 타임(tCYC)은 도 3의 2단 파이프 라인 동작의 경우와는 다르다. 즉, 도 3의 경우에는 외부 클럭신호(XCLK)의 인가시점으로부터 출력버퍼 후단의 데이터 레지스터(도 4와 대조시 제2 데이터 레지스터:170)에 블록 센스앰프(140)의 출력데이터가 래치되기까지의 타임으로 사이클 타임이 결정되어졌다. 그러나, 도 5에서 도시된 바와 같이 컨벤셔날 기술의 경우에는 외부 클럭신호(XCLK)의 인가시점으로부터 제1 데이터 레지스터(150)에 데이터가 래치되기까지의 타임으로 사이클 타임이 결정된다. 따라서, 사이클 타임은 종래의 기술과 비교시 상당히 단축된다. 보다 구체적으로, 1단의 파이프라인을 종래의 파이프라인 구조에 추가 시, 센스앰프에서 출력된 데이터가 메인 데이터 라인(MDL,/MDL)까지 도달하는데 걸리는 타임과 상기 메인 데이터 라인(MDL,/MDL)에서부터 출력버퍼(160)를 거쳐 제2 데이터 레지스터(170)까지 도달하는데 걸리는 타임을 합한 만큼 사이클 타임을 단축할 수 있는 것이다.

도 6은 도 4중 일부에 관한 상세 블록도로서, 리드 패스동작의 철저한 이해를 제공하기 위하여, 도 4중 메모리 셀 어레이(130)에서 출력드라이버(180)까지 차례로 연결된 블록들을 도식적으로 나타낸 것이다. 메모리 셀 어레이(130)가 복수의 셀 어레이 블록(130-1,..,130-n)으로 구성되어 있을 경우에, 블록 센스앰프(140)는 그에 대응하여 복수의 블록 센스앰프 어레이(140-1,..,140-n)로 이루어지고, 제1 데이터 레지스터(150)도 복수의 제1 데이터 레지스터 어레이(150-1,..,150-n)로 대응되어 설치된다. 여기서, 상기 복수의 제1 데이터 레지스터 어레이(150-1,..,150-n)가 상기 메인 데이터 라인(MDL,/MDL)을 구성하는 복수의 메인 데이터 라인(MDL0 & /MDL0,MDL1 & /MDL1,..., MDLn & /MDLn)의 전단(front stage)에 위치됨을 주목하라. 복수의 출력버퍼(160-1,..,160-n)로 구성되는 출력버퍼(160)는 상기 복수의 메인 데이터 라인(MDL0 & /MDL0,MDL1 & /MDL1,..., MDLn & /MDLn)에 각기 대응되어 연결된다. 복수의 출력 드라이버(180-1,..,180-n)로 이루어진 출력 드라이버(180)의 전단에 접속된 제2 데이터 레지스터(170)는 복수의 제2 데이터 레지스터 어레이(170-1,..,170-n)로 이루어진다.

여전히 도 6에서도, 도 4에서 설명한 바와 같이, 복수의 제1 데이터 레지스터 어레이(150-1,..,150-n)는 제2 클럭사이클(T2)동안에 인가되는 제2클럭(PSA2)에 응답하며, 복수의 제2 데이터 레지스터 어레이(170-1,..,170-n)는 상기 제2 클럭사이클에 뒤따르는 제3 클럭사이클(T3) 동안에 인가되는 제3클럭(Kdata)에 응답함을 알 수 있다.

도 7은 도 4 및 도 6에 도시된 블록 센스앰프(140-i) 및 제1 데이터 레지스터(150-i)의 세부회로를 보인 것이고, 도 8은 도 4 및 도 6에 도시된 데이터 출력버퍼(160-i), 제2 데이터 레지스터(170-i) 및 출력드라이버(180-i)의 상세를 보인 것이다. 도 7에서, 블록 센스앰프(140-i)는 피형(p-channel type) 모오스 트랜지스터들(P1,P2,P3,P4,P5,P6,P7,P8,P9,P10,P11)과, 엔형(p-channel type) 모오스 트랜지스터들(N1,N2,N3,N4,N5,N6,N7)과, 씨모오스(CMOS)인버터(I1)로 구성된다. 프리차아지 신호(PRCH_SDL)를 게이트 터미널로 수신하는 상기 피형 모오스 트랜지스터들(P1,P2,P3)은 상기 데이터 라인들(SDL,/SDL)을 프리차아지한다. 크로스 커플된 상기 피형 모오스 트랜지스터들(P4,P5)과 상기 데이터 라인들(SDL,/SDL)에 게이트 터미널이 각기 연결된 엔형 모오스 트랜지스터들(N1,N2) 및 센스앰프 인에이블 신호(PSA1)에 응답하는 엔형 모오스 트랜지스터(N3)는 데이터 리드동작시에 프리차아지된 데이터 라인들(SDL,/SDL)간에 디벨롭된 전압레벨차를 1차적으로 증폭하는 1차 센스앰프로서의 역할을 한다. 상기 센스앰프 인에이블 신호(PSA1)를 게이트 터미널로 수신하는 상기 피형 모오스 트랜지스터들(P6,P7,P8)은 상기 1차 센스앰프의 출력단들을 상기 1차 센스앰프가 비동작시 프리차아지하는 기능을 한다. 피형 모오스 트랜지스터들(P9,P10,P11) 및 엔형 모오스 트랜지스터들(N4,N5)은 상기 1차 센스앰프의 출력을 2차로 증폭하는 2차 센스앰프로서의 역할을 한다. 상기 2차 센스앰프내의 피형 모오스 트랜지스터(P9)는 상기 인버터(I1)를 통하여 상기 센스앰프 인에이블 신호(PSA1)를 게이터 터미널로 수신한다. 상기 2차 센스앰프의 출력단들(SA0,/SA0)에 드레인 터미널이 각기 연결된 상기 엔형 모오스트랜지스터들(N6,N7)은 상기 2차 센스앰프의 비동작 시 출력단들(SA0,/SA0)을 접지전압 예컨대 0볼트로 고정하는 기능을 담당한다.

상기 제1 데이터 레지스터(150-i)는 도 7에서 인버터들(I2,I3,I4,I5,I6,I7), 피형 모오스 트랜지스터들(P12,P13), 및 엔형 모오스 트랜지스터들(N8,N9,N10,N11,N12,N13,N14,N15)로 구성된다. 상기 인버터들(I4,I5)은 서로의 출력단에 입력단이 연결되어 인버터 래치(L1)를 구성하며, 인버터(I2)와 피 및 엔형 모오스 트랜지스터들(P12,N8,N9)은 외부제어신호에 응답함이 없이, 상기 2차 센스앰프의 출력단(SA0)에 나타나는 데이터가 래치단(LAT1)에 셀프(self)래치되도록 하는 셀프래치 구동회로로서 기능한다. 유사하게, 인버터(I3)와 피 및 엔형 모오스 트랜지스터들(P13,N10,N11)은 상기 2차 센스앰프의 출력단(/SA0)에 나타나는 데이터가 상보(complementary)래치단(/LAT1)에 셀프(self)래치되도록 하는 셀프래치 구동회로로서 기능한다. 게이트 터미널로 제2클럭(PSA2)을 수신하고 드레인 터미널이 메인 데이터 라인(MDL)에 연결된 엔형 모오스 트랜지스터(N12)와 상기 엔형 모오스 트랜지스터(N12)의 소오스 터미널에 드레인 터미널이 연결되고 게이트 터미널이 인버터(I6)의 출력에 연결된 엔형 모오스 트랜지스터(N13)는 래치된 데이터를 제2클럭(PSA2)에 응답하여 후단으로 전송하는 중계구동회로로서 기능한다. 유사하게, 상기 엔형 모오스 트랜지스터들(N14,N15)도 중계구동회로로서 기능한다. 상기 메인 데이터 라인(MDL,/MDL)은 상기 제2클럭(PSA2)이 하이레벨로 인에이블되기 이전까지는 하이레벨 예컨대 전원전압의 레벨로 프리차아지 되어 있다.

도 8을 참조하면, 인가되는 데이터를 버퍼링하여 출력하기 위한출력버퍼(160-i)는 인버터들(I8,I9,I10,I11), 피형 모오스 트랜지스터들(P14,P15), 엔형 모오스 트랜지스터들(N16,N17), 지연기(D1), 노아 게이트(NOR1)로 구성된다. 인버터(I8), 그리고 엔형 및 피형 모오스 트랜지스터들(N16,P14)은 지연기(D1)를 통해 인가되는 노아 게이트(NOR1)의 출력에 응답하여 메인 데이터 라인(MDL)을 하이레벨로 프리차아지하는 기능을 담당한다. 유사하게, 인버터(I9), 그리고 엔형 및 피형 모오스 트랜지스터들(N17,P15)은 지연기(D1)를 통해 인가되는 노아 게이트(NOR1)의 출력에 응답하여 상보 메인 데이터 라인(/MDL)을 하이레벨로 프리차아지하는 기능을 한다.

출력버퍼(160)의 출력단(DataA, /DataA)에 연결된 제2 데이터 레지스터(170-i)는 제1,2,3인버터 래치들(L2,L3,L4)과, 셀프래치 구동회로로서 기능하는 인버터들(I12,I13) 및 피형 및 엔형 모오스 트랜지스터들(P16,P17,N18,N19,N20,N21)과, 1차 및 2차 트랜스미션 게이트들(G1,G2,G3,G4)로 구성된다. 제2 클럭사이클에 뒤따르는 제3 클럭사이클(T3)동안에 인가되는 제3클럭(Kdata) 및 상보 제3클럭(/Kdata)은 상기 1차 및 2차 트랜스미션 게이트들(G1,G2,G3,G4)의 패스신호로서 인가된다.

제2 데이터 레지스터(170-i)의 출력단(DataC, /DataC)에 연결된 출력 드라이버(180-i)는, 상기 출력단(DataC, /DataC)에 일측입력단이 각기 연결되고 출력인에이블 신호(OE)를 타측입력으로 공통수신하는 낸드 게이트들(NAN1,NAN2)과, 상기 낸드 게이트(NAN2)의 출력단에 연결된 인버터(I25), 상기 낸드 게이트(NAN1)의 출력에 게이트 터미널이 연결되고 소오스 터미널로 전원전압을 수신하는 구동용 피형 모오스 트랜지스터(P20), 상기 인버터(I25)의 출력단에 게이트 터미널이 연결되고상기 피형 모오스 트랜지스터(P20)의 드레인 단자와 접지간에 드레이-소오스 채널이 연결된 구동용 엔형 모오스 트랜지스터(N22)로 구성된다. 여기서, 상기 피형 및 엔형 모오스 트랜지스터들(P20,N22)의 드레인 터미널이 서로 접속되는 노드는 입출력단(I/O)과 연결된다.

도 7 및 도 8에 도시된 회로들의 상세는 컨벤셔날 기술의 일 예를 든 것에 불과하며, 실제로는 다양한 형태로 변경될 수 있다. 이하에서는 도 7 및 도 8을 참조하여 3단 파이프 라인 리드 동작시에 데이터 패스의 흐름을 보다 구체적으로 설명한다. 이미 도 5의 타이밍도를 참조하여 컨벤셔날 기술의 3단 파이프 라인 동작에 대한 전체적인 설명이 되어졌음을 주목하라.

다시 도 7을 참조하면, 리드동작시 센스앰프 인에이블 신호(PSA1)는 "하이"레벨로서 인가된다. 여기서, "하이"레벨은 논리레벨을 의미하는 것으로서, 통상 전원전압에 대응하며, "로우"레벨의 반대 의미이다. 상기 센스앰프 인에이블 신호(PSA1)가 하이레벨로 인가됨에 따라, 엔형 모오스 트랜지스터(N3)가 턴온되어 피형 모오스 트랜지스터들(P4,P5)과 엔형 모오스 트랜지스터들(N1,N2)로 이루어진 1차 센스앰프가 센싱 및 증폭동작을 시작한다. 따라서, 데이터 라인들(SDL,/SDL)간에 디벨롭된 전압레벨차는 1차적으로 증폭된다. 상기 센스앰프 인에이블 신호(PSA1)가 하이레벨로 인가될시, 인버터(I1)가 "로우"레벨을 출력하면, 엔형 모오스 트랜지스터들(N6,N7)은 턴오프되어 출력단들(SA0,/SA0)에 대한 프리차아지 동작이 중단되고, 피형 모오스 트랜지스터(P9)는 턴온 상태로 간다. 그럼에 의해, 피형 모오스 트랜지스터들(P9,P10,P11) 및 엔형 모오스 트랜지스터들(N4,N5)로 이루어진 2차 센스앰프가 동작을 시작한다.

예를 들어, 선택된 메모리 셀에 저장된 차아지가 대응되는 데이터 라인들에 차아지 셰어링된 후, 데이터 라인들(SDL,/SDL)에 각기 프리차아지 전압보다 높은 전압레벨과 프리차아지 전압레벨과 거의 같은 전압레벨이 나타난 경우라 가정하면, 1차 센스앰프내의 엔형 모오스 트랜지스터(N1)은 엔형 모오스 트랜지스터(N2)보다 상대적으로 강하게(strongly) 턴온된다. 그럼에 의해, 피형 모오스 트랜지스터(P5)는 피형 모오스 트랜지스터(P4)보다 상대적으로 강하게 턴온된다. 시간이 경과함에 따라 상기 피형 모오스 트랜지스터(P4)는 점차로 턴오프 상태로 간다. 그럼에 의해 2차 센스앰프의 피형 모오스 트랜지스터(P10)는 피형 모오스 트랜지스터(P11)보다 상대적으로 강하게 턴온된다. 그럼에 의해, 2차 센스앰프의 출력단들(SA0,/SA0)에는 감지 및 증폭된 전압레벨로서 하이 및 로우레벨이 얻어진다.

상기 출력단들(SA0,/SA0)에 하이 및 로우레벨로서 각기 나타난 메모리 셀 데이터는 제1 데이터 레지스터(150-i)내의 인버터 래치(L1)에 셀프래치된다. 여기서, 셀프래치되는 동작을 설명하면 다음과 같다. 상기 출력단(SA0)에 나타난 하이레벨은 인버터(I2)에 의해 로우레벨로 반전되어 피형 모오스 트랜지스터(P12)를 턴온시키고, 엔형 모오스 트랜지스터(N8)를 턴오프시킨다. 이 때 엔형 모오스 트랜지스터(N9)는 상기 출력단(/SA0)로부터 로우레벨을 수신하므로 턴오프된다. 따라서, 래치단(LAT1)에는 하이레벨이 나타난다. 한편, 인버터(I3)를 통해 하이레벨을 수신하는 엔형 모오스 트랜지스터(N10)가 턴온되고, 엔형 모오스 트랜지스터(N11)이 상기 출력단(SA0)에 나타난 하이레벨에 의해 턴온될 때, 피형모오스 트랜지스터(P13)는 턴오프되므로, 상보 래치단(/LAT1)에는 로우레벨이 나타난다. 결국, 인버터(I2)와 피 및 엔형 모오스 트랜지스터들(P12,N8,N9)로 구성된 셀프래치 구동회로와, 인버터(I3)와 피 및 엔형 모오스 트랜지스터들(P13,N10,N11)로 구성된 셀프래치 구동회로에 의해, 상기 래치단(LAT1) 및 상보 래치단(/LAT1)에는 하이 및 로우레벨이 나타난다. 상기 래치단(LAT1) 및 상보 래치단(/LAT1)의 하이 및 로우레벨은 인버터(I4,I5)로 이루어진 인버터 래치에 의해 래치되며, 인버터(I6) 및 인버터(I7)에 의해 각기 반전되어 로우 및 하이레벨로 된다. 중계구동회로내의 엔형 모오스 트랜지스터들(N12,N14)은 메인 데이터 라인(MDL,/MDL)이 하이레벨로 프리차아지되어 있는 상태에서 상기 제2클럭(PSA2)를 하이레벨로 수신하므로, 모두 턴온된다. 그러나, 엔형 모오스 트랜지스터(N13)는 게이트 터미널에 로우레벨이 인가되므로 턴오프상태이고, 엔형 모오스 트랜지스터(N15)는 게이트 터미널로 하이레벨을 수신하므로 턴온된다. 이에 따라, 메인 데이터 라인(MDL)은 접지로의 전류패스가 형성되지 못하므로 여전히 하이레벨을 유지하며, 상보 메인 데이터 라인(/MDL)은 접지로 전류가 흘러서 로우레벨로 천이(transition)된다. 마침내, 상기 중계구동회로에 의해 상기 래치단(LAT1) 및 상보 래치단(/LAT1)에 래치되어 있던 하이 및 로우레벨은 외부클럭신호의 두 번째 주기에서 인가되는 제2클럭(PSA2)에 동기하여 후단에 위치된 출력버퍼(160-i)로 전송된다.

도 8에서 도시된 출력버퍼(160-i)의 출력단(DataA, /DataA)에는 버퍼링된 로우 및 하이레벨이 출력데이터로서 나타난다. 상기 로우 및 하이레벨은 제2 데이터 레지스터(170-i)내의 제1 인버터 래치(L2)의 래치단(DataB) 및 상보래치단(/DataB)에 로우 및 하이 레벨로서 셀프래치된다. 상기 로우 및 하이 레벨은 인버터(I16) 및 인버터(I17)에 의해 각기 하이 및 로우레벨로 반전되어 각기 대응되는 1차 트랜스미션 게이트(G1,G2)의 입력단에 각기 인가된다. 상기 1차 트랜스미션 게이트(G1,G2)를 각기 통과한 하이 및 로우 레벨은 제2 인버터 래치(L3)에 래치되고, 인버터(I20,I21)의 출력단에 로우 및 하이레벨로 나타난다. 제2 클럭사이클에 뒤따르는 제3 클럭사이클(T3)동안에 인가되는 제3클럭(Kdata) 및 상보 제3클럭(/Kdata)에 의해 상기 2차 트랜스미션 게이트들(G3,G4)은 상기 로우 및 하이레벨을 전송한다. 상기 로우 및 하이레벨은 제3 인버터래치(L4)에 래치되어, 결국, 제2 데이터 레지스터(170-i)의 출력단(DataC, /DataC)에 나타난다. 상기 제2 데이터 레지스터(170-i)의 출력단(DataC, /DataC)에 연결된 출력 드라이버(180-i)내의 낸드 게이트(NAN1)는 하이레벨을 출력하고, 낸드 게이트(NAN2)는 로우레벨을 출력한다. 아웃 인에이블 신호(OE)는 인에이블시 하이레벨로 제공되기 때문이다. 따라서, 구동용 피형 모오스 트랜지스터(P20)는 턴오프 상태이고, 엔형 모오스 트랜지스터(N22)는 인버터(I25)의 출력이 하이레벨이므로 턴온상태로 된다. 이에 따라, 최종 입출력단(I/O)에는 선택된 메모리셀의 저장정보를 나타내는 로우레벨이 출력된다.

결국, 셀 데이터를 증폭시키는 블록 센스앰프와 공통 데이터 라인 MDL,/MDL사이에 데이터 레지스터를 추가로 두어, 1단의 파이프라인을 추가하여 3단의 파이프 라인동작을 구현하면, 사이클 타임이 상당히 단축됨을 컨벤셔날 기술을 통하여 알 수 있다. 4메가 비트 동기 파이프라인 SRAM에 2단의 파이프 라인 방식을 적용한경우는 사이클 타임은 275MHz(tCYC = 3.7ns)이나, 3단의 파이프 라인 방식을 적용한 경우에 400MHz(tCYC = 2.5ns) 로 나타나, 사이클 타임을 약 1.2ns 정도 단축할 수 있게 된다.

이상의 길고 지루한 설명을 통하여, 3단 파이프 라인 동작을 가지는 컨벤셔날 동기 파이프라인 반도체 메모리 장치의 구조 및 그 동작이 밝혀졌다. 이제 부터는 동작 사이클 타임이 더욱 축소될 경우에 파이프 라인 동작관련 제어신호들에 대한 오버랩 구간의 발생과 그에 따른 출력 불안정 문제들이 설명될 것이다. 본 발명의 실시 예를 설명하기 이전의 설명이 비록 장황하고 지리 하게 느껴질 수 있겠으나, 도 4부터 도 8까지의 컨벤셔날 기술이 공지공용이나 문헌을 통해 아직 공개되어 있지 아니한 바, 그러한 배경 기술의 설명 없이는 본 발명의 기술적 사상에 대한 철저한 이해가 어려울 수 도 있다는 것에 유의(note)하라.

이제 도 10을 도 9와 비교하여 참조하면, 사이클 타임을 보다 축소할 경우에 상대적으로 쇼트 사이클 타임에서 오버 랩 구간 들(S1,S2)이 발생함을 알 수 있다. 도 9 및 도 10은 3단 파이프라인 동작시 롱 사이클과 쇼트 사이클에서 각 신호들의 타이밍 관계를 보인 도면들이다. 도 9 및 도 10에서 보여지는 신호들 PSA1,PSA2, KDATA는 각기, 외부 클럭신호의 첫 번째 사이클에서 인에이블되는 센스앰프 인에이블 신호, 두 번째 사이클에서 인에이블되는 제1 레지스터 제어용 제2클럭, 세 번째 사이클에서 인에이블되는 제2 레지스터 제어용 제3클럭이다. 결국, 3단 이상의 파이프 라인 동작을 가지는 동기 파이프라인 반도체 메모리 장치에서 사이클 타임을 더욱 축소할 경우에, 바람직스럽지 못하게도 도 10에서와 같이 센스앰프 인에이블신호(PSA1)와 레지스터 제어용 제2클럭(PSA2)이 동시에 하이레벨로 활성화 되어 있는 오버 랩 구간들(S1,S2)이 발생되어 버리는 것이다. 한편, 상대적으로 롱 사이클 타임에서 타이밍 관계를 보인 도 9에서는 제1,2,3 사이클 구간들(T1,T2,T3) 어디에도 오버 랩 구간이 발생하지 않음을 주목하라.

도 10을 통하여 설명된 바와 같이, 사이클 타임을 축소시 상대적으로 쇼트 사이클 타임에서 오버 랩 구간 들(S1,S2)이 발생되면, 상기 센스앰프 인에이블 신호(PSA1)의 인에이블에 의해 데이터가 센싱되기 시작하여 출력되기까지 걸리는 시간에 기인하여, 출력되어야 할 데이터의 이전 데이터가 상기 메인 데이터 라인(MDL,/MDL)상에 일시적으로 나타났다가, 뒤이어 출력되어야 할 현재의 데이터가 상기 메인 데이터 라인(MDL,/MDL)상에 나타나게 된다. 이 것이 바로 데이터 글리치(glitch)현상이다. 이러한 데이터 글리치 현상은 리드 데이터 에러를 유발시키는 요인이 된다.

상기한 설명을 통하여 3단 이상의 파이프 라인 동작에서 동작 사이클 타임의 축소시 파이프 라인 동작관련 제어신호들에 대한 오버 랩 구간이 발생되기 때문에, 사이클 타임을 무제한으로 축소하는 것은 어렵다는 것이 확인되었다. 다시 말하면, 어느 한계를 넘어서 까지 사이클 타임을 축소하면 오버 랩 구간이 발생되어, 데이터 글리치 현상에 기인하여 리드 동작에 에러가 유발되어 데이터 출력이 불안정 문제가 초래되는 것이다.

따라서, 본 발명에서는 3단 이상의 파이프 라인 동작을 가지는 동기 파이프라인 반도체 메모리 장치에서 사이클 타임을 더욱 축소시 센스앰프 인에이블 신호와 레지스터 제어용 제2클럭이 동시에 인에이블되는 오버랩 구간의 발생을 방지할 수 있는 동기 파이프라인 반도체 메모리 장치 및 그의 동작방법이 제공된다. 사이클 타임을 보다 단축하더라도, 오버 랩 구간이 발생되지 않는다면, 데이터 출력 불안정 문제가 해결됨은 물론, 초 고속의 데이터 출력동작이 수행될 수 있음은 명백하다.

도 11은 본 발명의 실시 예에 따른 동기 반도체 메모리의 리드관련부의 블록도이다. 도면을 참조하면, 도 6의 블록구성에 더하여, 복수의 신호발생부(200-1, ..., 200-n)와, 레지스터 디세이블부(210-1, ...,210-n)가 추가로 구성된 것이 보여진다. 각각의 신호발생부(200-i) 및 레지스터 디세이블부(210-i)에 대한 세부 구성은 도 12에 보여진다.

도 12는 도 11중 신호발생부(200-i) 및 레지스터 디세이블부(210-i)의 상세회로도이다. 도 11 및 도 12를 함께 참조하면, 상기 신호발생부(200-i)는 제1 디세이블 회로(205)와 모니터링부(210)로 이루어지고, 레지스터 디세이블부(210-i)는 제2 디세이블 회로로서 기능한다. 상기 모니터링부(210)는 블록 센스앰프들중 대응되는 블록 센스앰프(예를 들어 140-1)를 인에이블 시키는 센스앰프 인에이블 신호 즉, 제1 인에이블 신호의 인에이블 구간과, 제1 데이터 레지스터(150-1)의 출력 데이터가 상기 공통 데이터라인(MDL,/MDL)에 출력되게 하는 제2 인에이블 신호(컨베셔날 기술의 경우에 제2클럭)의 인에이블 구간이 서로 오버 랩되지 않도록 하기 위해, 상기 제1,2 인에이블 신호들을 모니터링 한 후 상기 블록 센스앰프(140-1)와 상기 제1 데이터 레지스터(150-1)에 각기 인가한다. 도 12에서 상기모니터링부(210)는 낸드 게이트들(NAN2,NAN3)로 구성된 플립플롭 회로 및 구동용 인버터들(I5,I6)로 구성된다. 상기 모니터링부(210)의 래치기능에 의해 출력되는 제1,2인에블 신호들(PSA1,PSA2)의 인에이블 구간들은 서로 오버랩 되지 않는다.

상기 신호발생부(200-i)내의 모니터링부(210)의 전단(pre-stage)에 연결된 제1 디세이블 회로(205)는, 상기 제1 인에이블 신호(PSA1)가 인에이블 된 후 상기 센스앰프(140-1)의 데이터 출력단들(SA0,/SA0)에 나타나는 센싱 데이터에 응답하여 상기 제1 인에이블 신호를 디세이블시키는 역할을 한다. 상기 제1 디세이블 회로(205)는 도 4의 블록 센스앰프(140)에 직접 인가되어지던 원시(primary)센스앰프 인에이블 신호(PSA1B)를 반전하는 인버터(I5)와, 상기 데이터 출력단들(SA0,/SA0)의 센싱 데이터를 노아 게이팅하는 노아 게이트(NOR1)와, 전원전압과 접지간에 채널이 직렬로 연결된 피형 및 엔형 모오스 트랜지스터들(P1,N1,N2)과, 인버터 래치를 구성하는 인버터들(I2,I3)과, 상기 인버터 래치의 출력과 상기 원시 센스앰프 인에이블 신호(PSA1B)를 낸드 게이팅하는 낸드 게이트(NAN1)와, 상기 낸드 게이트(NAN1)의 출력을 반전하는 인버터(I4)로 구성된다.

상기 모니터링부(210)의 전단에 연결된 레지스터 디세이블부 즉, 제2 디세이블회로(210-i)는, 상기 제2 인에이블 신호(PSA2)가 인에이블 된 후 상기 공통 데이터라인의 데이터 출력단들((MDL,/MDL)에 나타나는 출력 데이터에 응답하여 상기 제2 인에이블 신호(PSA2)를 디세이블시키는 역할을 한다. 상기 제2 디세이블회로(210-i)는, 상기 공통 데이터라인의 데이터 출력단들((MDL,/MDL)에 나타나는 출력 데이터를 낸드 게이팅하는 낸드 게이트(NAN10)와, 상기 낸드 게이트(NAN10)의 출력을 반전하는 인버터(I10)와, 상기 인버터(I10)의 출력을 소정시간 지연하기 위한 타임 딜레이(D1)와, 상기 타임 딜레이(D1)의 출력을 반전하는 인버터(I11)와, 상기 인버터(I11)의 출력과 상기 인버터(I10)의 출력을 노아 게이팅하는 노아 게이트(NOR10)와, 상기 노아 게이트(NOR10)의 출력을 반전하는 인버터(I12)와, 상기 인버터(I12)의 출력과 상기 도 4의 제1 데이터 레지스터(150)에 직접 인가되어지던 원시(primary)제2클럭(PSA2A)의 논리를 낸드 게이팅하는 낸드 게이트(NAN11)와, 상기 낸드 게이트(NAN11)의 출력을 반전하는 인버터(I13)으로 구성된다. 도 12에서 최종적으로 발생되어 블록 센스앰프(140-1)와 상기 제1 데이터 레지스터(150-1)에 인가되는 제1,2 인에이블 신호들(PSA1,PSA2)는 도 6에서 보여지는 제1,2인에이블 신호들(PSA1,PSA2)와는 달리 각기 파형 교정된 인에이블 신호들임을 유의하라. 즉, 도 6에서 보여지는 제1,2 인에이블 신호들(PSA1,PSA2)는 여기서는 원시(primary)센스앰프 인에이블 신호(PSA1B)와 원시(primary)제2클럭(PSA2A)에 각기 대응된다.

도 12내의 상기 모니터링부(210)만의 기능에 의해, 센스앰프 인에이블 신호(PSA1)가 인에이블 되어 있을 경우에 레지스터 제어용 제2클럭(PSA2)의 인에이블이 금지되고, 상기 레지스터 제어용 제2클럭(PSA2)이 인에이블 되어 있을 경우에는 센스앰프 인에이블 신호(PSA1)의 인에이블이 금지된다. 보다 구체적으로 설명하면, 상기 제2 디세이블회로(210-i)의 출력신호(PSA2B)가 로우로 되어 있고 원시 센스앰프 인에이블 신호(PSA1B)가 하이로 되면, 제1 인에이블 신호(PSA1)는 하이로인에이블되고, 그 구간동안에는 상기 출력신호(PSA2B)가 하이로 인에이블되더라도 상기 제2 인에이블 신호(PSA2)는 하이로 인에이블 되지 못한다. 상기 제1 인에이블 신호(PSA1)가 디세이블된 후, 노드 A가 하이로 되어 상기 출력신호(PSA2B)가 하이로 인에이블되면, 비로서 상기 제2 인에이블 신호(PSA2)가 인에이블되는 것이다. 그 반대의 경우도 마찬가지로 상기 제2 인에이블 신호(PSA2)가 하이로 인에이블되어 있는 구간에는 상기 제1 인에이블 신호(PSA1)가 하이로 인에이블 되지 못한다.

여기서, 상기 제1 인에이블 신호(PSA1)의 펄스 폭이 큰 경우에 고속 동작에 제한이 가해질 수 있다. 즉, 상기 신호(PSA1)가 인에이블된 구간에서는 상기 제2 인에이블 신호(PSA2)가 인에이블 되지 못하므로, 상기 제1 인에이블 신호(PSA1)의 펄스 폭이 커진 만큼 상기 신호(PSA2)가 인에이블 된다. 이에 따라 제1 데이터 레지스터(150-1)에는 데이터가 그 만큼 늦게 래치될 수 있다. 이러한 경우에 사이클 타임이 제한될 수 있으므로, 상기 제1 디세이블 회로(205)가 마련되는 것이다. 상기 신호(PSA1)의 펄스 폭을 최대로 작게 하기 위해, 본 실시예에서는 센스앰프의 데이터 출력단들(SA0,/SA0)나타나는 센싱 데이터를 트래킹하여 디세이블을 결정한다. 즉, 상기 신호(PSA1B)가 인에이블되면, 상기 제1 인에이블 신호(PSA1)가 인에이블되어 센스앰프의 데이터 출력단들(SA0,/SA0)에 감지 증폭된 데이터가 나타난다. 상기 제1 인에이블 신호(PSA1)의 펄스폭을 작게 하기 위해, 상기 센스앰프의 데이터 출력단들(SA0,/SA0)에 나타나는 데이터를 상기 노아 게이트(NOR1)로 게이팅하고 이를 피형 및 엔형 모오스 트랜지스터들(P1,N1,N2)에 인가하여 인버터 래치를 구성하는 인버터들(I2,I3)을 통해 낸드 게이트(NAN1)의 입력으로 제공함에 의해,상기 신호(PSA1)의 디세이블을 신속히 결정한다. 결국, 상기 제1 인에이블 신호의 인에이블 펄스 폭은 센싱된 데이터에 트래킹(tracking)된다.

한편, 제2 인에이블 신호(PSA2)의 펄스 폭이 큰 경우에도 사이클 타임에 제한이 가해질 수 있다. 즉, 제2 인에이블 신호(PSA2)의 펄스 폭이 큰 경우에 상기 신호(PSA1)와 상기 신호(PSA2)가 마진을 잃게 되어 상기 제1 인에이블 신호(PSA1)가 늦게 인에이블된 후 디세이블 되므로, 상기 제2 인에이블 신호(PSA2)가 그 만큼 늦게 인에이블 되는 경우가 발생되어, 초고속의 동작에 제한이 있게 된다. 이러한 경우에 사이클 타임이 제한될 수 있으므로, 본 발명의 실시예에서는 상기 제2 인에이블 신호(PSA2)의 펄스 폭도 최대로 작게 하기 위해 공통 데이터라인의 데이터 출력단들((MDL,/MDL)에 나타나는 데이터를 트래킹하여 디세이블을 결정한다. 이에 따라, 신호(PSA2B)가 인에이블되면 신호(PSA2)가 인에이블되어 상기 공통 데이터라인의 데이터 출력단들((MDL,/MDL)에 데이터가 나타난다. 공통 데이터라인의 데이터 출력단들((MDL,/MDL)에 나타나는 출력 데이터를 낸드 게이트(NAN10)로써 낸드 게이팅하고 그 출력을 논리 조합한 후, 상기 낸드 게이트(NAN11)의 입력으로 제공하는 것에 의해 상기 신호(PSA2)의 디세이블을 신속히 결정한다. 결국, 상기 제2 인에이블 신호(PSA2)의 인에이블 펄스 폭은 상기 데이터 출력단들((MDL,/MDL)에 나타나는 데이터에 트래킹된다.

상기한 도 12의 세부적 구성에 의해, 사이클 타임을 보다 단축하여도 제1,2인에이블 신호들의 인에이블시 도 10의 타이밍에서 보여지는 오버 랩 구간이 원천적으로 발생되지 않으므로, 데이터 글리치 현상이 방지된다. 그러므로, 초고속 동작에서 데이터 출력에 대한 불안정 문제가 말끔이 해결된다.

상기한 바와 같이, 본 발명은 도면을 기준으로 예를 들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 상기 신호발생부(200-i)를 구성하는 제1 디세이블 회로(205)와 모니터링부(210)의 세부 구성 및 레지스터 디세이블부(210-i)의 세부 구성은 타의 등가 소자 또는 논리회로로 변경하거나, 사안에 따라 가감할 수 있음은 물론이다.

상술한 바와 같이, 3단 이상의 파이프 라인 동작을 가지는 동기 파이프라인 반도체 메모리 장치에서 사이클 타임을 더욱 축소시 센스앰프 인에이블 신호와 레지스터 제어용 제2클럭이 동시에 인에이블되는 오버랩 구간의 발생을 방지하는 본 발명에 따르면, 보다 축소된 사이클 타임에서도 데이터 출력 불안정 문제가 해결되어, 초 고속의 데이터 출력동작이 원활히 수행될 수 있는 효과가 있다. 따라서, 보다 고속의 동기 반도체 메모리에 유리한 이점을 갖는다.

Claims

센스앰프와 공통 데이터라인 사이에 상기 센스앰프의 출력을 래치하는 데이터 레지스터를 더 구비하여 적어도 3단 이상의 파이프라인 동작구조를 가지는 반도체 메모리 장치에 있어서,

상기 센스앰프를 인에이블 시키는 제1 인에이블 신호의 인에이블 구간과, 상기 데이터 레지스터의 출력 데이터가 상기 공통 데이터라인에 출력되게 하는 제2 인에이블 신호의 인에이블 구간이 서로 오버 랩되지 않도록 하기 위해, 상기 제1,2 인에이블 신호들을 모니터링 한 후 상기 센스앰프와 상기 데이터 레지스터에 각기 인가하는 모니터링부를 구비함을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 모니터링부는 논리소자로 이루어진 래치부를 포함함을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 래치부는 두 개의 낸드 게이트로 구성되는 낸드 게이트 래치임을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 모니터링부에 연결되며, 상기 제1 인에이블 신호가 인에이블 된 후 상기 센스앰프의 데이터 출력단들에 나타나는 센싱 데이터에 응답하여 상기 제1 인에이블 신호를 디세이블시키는 제1 디세이블 회로를 더 구비함을 특징으로 하는 반도체 메모리 장치.
제1항 또는 제4항에 있어서, 상기 모니터링부에 연결되며, 상기 제2 인에이블 신호가 인에이블 된 후 상기 공통 데이터라인의 데이터 출력단들에 나타나는 출력 데이터에 응답하여 상기 제2 인에이블 신호를 디세이블시키는 제2 디세이블 회로를 더 구비함을 특징으로 하는 반도체 메모리 장치.
복수의 메모리 셀로 이루어진 메모리 셀 어레이를 가지는 동기 파이프 라인 반도체 메모리 장치에 있어서:

외부클럭의 제1 클럭사이클에서 인가되는 제1 인에이블 신호에 응답하여 선택된 메모리 셀로부터의 셀 데이터를 감지 및 증폭하는 센스앰프와;

상기 센스앰프의 출력단과 공통 데이터라인 사이에 연결되며 상기 제1 클럭 사이클에 뒤따르는 제2 클럭사이클에서 인가되는 제2 인에이블 신호에 응답하여 상기 센스앰프의 출력 데이터를 상기 공통 데이터라인으로 출력하는 제1 데이터 레지스터와;

상기 공통 데이터라인에 연결된 출력버퍼의 출력 데이터를 수신하고 상기 제2 클럭사이클에 뒤따르는 제3 클럭사이클에서 인가되는 제3 인에이블 신호에 응답하여 상기 출력 데이터를 출력드라이버로 제공하는 제2 데이터 레지스터와;

상기 제1,2 인에이블 신호들이 각기 인에이블 상태로 될 때, 상기 제1,2 인에이블 신호들의 인에이블 구간들이 오버 랩되는 것을 금지시키기 위해 상기 제1,2 인에이블 신호들을 모니터링한 후 상기 센스앰프와 상기 제1 데이터 레지스터에 각기 교정된 제1,2 인에이블 신호들을 인가하는 모니터링부를 구비함을 특징으로 하는 동기 파이프 라인 반도체 메모리 장치.
제6항에 있어서, 상기 모니터링부는 플립플롭 회로를 포함함을 특징으로 하는 반도체 메모리 장치.
제7항에 있어서, 상기 플립플롭 회로는 두 개의 낸드 게이트로 구성되는 낸드 게이트 타입 플립플롭임을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서, 상기 모니터링부에 연결되며, 상기 제1 인에이블 신호가 인에이블 된 후 상기 센스앰프의 데이터 출력단들에 나타나는 센싱 데이터에 응답하여 상기 제1 인에이블 신호를 디세이블시키는 제1 디세이블 회로를 더 구비함을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서, 상기 모니터링부에 연결되며, 상기 제2 인에이블 신호가 인에이블 된 후 상기 공통 데이터라인의 데이터 출력단들에 나타나는 출력 데이터에 응답하여 상기 제2 인에이블 신호를 디세이블시키는 제2 디세이블 회로를 더 구비함을 특징으로 하는 반도체 메모리 장치.
센스앰프와 공통 데이터라인 사이에 상기 센스앰프의 출력을 래치하는 데이터 레지스터를 더 구비하여 적어도 3단 이상의 파이프라인 동작구조를 가지는 반도체 메모리 장치에서 상기 센스앰프와 상기 데이터 레지스터를 제어하는 방법에 있어서:

상기 데이터 레지스터의 출력 데이터가 상기 공통 데이터라인에 출력되게 하는 제2 인에이블 신호의 인에이블 구간에서는 상기 센스앰프를 인에이블 시키는 제1 인에이블 신호의 인에이블을 금지시키는 단계와;

상기 제1 인에이블 신호의 인에이블 구간에서는 상기 제2 인에이블 신호의 인에이블을 금지시키는 단계를 구비하여, 제1,2 인에이블 신호들의 인에이블 구간들이 오버 랩되지 않도록 하는 것을 특징으로 하는 방법.
제11항에 있어서, 상기 제1 인에이블 신호의 디세이블은 상기 제1 인에이블 신호가 인에이블 된 후 상기 센스앰프의 데이터 출력단들에 센싱 데이터가 나타날 때 이루어지며, 상기 제2 인에이블 신호의 디세이블은 상기 제2 인에이블 신호가 인에이블 된 후 상기 공통 데이터라인의 데이터 출력단들에 출력 데이터가 나타날 때 이루어짐을 특징으로 하는 방법.
외부 클럭신호에 필요 신호들이 동기되어 생성되며 어드레스 입력에서부터 데이터가 출력드라이버를 통해 출력되기까지 여러 사이클에 의해 리드 동작이 완료되며, 데이터를 저장하는 메모리 셀을 복수로 가지는 메모리 셀 어레이를 구비한 동기 파이프라인 메모리에 있어서:

외부 클럭신호를 수신하여 제1,2,3클럭을 생성하는 클럭버퍼와;

상기 제1클럭에 응답하여 외부 어드레스를 수신하는 입력버퍼와;

상기 입력버퍼에서 출력되는 어드레스를 디코딩하여 상기 메모리 셀 어레이에 로우 선택신호와 컬럼 선택신호를 출력하는 디코더와;

외부클럭의 제1 클럭사이클 동안에 인가되는 센스앰프 인에이블신호에 응답하여 상기 디코더에 의해 선택된 메모리 셀의 데이터를 센싱 및 증폭하는 블록 센스앰프;

상기 블록 센스앰프로부터의 출력되는 출력데이터를 래치하고 상기 제1 클럭사이클에 뒤따르는 제2 클럭사이클 동안에 인가되는 제2클럭에 응답하여 상기 래치된 출력데이터를 출력하는 제1데이터 레지스터;

상기 제1데이터 레지스터로부터 출력되는 데이터를 출력버퍼를 개재하여 래치하고 상기 제2 클럭사이클에 뒤따르는 제3 클럭사이클 동안에 인가되는 제3클럭에 응답하여 상기 래치된 데이터를 출력하는 제2데이터 레지스터;

상기 제2데이터 레지스터로부터 출력된 데이터를 외부로 출력하는 출력드라이버; 및

상기 센스앰프 인에이블 신호의 인에이블 구간과, 상기 제2 클럭의 인에이블 구간이 서로 오버 랩되지 않도록 하기 위해, 상기 센스앰프 인에이블 신호 및 상기 제2 클럭신호들을 모니터링 한 후 상기 블록 센스앰프와 상기 제1데이터 레지스터에 각기 인가하는 모니터링부를 구비함을 특징으로 하는 동기 파이프라인 반도체 메모리.
제13항에 있어서, 상기 모니터링부에 연결되며, 상기 센스앰프 인에이블 신호가 인에이블 된 후 상기 센스앰프의 데이터 출력단들에 나타나는 센싱 데이터에 응답하여 상기 센스앰프 인에이블 신호를 디세이블시키는 제1 디세이블 회로를 더 구비함을 특징으로 하는 반도체 메모리.
제13항 또는 제14항에 있어서, 상기 모니터링부에 연결되며, 상기 제2 클럭신호가 인에이블 된 후 상기 공통 데이터라인의 데이터 출력단들에 나타나는 출력 데이터에 응답하여 상기 제2 클럭 신호를 디세이블시키는 제2 디세이블 회로를 더 구비함을 특징으로 하는 반도체 메모리.