KR20020039073A - 동기 반도체 메모리 장치 및 그의 동작방법 - Google Patents
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Abstract
Description
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- 센스앰프와 공통 데이터라인 사이에 상기 센스앰프의 출력을 래치하는 데이터 레지스터를 더 구비하여 적어도 3단 이상의 파이프라인 동작구조를 가지는 반도체 메모리 장치에 있어서,상기 센스앰프를 인에이블 시키는 제1 인에이블 신호의 인에이블 구간과, 상기 데이터 레지스터의 출력 데이터가 상기 공통 데이터라인에 출력되게 하는 제2 인에이블 신호의 인에이블 구간이 서로 오버 랩되지 않도록 하기 위해, 상기 제1,2 인에이블 신호들을 모니터링 한 후 상기 센스앰프와 상기 데이터 레지스터에 각기 인가하는 모니터링부를 구비함을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 모니터링부는 논리소자로 이루어진 래치부를 포함함을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 래치부는 두 개의 낸드 게이트로 구성되는 낸드 게이트 래치임을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 모니터링부에 연결되며, 상기 제1 인에이블 신호가 인에이블 된 후 상기 센스앰프의 데이터 출력단들에 나타나는 센싱 데이터에 응답하여 상기 제1 인에이블 신호를 디세이블시키는 제1 디세이블 회로를 더 구비함을 특징으로 하는 반도체 메모리 장치.
- 제1항 또는 제4항에 있어서, 상기 모니터링부에 연결되며, 상기 제2 인에이블 신호가 인에이블 된 후 상기 공통 데이터라인의 데이터 출력단들에 나타나는 출력 데이터에 응답하여 상기 제2 인에이블 신호를 디세이블시키는 제2 디세이블 회로를 더 구비함을 특징으로 하는 반도체 메모리 장치.
- 복수의 메모리 셀로 이루어진 메모리 셀 어레이를 가지는 동기 파이프 라인 반도체 메모리 장치에 있어서:외부클럭의 제1 클럭사이클에서 인가되는 제1 인에이블 신호에 응답하여 선택된 메모리 셀로부터의 셀 데이터를 감지 및 증폭하는 센스앰프와;상기 센스앰프의 출력단과 공통 데이터라인 사이에 연결되며 상기 제1 클럭 사이클에 뒤따르는 제2 클럭사이클에서 인가되는 제2 인에이블 신호에 응답하여 상기 센스앰프의 출력 데이터를 상기 공통 데이터라인으로 출력하는 제1 데이터 레지스터와;상기 공통 데이터라인에 연결된 출력버퍼의 출력 데이터를 수신하고 상기 제2 클럭사이클에 뒤따르는 제3 클럭사이클에서 인가되는 제3 인에이블 신호에 응답하여 상기 출력 데이터를 출력드라이버로 제공하는 제2 데이터 레지스터와;상기 제1,2 인에이블 신호들이 각기 인에이블 상태로 될 때, 상기 제1,2 인에이블 신호들의 인에이블 구간들이 오버 랩되는 것을 금지시키기 위해 상기 제1,2 인에이블 신호들을 모니터링한 후 상기 센스앰프와 상기 제1 데이터 레지스터에 각기 교정된 제1,2 인에이블 신호들을 인가하는 모니터링부를 구비함을 특징으로 하는 동기 파이프 라인 반도체 메모리 장치.
- 제6항에 있어서, 상기 모니터링부는 플립플롭 회로를 포함함을 특징으로 하는 반도체 메모리 장치.
- 제7항에 있어서, 상기 플립플롭 회로는 두 개의 낸드 게이트로 구성되는 낸드 게이트 타입 플립플롭임을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서, 상기 모니터링부에 연결되며, 상기 제1 인에이블 신호가 인에이블 된 후 상기 센스앰프의 데이터 출력단들에 나타나는 센싱 데이터에 응답하여 상기 제1 인에이블 신호를 디세이블시키는 제1 디세이블 회로를 더 구비함을 특징으로 하는 반도체 메모리 장치.
- 제9항에 있어서, 상기 모니터링부에 연결되며, 상기 제2 인에이블 신호가 인에이블 된 후 상기 공통 데이터라인의 데이터 출력단들에 나타나는 출력 데이터에 응답하여 상기 제2 인에이블 신호를 디세이블시키는 제2 디세이블 회로를 더 구비함을 특징으로 하는 반도체 메모리 장치.
- 센스앰프와 공통 데이터라인 사이에 상기 센스앰프의 출력을 래치하는 데이터 레지스터를 더 구비하여 적어도 3단 이상의 파이프라인 동작구조를 가지는 반도체 메모리 장치에서 상기 센스앰프와 상기 데이터 레지스터를 제어하는 방법에 있어서:상기 데이터 레지스터의 출력 데이터가 상기 공통 데이터라인에 출력되게 하는 제2 인에이블 신호의 인에이블 구간에서는 상기 센스앰프를 인에이블 시키는 제1 인에이블 신호의 인에이블을 금지시키는 단계와;상기 제1 인에이블 신호의 인에이블 구간에서는 상기 제2 인에이블 신호의 인에이블을 금지시키는 단계를 구비하여, 제1,2 인에이블 신호들의 인에이블 구간들이 오버 랩되지 않도록 하는 것을 특징으로 하는 방법.
- 제11항에 있어서, 상기 제1 인에이블 신호의 디세이블은 상기 제1 인에이블 신호가 인에이블 된 후 상기 센스앰프의 데이터 출력단들에 센싱 데이터가 나타날 때 이루어지며, 상기 제2 인에이블 신호의 디세이블은 상기 제2 인에이블 신호가 인에이블 된 후 상기 공통 데이터라인의 데이터 출력단들에 출력 데이터가 나타날 때 이루어짐을 특징으로 하는 방법.
- 외부 클럭신호에 필요 신호들이 동기되어 생성되며 어드레스 입력에서부터 데이터가 출력드라이버를 통해 출력되기까지 여러 사이클에 의해 리드 동작이 완료되며, 데이터를 저장하는 메모리 셀을 복수로 가지는 메모리 셀 어레이를 구비한 동기 파이프라인 메모리에 있어서:외부 클럭신호를 수신하여 제1,2,3클럭을 생성하는 클럭버퍼와;상기 제1클럭에 응답하여 외부 어드레스를 수신하는 입력버퍼와;상기 입력버퍼에서 출력되는 어드레스를 디코딩하여 상기 메모리 셀 어레이에 로우 선택신호와 컬럼 선택신호를 출력하는 디코더와;외부클럭의 제1 클럭사이클 동안에 인가되는 센스앰프 인에이블신호에 응답하여 상기 디코더에 의해 선택된 메모리 셀의 데이터를 센싱 및 증폭하는 블록 센스앰프;상기 블록 센스앰프로부터의 출력되는 출력데이터를 래치하고 상기 제1 클럭사이클에 뒤따르는 제2 클럭사이클 동안에 인가되는 제2클럭에 응답하여 상기 래치된 출력데이터를 출력하는 제1데이터 레지스터;상기 제1데이터 레지스터로부터 출력되는 데이터를 출력버퍼를 개재하여 래치하고 상기 제2 클럭사이클에 뒤따르는 제3 클럭사이클 동안에 인가되는 제3클럭에 응답하여 상기 래치된 데이터를 출력하는 제2데이터 레지스터;상기 제2데이터 레지스터로부터 출력된 데이터를 외부로 출력하는 출력드라이버; 및상기 센스앰프 인에이블 신호의 인에이블 구간과, 상기 제2 클럭의 인에이블 구간이 서로 오버 랩되지 않도록 하기 위해, 상기 센스앰프 인에이블 신호 및 상기 제2 클럭신호들을 모니터링 한 후 상기 블록 센스앰프와 상기 제1데이터 레지스터에 각기 인가하는 모니터링부를 구비함을 특징으로 하는 동기 파이프라인 반도체 메모리.
- 제13항에 있어서, 상기 모니터링부에 연결되며, 상기 센스앰프 인에이블 신호가 인에이블 된 후 상기 센스앰프의 데이터 출력단들에 나타나는 센싱 데이터에 응답하여 상기 센스앰프 인에이블 신호를 디세이블시키는 제1 디세이블 회로를 더 구비함을 특징으로 하는 반도체 메모리.
- 제13항 또는 제14항에 있어서, 상기 모니터링부에 연결되며, 상기 제2 클럭신호가 인에이블 된 후 상기 공통 데이터라인의 데이터 출력단들에 나타나는 출력 데이터에 응답하여 상기 제2 클럭 신호를 디세이블시키는 제2 디세이블 회로를 더 구비함을 특징으로 하는 반도체 메모리.
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