KR20100003042A - 반도체 메모리 소자와 그의 구동 방법 - Google Patents

반도체 메모리 소자와 그의 구동 방법 Download PDF

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Abstract

본 발명은 제1 및 제2 컬럼 커맨드 신호 각각에 대응하는 펄스 폭을 가지는 기준펄스신호를 생성하기 위한 기준펄스신호 생성수단과, 상기 기준펄스신호에 어드레스 정보를 반영하여 선택하고자하는 메모리 셀에 대응되는 컬럼선택신호를 생성하기 위한 어드레스 디코딩수단을 구비하는 반도체 메모리 소자를 제공한다.
읽기 명령, 쓰기 명령, 펄스 폭, 컬럼선택신호

Description

반도체 메모리 소자와 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 읽기 동작 및 쓰기 동작에 응답하여 활성화되는 컬럼선택신호를 생성하기 위한 반도체 메모리 소자에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 예컨대, 중앙처리장치(CPU)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 만약, 중앙처리장치에서 쓰기 동작을 요구하는 경우 중앙처리장치로부터 입력되는 어드레스(address)에 대응하는 메모리 셀에 해당하는 데이터를 저장하고, 읽기 동작을 요구하는 경우 중앙처리장치로부터 입력되는 어드레스에 대응하는 메모리 셀에 저장된 데이터를 출력한다.
도 1 은 반도체 메모리 소자의 일반적인 읽기 동작 및 쓰기 동작을 설명하기 위한 도면이다. 참고로, 요즈음 반도체 메모리 소자 내에는 수천 만개 이상의 메모 리 셀이 설계되고 있으며, 설명의 편의를 위하여 하나의 메모리 셀을 도시하고, 여기에 '110'이라는 도면 부호를 부여하였다.
도 1 을 참조하여 반도체 메모리 소자의 간단한 읽기 동작을 살펴보기로 한다.
우선, 외부 커맨드 신호에 따라 입력되는 로우 어드레스(row address)를 디코딩(decording)하여 선택된 워드라인(Word Line, WL)이 활성화되면, 메모리 셀(110)의 셀 트렌지스터(T1)가 턴 온(turn on)되고, 셀 커패시터(C1)에 저장된 데이터는 프리차징된 정/부 비트 라인(BL, /BL)에 차지 쉐어링(charge sharing)된다. 정 비트 라인(BL)과 부 비트 라인(/BL)은 차지 쉐어링 동작을 통해 미소한 전위 차이를 갖게 된다. 참고로 프리차징되는 전압 레벨은 내부전압인 코어 전압의 ½ 전압 레벨을 갖는다.
이어서, 비트 라인 감지 증폭부(bit line sense amplifier, 120)는 정 비트 라인(BL)과 이에 대응하는 부 비트 라인(/BL)의 미소한 전위를 감지하여 이를 증폭한다. 다시 말하면, 정 비트 라인(BL)의 전위가 부 비트 라인(/BL)의 전위보다 높은 경우 정 비트 라인(BL)은 풀업 전원 전압(RTO)으로 증폭되고 부 비트 라인(BL)은 풀다운 전원 전압(SB)으로 증폭된다. 반대로, 정 비트 라인(BL)의 전위가 부 비트 라인(/BL)의 전위보다 낮은 경우 정 비트 라인(BL)은 풀다운 전원전압(SB)으로 증폭되고 부 비트 라인(/BL)은 풀업 전원 전압(RTO)으로 증폭된다.
한편, 외부 커맨드 신호에 따라 입력되는 컬럼 어드레스(column address)를 디코딩하여 선택된 컬럼선택신호(YI)가 활성화되면, 컬럼 선택부(130)가 활성화되 어 정/부 비트 라인(BL, /BL)과 정/부 세그먼트 입출력 라인(SIO, /SIO)이 연결된다. 즉, 정 비트 라인(BL)에 증폭된 데이터가 정 세그먼트 입출력 라인(SIO)으로 전달되고, 부 비트 라인(/BL)에 증폭된 데이터가 부 세그먼트 입출력 라인(/SIO)으로 전달된다. 여기서, 컬럼선택신호(YI)는 이하 다시 설명하겠지만 예정된 펄스(pulse) 폭을 갖는 신호이다.
이어서, 입출력 제어신호(CTR_IO)에 응답하여 입출력 스위칭부(140)가 활성화되면 정/부 세그먼트 입출력 라인(SIO, /SIO)과 정/부 로컬 입출력 라인(LIO, /LIO)이 연결된다. 즉, 정 세그먼트 입출력 라인(SIO)에 전달된 데이터는 정 로컬 입출력 라인(LIO)에 전달되고, 부 세그먼트 입출력 라인(/SIO)에 전달된 데이터는 부 로컬 입출력 라인(/LIO)에 전달된다. 읽기 드라이빙부(150)는 정/부 로컬 입출력 라인(LIO, /LIO)을 통해 전달된 데이터에 따라 글로벌 입출력 라인(GIO)을 구동한다.
결국, 메모리 셀(110)에 저장된 데이터는 정/부 비트 라인(BL, /BL)에서 증폭되어 정/부 세그먼트 입출력 라인(SIO, /SIO)으로 전달되고, 정/부 세그먼트 입출력 라인(SIO, /SIO)에 전달된 데이터는 컬럼선택신호(YI)에 응답하여 정/부 로컬 입출력 라인(LIO, /LIO)으로 전달되고, 정/부 로컬 입출력 라인(LIO, /LIO)에 전달된 데이터는 입출력 제어신호(CTR_IO)에 응답하여 글로벌 입출력 라인(GIO)으로 전달된다. 이렇게 전달된 데이터는 최종적으로 해당하는 패드(도시되지 않음)를 통해 외부로 출력된다.
한편, 쓰기 동작시 외부에서 인가되는 데이터는 읽기 동작과 반대 방향으로 전달된다. 즉, 패드를 통해 인가된 데이터는 글로벌 입출력 라인(GIO)에서 쓰기 드라이빙부(160)를 통해 정/부 로컬 입출력 라인(LIO, /LIO)으로, 정/부 로컬 입출력 라인(LIO, /LIO)에서 정/부 세그먼트 입출력 라인(SIO, /SIO)으로, 정/부 세그먼트 입출력 라인(SIO, /SIO)에서 정/부 비트 라인(BL, /BL)으로 전달된다. 이렇게 전달된 데이터는 최종적으로 메모리 셀 (110)에 저장된다.
참고로, 각 라인을 통해 전달되는 데이터는 다수의 저항(R)과 커패시터(C)에 의하여 RC 로딩(loading)이 반영된다.
도 2 는 도 1 의 컬럼선택신호(YI)를 생성하는데 관여하는 구성을 설명하기 위한 블록도로서, 커맨드신호 입력부(210)와, 기준펄스신호 생성부(230), 반전 지연부(250), 및 어드레스 디코딩부(270)가 도시되어 있다.
커맨드신호 입력부(210)는 쓰기 커맨드 신호(CASP_WT)와 읽기 커맨드 신호(CASP_RD)를 입력받아 해당하는 출력신호를 출력한다. 여기서, 쓰기 커맨드 신호(CASP_WT)는 외부 커맨드 신호(도시되지 않음)로 정의되는 쓰기 동작시 활성화되는 펄스(pulse) 신호이고, 읽기 커맨드 신호(CASP_RD)는 외부 커맨드 신호로 정의되는 읽기 동작시 활성화되는 펄스 신호이다.
기준펄스신호 생성부(230)는 커맨드신호 입력부(210)의 출력신호와 반전 지연부(250)의 출력신호에 응답하여 기준펄스신호(AYP18)를 생성한다. 여기서, 기준펄스신호(AYP18)는 커맨드신호 입력부(210)의 출력신호에 응답하여 활성화되고, 반전 지연부(250)의 출력신호에 응답하여 비활성화되는 펄스 신호이다.
반전 지연부(230)는 기준펄스신호(AYP18)를 예정된 지연 시간만큼 지연시켜 출력한다. 이후 다시 설명하겠지만, 기준펄스신호(AYP18)는 예정된 지연 시간만큼의 펄스 폭을 가지게 된다.
어드레스 디코딩부(270)는 기준펄스신호(AYP18)와 다수의 컬럼 어드레스 신호(ADD<0:N>, N 은 자연수)를 입력받아 컬럼선택신호(YI)를 생성한다. 여기서, 컬럼선택신호(YI)는 컬럼 어드레스 신호(ADD<0:N>)에 의하여 선택된 신호로서, 기준펄스신호(AYP18)와 동일한 펄스 폭을 가진다. 설명의 편의를 위하여 도면에는 하나의 컬럼선택신호(YI)만 도시하였으며, 실질적으로 컬럼선택신호(YI)는 컬럼 어드레스 신호(ADD<0:N>)를 디코딩하여 생성된 다수의 신호 중 하나이다.
다시 설명하면, 컬럼선택신호(YI)는 펄스 폭 결정부(210)에서 생성되는 기준펄스신호(AYP18)에 컬럼 어드레스 신호(ADD<0:N>)가 반영된 신호가 된다. 여기서, 기준펄스신호(AYP18)의 펄스 폭을 좀 더 자세히 살펴보기로 한다.
기준펄스신호(AYP18)의 펄스 폭은 반전 지연부(250)에서 반영되는 지연 시간에 대응된다. 즉, 기준펄스신호(AYP18)는 읽기 커맨드 신호(CASP_RD)와 쓰기 커맨드 신호(CASP_WT)에 응답하여 활성화되고, 이를 예정된 지연 시간만큼 지연한 반전 지연부(250)의 출력신호에 응답하여 비활성화된다. 결국, 기준펄스신호(AYP18)는 반전 지연부(250)에서 반영되는 지연 시간에 대응하는 펄스 폭을 가진다.
여기서, 기준펄스신호(AYP18)의 펄스 폭은 설계자가 여러 가지 상황을 고려하여 적당하게 결정한다. 이때, 고려해야할 요소 중에는 tCCD(CAS to CAS Delay)와 정/부 비트 라인(BL, /BL)의 프리차징(precharging) 시간이 대표적이다. 여기서, tCCD 는 쓰기 명령과 읽기 명령 같은 컬럼 명령이 연속적으로 인가될 수 있는 시간 을 스펙(SPEC.)으로 정의한 것이다.
한편, 반도체 메모리 소자의 동작 속도가 점점 고속화됨에 따라 tCCD 는 짧아지고 있으며, 이에 따라 기준펄스신호(AYP18)의 펄스 폭 역시 짧아지고 있다. 기준펄스신호(AYP18)는 정/부 비트 라인(BL, /BL)과 정/부 로컬 입출력 라인(LIO, /LIO) 사이의 데이터 교환에 있어서 중요한 역할을 하기 때문에, 다른 동작에 영향을 주지 않는 범위에서 최대한 넓게 설정되어야 한다. 이하에서 설명할 본 발명에서는 동작에 따라 기준펄스신호(AYP18)의 펄스 폭을 개선하고자 한다.
본 발명은 상기와 같은 기존의 회로 특성을 개선하기 위한 것으로, 기준펄스신호의 펄스 폭을 읽기 및 쓰기 동작에 따라 최적화시켜 줄 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 소자는, 제1 및 제2 컬럼 커맨드 신호 각각에 대응하는 펄스 폭을 가지는 기준펄스신호를 생성하기 위한 기준펄스신호 생성수단과, 상기 기준펄스신호에 어드레스 정보를 반영하여 선택하고자하는 메모리 셀에 대응되는 컬럼선택신호를 생성하기 위한 어드레스 디코딩수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 소자의 구동 방법은, 쓰기 동작에 대응하는 컬럼선택신호에 어드레스 정보를 반영하여 해당하는 메모리 셀에 데이터를 쓰는 단계와, 읽기 동작에 대응하는 컬럼선택신호 - 상기 쓰기 명령에 대응하는 컬럼선택신호와 펄스 폭이 서로 다름 - 에 상기 어드레스 정보를 반영하여 상기 데이터를 읽는 단계를 포함한다.
기존의 회로 구성에서는 프리차징 시간을 고려해야 하는 읽기 동작과 프리차징 시간을 고려하지 않아도 되는 쓰기 동작 모두 동일한 펄스 폭을 가지는 기준펄 스신호를 생성하였다. 본 발명에서는 읽기 동작시의 기준펄스신호의 펄스 폭과 쓰기 동작시의 기준펄스신호의 펄스 폭을 달리하여, 반도체 메모리 소자가 쓰기 동작 및 읽기 동작을 수행하는데 있어서 최적화될 수 있다.
본 발명은 읽기 동작 및 쓰기 동작에 따라 기준펄스신호의 펄스 폭을 최적화할 수 있음으로써, 안정적인 읽기 및 쓰기 동작을 보장해 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명에 따른 컬럼선택신호(YI)를 생성하는데 관여하는 구성을 설명하기 위한 블록도로서, 기준펄스신호 생성부(310)와, 어드레스 디코딩부(330)를 구비할 수 있다.
기준펄스신호 생성부(310)는 쓰기 커맨드 신호(CASP_WT)와 읽기 커맨드 신호(CASP_RD) 각각에 대응하는 펄스 폭을 가지는 기준펄스신호(AYP18)를 생성하기 위한 것으로, 쓰기펄스신호 생성부(312)와, 읽기펄스신호 생성부(314)와, 기준펄스신호 출력부(316)를 구비할 수 있다. 여기서, 쓰기 커맨드 신호(CASP_WT)는 외부 커맨드 신호(도시되지 않음)로 정의되는 쓰기 동작시 활성화되는 펄스 신호이고, 읽기 커맨드 신호(CASP_RD)는 외부 커맨드 신호로 정의되는 읽기 동작시 활성화되는 펄스 신호이다.
쓰기펄스신호 생성부(312)는 쓰기 커맨드 신호(CASP_WT)에 응답하여 제1 펄스 폭을 가지는 쓰기펄스신호(PUL_WT)를 생성하기 위한 것으로, 제1 지연부(312A)와, 쓰기펄스신호 출력부(312B)를 구비할 수 있다.
여기서, 제1 지연부(312A)는 쓰기펄스신호(PUL_WT)를 예정된 지연 시간만큼 지연시키기 위한 것으로, 쓰기펄스신호(PUL_WT)의 펄스 폭을 결정할 수 있다. 본 실시 예에서는 제1 지연부(312A)의 출력신호가 반전 지연되어 출력될 수 있다. 이어서, 쓰기펄스신호 출력부(312B)는 쓰기 커맨드 신호(CASP_WT)와 제1 지연부(312A)의 출력신호에 응답하여 쓰기펄스신호(PUL_WT)를 출력하기 위한 것으로, 쓰기펄스신호(PUL_WT)는 쓰기 커맨드 신호(CASP_WT)와 제1 지연부(312A)의 출력신호에 의하여 펄스 폭이 정의될 수 있다. 즉, 쓰기펄스신호(PUL_WT)는 쓰기 커맨드 신호(CASP_WT)에 응답하여 활성화되고 제1 지연부(312A)의 출력신호에 응답하여 비활성화될 수 있다.
읽기펄스신호 생성부(314)는 읽기 커맨드 신호(CASP_RD)에 응답하여 제1 펄스 폭과 다른 제2 펄스 폭을 가지는 읽기펄스신호(PUL_RD)를 생성하기 위한 것으로, 제2 지연부(314A)와, 읽기펄스신호 출력부(314B)를 구비할 수 있다.
여기서, 제2 지연부(314A)는 읽기펄스신호(PUL_RD)를 제1 지연부(312A)에서 반영되는 지연 시간보다 적게 지연시키기 위한 것으로, 읽기펄스신호(PUL_RD)의 펄 스 폭을 결정할 수 있다. 때문에, 읽기펄스신호(PUL_RD)의 펄스 폭은 쓰기펄스신호(PUL_WT)의 펄스 폭보다 좁게 된다. 본 실시 예에서는 제2 지연부(314A)의 출력신호가 반전 지연되어 출력될 수 있다. 이어서, 읽기펄스신호 출력부(314B)는 읽기 커맨드 신호(CASP_RD)와 제2 지연부(314A)의 출력신호에 응답하여 읽기펄스신호(PUL_WT)를 출력하기 위한 것으로, 읽기펄스신호(PUL_WT)는 읽기 커맨드 신호(CASP_RD)와 제2 지연부(312B)의 출력신호에 의하여 펄스 폭이 정의될 수 있다. 즉, 읽기펄스신호(PUL_RD)는 읽기 커맨드 신호(CASP_RD)에 응답하여 활성화되고 제2 지연부(312B)의 출력신호에 응답하여 비활성화될 수 있다.
기준펄스신호 출력부(316)는 쓰기펄스신호(PUL_WT)와 읽기펄스신호(PUL_RD)에 응답하여 기준펄스신호(ATP18)를 출력하기 위한 것으로, 쓰기 커맨드 신호(CASP_WT)에 대응하여 쓰기펄스신호(PUL_WT)를 기준펄스신호(ATP18)로서 출력하고 읽기 커맨드 신호(CASP_RD)에 대응하여 읽기펄스신호(PUL_RD)를 기준펄스신호(ATP18)로서 출력할 수 있다.
한편, 어드레스 디코딩부(330)는 기준펄스신호(AYP18)와 다수의 컬럼 어드레스 신호(ADD<0:N>, N 은 자연수)를 입력받아 컬럼선택신호(YI)를 생성한다. 여기서, 컬럼선택신호(YI)는 컬럼 어드레스 신호(ADD<0:N>)에 의하여 선택된 신호로서, 기준펄스신호(AYP18)와 동일한 펄스 폭을 가진다. 설명의 편의를 위하여 도면에는 하나의 컬럼선택신호(YI)만 도시하였으며, 실질적으로 컬럼선택신호(YI)는 컬럼 어드레스 신호(ADD<0:N>)를 디코딩하여 생성된 다수의 신호 중 하나이다. 다시 설명하면, 컬럼선택신호(YI)는 펄스 폭 결정부(210)에서 생성되는 기준펄스신호(AYP18)에 컬럼 어드레스 신호(ADD<0:N>)가 반영된 신호가 된다. 여기서, 기준펄스신호(AYP18)의 펄스 폭을 좀 더 자세히 살펴보기로 한다.
기준펄스신호(AYP18)는 쓰기 동작시 제1 지연부(312A)에 대응하는 펄스 폭을 가지게 되고, 읽기 동작시 제2 지연부(314A)에 대응하는 펄스 폭을 가지게 된다. 컬럼선택신호(YI)는 기준펄스신호(ATP18)에 의하여 그 펄스 폭이 결정된다. 즉, 기준펄스신호(AYP18)가 쓰기 동작과 읽기 동작에 따라 서로 다른 펄스 폭을 가지게 됨에 따라 컬럼선택신호(YI)도 쓰기 동작과 읽기 동작에 따라 서로 다른 펄스 폭을 가지게 된다. 여기서, 쓰기 동작시의 컬럼선택신호(YI)는 프리차징 시간을 고려하지 않아도 되기 때문에, 읽기 동작시에 생성되는 컬럼선택신호(YI)의 펄스 폭 보다 넓은 펄스 폭을 가질 수 있다.
다시 설명하면, 반도체 메모리 소자의 쓰기 동작시 쓰기 커맨드 신호(CASP_WT)에 대응하는 펄스 폭을 가지는 컬럼선택신호(YI)를 생성하고, 이 컬럼선택신호(YI)에 컬럼 어드레스 신호(ADD<0:N>)를 반영하여 데이터를 해당하는 메모리 셀에 저장할 수 있다. 이어서, 읽기 동작시 읽기 커맨드 신호(CASP_RD)에 대응하는 펄스 폭 - 쓰기 동작에 대응하는 컬럼선택신호(YI)와 펄스 폭이 서로 다름 - 에 컬럼 어드레스 신호(ADD<0:N>)를 반영하여 해당하는 메모리 셀에 저장된 데이터를 출력할 수 있다.
결국, 본 발명에 반도체 메모리 소자는 읽기 동작 및 쓰기 동작에 따라 기준펄스신호(ATP18)의 펄스 폭을 조절할 수 있으며, 이에 따라 컬럼선택신호(YI)는 쓰기 동작시 읽기 동작보다 더 넓은 활성화 폭을 가질 수 있다. 결국, 반도체 메모리 소자는 기존의 회로 특성보다 더 안정적인 쓰기 동작 및 읽기 동작을 수행할 수 있도록 최적화된 컬럼선택신호(YI)를 생성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 반도체 메모리 소자의 일반적인 읽기 동작 및 쓰기 동작을 설명하기 위한 도면.
도 2 는 도 1 의 컬럼선택신호(YI)를 생성하는데 관여하는 구성을 설명하기 위한 블록도.
도 3 은 본 발명에 따른 컬럼선택신호(YI)를 생성하는데 관여하는 구성을 설명하기 위한 블록도,
* 도면의 주요 부분에 대한 부호의 설명
310 : 기준펄스신호 생성부
330 : 어드레스 디코딩부

Claims (10)

  1. 제1 및 제2 컬럼 커맨드 신호 각각에 대응하는 펄스 폭을 가지는 기준펄스신호를 생성하기 위한 기준펄스신호 생성수단과,
    상기 기준펄스신호에 어드레스 정보를 반영하여 선택하고자하는 메모리 셀에 대응되는 컬럼선택신호를 생성하기 위한 어드레스 디코딩수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 기준펄스신호 생성수단은,
    상기 제1 컬럼 커맨드 신호에 응답하여 제1 펄스신호를 생성하기 위한 제1 펄스신호 생성부;
    상기 제2 컬럼 커맨드 신호에 응답하여 상기 제1 펄스신호의 펄스 폭과 다른 펄스 폭을 가지는 제2 펄스신호를 생성하기 위한 제2 펄스신호 생성부; 및
    상기 제1 및 제2 펄스신호에 응답하여 상기 기준펄스신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제2 펄스신호의 펄스 폭은 상기 제1 펄스신호의 펄스 폭보다 좁은 것을 특징으로 하는 반도체 메모리 소자.
  4. 제2항에 있어서,
    상기 제1 펄스신호 생성부는,
    상기 제1 펄스신호를 예정된 지연 시간만큼 지연시키기 위한 제1 지연부와,
    상기 제1 컬럼 커맨드 신호와 상기 제1 지연부의 출력신호에 응답하여 상기 제1 펄스신호를 출력하기 위한 제1 펄스신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 제1 펄스신호의 펄스 폭은 상기 제1 컬럼 커맨드 신호와 상기 제1 지연부의 출력신호에 의하여 정의되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제4항에 있어서,
    상기 제2 펄스신호 생성부는,
    상기 제2 펄스신호를 상기 예정된 지연 시간보다 적게 지연시키기 위한 제2 지연부와,
    상기 제2 컬럼 커맨드 신호와 상기 제2 지연부의 출력신호에 응답하여 상기 제2 펄스신호를 출력하기 위한 제2 펄스신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제2 펄스신호의 펄스 폭은 상기 제2 컬럼 커맨드 신호와 상기 제2 지연부의 출력신호에 의하여 정의되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제2항에 있어서,
    상기 출력부는 상기 제1 컬럼 커맨드 신호에 대응하여 상기 제1 펄스신호를 상기 기준펄스신호로서 출력하고, 제2 컬럼 커맨드 신호에 대응하여 상기 제2 펄스신호를 상기 기준펄스신호로서 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 쓰기 동작에 대응하는 컬럼선택신호에 어드레스 정보를 반영하여 해당하는 메모리 셀에 데이터를 쓰는 단계와,
    읽기 동작에 대응하는 컬럼선택신호 - 상기 쓰기 명령에 대응하는 컬럼선택 신호와 펄스 폭이 서로 다름 - 에 상기 어드레스 정보를 반영하여 상기 데이터를 읽는 단계
    를 포함하는 반도체 메모리 소자의 구동 방법.
  10. 제9항에 있어서,
    상기 쓰기 동작시 상기 컬럼선택신호는 상기 읽기 동작시 컬럼선택신호보다 활성화 폭이 넓은 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
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KR100281104B1 (ko) * 1998-05-19 2001-02-01 김영환 컬럼 디코더 회로
KR20070109640A (ko) * 2006-05-12 2007-11-15 주식회사 하이닉스반도체 반도체 메모리의 칼럼 선택 신호 생성 장치

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