KR20230017450A

KR20230017450A - 비휘발성 메모리 장치에 데이터를 프로그램하기 위한 장치 및 방법

Info

Publication number: KR20230017450A
Application number: KR1020210098925A
Authority: KR
Inventors: 박태훈; 곽동훈
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2021-07-28
Filing date: 2021-07-28
Publication date: 2023-02-06

Abstract

본 기술은 멀티-비트의 데이터를 저장하는 적어도 하나의 비휘발성 메모리 셀을 포함하는 메모리 구조물; 및 적어도 하나의 비휘발성 메모리 셀 중 하나에 상기 멀티-비트의 데이터를 프로그램하기 위한 프로그램 펄스를 여러 번 인가하는 프로그램 동작 중, 제1 프로그램 펄스를 인가한 후 비휘발성 메모리 셀의 상태를 검증하고, 검증 결과에 따라 비휘발성 메모리 셀에 인가할 제2 프로그램 펄스에 따라 서로 다른 문턱 전압의 변화량을 가지는 프로그램 모드를 결정하며, 제2 프로그램 펄스가 공급된 후 프로그램 모드에 따라 비트 라인의 전위를 조정하는 셋업 시간을 변경하는 제어 장치를 포함하는 메모리 장치를 제공한다.

Description

비휘발성 메모리 장치에 데이터를 프로그램하기 위한 장치 및 방법{APPARATUS AND METHOD FOR PROGRAMMING DATA IN A NON-VOLATILE MEMORY DEVICE}

본 발명은 반도체 장치에 관한 것으로서, 구체적으로 비휘발성 메모리 장치의 데이터를 프로그램하기 위한 장치 및 방법에 관한 것이다.

최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.

자기 디스크와 기계적인 구동장치(예, mechanical arm)을 포함하는 하드 디스크와 비교하면, 비휘발성 메모리 장치는 반도체 공정 기술의 발달로 작은 면적에 많은 데이터를 저장할 수 있을 뿐만 아니라 기계적인 구동장치를 사용할 필요가 없어 데이터를 액세스하는 속도가 빠르고 전력 소모가 적을 수 있다. 이러한 장점을 갖는 비휘발성 메모리 장치를 포함하는 메모리 시스템의 예로서, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등이 있다.

본 발명의 일 실시예는 메모리 장치의 데이터 입출력 속도를 개선할 수 있는 장치 및 방법을 제공할 수 있다.

또한, 본 발명의 일 실시예는 메모리 장치에서 여러 번의 프로그램 펄스를 인가하여 데이터를 프로그램하는 동작 중 프로그램 펄스를 인가한 후 비트 라인의 전위를 조정하는 셋업 시간을 조정, 변경하여, 프로그램 동작의 효율성을 높이면서 프로그램 동작 속도를 증가시킬 수 있는 장치 및 방법을 제공할 수 있다.

구체적으로, 비휘발성 메모리 장치에서 여러 번의 프로그램 펄스를 인가하여 데이터를 프로그램하는 동작 중, 제1 프로그램 펄스에 대응하는 데이터 프로그램 동작 후, 제1 프로그램 펄스에 이은 제2 프로그램 펄스에 대응하는 데이터 프로그램은 다양한 모드로 수행될 수 있다. 프로그램 모드에는 제2 프로그램 펄스에 대응하여 데이터가 프로그램되는 정도(예, 비휘발성 메모리 셀의 문턱 전압 변화량)가 제1 프로그램 펄스에 대응하여 데이터가 프로그램되는 정도와 유사하거나 더 큰 제1 프로그램 모드, 제2 프로그램 펄스에 대응하여 데이터가 프로그램되는 정도가 제1 프로그램 펄스에 대응하여 데이터가 프로그램되는 정도가 작은 제2 프로그램 모드, 제2 프로그램 펄스에 대응하여 데이터가 프로그램되지 않는 제3 프로그램 모드가 포함될 수 있다. 메모리 장치는 프로그램 펄스가 인가된 후 프로그램 모드에 대응하여 비트라인의 전위를 변경하는 셋업 시간을 조정, 변경하여 프로그램되는 속도를 개선할 수 있다.

실시예에 따라, 비휘발성 메모리 장치는 온도와 같은 프로그램 동작 환경과 프로그램 동작 중 인가되는 프로그램 펄스의 횟수에 대응하여, 패스 전압 혹은 비트 라인 선택 라인(bit line select line) 혹은 드레인 선택 라인(drain select line, DSL)의 제어 전압을 변경할 수 있다. 이를 통해, 비휘발성 메모리 장치는 여러 번의 프로그램 펄스를 인가하여 데이터를 프로그램하는 동작 중 각 프로그램 펄스에 대응하는 동작 마진을 줄일 수 있고, 프로그램 동작을 위해 소요되는 시간을 줄일 수 있다.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 발명의 실시 예들은 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.

본 발명의 일 실시 예에 따른 메모리 장치는 멀티-비트의 데이터를 저장하는 적어도 하나의 비휘발성 메모리 셀을 포함하는 메모리 구조물; 및 상기 적어도 하나의 비휘발성 메모리 셀 중 하나에 상기 멀티-비트의 데이터를 프로그램하기 위한 프로그램 펄스를 여러 번 인가하는 프로그램 동작 중 , 제1 프로그램 펄스를 인가한 후 상기 비휘발성 메모리 셀의 상태를 검증하고, 검증 결과에 따라 상기 비휘발성 메모리 셀에 인가할 제2 프로그램 펄스에 따라 서로 다른 문턱 전압의 변화량을 가지는 프로그램 모드를 결정 하며, 상기 제2 프로그램 펄스가 공급된 후 상기 프로그램 모드에 따라 비트 라인의 전위를 조정하는 셋업 시간을 변경 하는 제어 장치를 포함할 수 있다.

또한, 상기 메모리 구조물은 상기 적어도 하나의 비휘발성 메모리 셀과 비트 라인 사이에 연결되며, 드레인 선택 라인을 통해 인가되는 상기 제1 제어 전압에 의해 동작하는 제1 트랜지스터; 상기 적어도 하나의 비휘발성 메모리 셀과 소스 라인 사이에 연결되며, 소스 선택 라인을 통해 인가되는 제2 제어 전압에 의해 동작하는 제2 트랜지스터; 및 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 연결되며, 워드 라인을 통해 전달되는 상기 프로그램 펄스를 통해 상기 멀티-비트의 데이터를 저장하는 상기 적어도 하나의 비휘발성 메모리 셀을 포함할 수 있다.

또한, 상기 적어도 하나의 비휘발성 메모리 셀은 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 직렬 연결된 N개의 트랜지스터를 포함하고, 상기 제어 장치는 상기 N개의 트랜지스터 중 상기 제1 트랜지스터에 연결된 트랜지스터에서 상기 제2 트랜지스터에 연결된 트랜지스터의 순서대로 상기 멀티-비트의 데이터를 프로그램할 수 있다.

또한, 상기 제2 프로그램 펄스에 대응하는 상기 프로그램 모드는 상기 제1 프로그램 펄스와 동일하거나 더 큰 상기 제2 프로그램 펄스에 대응하여 프로그램되는 제1 모드, 상기 제2 프로그램 펄스에 대응하여 상기 제1 모드 보다 작게 프로그램되는 제2 모드, 상기 제2 프로그램 펄스가 인가되더라도 프로그램되지 않는 제3 모드 중 하나로 결정되며, 상기 제어 장치는 상기 제1 모드, 상기 제2 모드 혹은 상기 제3 모드에 대응하여 상기 셋업 시간을 결정할 수 있다.

또한, 상기 제어 장치는 상기 제2 모드를 위해 상기 셋업 시간을 결정한 후, 상기 제2 프로그램 펄스에 대응하는 프로그램 동작과 상기 제2 프로그램 펄스에 대응하는 검증 동작을 수행할 수 있다.

또한, 상기 셋업 시간은 상기 메모리 장치의 온도가 높아질수록 짧아질 수 있다.

또한, 상기 셋업 시간은 상기 프로그램 동작 중 프로그램 펄스가 인가된 횟수가 많아질수록 짧아질 수 있다.

또한, 상기 셋업 시간은 상기 메모리 장치에 설정된 최소 시간보다 같거나 클 수 있다.

또한, 상기 제어 장치는, 상기 셋업 시간을 줄이기 위해, 상기 메모리 구조물에 인가되는 패스 전압 혹은 드레인 선택 라인 혹은 소스 선택 라인을 통해 인가되는 제어 전압의 레벨을 증가시킬 수 있다.

또한, 상기 제어 장치는, 상기 셋업 시간을 줄이기 위해, 상기 메모리 구조물과 페이지 버퍼를 연결하는 페이지 버퍼 제어 신호의 활성화 시점을 앞당길 수 있다.

본 발명의 다른 실시예에 따른 메모리 시스템은 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치; 및 호스트로부터 쓰기 데이터와 쓰기 명령을 수신하여 상기 메모리 장치 내 상기 쓰기 데이터가 저장되는 위치를 결정하고, 상기 쓰기 데이터를 상기 메모리 장치에 전달하는 컨트롤러를 포함하고, 상기 메모리 장치는 상기 복수의 비휘발성 메모리 셀에 상기 쓰기 데이터를 프로그램하기 위한 프로그램 펄스를 여러 번 인가하는 프로그램 동작 중 상기 복수의 비휘발성 메모리 셀의 문턱 전압의 변화량을 결정하고, 상기 문턱 전압의 변화량에 대응하는 프로그램 모드를 결정하고, 상기 프로그램 모드에 대응하는 프로그램 펄스가 인가된 후 비트 라인의 전위를 조정하는 셋업 시간을 변경할 수 있다.

또한, 상기 메모리 장치 내 상기 복수의 비휘발성 메모리 셀은 하나의 워드 라인을 통해 연결되며, 서로 다른 비트 라인과 연결되는 상기 복수의 비휘발성 메모리 셀의 각각은 다른 비휘발성 메모리 셀, 상기 드레인 선택 라인을 통해 인가되는 상기 제1 제어 전압에 의해 동작하는 제1 트랜지스터, 및 스트링 선택 라인을 통해 인가되는 제2 제어 전압에 의해 동작하는 제2 트랜지스터과 직렬 연결되어 스트링(string)을 구성할 수 있다.

또한, 상기 메모리 장치는 상기 제1 트랜지스터에 연결된 트랜지스터에서 상기 제2 트랜지스터에 연결된 트랜지스터의 순서대로 상기 쓰기 데이터를 프로그램할 수 있다.

또한, 상기 프로그램 모드는 이전 프로그램 펄스에 비하여 동일하거나 더 많은 문턱 전압의 변화량을 발생시키는 제1 모드, 상기 이전 프로그램에 비하여 작은 문턱 전압의 변화량을 발생시키는 제2 모드, 상기 프로그램 펄스가 인가되더라도 프로그램되지 않는 제3 모드 중 하나로 결정되며, 상기 제어 장치는 상기 제1 모드, 상기 제2 모드 혹은 상기 제3 모드에 대응하여 상기 셋업 시간을 결정할 수 있다.

또한, 상기 제어 장치는 상기 제2 모드를 위해 상기 셋업 시간을 결정한 후, 상기 프로그램 펄스에 대응하는 프로그램 동작과 상기 프로그램 펄스에 대응하는 검증 동작을 수행할 수 있다.

또한, 상기 제어 장치는, 상기 셋업 시간을 줄이기 위해, 상기 메모리 장치에서 사용되는 패스 전압 혹은 드레인 선택 라인 혹은 소스 선택 라인을 통해 인가되는 제어 전압의 레벨을 증가시킬 수 있다.

또한, 상기 제어 장치는, 상기 셋업 시간을 줄이기 위해, 상기 복수의 비휘발성 메모리 셀과 페이지 버퍼를 연결하는 페이지 버퍼 제어 신호의 활성화 시점을 앞당길 수 있다.

상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.

본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.

본 발명의 일 실시 예에 따른 비휘발성 반도체 장치는 ISPP(Incremental Step Pulse Programming) 동작 중 프로그램-검증 결과에 대응하여 비휘발성 메모리 셀을 서로 다른 방식으로 데이터를 프로그램하는 과정에서, 프로그램 펄스를 인가한 후 비트 라인의 전위를 조정하는 셋업 시간을 조정, 변경하여 프로그램 동작 속도를 개선할 수 있다.

또한, 본 발명의 일 실시 예에 따른 비휘발성 반도체 장치는 ISPP(Incremental Step Pulse Programming) 동작 중 프로그램-검증 결과에 대응하여 비휘발성 메모리 셀을 일반적인 프로그램 동작(MPGM), 경감된 프로그램(double verify program, DPGM), 프로그램 금지(PGM Inhibit) 중 하나로 구분한 후, 구분된 상태에 대응하는 프로그램 펄스를 인가한 후, 프로그램 펄스가 인가된 횟수와 메모리 장치의 동작 환경에 대응하여 프로그램 펄스를 인가한 후 비트 라인의 전위를 조정하는 셋업 시간을 줄일 수 있다.

본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 ISPP 동작을 설명한다.
도 4는 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는 방법을 설명한다.
도 5는 ISPP 동작 중 프로그램 동작과 검증 동작을 설명한다.
도 6은 본 발명의 실시예에 따른 프로그램 동작을 설명한다.
도 7은 프로그램 동작 중 스트링과 비트 라인의 디스차지(discharge)를 설명한다.
도 8은 스트링과 비트 라인의 디스차지(discharge)에 따라 달라질 수 있는 프로그램 동작을 설명한다.
도 9는 스트링과 비트 라인의 디스차지(discharge)를 조절하기 위한 방법을 설명한다.
도 10은 ISPP 동작 중 비트 라인 셋업 시간을 설명한다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명한다.
도 12는 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 설명한다.
도 13은 비트 라인 셋업 시간과 프로그램 루프(loop) 및 동작 환경의 연관성을 설명한다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.

이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명한다. 구체적으로, 도 1은 본 발명의 실시 예에 따른 메모리 장치에 포함된 메모리 다이 혹은 메모리 플레인 내 메모리 셀 어레이 회로를 개략적으로 설명한다.

도 1을 참조하면, 메모리 장치(150)는 복수의 비휘발성 메모리 셀을 포함하는 메모리 그룹(330)을 포함한다. 메모리 그룹(330)에는 복수의 비휘발성 메모리 셀이 비트 라인(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링(340)을 포함할 수 있다. 각 열(column)에 배치된 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.

도 1에서는 낸드(NAND) 플래시 메모리 셀로 구성된 메모리 그룹(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 메모리 그룹(330)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 그룹(330)은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, CTF) 메모리 장치 등으로도 구현될 수 있다.

실시예에 따라, 도 1에서 설명하는 메모리 그룹(330)은 도 2에서 설명하는 메모리 장치(150) 내 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수도 있다. 한편, 메모리 다이(200)는 2차원 또는 3차원의 구조를 가지는 메모리 장치를 포함할 수 있다. 3차원 구조의 메모리 장치에서는 각각의 메모리 블록(152,154,156)이 3차원 구조(또는 수직 구조)로 구현될 수도 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.

메모리 장치(150)의 복수의 메모리 블록(152,154,156)을 구성하는 메모리 그룹(330)은 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 드레인 선택라인들(DSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링(NS)을 포함할 수 있다. 메모리 그룹(330)에서는, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 공통 소스라인(CSL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 드레인 선택 트랜지스터(DST)는 대응하는 비트라인(BL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST) 사이에 메모리 셀들(MC)이 포함될 수 있다.

메모리 다이(200)의 전압 공급 회로(170)는 동작 모드에 따라서 각각의 워드 라인으로 공급될 워드 라인 전압(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등의 대상 전압(subject voltage))과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(170)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급 회로(170)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인 중 하나를 선택할 수 있으며, 워드 라인 전압을 선택된 워드 라인 및 비선택된 워드 라인으로 각각 제공할 수 있다. 제어 회로(180)는 전압 공급 회로(170)는 메모리 그룹(330)에 인가할 수 있는 다양한 대상 전압을 생성하고, 다양한 대상 전압이 메모리 그룹(330)의 워드 라인에 인가될 수 있도록 한다.

메모리 장치(150)는, 제어 회로(180)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있는 리드/라이트 회로(320)를 포함할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수의 페이지 버퍼(PB)(322,324,326)를 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치(도시하지 않음)가 포함될 수 있다.

도시되지 않았지만, 페이지 버퍼(322,324,326)는 복수의 버스(BUS)를 통해 입출력 소자(예, 직렬화 회로(serialization circuit))와 연결될 수 있다. 페이지 버퍼(322,324,326) 각각이 서로 다른 버스를 통해 입출력 소자와 연결되면, 페이지 버퍼(322,324,326)에서 데이터를 출력하는 데 발생할 수 있는 지연을 줄일 수 있다.

실시예에 따라, 메모리 장치(150)는 쓰기 명령, 쓰기 데이터 및 쓰기 데이터가 저장될 위치에 대한 정보(예, 물리 주소)를 수신할 수 있다. 제어 회로(180)는 쓰기 명령에 대응하여 전압 공급 회로(170)가 프로그램 동작 시 사용되는 프로그램 펄스, 패스 전압 등을 생성하게 하고, 프로그램 동작 후 수행되는 검증 동작 시 사용되는 다양한 전압을 생성하도록 한다.

메모리 그룹(330)에 포함된 비휘발성 메모리 셀에 여러 비트의 정보를 저장하는 경우, 한 비트의 데이터를 저장하는 경우보다 에러율이 높아질 수 있다. 예를 들면, 셀 간 간섭(Cell-to-Cell Interference, CCI) 등으로 인해 셀에서 에러가 유발될 수 있다. 비휘발성 메모리 셀에서 에러를 줄이기 위해서는 셀에 저장되는 데이터에 대응하는 문턱 전압 분포의 폭(편차)을 줄여야 한다. 이를 위해서, 메모리 장치(150)는 ISPP(Incremental Step Pulse Programming)라는 프로그램 기법을 사용하여 효과적으로 좁은 문턱 전압 분포를 가지도록 할 수 있다. 또한, ISPP 프로그램 방법을 통해, 메모리 장치(150)는 정해진 셀의 순서에 따라 LSB(Least Significant Bit)와 MSB(Most significant Bit)로 나누어 프로그램을 수행할 수 있다.

도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.

도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.

메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.

실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 반도체 장치 칩(chip) 혹은 복수의 반도체 장치 칩(chip)을 통해 구현될 수 있다. 실시예에 따라, 높은 집적도가 요구되는 메모리 시스템(110)의 경우, 메모리 장치(150)와 컨트롤러(130)는 하나의 반도체 장치 칩(chip)으로 구성될 수도 있다.

메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 메모리 블록(152, 154, 156)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(152, 154, 156)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(152, 154, 156)에는 복수의 페이지가 포함될 수 있다.

도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.

또한, 실시예에 따라, 메모리 다이(200, 도1 참조)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(200)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.

실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(152, 154, 156), 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 메모리 블록(152, 154, 156)은 SLC (Single Level Cell) 타입 혹은 MLC (Multi Level Cell) 타입을 포함할 수 있다. 도 2에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 2에서 설명한 내부 구성에 한정되지 않을 수 있다.

도 2를 참조하면, 메모리 장치(150)는 메모리 블록(152, 154, 156)에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로(170)를 포함할 수 있다. 전압 공급 회로(170)는 읽기 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 리드 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 읽기 전압(Vrd)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 리드 동작 혹은 프로그램 동작 중, 전압 공급 회로(170)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로(170)는 메모리 블록(152, 154, 156)에 삭제 전압(Vers)을 공급할 수 있다.

메모리 장치(150)는 메모리 블록(152, 154, 156)에 공급하는 다양한 전압에 대한 정보를 저장할 수 있다. 예를 들어, 메모리 블록(152, 154, 156) 내 비휘발성 메모리 셀이 멀티 비트의 데이터를 저장할 수 있는 경우, 멀티 비트의 데이터를 식별하기 위한 읽기 전압(Vrd)의 레벨은 다양할 수 있다. 메모리 장치(150)는 멀티 비트의 데이터에 대응하는 복수의 읽기 전압(Vrd)의 레벨을 포함하는 전압 테이블을 포함할 수 있다.

호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함할 수 있다. 예를 들어, 호스트(102)는 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.

또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템을 포함할 수 있고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템을 포함할 수 있다. 한편, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행한다.

메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 읽기 동작을 수행하여 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 리드, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다. 전압 공급 회로(170)는 컨트롤러(130)가 메모리 장치(150)에 전송한 명령 혹은 요청에 따라 대상 전압을 메모리 그룹(330) 혹은 메모리 블록(152, 154, 156)에 전달할 수 있다.

실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.

호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다.

컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.

데이터를 송수신하기 위한 규격 중 하나인 IDE(Integrated Drive Electronics) 혹은 ATA(Advanced Technology Attachment)는 40개의 선이 병렬로 연결된 케이블을 사용하여 호스트(102)와 메모리 시스템(110) 간의 데이터의 송수신을 지원할 수 있다. 하나의 호스트(102)에 복수의 메모리 시스템(110)이 연결되는 경우, 복수의 메모리 시스템(110)이 연결되는 위치 혹은 딥스위치를 이용하여 복수의 메모리 시스템(110)을 마스터 혹은 슬레이브로 구분할 수 있다. 마스터로 설정된 메모리 시스템(110)이 주된 메모리 장치로 사용될 수 있다. IDE(ATA)는 Fast-ATA, ATAPI, EIDE(Enhanced IDE) 방식 등으로 발전해왔다.

SATA(Seral Advanced Technology Attachment, S-ATA)는 IDE(Integrated Drive Electronics) 장치의 접속 규격인 병렬 데이터 송수신 방식의 각종 ATA 규격과 호환성을 갖는 직렬 데이터 송수신 방식으로서, 연결선은 병렬 신호 40개에서 직렬 신호 6개로 줄일 수 있다. SATA는 IDE보다 데이터 송수신 속도가 빠르고, 데이터 송수신에 사용되는 호스트(102) 내 자원을 소모가 적은 이유로 널리 사용되어 왔다. SATA는 호스트(102)에 포함된 하나의 송수신 장치에 최대 30개의 외부 장치를 연결할 수 있다. 또한, SATA는 데이터 통신이 실행 중에도 외부 장치를 탈착할 수 있는 핫 플러깅을 지원하기 때문에, 호스트(102)에 전원이 공급된 상태에서도 유니버설 시리얼 버스(USB)처럼 메모리 시스템(110)을 추가 장치로서 연결하거나 분리할 수 있다. 예를 들어, eSATA 포트가 있는 장치의 경우, 호스트(102)에 메모리 시스템(110)을 외장 하드처럼 자유롭게 탈착할 수 있다.

SCSI(Small Computer System Interface)는 컴퓨터, 서버 등과 주변 장치를 연결하는 데 사용하는 직렬 연결 방식으로서, IDE 및 SATA와 같은 인터페이스에 비하여 전송 속도가 빠른 장점이 있다. SCSI에서는 호스트(102)와 복수의 주변 장치(예, 메모리 시스템(110)이 직렬로 연결되지만, 호스트(102)와 각 주변 장치 간 데이터 송수신은 병렬 데이터 송수신 방식으로 구현될 수 있다. SCSI에서는 호스트(102)에 메모리 시스템(110)과 같은 장치의 연결과 분리가 쉽다. SCSI는 호스트(102)에 포함된 하나의 송수신 장치에 15개의 외부 장치가 연결되는 것을 지원할 수 있다.

SAS(Serial Attached SCSI)는 SCSI의 직렬 데이터 송수신 버전으로 이해할 수 있다. SAS는 호스트(102)와 복수의 주변 장치가 직렬로 연결될 뿐만 아니라, 호스트(102)와 각 주변 장치간 데이터 송수신도 직렬 데이터 송수신 방식으로 수행될 수 있다. SAS는 많은 연결선을 포함하는 넓은 병렬 케이블 대신 시리얼 케이블로 연결하여 장비 관리가 쉽고 신뢰성과 성능이 개선될 수 있다. SAS는 호스트(102)에 포함된 하나의 송수신 장치에 최대 8개의 외부 장치를 연결할 수 있다.

NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1969 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.

실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.

도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.

실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 오류를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다.

PMU(140)는 메모리 시스템(110)에 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 감시하고, 컨트롤러(130)에 포함된 구성 요소들에 파워를 제공할 수 있다. PMU(140)는 전원의 온(On) 혹은 오프(Off)를 감지할 뿐만 아니라, 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 장치를 포함할 수 있다.

메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.

실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 경로(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다.

메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된 읽기 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저장할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 읽기 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 읽기 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 읽기 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령 큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 읽기 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.

실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력 되는 외부 휘발성 메모리로 구현될 수도 있다.

프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는 읽기 요청에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 읽기 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.

또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다. 예를 들어, 멀티 코어 프로세서 내 복수의 코어는 복수의 플래시 변환 계층(FTL)을 각각 구동하면, 메모리 시스템(110)의 데이터 입출력 속도를 향상시킬 수 있다.

컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 통상적으로 호스트(102)로부터 전달된 커맨드에 대응하여 컨트롤러(130)가 수행하는 동작이 포그라운드(foreground) 동작으로 이해될 수 있고, 호스트(102)로부터 전달된 커맨드와 무관하게 컨트롤러(130)가 독립적으로 수행하는 동작이 백그라운드(background) 동작으로 이해될 수 있다. 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터에 대한 읽기(read), 쓰기(write) 혹은 프로그램(program), 삭제(erase) 등을 위한 동작을 수행할 수도 있다. 또한, 호스트(102)로부터 전달된 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등도 포그라운드 동작으로 이해될 수 있다. 한편, 호스트(102)에서 전달되는 명령없이 백그라운드 동작으로, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.

한편, 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로 실질적으로 유사한 동작이 수행될 수도 있다. 예를 들어, 메모리 시스템(110)이 호스트(102)의 명령에 대응하여 수동 가비지 컬렉션(Manual GC)을 수행하면 포그라운드 동작으로 이해될 수 있고, 메모리 시스템(110)이 독립적으로 자동 가비지 컬렉션(Auto GC)을 수행하면 백그라운드 동작으로 이해될 수 있다.

메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 메모리 장치(150) 내 각 다이(die) 혹은 각 칩(chip)의 데이터 입출력 속도보다 인터리빙 방식으로 동작할 수 있는 메모리 시스템(110)의 데이터 입출력 속도는 빠를 수 있으므로, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.

컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 컨트롤러(130)가 명령, 요청 및/또는 데이터가 전달되는 채널 또는 웨이에 대응하여, 저장되는 데이터의 물리적 주소가 결정될 수 있다. 한편, 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수 있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.

메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다.

메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(Single Level Cell, SLC) 메모리 블록 및 멀티 레벨 셀(Multi Level Cell, MLC) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록에 비하여, SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높을 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다 SLC 메모리 블록에 비하여, MLC 메모리 블록은 동일한 면적, 공간에 더 많은 데이터를 저장할 수 있다. 메모리 장치(150)에 포함된 MLC 메모리 블록은 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.

실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.

또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.

실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.

도 3은 ISPP(Incremental Step Pulse Programming) 동작을 설명한다.

도 3을 참조하면, 비휘발성 메모리 셀은 데이터가 삭제된 상태(Erased State)에서 데이터가 프로그램될 수 있다. 프로그래밍 펄스(Programming Pulse)가 비휘발성 메모리 셀에 인가되면, 비휘발성 메모리 셀의 문턱 전압 분포는 삭제된 상태(Erased State)에서 오른쪽(문턱 전압이 커지는 방향)으로 이동할 수 있다. 비휘발성 메모리 셀에 프로그래밍 펄스가 계속 인가되면, 비휘발성 메모리 셀의 문턱 전압 분포는 오른쪽으로 이동할 수 있다. 복수의 비휘발성 메모리 셀의 문턱전압 분포에서 대부분의 셀들이 목표 전압(V_TARG)보다 높은 문턱 전압을 가질 때까지 프로그래밍 펄스(Programming Pulse)가 인가될 수 있다.

구체적으로 살펴보면, 프로그램 동작이 시작되면(212), 메모리 장치(150)는 프로그래밍 펄스(Programming Pulse)를 해당하는 복수의 비휘발성 메모리 셀에 인가된다(214). 프로그래밍 펄스(Programming Pulse)가 인가된 후, 복수의 비휘발성 메모리 셀의 대부분이 목표 전압(V_TARG)보다 높은 문턱 전압(V_TH)을 가지는 지를 검증한다(216). 검증 결과에 따라 복수의 비휘발성 메모리 셀의 대부분이 목표 전압(V_TARG)보다 높은 문턱 전압(_VTH)을 가지지 못한다고 판단된 경우(FAIL), 메모리 장치(150)는 해당하는 비휘발성 메모리 셀에 프로그래밍 펄스(Programming Pulse)를 인가할 수 있다(214). 검증 결과에 따라 복수의 비휘발성 메모리 셀의 대부분이 목표 전압(V_TARG)보다 높은 문턱 전압(V_TH)을 가진다고 판단된 경우(PASS), 메모리 장치(150)는 프로그램 동작을 종료할 수 있다(218).

복수의 비휘발성 메모리 셀의 문턱 전압 분포를 좁게 하기 위해서는 한번의 프로그래밍 펄스(Programming Pulse)가 인가되었을 때, 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 오른쪽으로 크게 이동하기 보다는 조금씩 이동시키는 것이 유리하다. 반면, 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 오른쪽으로 조금씩 이동하는 경우, 프로그래밍 펄스(Programming Pulse)를 인가하는 횟수가 증가할 수 있다. 실시예에 따라, 비휘발성 메모리 셀에 저장될 수 있는 데이터의 비트 수보다 세 배 이상일 수 있다. 예를 들어, 비휘발성 메모리 셀에 2비트의 데이터가 저장될 수 있다고 가정한다. 비휘발성 메모리 셀이 가질 수 있는 프로그램된 상태는 2비트의 데이터에 대응하는 4가지(예, '00', '01', '10', 11')일 수 있다. 보다 타이트(tight)한(즉, 분포의 폭이 좁은) 문턱 전압 분포를 형성하기 위해, 한번의 프로그래밍 펄스를 통해 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 오른쪽으로 이동하는 정도는 두 인접한 프로그램된 상태의 차이보다 작을 수 있다. 예를 들면, 두 번 이상의 프로그래밍 펄스를 인가하면 두 인접한 프로그램된 상태의 차이만큼 이동하도록 설계할 수 있다. 이 경우, 프로그래밍 펄스(Programming Pulse)를 인가하는 횟수는 4번보다 많은 8번 이상일 수 있다.

본 발명의 실시예에서는 한번의 프로그래밍 펄스를 인가할 때, 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 이동하는 정도를 목표 레벨로 이해할 수 있다. 도 6을 참조하여, 목표 레벨에 대해서는 더 구체적으로 설명한다.

도 4는 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는 방법을 설명한다. 도 4는 비휘발성 메모리 셀에 3비트의 데이터를 저장할 수 있는 메모리 장치(150)의 프로그램 동작의 예를 설명한다.

비휘발성 메모리 셀에 저장된 데이터는 해당 메모리 셀의 문턱 전압(V_TH) 레벨로 표시될 수 있고, 메모리 셀의 문턱 전압(V_TH)은 해당 메모리 셀의 플로팅 게이트(floating gate)에 주입된 전자의 수에 따라 달라질 수 있다. 단일 레벨 셀(SLC)은 문턱 전압(V_TH) 레벨이 2개로 구분될 수 있어, "0" 또는 "1"의 1 비트 데이터를 저장할 수 있다. 반면, 트리플 레벨 셀(TLC)을 포함하는 메모리 장치(150)는 문턱 전압(V_TH) 레벨이 8개로 구분될 수 있다.

도 4를 참조하면, ISPP(Incremental Step Pulse Programming) 동작에서 프로그래밍 펄스를 인가하는 수를 줄이기 위해, 트리플 레벨 셀(TLC)에 저장되는 데이터의 비트에 대응하여 트리플 레벨 셀(TLC)에 인가되는 프로그래밍 펄스가 인가되는 것을 다르게 제어할 수 있다. 트리플 레벨 셀(TLC)에 저장되는 데이터는 LSB, CSB, MSB로 구분될 수 있다. LSB를 프로그램하는 과정에서 프로그래밍 펄스를 인가하는 횟수는 가장 작을 수 있고, CSB를 프로그래밍하는 과정은 LSB를 프로그래밍하는 과정보다 프로그래밍 펄스를 인가하는 횟수가 많을 수 있다. MSB를 프로그래밍하는 과정에서 프로그래밍 펄스를 인가하는 횟수는 가장 많을 수 있다.

트리플 레벨 셀(TLC)을 포함하는 메모리 장치에서 각 물리적 페이지를 LSB 페이지, CSB 페이지 및 MSB 페이지인 3 개의 논리적 페이지로 분할할 수 있고, 각 페이지마다 인가되는 프로그래밍 펄스를 다르게 할 수 있다. 즉, LSB, CSB 및 MSB를 프로그래밍하는 과정에서 서로 다른 양의 문턱 전압(V_TH) 분포의 이동을 유도할 수 있다. 예를 들면, LSB 페이지를 프로그래밍하는 과정에서는 복수의 비휘발성 메모리 셀의 문턱 전압(V_TH)이 가장 많이 이동하고, MSB 페이지를 프로그래밍하는 과정에서 복수의 비휘발성 메모리 셀의 문턱 전압(V_TH)은 가장 적게 이동할 수 있다. 한편, LSB 페이지를 프로그래밍하는 과정에서 프로그래밍 펄스를 인가하는 횟수가 작아, 지연 시간이 가장 짧고 전력 소비량도 가장 작을 수 있다. 반면, MSB 페이지를 프로그래밍하는 과정에서 프로그래밍 펄스를 인가하는 횟수가 많아 지연 시간이 길어지고 전력 소비량이 증가할 수 있다.

한편, 본 발명의 실시예는, 도 4에서 설명한 LSB 페이지, CSB 페이지 및 MSB 페이지에 대응하여 순차적으로 프로그램 동작을 수행하는 메모리 장치(150) 뿐만 아니라, 원샷(Oneshot) 프로그램 동작 혹은 포기-파인(foggy-fine) 프로그램 동작을 수행하는 메모리 장치(150)에도 적용될 수 있다.

도 5는 ISPP 동작 중 프로그램 동작과 검증 동작을 설명한다.

도 5를 참조하면, 메모리 장치(150)는 ISPP 동작 중 프로그램 동작(Pgm)이 수행된 후, 프로그램 동작(Pgm)에 대응하는 검증 동작(Ver)을 수행한다. 각 프로그램 동작(Pgm)은 비휘발성 메모리 셀의 문턱 전압(V_TH)을 증가시킬 수 있다. 예를 들면, 각 프로그램 동작(Pgm)은 비휘발성 메모리 셀의 문턱 전압(V_TH)을 제1 전위차(ΔV)만큼 증가시킨다고 가정한다. 프로그램 동작(Pgm) 이 수행된 후, 검증 동작에서는 비휘발성 메모리 셀의 문턱 전압(V_TH)을 목표 전압(Verification Voltage)과 비교할 수 있다. 비휘발성 메모리 셀의 문턱 전압(V_TH)을 목표 전압(Verification Voltage)보다 낮으면, 다음 프로그램 동작(Pgm)을 다시 수행하여 더 많은 전자를 메모리 셀의 플로팅 게이트에 추가할 수 있다. 이후, 해당 프로그램 동작(Pgm)에 대응하여 검증 동작(Ver)을 수행한다. 반복되는 프로그램 동작(Pgm)은 비휘발성 메모리 셀의 문턱 전압(V_TH)이 목표 전압(Verification Voltage)에 도달할 때까지 수행될 수 있다.

실시예에 따라, 프로그램 동작(Pgm) 및 검증 동작(Ver)의 반복 횟수는 대기 시간 혹은 지연 시간, 소비 전력 및 정확도 등에 따라 달라질 수 있다. 프로그램 동작(Pgm)을 통해 비휘발성 메모리 셀의 문턱 전압(V_TH)을 세밀하게 상승시키는 경우, 프로그램 동작의 정확성을 높일 수 있지만, 더 많은 횟수의 프로그램 동작을 수행할 수 있어 지연 시간과 전력 소비가 길어질 수 있다. 반면, 각 프로그램 동작(Pgm)을 통해 비휘발성 메모리 셀의 문턱 전압(V_TH)을 크게 상승시키는 경우, 프로그램 동작(Pgm)의 소비 전력 및 동작 시간이 커질 수 있다. 프로그램 동작(Pgm) 및 검증 동작(Ver)의 동작 시간(Δt)은 각각의 프로그램 동작(Pgm)의 목표에 따라 달라질 수 있다.

도 4 및 도 5를 참조하면, 트리플 레벨 셀(TLC)을 포함하는 메모리 장치에서 메모리 셀의 최하위 비트(LSB), 중앙위 비트(CSB) 및 최상위 비트(MSB)에 데이터를 프로그램하는 목적과 절차에 대응하여, 프로그램 동작(Pgm) 및 검증 동작(Ver)은 달라질 수 있다. 도 4에서는 트리플 레벨 셀(TLC)을 포함하는 메모리 장치를 예로 들어 설명하였으나, 전술한 프로그램 동작은 4비트 데이터를 저장하는 쿼드러플 레벨 셀(QLC)을 포함하는 메모리 장치 혹은 5비트 혹은 그 이상의 데이터를 저장할 수 있는 메모리 셀을 포함하는 메모리 장치에도 적용될 수 있다.

도 6은 실시 예에 따른 프로그램 동작을 설명한다. 도 6은 비휘발성 메모리 셀은 1비트의 데이터를 저장할 수 있다고 가정한다. 메모리 장치(150)는 비휘발성 메모리 셀의 문턱 전압은 삭제 상태(E) 혹은 프로그램 상태(P) 중 하나를 가지도록 제어될 수 있다. 도 4 내지 도 5에서 설명한 바와 같이 ISPP(Incremental Step Pulse Programming) 동작이 수행되면, 비휘발성 메모리 셀의 문턱 전압은 삭제 상태(E)에서 프로그램 상태(P)로 변경될 수 있다.

도 5를 참조하면, 프로그램 펄스가 인가된 후 검증 동작을 수행할 수 있다. 도 6을 참조하면, 검증 동작은 두 개의 검증 전압을 사용할 수 있다. 구체적으로, DPGM(Double verify PGM)을 지원하는 프로그램 동작은 검증 동작 시 두 개의 서로 다른 검증 전압 레벨로 검증 동작을 수행할 수 있다. 두 개의 서로 다른 검증 전압 레벨을 통한 검증 동작을 통해, 다음 프로그램 펄스에 대응하여 비휘발성 메모리 셀이 프로그램되는 정도(예, 문턱 전압의 변화량)을 조절할 수 있다.

실시예에 다라, 두 개의 검증 전압은 프리 검증 전압(Vvfyp) 및 메인 검증 전압(Vvfym)일 수 있다. 여기서, 메인 검증 전압(Vvfym)은 프로그램 동작의 목표 상태에 대응되는 검증 전압일 수 있고, 프리 검증 전압(Vvfyp)은 메인 검증 전압(Vvfym)보다 낮은 레벨에서, 메모리 셀에 대한 프로그램 동작이 진행된 정도를 검증하는 전압일 수 있다. 메인 검증 전압(Vvfym)을 사용한 검증 동작을 통해 비휘발성 메모리 셀의 문턱 전압이 프로그램 상태(P)로 변경되었음이 확인되면, 해당 비휘발성 메모리 셀은 이후 인가되는 프로그램 펄스에 의해 더 프로그램 필요가 없다. 또한, 프리 검증 전압(Vvfyp) 보다 비휘발성 메모리 셀의 문턱 전압이 낮은 경우에는, 다음 프로그램 펄스를 통해 비휘발성 메모리 셀을 프로그램할 수 있다. 마지막으로, 프리 검증 전압(Vvfyp)과 메인 검증 전압(Vvfym)의 사이에 비휘발성 메모리 셀의 문턱 전압이 위치하는 경우에는 문턱 전압의 변화량을 작게 할 필요가 있다. 이는 다음 프로그램 펄스에 의해 정상적으로 프로그램되는 경우, 비휘발성 메모리 셀의 문턱 전압이 너무 많이 오른쪽으로 이동할 수 있기 때문이다(overprogramming). 이러한 경우, 메모리 장치(150)는 다음 프로그램 펄스가 인가되는 동안 비휘발성 메모리 셀이 프로그램되는 정도(예, 문턱 전압의 변화량)가 커지지 않도록 제어할 수 있다.

도 6을 참조하면, 프로그램 펄스에 의해 복수의 비휘발성 메모리 셀을 프로그램한 후, 프리 검증 전압(Vvfyp)과 메인 검증 전압(Vvfym)으로 검증 동작을 수행하면, 프로그램 상태(P)로 프로그램되는 복수의 비휘발성 메모리 셀은 3가지의 서로 다른 상태(MC1, MC2, MC3)를 가지고 있음을 확인할 수 있다. 프리 검증 전압(Vvfyp)보다 낮은 제1 상태(MC1)의 경우, 메모리 장치(150)는 다음 프로그램 펄스를 인가하여 해당 프로그램 펄스에 대응하는 문턱 전압의 변화량을 유도할 수 있다. 이러한 일반적인(general) 프로그램 모드(PGM Mode)를 제1 프로그램 모드라고 할 수 있다. 반면, 메인 검증 전압(Vvfym)보다 높은 제3 상태(MC3)의 경우, 비휘발성 메모리 셀의 문턱 전압은 프로그램 상태(P)에 도달했기 때문에, 다음 프로그램 펄스가 인가되더라도 추가적인 문턱 전압의 변화량이 발생하지 않도록 할 수 있다. 추가적인 프로그램을 차단하는 경우는 프로그램 금지 모드(Program Inhibit Mode)라고 할 수 있다. 한편, 비휘발성 메모리 셀이 제2 상태(MC2)에 있는 경우, 제1 프로그램 모드(PGM Mode)로 프로그램되는 경우 해당 비휘발성 메모리 셀의 문턱 전압이 지나치게 많이 이동할 수 있기 때문에 정상적인 프로그램 모드(PGM Mode)보다는 다음 프로그램 펄스가 인가되더라도 문턱 전압의 변화량이 작도록 제2 프로그램 모드(DPGM Mode)로 문턱 전압의 변화량을 유도할 수 있다.

비휘발성 메모리 셀이 프로그램되는 정도(예, 문턱 전압의 변화량)는 프로그램 펄스가 인가되는 시간, 프로그램 펄스가 인가되는 횟수 및 프로그램 펄스의 전위차에 따라 결정될 수 있다. 동일한 워드라인과 연결된 복수의 비휘발성 메모리 셀에 인가되는 프로그램 펄스는 동일하지만, 각각의 비휘발성 메모리 셀의 문턱 전압의 변화량을 다르게 하기 위해, 메모리 장치(150)는 복수의 비휘발성 메모리 셀 각각에 연결된 비트 라인의 전위를 조정할 수 있다.

예를 들어, 워드라인에 프로그램 펄스가 인가되는 구간 동안, 제1 메모리 셀(MC1)과 연결된 비트라인에 접지 전압이 인가되고, 제2 메모리 셀(MC2)과 연결된 비트라인에 접지 전압보다 높은 프로그램 허용 전압이 인가될 수 있다. 이 경우, 제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)보다 인가되는 프로그램 펄스의 전위차가 작으므로, 제2 메모리 셀(MC2)에 대해 더 낮은 정도로 프로그램 동작이 수행될 수 있다. 제3 메모리 셀(MC3)에 대한 프로그램 동작은 제한될 수 있다. 예를 들어, 워드라인에 프로그램 펄스가 인가되는 동안, 제3 메모리 셀(MC3)과 연결된 비트라인에 전원 전압인 프로그램 금지 전압이 인가될 수 있다. 이 경우, 제3 메모리 셀(MC3)에 인가되는 프로그램 펄스의 전위차가 메모리 셀의 문턱 전압을 상승시키기 위한 전위차보다 낮아지므로, 제3 메모리 셀(MC3)의 문턱 전압을 상승시키는 프로그램 동작이 제한될 수 있다.

도 6을 참조하면, 프로그램 모드는 메모리 셀에 대한 프로그램 동작의 검증 결과에 따라 결정될 수 있다. 프로그램 모드는 제1 프로그램 모드(PGM Mode), 제2 프로그램 모드(DPGM Mode) 및 프로그램 금지 모드(Inhibit Mode)를 포함할 수 있다. 예를 들면, 검증 통과(verify pass)는 대응되는 검증 전압에 의해 메모리 셀이 오프-셀(off-cell)로 판독된 것을 가리킨다. 검증 실패(verify fail)는 대응되는 검증 전압에 의해 메모리 셀이 온-셀(on-cell)로 판독된 것을 가리킨다. 다시 말해서, 메모리 셀의 문턱 전압이 검증 전압보다 낮으면(왼쪽에 위치하면) 온-셀(on-cell)로 판독되고, 검증 전압보다 높으면(오른쪽에 위치하면) 오프-셀(off-cell)로 판독된다.

도 6을 참조하면, 프로그램 모드가 제1 프로그램 모드(PGM Mode)인 메모리 셀은 프리 검증 전압(Vvfyp) 및 메인 검증 전압(Vvfym)에 의해 각각 온-셀(on-cell)로 판독될 수 있다. 프로그램 모드가 제2 프로그램 모드(DPGM Mode)인 메모리 셀은 프리 검증 전압(Vvfyp)에 의해 오프-셀(off-cell)로 판독되고, 메인 검증 전압(Vvfym)에 의해 온-셀(on-cell)로 판독될 수 있다. 프로그램 모드가 프로그램 금지 모드(Inhibit Mode)인 메모리 셀은 프리 검증 전압(Vvfyp) 및 메인 검증 전압(Vvfym)에 의해 각각 오프-셀(off-cell)로 판독될 수 있다. 한편, 프리 검증 전압(Vvfyp)은 메인 검증 전압(Vvfym)보다 작으므로, 프리 검증 전압(Vvfyp)에 의해 온-셀(oncell)로 판독되고, 메인 검증 전압(Vvfym)에 의해 오프-셀(off-cell)로 판독되는 경우는 발생하지 않을 수 있다.

도 7은 프로그램 동작 중 스트링과 비트 라인의 디스차지(discharge)를 설명한다.

도 7을 참조하면, 메모리 장치(150)에는 복수의 비휘발성 메모리 셀을 포함하는 스트링(string, 340)이 포함될 수 있다. 스트링(340)은 비트 라인(BL)과 연결되며 드레인 선택 라인(DSL)을 통해 인가되는 제1 제어 전압에 의해 동작하는 제1 트랜지스터, 소스 라인(SL)에 연결되며, 스트링 선택 라인(SSL)을 통해 인가되는 제2 제어 전압에 의해 동작하는 제2 트랜지스터, 및 제1 트랜지스터와 제2 트랜지스터 사이에 연결되어 워드 라인을 통해 전달되는 프로그램 펄스를 통해 멀티-비트의 데이터를 저장하는 상기 적어도 하나의 비휘발성 메모리 셀을 포함할 수 있다. 도 7에 도시된 소스 라인(SL)은 도 1에서 설명한 공통 소스라인(CSL)에 대응할 수 있고, 제1 트랜지스터는 드레인 선택 트랜지스터(DST)에 대응할 수 있으며, 제2 트랜지스터는 스트링 선택 트랜지스터(SST)에 대응할 수 있다. 실시예에 따라, 제1 트랜지스터 및/혹은 제2 트랜지스터는 서로 직렬 연결된 복수개의 트랜지스터로 구현될 수 있다.

메모리 장치(150)의 저장 공간이 커질 수록, 제1 트랜지스터와 제2 트랜지스터 사이에 연결된 비휘발성 메모리 셀의 개수가 증가할 수 있다. 도 7을 참조하면, 제1 트랜지스터와 연결된 비휘발성 메모리 셀부터 제2 트랜지스터에 연결된 비휘발성 메모리 셀의 방향으로(PGM Order) 순차적으로 멀티-비트 데이터가 프로그램된다고 가정한다. 스트링(340)에 포함된 복수의 비휘발성 메모리 셀은 이미 프로그램된 비휘발성 메모리 셀(342)과 데이터가 삭제되어 삭제 상태(E, 도6 참조)를 유지하는 비휘발성 메모리 셀(344)을 포함할 수 있다. 프로그램 동작이 수행되면, 이미 프로그램된 비휘발성 메모리 셀(342)의 다음에 위치한 비휘발성 메모리 셀과 연결된 워드 라인(Sel WL)에 프로그램 펄스가 인가될 수 있다.

선택된 워드 라인(Sel WL)에 프로그램 펄스가 인가되어 비휘발성 메모리 셀에 선택적으로 데이터가 포함될 수 있다. 프로그램 펄스가 인가된 후에는 검증 동작을 수행하거나 다음 프로그램 동작을 수행하기 위해, 스트링(340)에 남아있는 전하(charges)를 제거할 필요가 있다. 스트링(340)에 연결된 비트 라인(BL)으로 남아있는 전하를 디스차지(discharge)시키기 위해서는 드레인 선택 라인(DSL)을 통해 인가되는 제1 제어 전압에 의해 동작하는 제1 트랜지스터를 턴온시킬 수 있다. 선택된 워드 라인(Sel WL)에 프로그램 펄스가 인가될 때, 이미 프로그램된 비휘발성 메모리 셀(342)과 연결된 워드 라인에는 높은 전위의 패스 전압(Vpass)가 인가되어 저항이 작아질 수 있다. 저항이 작아지면, 스트링(340)의 채널에 디스차지가 빠르게 일어날 수 있다.

한편, 반복적으로 프로그램 동작이 수행되면서, 드레인 선택 라인(DSL)을 통해 인가되는 제1 제어 전압에 의해 동작하는 제1 트랜지스터의 문턱 전압이 계속 증가할 수 있다. 이러한 경우, 제1 트랜지스터를 턴온시켜 저항을 줄이고 디스차지를 보다 빠르게 수행하기 위해, 드레인 선택 라인(DSL)을 통해 인가되는 제1 제어 전압을 기 설정된 전압보다 더 높게 변경할 수 있다. 디스차지를 위해 드레인 선택 라인(DSL)을 통해 인가되는 제1 제어 전압을 오버 전압 드라이빙(over-voltage driving, OVD)하면, 도 6에서 설명한 프로그램 펄스에 대응하는 제1 및 제2 프로그램 모드 및 프로그램 금지 모드를 수행할 수 있는 시점을 더 빠르게 할 수 있다. 이를 통해, 메모리 장치(150)의 프로그램 동작 속도를 개선할 수 있다.

도 7에서는 프로그램 동작 중 드레인 선택 라인(DSL)을 통해 인가되는 제1 제어 전압에 의해 동작하는 제1 트랜지스터의 동작에 대응하여, 스트링(340)의 채널에 전하가 쌓이기 전 상태(1), 스트링(340)의 채널에서 디스차지되지 않은 전하들이 남는 상태(2), 스트링(340)의 채널이 플로팅(floating) 상태로 전하들이 디스차지되지 않는 상태(3)를 구분하여 설명하고 있다. 도 7에서서 설명한 세가지 상태가 프로그램 동작 중 어떻게 발생하는 지에 대해, 도 8에서 보다 구체적으로 설명한다.

도 8은 스트링과 비트 라인의 디스차지(discharge)에 따라 달라질 수 있는 프로그램 동작을 설명한다. 구체적으로, 도 8은 프로그램 동작 중 프로그램 펄스가 인가되면서, 드레인 선택 라인(DSL)을 통해 인가되는 제1 제어 전압에 의해 동작하는 제1 트랜지스터의 동작에 의한 스트링(340)의 채널의 디스차지를 설명한다.

도 8을 참조하면, 선택된 워드 라인(Sel. WL)에 프로그램 펄스가 인가될 때, 선택되지 않은 워드 라인(Unsel. WL)에는 패스 전압이 인가될 수 있다. 프로그램 펄스가 인가되기 전, 드레인 선택 라인(DSL)과 스트링 선택 라인(SSL)을 통해 제1 제어 전압과 제2 제어 전압이 인가될 수 있다. 이후, 페이지 버퍼 제어 신호(PBSENSE)가 활성화되면, 각 비트 라인(BL)에는 서로 다른 전위가 유지될 수 있다. 도 6에서 설명한 바와 같이, 3가지의 프로그램 모드에 대응하여 페이지 버퍼 제어 신호(PBSENSE)가 활성화될 수 있다. 예를 들어, 일반적인 프로그램 모드(PGM Mode)를 제1 프로그램 모드인 경우에는 비트 라인은 그라운드 전압으로 유지시킨다(MPGM). 프로그램 금지 모드에서는 비트 라인의 전위를 높일 수 있다(Inhibit). 제2 프로그램 모드의 경우에는 비휘발성 메모리 셀에 데이터가 프로그램되는 정도를 줄이기 위해, 시간 차를 두고 비트 라인의 전위를 높일 수 있다(DPGM). 프로그램 펄스가 인가되면, 스트링 선택 라인(SSL)을 통해 인가되는 제2 제어 전압은 비활성화될 수 있다.

스트링(340)에 포함된 복수의 비휘발성 메모리 셀(342)에 프로그램 동작이 수행되면서 드레인 선택 라인(DSL)을 통해 인가되는 제1 제어 전압에 의해 동작하는 제1 트랜지스터의 문턱 전압이 증가할 수 있다. 프로그램 펄스가 인가된 후 선택되지 않은 워드 라인(Unsel. WL)에 인가되는 패스 전압의 전위가 특정 전위(예, 4V)를 넘어서면, 스트링(340)의 채널의 디스차지가 발생할 수 있다. 패스 전압의 전위가 특정 전위를 넘어서기 전에는 디스차지가 일어나지 않기 때문에, 스트링(340)의 채널의 전위(DPGM Oper. Channel, MPGM Oper. Channel)는 계속 높아질 수 있다. 제1 프로그램 모드와 제2 프로그램 모드를 통해 프로그램되는 정도(예, 문턱전압의 변화량)를 명확하게 구분하기 위해서는 제2 프로그램 모드를 수행하기 전 스트링(340)의 채널의 전위(DPGM Oper. Channel, MPGM Oper. Channel)를 디스차지 시키는 것이 필요하다. 하지만, 패스 전압의 전위가 특정 전위를 넘어서기 전에는 디스차지가 일어나지 않기 때문에, 제1 트랜지스터의 문턱 전압이 높아진 경우 스트링(340)의 채널의 전위(DPGM Oper. Channel, MPGM Oper. Channel)을 디스차지하는 데 소요되는 시간이 부족할 수 있다.

도 8에서는 스트링(340)의 채널의 전위(DPGM Oper. Channel, MPGM Oper. Channel)가 디스차지 되는 속도에 따른 여러 경우(α, β, γ, δ, ε)를 예로 들어 설명한다. 제1 프로그램 모드로 프로그램되는 비휘발성 메모리 셀을 포함하는 스트링(340)의 채널에 전위(MPGM Oper. Channel)가 빠르게 디스차지 된 경우(β)와 느리게 디스차지 된 경우(α)를 가정할 수 있다. 또한, 제2 프로그램 모드로 프로그램되는 비휘발성 메모리 셀을 포함하는 스트링(340)의 채널에 전위(DPGM Oper. Channel)가 빠르게 디스차지 된 경우(γ)와 느리게 디스차지 된 경우(δ, ε)를 가정할 수 있다. 채널의 전위(DPGM Oper. Channel, MPGM Oper. Channel)를 그라운드 전압에 대응하도록 디스차지 시키는 것이 바람직하지만, 제2 프로그램 모드의 경우 페이지 버퍼 제어 신호(PBSENSE)에 의해 상승하는 비트 라인(BL)의 전위보다 낮아지면 정상적인 동작이 가능할 수 있다.

제1 프로그램 모드에서 스트링(340)의 채널의 전위(MPGM Oper. Channel)가 느리게 디스차지되는 경우(α), 제2 프로그램 모드에서 스트링(340)의 채널의 전위(DPGM Oper. Channel)가 느리게 디스차지되는 경우(δ) 혹은 제2 프로그램 모드에서 스트링(340)의 채널의 전위(DPGM Oper. Channel)가 느리게 디스차지되어 채널이 드레인 선택 라인(DSL)에 연결된 트랜지스터의 문턱 전압에 의해 플로팅되는 경우(ε), 비트 라인(BL)의 전위의 제어를 통해 비휘발성 메모리 셀에 프로그램되는 정도를 결정하는 데 악영향을 미칠 수 있다. 예를 들면, 해당 비휘발성 메모리 셀에 프로그램되는 정도가 기 설정된 수준에 비하여 낮아지게 되어, 제1 프로그램 모드 혹은 제2 프로그램 모드로 프로그램될 비휘발성 메모리 셀에 비정상적으로 프로그램 금지 모드가 수행되는 결과가 발생할 수 있다.. 이 경우, 메모리 장치(150)는 비휘발성 메모리 셀에서 프로그램 동작이 정상적으로 이루어지지 않는다고 판단하면, 해당 비휘발성 메모리 셀을 불량 메모리 셀로 판단하는 문제가 발생할 수 있다.

본 발명의 실시예에 따라, 메모리 장치(150)가 드레인 선택 라인(DSL)을 통해 인가되는 제1 제어 신호의 전압을 오버 드라이빙하는 경우, 스트링(340)에 포함된 복수의 비휘발성 메모리 셀(342)에 프로그램 동작이 수행되면서 드레인 선택 라인(DSL)을 통해 인가되는 제1 제어 전압에 의해 동작하는 제1 트랜지스터의 문턱 전압이 증가하여 디스차지가 느려지는 문제를 해결할 수 있다. 특히, 제1 제어 전압과 증가된 제1 트랜지스터의 문턱 전압의 차이가 비트 라인(BL)의 전위보다 낮아지는 경우, 제2 프로그램 모드에서 디스차지가 이루어지지 않은 상태에서 비트 라인(BL)의 전위가 상승할 수 있다. 이 경우, 도 7에서 설명한 플로팅(floating) 상태가 되어, 제2 프로그램 모드가 정상적으로 수행되지 못할 수 있다.

메모리 장치(150)의 저장 공간이 증가할수록, 스트링(340)에 포함되어 직렬 연결된 비휘발성 메모리 셀의 개수가 증가할 수 있다. 따라서, 스트링(340)에서 수행되는 프로그램 동작의 수도 증가할 수 있고, 스트링(340)에 포함된 제1 트랜지스터의 문턱 전압은 프로그램 동작의 수에 대응하여 높아질 수 있다. 본 발명의 실시예에 따른 메모리 장치(150)는, 프로그램 동작을 개선하기 위해, 스트링(340)에서 프로그램 펄스가 인가되는 횟수에 대응하여 드레인 선택 라인(DSL)을 통해 인가되는 제1 제어 전압을 변경할 수 있다.

도 9는 스트링과 비트 라인의 디스차지(discharge)를 조절하기 위한 방법을 설명한다.

구체적으로, 도 9는 선택된 워드 라인(Sel WL)에 연결된 비휘발성 메모리 셀을 프로그램하는 동작 중에 이미 프로그램된 비휘발성 메모리 셀(342)이 패스 전압(Vpass)의 레벨에 따라 변화하는 저항의 크기를 설명한다.

도 9를 참조하면, 패스 전압의 전위가 높아질수록, 이미 프로그램된 비휘발성 메모리 셀(342)의 저항은 낮아질 수 있다. 패스 전압의 레벨이 높아지면, 스트링(340)의 채널의 전하를 빠르게 디스차지 할 수 있다.

도 10은 ISPP 동작 중 비트 라인 셋업 시간을 설명한다.

도 10을 참조하면, 비휘발성 메모리 셀에 데이터를 프로그램하는 동작은 프로그램 펄스를 여러 번 인가하여 수행될 수 있다. 도 8에서 설명한 바와 같이, 프로그램 펄스가 선택된 워드 라인(Sel. WL)을 통해 인가된 후, 프로그램 모드에 따라 페이지 버퍼 제어 신호(PBSENSE)를 이용하여 비트 라인(BL)의 전위를 다르게 조정할 수 있다. 예를 들어, 제1 프로그램 모드(MPGM)은 비트 라인(BL)의 전위를 접지 전압 상태로 유지시킬 수 있고, 제2 프로그램 모드(DPGM)은 비트 라인(BL)의 전위를 기 설정된 레벨로 높여줄 수 있다. 제2 프로그램 모드(DPGM)의 경우, 프로그램 금지 모드(Inhibit)에서의 비트 라인의 전위보다는 낮을 수 있다. 메모리 장치(150)는 제2 프로그램 모드(DPGM)을 위해 페이지 버퍼 제어 신호(PBSENSE)의 레벨을 조정할 수 있다.

프로그램 동작 중 메모리 장치(150)는 선택된 워드 라인(Sel. WL)에는 프로그램 펄스를 인가할 수 있고, 선택되지 않은 워드 라인(Unsel. WL)에는 패스 전압(Vpass)이 인가할 수 있다. 실시예에 따라, 패스 전압(Vpass)이 기 설정된 레벨(예, 4V)를 넘어서면, 드레인 선택 라인(DSL)을 통해 인가되는 제1 제어 전압을 기 설정된 레벨보다 더 높게 하여, 스트링(340)의 채널에 전하를 빠르게 디스차지 할 수 있다. 이후, 페이지 버퍼 제어 신호(PBSENSE)의 레벨을 조정하여 비트 라인의 전위를 조정하여 제2 프로그램 모드(DPGM)을 수행할 수 있다.

메모리 장치(150)는 프로그램 펄스가 공급된 후 상기 프로그램 모드에 따라 비트 라인의 전위를 조정하는 셋업 시간(VPASS to DPGM Set up time)을 조정, 변경할 수 있다. 프로그램 동작 중 프로그램 펄스가 인가되는 횟수가 증가할수록, 셋업 시간은 점점 줄어들 수 있다. 셋업 시간의 감소는 메모리 장치(150)가 수행하는 프로그램 동작의 속도를 개선하는 효과로 이어질 수 있다.

도 11은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명한다.

도 11을 참조하면, 메모리 장치의 동작 방법은 프로그램 동작을 시작하는 단계(710), 프로그램 동작 중 프로그램 펄스가 인가된 루프(loop)에 따른 셋업 시간에 대한 정보를 확인하는 단계(712), 프로그램 모드(예, 제2 프로그램 모드(DPGM))에 대응하여 전위를 변경할 비트 라인(BL)을 설정하는 단계(714), 프로그램 펄스를 인가하여 데이터를 프로그램하는 단계(716), 프로그램 결과를 검증하는 단계(718), 검증 결과에 따라 프로그램 동작의 종료 여부를 결정하는 단계(720), 데이터가 프로그램되었다고 판단되면(720단계의 '예') 프로그램 동작을 종료하는 단계(722)를 포함할 수 있다.

메모리 장치(150)는 프로그램 동작 중 셋업 시간을 조정하거나 변경할 수 있는 정보를 레지스터 등에 저장할 수 있다. 도 10을 참조하면, 셋업 시간은 프로그램 펄스 및 패스 전압을 인가한 후 비트 라인의 전위를 조정, 변경하는 시점까지의 동작 구간을 의미할 수 있다. 셋업 시간에 대한 정보는 도 13을 참조하여 후술한다.

도 5를 참조하면, 프로그램 동작은 복수의 프로그램 펄스를 인가하여 수행될 수 있다. 프로그램 펄스가 인가되면, 프로그램 펄스에 대응하여 비휘발성 메모리 셀에 프로그램된 데이터를 검증할 수 있다. 도 6을 참조하면, 검증 결과에 따라, 다음 프로그램 펄스가 인가되는 루프(loop)에서 비휘발성 메모리 셀에서 수행되는 프로그램 모드를 결정할 수 있다. 도 8을 참조하면, 프로그램 루프(loop)가 시작되면 비휘발성 메모리 셀에 데이터가 프로그램될 필요가 있는 경우에는 비트 라인(BL)은 접지 전압 상태를 유지하지만, 비휘발성 메모리 프로그램에 데이터가 프로그램될 필요가 없는 경우에는 비트 라인(BL)의 전위를 기 설정된 레벨로 상승시켜 프로그램 금지 모드(Inhibit)를 수행할 수 있다. 한편, 메모리 장치(150)는 비휘발성 메모리 셀에 데이터가 프로그램될 필요가 있는 경우에도 두 가지의 서로 다른 프로그램 모드를 수행할 수 있다. 제1 프로그램 모드(MPGM)의 경우, 메모리 장치(150)는 비트 라인(BL)의 전위를 접지 전압 상태로 유지시킬 수 있다. 반면, 제2 프로그램 모드(DPGM)의 경우, 메모리 장치(150)는 비트 라인(BL)의 전위를 조정, 변경할 수 있다.

실시예에 따라, 메모리 장치(150)는 프로그램 루프(loop)에 대응하여 비휘발성 메모리 셀에 연결된 비트 라인의 전위를 조정, 변경하기 위한 셋업 시간이 저장된 테이블(Loop up table)를 확인하여(712), 프로그램 루프에 대응하는 셋업 시간에 대응하여 제2 프로그램 모드(DPGM)가 수행될 비휘발성 메모리 셀에 대응하는 비트 라인(BL)을 설정할 수 있다(714). 메모리 장치(150)가 제2 프로그램 모드(DPGM)를 위한 셋업 시간을 결정한 후(714), 프로그램 펄스를 인가할 수 있다(716).

메모리 장치(150)는 프로그램 펄스에 대응하는 프로그램 동작을 수행한 후(716), 프로그램 펄스에 대응하는 검증 동작을 수행할 수 있다(718). 실시예에 따라, 프로그램 펄스에 따른 프로그램 동작과 검증 동작은 도 3 내지 도 6에서 설명한 ISPP 동작과 복수의 프로그램 모드를 바탕으로 수행될 수 있다.

프로그램 펄스에 대응하는 프로그램 동작을 수행한 후 수행된 검증 동작의 결과에 따라 비휘발성 메모리 셀에 데이터가 프로그램되었다고 판단되면(720단계의 '예'), 메모리 장치(150)는 프로그램 동작을 종료할 수 있다(722). 반대로, 프로그램 펄스에 대응하는 프로그램 동작을 수행한 후 수행된 검증 동작의 결과에 따라 비휘발성 메모리 셀에 데이터가 프로그램되지 못했다고 판단되면(720단계의 '아니오'), 메모리 장치(150)는 프로그램 루프(loop)를 증가한 후 프로그램 루프(loop)에 대응하여 비휘발성 메모리 셀에 연결된 비트 라인의 전위를 조정, 변경하기 위한 셋업 시간이 저장된 테이블(Loop up table)를 확인할 수 있다(712).

도 12는 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 설명한다.

도 12를 참조하면, 메모리 장치의 동작 방법은 프로그램 동작을 시작하는 단계(810), 프로그램 모드(예, 제2 프로그램 모드(DPGM))에 대응하여 전위를 변경할 비트 라인(BL)을 설정하는 단계(812), 프로그램 펄스를 인가하여 데이터를 프로그램하는 단계(814), 프로그램 결과를 검증하는 단계(816), 검증 결과에 따라 프로그램 동작의 종료 여부를 결정하는 단계(818), 비휘발성 메모리 셀데이터가 프로그램되었다고 판단되면(818단계의 '예') 프로그램 동작을 종료하는 단계(820)를 포함할 수 있다.

실시예에 따라, 비휘발성 메모리 셀데이터가 프로그램되지 못했다고 판단되면(818단계의 '아니오'), 비휘발성 메모리 셀에 연결된 비트 라인의 전위를 조정, 변경하기 위한 셋업 시간을 기 설정된 시간만큼 줄일 수 있다(822). 메모리 장치(150)는 셋업 시간을 조정한 후(822), 조정된 셋업 시간이 최소 시간(min_A)보다 큰지를 비교할 수 있다(824). 도 8을 참조하면, 제2 프로그램 모드(DPGM)을 수행하기 위해 비트 라인의 전위를 변경하기 위한 셋업 시간은 스트링(340)의 채널 내 전하를 디스차지하기 위한 최소 시간보다 더 짧아지지 않을 수 있다. 스트링(340)의 채널 내 전하를 디스차지하기 위한 최소 시간이 보장되지 않을 경우, 비트 라인의 전위가 충분히 낮아지지 않아 비휘발성 메모리 셀에 데이터가 원하는 만큼 프로그램되지 않을 수 있다.

조정된 셋업 시간이 최소 시간(min_A)보다 크면(824단계의 '예'), 메모리 장치(150)는 프로그램 모드(예, 제2 프로그램 모드(DPGM))에 대응하여 전위를 변경할 비트 라인(BL)을 설정할 수 있다(812). 조정된 셋업 시간이 최소 시간(min_A)보다 같거나 작으면(824단계의 '아니오'), 메모리 장치(150)는 조정된 셋업 시간을 최소 시간(min_A)으로 설정할 수 있다(826). 조정된 셋업 시간을 최소 시간(min_A)으로 설정한 후(826), 메모리 장치(150)는 프로그램 모드(예, 제2 프로그램 모드(DPGM))에 대응하여 전위를 변경할 비트 라인(BL)을 설정할 수 있다(812).

도 12 및 도 13을 참조하면, 메모리 장치(150)는 프로그램 펄스를 인가하기 전, 제2 프로그램 모드(DPGM)을 위해 비트 라인(BL)의 전위를 조정하기 위한 셋업 시간을 설정할 수 있다. 실시예에 따라, 메모리 장치(150)의 동작 환경 및 프로그램 펄스가 인가된 횟수(프로그램 루프)에 대응하여 설정된 값으로 셋업 시간이 설정될 수도 있고, 셋업 시간의 초기값에서 프로그램 펄스가 인가될 때마다 기 설정된 시간만큼 줄어들 수도 있다. 실시예에 따라, 메모리 장치(150) 내 레지스터에 저장된 정보가 달라질 수 있다. 예를 들면, 메모리 장치(150)가 셋업 시간의 초기값과 프로그램 루프에 대응하여 감소되는 값을 저장할 수 있다.

도 13은 제2 프로그램 모드(DPGM)을 수행하기 위해, 비트 라인의 전위를 변경하기 위한 셋업 시간과 프로그램 루프(loop) 및 동작 환경의 연관성을 설명한다. 도 13에서 도시된 수치는 본 발명의 실시예를 이해하기 위해 제시된 예로서, 본 발명은 제시된 수치에 제한되지 않을 수 있다.

도 13을 참조하면, 프로그램 루프(loop)와 메모리 장치(150)의 동작 환경(예, 온도)에 대응하여 셋업 시간이 설정될 수 있다. 예를 들면, 메모리 장치(150)에 포함된 비휘발성 메모리 셀의 동작 특성에 대응하여 프로그램 동작을 제어하기 위한 셋업 시간을 설정할 수 있다.

실시예에 따라, 프로그램 루프(loop)가 증가할수록, 제2 프로그램 모드(DPGM)을 수행하기 위해 비트 라인의 전위를 변경하기 위한 셋업 시간은 짧아질 수 있다. 또한, 메모리 장치(150)의 동작 온도가 높을수록, 제2 프로그램 모드(DPGM)을 수행하기 위해 비트 라인의 전위를 변경하기 위한 셋업 시간은 짧아질 수 있다. 메모리 장치(150)는 설정된 셋업 시간에 대응하여 페이지 버퍼 신호(PBSENSE)를 활성화시킬 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims

멀티-비트의 데이터를 저장하는 적어도 하나의 비휘발성 메모리 셀을 포함하는 메모리 구조물; 및
상기 적어도 하나의 비휘발성 메모리 셀 중 하나에 상기 멀티-비트의 데이터를 프로그램하기 위한 프로그램 펄스를 여러 번 인가하는 프로그램 동작 중, 제1 프로그램 펄스를 인가한 후 상기 비휘발성 메모리 셀의 상태를 검증하고, 검증 결과에 따라 상기 비휘발성 메모리 셀에 인가할 제2 프로그램 펄스에 따라 서로 다른 문턱 전압의 변화량을 가지는 프로그램 모드를 결정하며, 상기 제2 프로그램 펄스가 공급된 후 상기 프로그램 모드에 따라 비트 라인의 전위를 조정하는 셋업 시간을 변경하는 제어 장치
를 포함하는, 메모리 장치.
제1항에 있어서,
상기 메모리 구조물은
상기 적어도 하나의 비휘발성 메모리 셀과 비트 라인 사이에 연결되며, 드레인 선택 라인을 통해 인가되는 상기 제1 제어 전압에 의해 동작하는 제1 트랜지스터;
상기 적어도 하나의 비휘발성 메모리 셀과 소스 라인 사이에 연결되며, 소스 선택 라인을 통해 인가되는 제2 제어 전압에 의해 동작하는 제2 트랜지스터; 및
상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 연결되며, 워드 라인을 통해 전달되는 상기 프로그램 펄스를 통해 상기 멀티-비트의 데이터를 저장하는 상기 적어도 하나의 비휘발성 메모리 셀
을 포함하는, 메모리 장치.
제2항에 있어서,
상기 적어도 하나의 비휘발성 메모리 셀은 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 직렬 연결된 N개의 트랜지스터를 포함하고,
상기 제어 장치는 상기 N개의 트랜지스터 중 상기 제1 트랜지스터에 연결된 트랜지스터에서 상기 제2 트랜지스터에 연결된 트랜지스터의 순서대로 상기 멀티-비트의 데이터를 프로그램하는,
메모리 장치.
제1항에 있어서,
상기 제2 프로그램 펄스에 대응하는 상기 프로그램 모드는 상기 제1 프로그램 펄스와 동일하거나 더 큰 상기 제2 프로그램 펄스에 대응하여 프로그램되는 제1 모드, 상기 제2 프로그램 펄스에 대응하여 상기 제1 모드 보다 작게 프로그램되는 제2 모드, 상기 제2 프로그램 펄스가 인가되더라도 프로그램되지 않는 제3 모드 중 하나로 결정되며,
상기 제어 장치는 상기 제1 모드, 상기 제2 모드 혹은 상기 제3 모드에 대응하여 상기 셋업 시간을 결정하는,
메모리 장치.
제4항에 있어서,
상기 제어 장치는
상기 제2 모드를 위해 상기 셋업 시간을 결정한 후, 상기 제2 프로그램 펄스에 대응하는 프로그램 동작과 상기 제2 프로그램 펄스에 대응하는 검증 동작을 수행하는,
메모리 장치.
제1항에 있어서,
상기 셋업 시간은 상기 메모리 장치의 온도가 높아질수록 짧아지는,
메모리 장치.
제1항에 있어서,
상기 셋업 시간은 상기 프로그램 동작 중 프로그램 펄스가 인가된 횟수가 많아질수록 짧아지는,
메모리 장치.
제1항에 있어서,
상기 셋업 시간은 상기 메모리 장치에 설정된 최소 시간보다 같거나 큰,
메모리 장치.
제1항에 있어서,
상기 제어 장치는,
상기 셋업 시간을 줄이기 위해, 상기 메모리 구조물에 인가되는 패스 전압 혹은 드레인 선택 라인 혹은 소스 선택 라인을 통해 인가되는 제어 전압의 레벨을 증가시키는,
메모리 장치.
제1항에 있어서,
상기 제어 장치는,
상기 셋업 시간을 줄이기 위해, 상기 메모리 구조물과 페이지 버퍼를 연결하는 페이지 버퍼 제어 신호의 활성화 시점을 앞당기는,
메모리 장치.
복수의 비휘발성 메모리 셀을 포함하는 메모리 장치; 및
호스트로부터 쓰기 데이터와 쓰기 명령을 수신하여 상기 메모리 장치 내 상기 쓰기 데이터가 저장되는 위치를 결정하고, 상기 쓰기 데이터를 상기 메모리 장치에 전달하는 컨트롤러를 포함하고,
상기 메모리 장치는 상기 복수의 비휘발성 메모리 셀에 상기 쓰기 데이터를 프로그램하기 위한 프로그램 펄스를 여러 번 인가하는 프로그램 동작 중 상기 복수의 비휘발성 메모리 셀의 문턱 전압의 변화량을 결정하고, 상기 문턱 전압의 변화량에 대응하는 프로그램 모드를 결정하고, 상기 프로그램 모드에 대응하는 프로그램 펄스가 인가된 후 비트 라인의 전위를 조정하는 셋업 시간을 변경하는,
메모리 시스템.
제11항에 있어서,
상기 메모리 장치 내 상기 복수의 비휘발성 메모리 셀은 하나의 워드 라인을 통해 연결되며,
서로 다른 비트 라인과 연결되는 상기 복수의 비휘발성 메모리 셀의 각각은 다른 비휘발성 메모리 셀, 상기 드레인 선택 라인을 통해 인가되는 상기 제1 제어 전압에 의해 동작하는 제1 트랜지스터, 및 스트링 선택 라인을 통해 인가되는 제2 제어 전압에 의해 동작하는 제2 트랜지스터과 직렬 연결되어 스트링(string)을 구성하는,
메모리 시스템.
제12항에 있어서,
상기 메모리 장치는 상기 제1 트랜지스터에 연결된 트랜지스터에서 상기 제2 트랜지스터에 연결된 트랜지스터의 순서대로 상기 쓰기 데이터를 프로그램하는,
메모리 시스템.
제11항에 있어서,
상기 프로그램 모드는 이전 프로그램 펄스에 비하여 동일하거나 더 많은 문턱 전압의 변화량을 발생시키는 제1 모드, 상기 이전 프로그램에 비하여 작은 문턱 전압의 변화량을 발생시키는 제2 모드, 상기 프로그램 펄스가 인가되더라도 프로그램되지 않는 제3 모드 중 하나로 결정되며,
상기 제어 장치는 상기 제1 모드, 상기 제2 모드 혹은 상기 제3 모드에 대응하여 상기 셋업 시간을 결정하는,
메모리 시스템.
제14항에 있어서,
상기 제어 장치는
상기 제2 모드를 위해 상기 셋업 시간을 결정한 후, 상기 프로그램 펄스에 대응하는 프로그램 동작과 상기 프로그램 펄스에 대응하는 검증 동작을 수행하는,
메모리 시스템.
제11항에 있어서,
상기 셋업 시간은 상기 메모리 장치의 온도가 높아질수록 짧아지는,
메모리 시스템.
제11항에 있어서,
상기 셋업 시간은 상기 프로그램 동작 중 프로그램 펄스가 인가된 횟수가 많아질수록 짧아지는,
메모리 시스템.
제11항에 있어서,
상기 셋업 시간은 상기 메모리 장치에 설정된 최소 시간보다 같거나 큰,
메모리 시스템.
제11항에 있어서,
상기 제어 장치는,
상기 셋업 시간을 줄이기 위해, 상기 메모리 장치에서 사용되는 패스 전압 혹은 드레인 선택 라인 혹은 소스 선택 라인을 통해 인가되는 제어 전압의 레벨을 증가시키는,
메모리 시스템.
제19항에 있어서,
상기 제어 장치는,
상기 셋업 시간을 줄이기 위해, 상기 복수의 비휘발성 메모리 셀과 페이지 버퍼를 연결하는 페이지 버퍼 제어 신호의 활성화 시점을 앞당기는,
메모리 시스템.