CN114388034A - 存储器装置及其操作方法 - Google Patents

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Abstract

本申请涉及存储器装置及其操作方法。提供了一种通过在减小流过位线的峰值电流的同时减少编程操作完成的时间来改进性能的存储器装置和该存储器装置的操作方法。

Description

存储器装置及其操作方法
技术领域
本文所描述的一个或更多个实施方式涉及一种存储器装置和操作存储器装置的方法。
背景技术
存储装置在主机的控制下将数据存储在存储器装置中。在一些情况下，存储装置可包括控制存储器装置的存储控制器。
存储器装置被分类为易失性存储器装置或非易失性存储器装置。仅当从电源供电时，易失性存储器装置才可存储数据。当供电中断时，存储在易失性存储器装置中的数据可消失。易失性存储器装置的示例包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。
即使当供电中断时，非易失性存储器装置也存储数据。非易失性存储器装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除ROM(EEROM)和闪存。
发明内容
实施方式提供了一种通过在减小流过位线的峰值电流的同时减少编程操作完成的时间来改进性能的存储器装置和该存储器装置的操作方法。
根据本公开的一方面，提供了一种存储器装置，该存储器装置包括：多个存储器单元；多个页缓冲器，各个页缓冲器通过多条位线联接到对应存储器单元，并且被配置为暂时存储要分别存储在所述多个存储器单元中的数据；以及页缓冲器控制器，其被配置为在将数据存储在所述多个存储器单元中的编程操作中控制要施加到所述多条位线的一个或更多个电压，其中，编程操作包括多个编程循环，各个编程循环包括编程电压施加操作和验证操作，编程电压施加操作包括预充电时段、编程电压施加时段和放电时段，所述多个页缓冲器被配置为响应于从页缓冲器控制器输出的页缓冲器感测信号而将位线电压提供给所述多条位线，并且页缓冲器控制器包括：第一信号提供器，其被配置为在预充电时段中的第一时段期间提供第一脉冲信号作为页缓冲器感测信号，第一脉冲信号具有大于接地电压的第一电压电平；以及第二信号提供器，其被配置为在第一时段之后提供第二脉冲信号作为页缓冲器感测信号，第二脉冲信号以根据所述多个编程循环的循环计数确定的斜率从第一电压电平增加至第二电压电平，所述斜率与多个预定斜率中的一个对应。
根据本公开的另一方面，提供了一种存储器装置，该存储器装置包括：多个存储器单元；多个页缓冲器，各个页缓冲器通过多条位线联接到对应存储器单元，并且被配置为暂时存储所述多个存储器单元中的相应存储器单元中的数据；以及页缓冲器控制器，其被配置为在将数据存储在所述多个存储器单元中的编程操作中控制要施加到所述多条位线的一个或更多个电压，其中，编程操作包括多个编程循环，各个编程循环包括编程电压施加操作和验证操作，编程电压施加操作包括预充电时段、编程电压施加时段和放电时段，所述多个页缓冲器被配置为响应于从页缓冲器控制器输出的页缓冲器感测信号而将位线电压提供给所述多条位线，并且页缓冲器控制器包括：第一信号提供器，其被配置为在预充电时段中的第一时段期间提供第一脉冲信号作为页缓冲器感测信号，第一脉冲信号具有高于接地电压的第一电压电平；以及第二信号提供器，其被配置为在第一时段之后提供阶跃信号作为页缓冲器感测信号，阶跃信号基于阶跃电压从第一电压电平增加至第二电压电平，阶跃电压在多个预定阶跃电压当中与所述多个编程循环的循环计数对应。
根据本公开的另一方面，提供了一种操作存储器装置的方法，该方法包括以下步骤：在第一时段期间将第一脉冲信号提供给页缓冲器，该脉冲信号用作页缓冲器感测信号并具有高于接地电压的第一电压电平；在第一时段之后，向页缓冲器提供斜坡信号，该斜坡信号用作页缓冲器感测信号并以基于多个编程循环的循环计数确定的斜率从第一电压电平增加至第二电压电平，所述斜率与多个预定斜率中的一个对应；在斜坡信号达到第二电压电平之后，向页缓冲器提供第二脉冲信号，该第二脉冲信号用作页缓冲器感测信号并具有高于或等于第二电压电平的第三电压电平；以及将编程电压施加到共同连接到多个存储器单元的字线。
根据本公开的另一方面，提供了一种存储器装置，该存储器装置包括：多个存储器单元；电压发生器，其被配置为生成用于将数据存储在所述多个存储器单元中的编程操作的操作电压；多个页缓冲器，其通过多条位线分别连接到所述多个存储器单元，所述多个页缓冲器响应于页缓冲器感测信号而将位线电压提供给所述多条位线；以及页缓冲器控制器，其被配置为在编程操作中将页缓冲器感测信号提供给所述多个页缓冲器，其中，页缓冲器控制器包括：第一信号提供器，其被配置为在第一时段期间提供脉冲信号作为页缓冲器感测信号，所述脉冲信号由电压发生器生成；以及第二信号提供器，其被配置为在第一时段之后的第二时段期间提供斜坡信号作为页缓冲器感测信号，斜坡信号具有基于表示编程操作执行的程度的编程循环的循环计数确定的斜率，并且第二信号提供器包括：多个开关，其被提供有页缓冲器泵浦电压；多个晶体管，其被分组并且串联连接到所述多个开关，所述多个晶体管被配置为响应于电压控制信号而从所述多个开关输出偏置电流，电压控制信号基于编程循环的循环计数来提供；电容器，其共同连接到所述多个晶体管并且被配置为关于偏置电流对电容器电压进行充电；以及电压输出电路，其共同连接到所述多个晶体管并且被配置为传送与页缓冲器感测信号对应的电容器电压。
根据本公开的另一方面，提供了一种页缓冲器控制器，该页缓冲器控制器包括：控制器，其被配置为在编程操作中控制用于一个或更多个页缓冲器的感测信号，所述一个或更多个页缓冲器向至少一条位线提供位线电压，其中，感测信号包括：由控制器在预充电时段的第一时段期间提供的第一信号，该第一信号具有大于接地电压的第一电压电平；以及由控制器在预充电时段中的发生在第一时段之后的第二时段期间提供的第二信号，该第二信号以与用于编程操作的编程循环的循环计数对应的多个预定斜率中的一个从第一电压电平增加至第二电压电平，其中，当循环计数等于或小于第一基准计数时或者当循环计数大于比第一基准计数大的第二基准计数时，第二信号被配置为在第二时段期间以第一斜率增加；并且当循环计数大于第一基准计数并且等于或小于第二基准计数时，第二信号被配置为在预充电时段中的比第二时段长的第三时段期间以小于第一斜率的第二斜率增加。
附图说明
现在将在下文参照附图更充分地描述示例实施方式；然而，其可按照不同的形式具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1示出存储系统的实施方式。
图2示出存储器装置的实施方式。
图3示出存储块的实施方式。
图4示出编程操作的实施方式。
图5示出编程操作的实施方式。
图6示出编程电压和验证电压的实施方式。
图7示出擦除状态和多个编程状态的实施方式。
图8示出流过位线的峰值电流的实施方式。
图9示出页缓冲器和页缓冲器控制器的实施方式。
图10示出页缓冲器和页缓冲器控制器的实施方式。
图11示出页缓冲器和页缓冲器控制器的实施方式。
图12示出页缓冲器感测信号的实施方式。
图13示出页缓冲器感测信号的实施方式。
图14示出在编程中间时段中提供的页缓冲器感测信号的实施方式。
图15示出操作存储器装置的方法的实施方式。
图16示出存储控制器的实施方式。
图17示出存储卡系统的实施方式。
图18示出固态驱动器(SSD)系统的实施方式。
图19示出用户系统的实施方式。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按各种形式实现，不能被解释为限于本文中所阐述的实施方式。
图1是示出根据实施方式的存储系统的图。参照图1，存储系统可被实现为数据处理系统，包括例如个人计算机(PC)、数据中心和企业型数据存储系统、直接附接存储(DAS)、包括存储区域网络(SAN)的数据处理系统、包括网络附接存储(NAS)的数据处理系统等。
存储系统可包括存储装置1000和主机400。存储装置1000可以是根据主机400的请求存储数据的装置。主机400的示例包括移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统。
例如，根据与主机400的通信方案对应的主机接口，存储装置1000可以是各种类型的存储装置中的一种。存储装置1000的示例包括固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)、微型MMC(micro-MMC)、安全数字(SD)卡、迷你SD卡、微型SD卡、通用串行总线(USB)存储装置、通用闪存(UFS)装置、紧凑闪存(CF)卡、智能媒体卡(SMC)和记忆棒。
存储装置1000可被制造为具有各种类型的封装类型。例如，示例包括堆叠式封装(POP)、系统封装(SIP)、系统芯片(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)。
存储装置1000可包括存储器装置100和存储控制器200。存储器装置100可在存储控制器200的控制下操作。具体地，存储器装置100可从存储控制器200接收命令和地址并且访问存储器单元当中的通过地址选择的存储器单元。存储器装置100可对通过地址选择的存储器单元执行命令所指示的操作。
命令可以是例如编程命令、读命令或擦除命令。命令所指示的操作可以是例如编程操作(或写操作)、读操作或擦除操作。
编程操作可以是存储器装置100在存储控制器200的控制下存储从主机400提供的写数据的操作。例如，存储器装置100可接收编程命令、地址和数据并将数据编程在通过地址选择的存储器单元中。要编程在所选存储器单元中的数据可被视为写数据。
读操作可以是存储器装置100在存储控制器200的控制下读取存储在存储器装置100中的读数据的操作。例如，存储器装置100可接收读命令和地址，并且从存储器单元阵列中的通过地址选择的区域读取数据。存储在存储器装置100中的数据当中的要从所选区域读取的数据可被定义为读数据。
擦除操作可以是存储器装置100在存储控制器200的控制下擦除存储在存储器装置100中的数据的操作。例如，存储器装置100可接收擦除命令和地址，并且擦除存储在通过地址选择的区域中的数据。
存储器装置100可被实现为易失性存储器装置或非易失性存储器装置。易失性存储器装置的示例包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移矩随机存取存储器(STT-RAM)等。
非易失性存储器装置的示例可包括闪存。闪存可包括NAND闪存、垂直NAND闪存、NOR闪存等。在一些实施方式中，为了描述方便，假设存储器装置100是NAND闪存。
存储器装置100可在存储控制器200的控制下存储写数据，或者可读取所存储的读数据并且将读数据提供给存储控制器200。
存储器装置100可包括多个管芯。一个管芯可包括至少一个平面。一个平面可包括存储器单元阵列，存储器单元阵列包括用于存储写数据的存储器单元。存储器单元阵列可包括多个存储块。存储块可以是用于执行擦除数据的擦除操作的单元。存储块可包括多个页。页可以是用于执行存储写数据的编程操作或者读取所存储的读数据的读操作的单元。
存储块可包括多个存储器单元。根据是否要执行编程操作，各个存储器单元可具有擦除状态作为目标状态，或者可具有多个编程状态当中的一个状态作为目标状态。各个存储器单元可具有针对每多个存储器单元的目标状态。
编程操作可以是将数据存储在多个存储器单元中的操作。例如，编程操作可以是增加多个存储器单元当中的所选存储器单元的阈值电压的操作，使得所选存储器单元的各个阈值电压被包括在各个目标状态中。这些特征的实施方式将参照图4至图7描述。
多个编程状态的数量可根据存储在存储器单元中的数据的比特数来确定。例如，在存储3比特数据的存储器单元的情况下，多个编程状态的数量可为7。在其它实施方式中，存储数据比特数和/或编程状态的数量可不同。这些特征的实施方式将参照图7描述。
多个编程状态和擦除状态当中的存储器单元要编程至的目标状态可根据要存储在存储器单元中的数据来确定。
存储器装置100可包括页缓冲器控制器101和页缓冲器102。在编程操作中，页缓冲器控制器101可控制要施加到多条位线的电压。要施加到多条位线的电压可以是位线电压。例如，位线电压可以是编程允许电压或编程禁止电压。
在实施方式中，页缓冲器控制器101可向页缓冲器102提供页缓冲器感测信号，以便将位线电压提供给多条位线。实施方式将参照图2至图14描述。
在实施方式中，例如，页缓冲器控制信号可被实现为具有恒定电压电平的脉冲信号、具有正斜率的斜坡信号、根据阶跃电压增加的阶跃信号或另一类型的信号。一些实施方式将参照图12至图14描述。
页缓冲器102可通过位线连接到多个存储器单元。页缓冲器102可暂时存储要存储在多个存储器单元中的数据。在一个实施方式中，可提供多个页缓冲器102。一个或更多个页缓冲器102可分别通过多条位线连接到多个存储器单元。多个页缓冲器102可暂时存储要分别存储在多个存储器单元中的数据。
在实施方式中，页缓冲器102可响应于页缓冲器感测信号向位线提供位线电压。例如，多个页缓冲器102可响应于来自页缓冲器控制器101的页缓冲器感测信号向多条位线提供位线电压。
存储控制器200可控制存储装置1000的总体操作。当电力被施加到存储装置1000时，存储控制器200可执行指令(例如，固件)。
当存储器装置100是闪存装置时，指令可对应于包括主机接口层、闪存转换层和闪存接口层的固件。主机接口层可控制主机400和存储控制器200之间的操作。闪存转换层可将从主机400提供的逻辑地址转换为物理地址。闪存接口层可控制存储控制器200和存储器装置100之间的通信。
存储控制器200可分别响应于主机400的写请求、读请求和擦除请求而控制存储器装置100执行编程操作、读操作和擦除操作。在编程操作中，存储控制器200可向存储器装置100提供编程命令、物理地址和写数据。在读操作中，存储控制器200可向存储器装置100提供读命令和物理地址。在擦除操作中，存储控制器200可向存储器装置100提供擦除命令和物理地址。
不管来自主机400的任何请求，存储控制器200可自主地生成命令、地址和数据。存储控制器200可将自主地生成的命令、地址和数据发送到存储器装置100。
例如，存储控制器200可生成用于执行后台操作的命令、地址和数据。另外，存储控制器200可向存储器装置100提供命令、地址和数据。后台操作可以是损耗均衡、读回收和垃圾收集中的至少一个。
例如，损耗均衡可对应于静态损耗均衡、动态损耗均衡等。静态损耗均衡可包括存储存储块被擦除的次数并将几乎不发生擦除操作或写操作的冷数据移动到被擦除最大次数的存储块的操作。动态损耗均衡可包括存储存储块被擦除的次数并将数据编程在被擦除最小次数的存储块中的操作。
读回收可包括在存储在存储块中的数据中发生不可纠正的错误之前将存储在存储块中的数据移动到另一存储块的操作。
垃圾收集可包括将存储块当中的坏块中所包括的有效数据复制到空闲块并擦除坏块中所包括的无效数据的操作。将坏块中的有效数据复制到空闲块可指示坏块中的有效数据被移动到空闲块。
存储装置1000还可包括缓冲存储器。在实施方式中，缓冲存储器可在存储控制器200中。缓冲存储器的示例包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)和自旋转移矩随机存取存储器(STT-RAM)。
存储控制器200可控制两个或更多个存储器装置100。存储控制器200可例如根据交织技术来控制存储器装置100，以便改进操作性能。交织技术可控制对两个或更多个存储器装置100的操作彼此交叠。在另一实施方式中，存储控制器200可使用不同的技术来控制存储器装置100。
主机400可通过接口来与存储装置1000通信。接口的示例包括串行高级技术附件(SATA)接口、高速SATA(SATAe)接口、串行附接小型计算机系统接口(SAS)接口、高速外围组件互连(PCIe)接口、高速非易失性存储器(NVMe)接口、高级主机控制器接口(AHCI)接口或多媒体卡接口。在其它实施方式中，接口可以是另一类型的接口。
主机400可将写数据存储在存储装置1000中或者可与存储装置1000通信以获取存储在存储装置1000中的读数据。在实施方式中，主机400可向存储装置1000提供用于请求存储装置1000存储写数据的写请求。另外，主机400可向存储装置1000提供写请求、写数据和用于标识写数据的逻辑地址。
响应于从主机400提供的写请求，存储装置1000可将主机400所提供的写数据存储在存储器装置100中并且可向主机400提供写数据的存储已完成的响应。
在实施方式中，主机400可向存储装置1000提供用于请求存储装置1000将存储在存储装置1000中的数据提供给主机400的读请求。另外，主机400可向存储装置1000提供读请求和读地址。
响应于从主机400提供的读请求，存储装置1000可从存储器装置100读取与主机400所提供的读地址对应的读数据并且可向主机400提供读数据作为对读请求的响应。
图2示出存储器装置100的实施方式，存储器装置100包括存储器单元阵列110、外围电路120和控制逻辑130。存储器单元阵列110可包括多个存储块MB1至MBk(k是正整数)。在另一实施方式中，所示的存储块MB1至MBk的数量可不同。
存储块MB1至MBk中的每一个可连接到局部线LL和位线BL1至BLn(n是正整数)。局部线LL可连接到行解码器122并且可连接到存储块MB1至MBk中的每一个。局部线LL可包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多条字线。局部线LL还可包括在第一选择线和字线之间的虚设线、在第二选择线和字线之间的虚设线以及管线。
位线BL1至BLn可共同连接到存储块MB1至MBk。
存储块MB1至MBk可按二维或三维结构实现。例如，具有二维结构的存储块MB1至MBk中的存储器单元可布置在平行于基板的方向上。在一个实施方式中，具有三维结构的存储块MB1至MBk中的存储器单元可层叠在垂直于基板的方向上。
外围电路120可包括电压发生器121、行解码器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。电压发生器121可响应于操作命令OP_CMD而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。另外，电压发生器121可响应于操作命令OP_CMD而选择性地对局部线LL进行放电。例如，在控制逻辑130的控制下，电压发生器121可生成编程电压、验证电压、通过电压、导通电压、读电压、擦除电压、源极线电压、预充电电压、页缓冲器泵浦电压、核心电压或电源电压、镜像电压、基准电压和/或其它电压。
在实施方式中，电压发生器121可通过调节外部电源电压来生成内部电源电压。例如，内部电源电压可用作存储器装置100的操作电压。在实施方式中，电压发生器121可使用外部电源电压或内部电源电压来生成多个电压。电压发生器121可包括用于接收内部电源电压的多个泵浦电容器，并且可通过在控制逻辑130的控制下选择性地启用多个泵浦电容器来生成多个电压。多个生成的电压可通过行解码器122被供应给存储器单元阵列110。
行解码器122可响应于行地址RADD而将操作电压Vop传送至局部线LL。操作电压Vop可通过局部线LL被传送至存储块MB1至MBk当中的所选存储块。例如，在编程操作中，行解码器122可将编程电压施加到所选字线并且可将编程通过电压(例如，具有不同于(例如，低于)编程电压的电平的电平)施加到未选字线。在编程验证操作中，行解码器122可将验证电压施加到所选线并且可将验证通过电压(例如，不同于(例如，高于)验证电压)施加到未选字线。
在读操作中，行解码器122可将读电压施加到所选字线并且可将读通过电压(例如，不同于(例如，高于)读电压)施加到未选字线。
在擦除操作中，行解码器122可根据解码的地址来选择一个存储块。在擦除操作中，行解码器122可将接地电压施加到与所选存储块连接的字线。
页缓冲器组123可包括通过相应的第一位线BL1至第n位线BLn连接到存储器单元阵列110的第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn可在控制逻辑130的控制下操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可响应于页缓冲器控制信号PBSIGNALS而操作。在一个实施方式中，第一页缓冲器PB1至第n页缓冲器PBn可暂时存储通过第一位线BL1至第n位线BLn接收的数据，或者可在读操作或验证操作中感测位线BL1至BLn的电压或电流。
在编程操作中，第一页缓冲器PB1至第n页缓冲器PBn可响应于页缓冲器控制信号PBSIGNALS而将位线电压提供给第一位线BL1至第n位线BLn。例如，位线电压可以是编程允许电压或编程禁止电压。当编程电压被施加到所选字线时，第一页缓冲器PB1至第n页缓冲器PBn可通过列解码器124和输入/输出电路125接收数据DATA。第一页缓冲器PB1至第n页缓冲器PBn可暂时存储所接收的数据DATA并且可通过第一位线BL1至第n位线BLn将暂时存储的数据DATA传送至所选存储器单元。根据所传送的数据DATA对所选页的存储器单元进行编程。与被施加有编程允许电压(例如，接地电压)的位线连接的存储器单元可具有增大的阈值电压。可维持与被施加有编程禁止电压(例如，电源电压)的位线连接的存储器单元的阈值电压。
在验证操作中，第一页缓冲器PB1至第n页缓冲器PBn可通过第一位线BL1至第n位线BLn感测存储在所选存储器单元中的数据。
在读操作中，第一页缓冲器PB1至第n页缓冲器PBn可通过第一位线BL1至第n位线BLn感测存储在所选存储器单元中的数据DATA，并且可在列解码器124的控制下将感测的数据DATA输出到输入/输出电路125。
在擦除操作中，第一页缓冲器PB1至第n页缓冲器PBn可将第一位线BL1至第n位线BLn浮置。
列解码器124可响应于列地址CADD而在输入/输出电路125和页缓冲器组123之间传送数据。例如，列解码器124可通过数据线DL与页缓冲器PB1至PBn交换数据，或者可通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可将命令CMD和地址ADD(传送自存储控制器200)传送到控制逻辑130，或者可与列解码器124交换数据DATA。
在读操作或验证操作中，感测电路126可响应于允许比特VRY_BIT<#>而生成基准电流，并且可通过将来自页缓冲器组123的发送电压VPB与通过基准电压生成的基准感测电压进行比较来输出通过信号PASS或失败信号FAIL。
控制逻辑130可通过响应于命令CMD和地址ADD输出操作命令OP_CMD、行地址RADD、页缓冲器控制信号PBSIGNALS和允许比特VRY_BIT<#>来控制外围电路120。在实施方式中，页缓冲器感测信号、电流感测信号、感测放大器预充电信号、感测节点预充电信号、感测放大器感测信号、感测放大器放电信号和/或其它信号可被包括在页缓冲器控制信号PBSIGNALS中。示例将参照图9至图11描述。
在实施方式中，控制逻辑130可包括页缓冲器控制器101。在实施方式中，在编程操作中，页缓冲器控制器101可提供具有第一电压电平的脉冲信号作为页缓冲器感测信号。在提供具有第一电压电平的脉冲信号作为页缓冲器感测信号之后，页缓冲器控制器101可提供斜坡信号作为页缓冲器感测信号。斜坡信号可从第一电压电平增加至第二电压电平，如参照图12至图14描述的。
在一个实施方式中，在编程操作中，页缓冲器控制器101可提供具有第一电压电平的脉冲信号作为页缓冲器感测信号。在提供具有第一电压电平的脉冲信号作为页缓冲器感测信号之后，页缓冲器控制器101可提供根据恒定阶跃电压基于一个或更多个阶跃从第一电压电平增加至第二电压电平的阶跃信号作为页缓冲器感测信号。实施方式将参照图12至图14描述。
图3是示出可代表图2所示的存储块MB1至MBk的存储块MBi的实施方式的图。
参照图3，存储块MBi可包括第一选择线、第二选择线、多条字线WL1至WL16、源极线SL、多条位线BL1至BLn以及多个串ST。例如，第一选择线可以是源极选择线SSL。以下，假设第一选择线是源极选择线SSL。例如，第二选择线可以是漏极选择线DSL。以下，假设第二选择线是漏极选择线DSL。多条字线WL1至WL16可彼此平行地布置在源极选择线SSL和漏极选择线DSL之间。图3所示的字线WL1至WL16的数量仅是例示性的，在另一实施方式中可以是不同的数量。
源极线SL可共同连接到多个串ST。多条位线BL1至BLn可分别连接到串ST。另外，多个串ST可连接到位线BL1至BLn和源极线SL。串ST可彼此相同地配置，因此将描述连接到第一位线BL1的串ST作为示例。
串ST可包括多个存储器单元MC1至MC16、至少一个第一选择晶体管以及至少一个第二选择晶体管。多个存储器单元MC1至MC16可彼此串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。存储器单元MC1至MC16的栅电极可分别连接到多条字线WL1至WL16。因此，包括在一个串ST中的多个存储器单元MC1至MC16的数量可等于多条字线WL1至WL16的数量。
例如，多个存储器单元MC1至MC16当中的一个或更多个存储器单元可被配置成存储1比特数据的单级单元(SLC)、存储2比特数据的多级单元(MLC)、存储3比特数据的三级单元(TLC)以及存储4比特单元的四级单元(QLC)。然而，本公开不限于此，存储器单元可存储5比特或更多比特的数据。
包括在不同串ST中的存储器单元当中的连接到同一字线的一组存储器单元可被称为物理页PG。因此，存储块MBi可包括数量与字线WL1至WL16的数量对应的物理页PG。以下，假设物理页PG中的存储器单元(例如，MC3)是所选存储器单元。
例如，第一选择晶体管可以是源极选择晶体管SST。以下，假设第一选择晶体管是源极选择晶体管SST。
源极选择晶体管SST可具有连接到源极线SL的第一电极和连接到多个存储器单元MC1至MC16当中的第一存储器单元MC1的第二电极。源极选择晶体管SST的栅电极可连接到源极选择线SSL。
例如，第二选择晶体管可以是漏极选择晶体管DST。以下，假设第二选择晶体管是漏极选择晶体管DST。
漏极选择晶体管DST可具有连接到(多个存储器单元MC1至MC16当中的)第十六存储器单元MC16的第一电极和连接到第一位线BL1的第二电极。漏极选择晶体管DST的栅电极可连接到漏极选择线DSL。
编程允许电压可被施加到多条位线BL1至BLn当中的一些位线。编程禁止电压可被施加到多条位线BL1至BLn当中的其它位线。可在位线之间生成寄生电容器。随着分别施加到多条位线BL1至BLn的电压之间的差变大，充入寄生电容器中的电压可变高。随着充入寄生电容器中的电压变高，流过位线的峰值电流可变大。
例如，编程允许电压可被施加到第一位线BL1并且编程禁止电压可被施加到第二位线BL2。可在分别被施加有电压(例如，具有不同电压电平的编程允许电压和编程禁止电压)的第一位线BL1和第二位线BL2之间生成第一寄生电容器。
在一个示例中，编程允许电压或编程禁止电压可被施加到第一位线BL1和第二位线BL2中的每一个。可在被施加有电压(例如，具有相同电压电平的编程允许电压或编程禁止电压)的第一位线BL1和第二位线BL2之间生成第二寄生电容器。在一个实施方式中，充入第一寄生电容器中的电压的电压电平可不同于(例如，高于)充入第二寄生电容器中的电压的电压电平。
图4是概念上示出存储器装置100的编程操作的实施方式的图。
参照图1、图2和图4，存储器装置100可执行编程操作。编程操作可包括多个编程循环PL1至PLm。各个编程循环可包括编程电压施加步骤PGM Step和验证步骤VFY Step。每当执行编程操作时，可执行编程电压施加步骤PGM Step和验证步骤VFY Step(包括在各个编程循环中)。可通过编程循环重复的程度来检查编程操作执行的程度。
编程电压施加步骤PGM Step可以是将编程电压施加到作为共同连接到所选存储器单元的字线的所选字线的步骤。包括在各个编程循环中的编程电压施加步骤PGM Step可包括预充电时段Precharge、编程时段Program和放电时段Discharge。在本说明书中，“编程电压施加步骤”和“编程电压施加操作”可具有相同的含义。
在预充电时段Precharge中，可执行操作以将位线电压设定为施加到多条位线的电压。设定位线电压的操作可被称为“位线设置操作”。在实施方式中，位线电压可以是编程允许电压或编程禁止电压。例如，编程允许电压可以是接地电压。例如，编程禁止电压可以是电源电压。
编程时段Program可以是所选存储器单元被编程为具有与编程状态对应的阈值电压的时段。例如，控制逻辑130可控制电压发生器121和行解码器122将编程电压施加到所选字线。另外，控制逻辑130可控制电压发生器121和行解码器122将编程通过电压(例如，具有低于编程电压的电平的电平)施加到未选字线。
当在编程时段Program中编程脉冲被施加到所选字线时，与被施加有编程允许电压的位线连接的存储器单元的阈值电压可增加。另外，与被施加有编程禁止电压的位线连接的存储器单元的阈值电压可在编程时段Program中维持。
放电时段Discharge可以是施加到字线和选择线的电压被放电的时段。控制逻辑130可控制电压发生器121和行解码器122将与0V对应的接地电压施加到字线和选择线。施加到字线和选择线的电压可被放电。
验证步骤VFY Step可以是确定存储器单元的阈值电压是否已达到与目标状态对应的阈值电压的操作。另外，验证步骤VFY Step可以是通过施加验证电压来确定所选存储器单元是否已被编程的操作。在一个实施方式中，“验证步骤”和“验证操作”可具有相同的含义。
在验证步骤VFY Step中，用于验证目标状态的验证电压可被施加到所选字线。当(具有相同目标状态的存储器单元当中的)预定数量的存储器单元的阈值电压高于验证电压时，验证步骤VFY Step可通过。当(具有相同目标状态的存储器单元当中的)预定数量的存储器单元的各个阈值电压等于或低于验证电压时，验证步骤VFY Step可失败。
当对所有目标状态的验证均通过时，可确定编程操作已通过。当在预定基准时间内编程操作没有通过时，可确定编程操作失败。当直至执行与预定最大循环计数对应的编程循环，编程操作仍没有通过时，可确定编程操作失败。
图5是示出根据实施方式的存储器装置的编程操作的波形图。
参照图1、图2、图4和图5，可从T0至T8执行编程电压施加步骤PGM Step，并且可从T8至T11执行验证步骤VFY Step。在一个实施方式中，可在T0之前执行验证步骤VFY Step。
编程电压施加步骤PGM Step可包括预充电时段Precharge、编程时段Program和放电时段Discharge。例如，预充电时段Precharge可从T0至T3，编程时段Program可从T3至T7，放电时段Discharge可从T7至T8。
在时间T0，控制逻辑130可控制电压发生器121和行解码器122将预充电电压Vpre施加到所选字线Selected WL。因此，所选字线Selected WL的电压电平可增加。
另外，在时间T0，控制逻辑130可控制电压发生器121和行解码器122将预充电电压Vpre施加到未选字线Unselected WL。因此，未选字线Unselected WL的电压电平可增加。
另外，在时间T0，页缓冲器控制器101可向页缓冲器102提供具有基准电压VREF的电压电平的脉冲信号作为页缓冲器感测信号PBSENSE。当具有基准电压VREF的电压电平的脉冲信号被提供给页缓冲器102时，防止流过位线的峰值电流快速增加或者减少流过位线的峰值电流，以使得编程操作完成的时间可减少。示例将参照图9描述。
基准电压VREF可根据存储器装置100的内部温度、偏斜或另一参数而与页缓冲器感测晶体管的阈值电压对应。
在实施方式中，基准电压VREF可以是位线电压与页缓冲器感测晶体管的阈值电压之和。例如，当位线电压为0.35V并且页缓冲器感测晶体管的阈值电压为0.8V时，基准电压VREF可为1.15V。在其它实施方式中，这些电压可不同。
从时间T0至时间T1的时段的长度(例如，提供具有基准电压VREF的电压电平的脉冲信号的时段的长度)可根据页缓冲器102中的页缓冲器感测晶体管的特性而改变。
在时间T1，控制逻辑130可控制电压发生器121和行解码器122将接地电压GND提供给所选字线Selected WL和未选字线Unselected WL。所选字线Selected WL的电压电平和未选字线Unselected WL的电压电平可降低。
在时间T1，页缓冲器控制器101可输出斜坡信号作为页缓冲器感测信号PBSENSE。斜坡信号的斜率可具有各种值。随着斜坡信号的斜率变陡(例如，随着斜坡信号的斜率增加)，位线被预充电的时间(或者位线被设置的时间)可减少。
在实施方式中，当斜坡信号的斜率相对小时，页缓冲器感测信号PBSENSE(作为斜坡信号)可能没有在时间T2达到作为目标电压的导通电压Vpbs的电压电平。如图5所示，页缓冲器控制器101可向页缓冲器102提供具有导通电压Vpbs的电压电平的脉冲信号作为页缓冲器感测信号PBSENSE，使得页缓冲器感测信号PBSENSE达到导通电压Vpbs的电压电平。当提供脉冲信号以使得页缓冲器感测信号PBSENSE达到导通电压Vpbs的电压电平时，这可被视为完全充电状态。
在实施方式中，当斜坡信号的斜率相对大(例如，高于预定值)时，作为斜坡信号的页缓冲器感测信号PBSENSE可在时间T2达到导通电压Vpbs的电压电平。页缓冲器控制器101可向页缓冲器101提供维持导通电压Vpbs的电压电平的页缓冲器感测信号PBSENSE。
导通电压Vpbs为高电压，并且可以是足够高以使页缓冲器102中的页缓冲器感测晶体管导通的电压。基于导通电压Vpbs，防止了位线被预充电的量不足的现象，以使得编程的可靠性可改进并且编程操作的速度可增加。
在时间T3，页缓冲器102可响应于具有导通电压Vpbs的电压电平的页缓冲器感测信号PBSENSE而向位线提供编程允许电压或编程禁止电压。
在提供斜坡信号的时段和提供具有导通电压Vpbs的电压电平的脉冲信号的时段期间，接地电压可被提供给所选字线Selected WL和未选字线Unselected WL。示例将参照图5描述。提供斜坡信号的时段可以是从时间T1至时间T2的时段，提供具有导通电压Vpbs的电压电平的脉冲信号的时段可以是从时间T2至时间T3的时段。从时间T1至时间T3，接地电压可被提供给所选字线Selected WL和未选字线Unselected WL。
在时间T3，预充电时段Precharge可结束，并且页缓冲器感测信号PBSENSE(具有接地电压GND的电压电平)可被提供给页缓冲器102。
在时间T4，控制逻辑130可控制电压发生器121和行解码器122将通过电压Vpass提供给字线Selected WL和Unselected WL。
在时间T5，控制逻辑130可控制电压发生器121和行解码器122将编程电压Vpgm提供给所选字线Selected WL。所选字线Selected WL的电压电平可增加。
在时间T6，所选字线Selected WL的电压电平可从通过电压Vpass的电压电平增加到编程电压Vpgm的电压电平。
在从时间T4至时间T7的时段期间，未选字线Unselected WL的电压可维持为通过电压Vpass。
在时间T7，编程时段Program可结束，并且控制逻辑130可控制电压发生器121对字线Selected WL和Unselected WL进行放电。例如，控制逻辑130可控制电压发生器121将接地电压GND施加到字线Selected WL和Unselected WL。
在时间T8，放电时段Discharge可结束。
在时间T9，控制逻辑130可控制电压发生器121和行解码器122将验证电压Vvfy施加到所选字线Selected WL。另外，控制逻辑130可控制电压发生器121和行解码器122将验证通过电压Vpass施加到未选字线Unselected WL。
验证电压Vvfy可以是用于确定各个所选存储器单元的编程状态的电压。验证通过电压Vpass可以是允许连接到未选字线Unselected WL的存储器单元变为导通单元的电压，使得位线的电压不受连接到未选字线Unselected WL的存储器单元的影响。
在时间T10，控制逻辑130可控制电压发生器121对字线Selected WL和UnselectedWL进行放电。
在时间T11，验证步骤VFY Step可结束。
图6是示出根据实施方式的编程电压和验证电压的图。在图6所示的实施方式中，假设所选存储器单元是TLC。
参照图5和图6，编程操作可包括多个编程循环。各个编程循环的值可以是循环计数。例如，第一编程循环的值可为1，第二编程循环的值可为2，第三编程循环的值可为3。
各个编程循环可包括编程电压施加步骤PGM Step和验证步骤VFY Step。例如，第一编程循环可包括施加第一编程电压Vpgm1的第一编程电压施加步骤以及依次施加第一验证电压Vvfy1至第三验证电压Vvfy3的第一验证步骤。例如，第二编程循环可包括施加第二编程电压Vpgm2的第二编程电压施加步骤以及依次施加第一验证电压Vvfy1至第三验证电压Vvfy3的第二验证步骤。在一个实施方式中，第(Max-1)编程循环可包括施加第(L-1)编程电压VpgmL-1的第(L-1)编程电压施加步骤以及依次施加第五验证电压Vvfy5至第七验证电压Vvfy7的第(L-1)验证步骤，其中L是自然数。
可根据增量阶跃脉冲编程(ISPP)方法来提供编程电压Vpgm。每当重复编程循环时，编程电压Vpgm可增加预定阶跃编程电压ΔV。例如，编程电压Vpgm可从第一编程电压Vpgm1依次增加至第L编程电压VpgmL。
例如，可根据多个编程状态的数量来确定验证电压的数量。示例将参照图6描述。当存储器单元为TLC时，编程状态的数量可为7，并且验证电压Vvfy1至Vvfy7的数量可为7。然而，在另一实施方式中，验证电压的数量和编程状态的数量可不同。
编程电压Vpgm1至VpgmL和验证电压Vvfy1至Vvfy7可重复，直至执行最大编程循环MAX。例如，在特定编程循环中的验证步骤中要验证哪些编程状态(例如，要施加哪些验证电压)可在产品发布之前根据考虑执行的擦除操作和编程操作的次数进行的实验、设计等来预定。
随着擦除操作和编程操作执行的次数增加，所选存储器单元被编程的速度可增加。因此，在特定编程循环中要施加哪一验证电压可基于擦除操作和编程操作执行的次数的增加考虑存储器单元的特性来设定。
示例将参照图6描述。从第一编程循环至第三编程循环，可针对各个编程循环执行对第一至第三编程状态的验证。例如，从第一编程循环至第三编程循环，可针对各个编程循环将第一验证电压Vvfy1至第三验证电压Vvfy3施加到所选字线。
图7是示出根据实施方式的擦除状态和多个编程状态的图。存储器单元要编程至哪一目标状态(在多个编程状态和擦除状态当中)可根据存储在存储器单元中的数据来确定。当存储器单元是SLC时，目标状态可以是擦除状态E或第一编程状态PV1。当存储器单元是MLC时，目标状态可以是擦除状态E或第一编程状态PV1至第三编程状态PV3中的一个。当存储器单元是TLC时，目标状态可以是擦除状态E或第一编程状态PV1至第七编程状态PV7中的一个。在其它实施方式中，这些目标状态可不同。
在一个实施方式中，可根据存储在存储器单元中的数据的比特数来确定编程状态的数量。当存储器单元是SLC时，存储器单元可处于擦除状态E或第一编程状态PV1。因此，编程状态的数量可为1。当存储器单元是MLC时，存储器单元可处于擦除状态E或第一编程状态PV1至第三编程状态PV3中的任一个。因此，编程状态的数量可为3。当存储器单元是TLC时，编程状态的数量可为7。例如，当比特数为a(a是自然数)时，多个编程状态的数量可为p，其中p＝2a-1。
参照图7，存储器单元可具有属于与擦除状态E或编程状态PV1至PV7中的任一个对应的阈值电压分布的阈值电压。例如，在执行编程操作之前，存储器单元可处于擦除状态E。在实施方式中，第一编程状态PV1可以是在执行擦除操作之后存储器单元的状态。
每当编程循环重复时，编程电压Vpgm可增加预定阶跃编程电压ΔV。存储器单元的阈值电压可根据编程电压Vpgm而增加，并且每当执行编程操作时，存储器单元的阈值电压分布可改变。例如，在执行擦除操作之后存储器单元的阈值电压分布可在阈值电压增加的方向上改变(或移动)。
每当执行编程操作时(或每当编程循环重复时)，可从第一编程状态PV1至第七编程状态PV7依次执行对相应的第一编程状态PV1至第七编程状态PV7的验证步骤。
对第一编程状态PV1的验证可包括确定所选存储器单元的阈值电压是否已达到与第一编程状态PV1对应的阈值电压(例如，第一验证电压Vvfy1)的操作。要编程为第一编程状态PV1的存储器单元当中的具有高于第一验证电压Vvfy1的阈值电压的存储器单元可处于截止状态(或者是截止单元)。要编程为第一编程状态PV1的存储器单元当中的具有低于或等于第一验证电压Vvfy1的阈值电压的存储器单元可处于导通状态(或者是导通单元)。
对第二编程状态PV2至第七编程状态PV7中的每一个的验证可包括确定所选存储器单元的阈值电压是否已达到与第二编程状态PV2至第七编程状态PV7中的每一个对应的阈值电压(例如，第二验证电压Vvfy2至第七验证电压Vvfy7中的每一个)的操作。
图8是示出根据编程操作的执行程度流过位线的峰值电流的示例的曲线图。
参照图3和图8，如上面参照图3描述的，当在编程操作中位线电压被施加到多条位线BL1至BLn时，可在多条位线BL1至BLn之间生成寄生电容器。可通过寄生电容器在多条位线BL1至BLn中的每一条中生成峰值电流Peak Current。
峰值电流Peak Current的大小可根据编程操作的执行程度而改变。例如，编程操作的执行程度可被划分为编程初始时段PGM Initial Period、编程中间时段PGM MiddlePeriod和编程最后时段PGM Last Period。在另一实施方式中，编程操作可被划分为不同(或不同数量)的时段。例如，编程操作的执行程度可被划分为比编程初始时段PGM InitialPeriod、编程中间时段PGM Middle Period和编程最后时段PGM Last Period更详细的时段。
例如，峰值电流Peak Current的大小可从编程初始时段PGM Initial Period至编程中间时段PGM Middle Period增加。峰值电流Peak Current的大小可从编程中间时段PGMMiddle Period至编程最后时段PGM Last Period减小。
在实施方式中，编程操作的执行程度可以是编程循环的循环计数重复的程度。例如，编程初始时段PGM Initial Period可以是与编程循环的循环计数小于第一基准计数时对应的时段，编程中间时段PGM Middle Period可以是与编程循环的循环计数大于或等于第一基准计数并且小于第二基准计数时对应的时段，编程最后时段PGM Last Period可以是与编程循环的循环计数大于或等于第二基准计数时对应的时段。第二基准计数可大于第一基准计数。
峰值电流Peak Current的大小根据编程操作的执行程度而改变的原因是因为(多条位线BL1至BLn当中的)被施加有编程允许电压的位线的数量不同于多条位线BL1至BLn当中的被施加有编程禁止电压的位线的数量。
例如，当假设所选存储器单元是TLC时，目标状态的数量为8(例如，擦除状态E和第一编程状态PV1至第七编程状态PV7)。在编程初始时段PGM Initial Period中，编程允许电压将被施加到多条位线BL1至BLn的概率可高于编程禁止电压将被施加到多条位线BL1至BLn的概率。例如，当编程操作开始时，所选存储器单元可以7/8的概率被编程。因此，编程允许电压可以7/8的概率被施加到多条位线BL1至BLn，编程禁止电压以1/8的概率被施加到多条位线BL1至BLn。
多条位线BL1至BLn当中的被施加有编程允许电压的位线的数量可相对大(例如，高于预定值)。多条位线BL1至BLn之间的电压差可以是在多条位线BL1至BLn中的大多数(例如，预定数量)之间施加的编程允许电压之间的差，并且编程允许电压之间的差可接近预定数(例如，0)。因此，在多条位线BL1至BLn之间生成的寄生电容器可被消除或非常低(例如，在预定容限内)，并且峰值电流Peak Current的大小可相对低(例如，低于预定水平)。
在编程中间时段PGM Middle Period中，与编程初始时段PGM Initial Period中的存储器单元相比，(在所选存储器单元当中)可存在数量更多的编程为目标状态的存储器单元。由于编程禁止电压被施加到与编程的存储器单元连接的位线，所以编程允许电压将被施加到多条位线BL1至BLn的概率与编程禁止电压将被施加到多条位线BL1至BLn的概率之间的差可根据一个或更多个阶跃而减小。多条位线BL1至BLn当中的被施加有编程允许电压的位线的数量可几乎等于多条位线BL1至BLn当中的被施加有编程禁止电压的位线的数量(例如，在预定容限内)。因此，可基于在多条位线BL1至BLn之间施加的编程允许电压和编程禁止电压之间的差生成寄生电容器，并且峰值电流Peak Current的大小可相对高(例如，高于预定大小)。
在编程最后时段PGM Last Period中，与编程中间时段PGM Middle Period中的存储器单元相比，(在所选存储器单元当中)可存在数量更多的编程为目标状态的存储器单元。编程允许电压将被施加到多条位线BL1至BLn的概率可低于编程禁止电压将被施加到多条位线BL1至BLn的概率。(多条位线BL1至BLn当中的)被施加有编程允许电压的位线的数量可小于多条位线BL1至BLn当中的被施加有编程禁止电压的位线的数量。多条位线BL1至BLn之间的电压差可以是在多条位线BL1至BLn中的大多数(例如，预定数量)之间施加的编程禁止电压之间的差，并且编程禁止电压之间的差可在给定容限内接近预定值(例如，0)。因此，可限制多条位线BL1至BLn之间的寄生电容器以减小至预定容限内，并且峰值电流PeakCurrent的大小可相对低(例如，低于预定大小)。
在一个实施方式中，峰值电流Peak Current可以是妨碍所选存储器单元被编程为目标电压的电流。另外，由于流过位线的峰值电流Peak Current是引入的电荷量与时间相比快速增加(例如，高于预定速率的速率)的电流，所以峰值电流Peak Current可能是损坏位线的电流。
当峰值电流Peak Current减小时，位线被预充电的时间增加，因此当编程操作完成的时间增加时，存储装置的性能可能劣化。下面描述用于在防止或减小编程操作完成的时间的增加的同时减小峰值电流的页缓冲器控制器的实施方式。
图9是示出根据实施方式的页缓冲器控制器和页缓冲器的电路图。例如，图9所示的页缓冲器910可以是图1所示的页缓冲器102。在一个实施方式中，图9所示的页缓冲器910可以是图2所示的第一页缓冲器PB1至第n页缓冲器PBn当中的一个页缓冲器。为了描述方便，假设图9所示的页缓冲器910是图2所示的第一页缓冲器PB1，但是参照图9描述的实施方式可应用于第二页缓冲器PB2至第n页缓冲器PBn。
参照图2、图5和图9，页缓冲器910可响应于来自控制逻辑130的页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器控制信号PBSIGNALS可包括页缓冲器感测信号PB_SENSE、电流感测信号SA_CSOC、感测放大器预充电信号SA_PRECH_N、感测节点预充电信号PRECHSO_N、感测放大器感测信号SA_SENSE和感测放大器放电信号SA_DISCH。在实施方式中，页缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC可以是由页缓冲器控制器920提供的信号。
在实施方式中，页缓冲器910可响应于页缓冲器感测信号PB_SENSE而将位线电压提供给第一位线BL1。位线电压可以是与编程允许电压对应的接地电压或与编程禁止电压对应的电源电压VCORE。
页缓冲器910可通过第一位线BL1连接到存储器单元，并且执行通过第一NMOS晶体管N1至第五NMOS晶体管N5和第一PMOS晶体管P1至第三PMOS晶体管P3将从电源电压VCORE供应的电荷充入第一位线BL1中的位线预充电操作。另外，页缓冲器910可通过第一NMOS晶体管N1、第四NMOS晶体管N4和第五NMOS晶体管N5将充入第一位线BL1中的电荷放电至接地电压。
第一NMOS晶体管N1可连接在第一位线BL1和公共节点CSO之间。第一NMOS晶体管N1可通过页缓冲器感测信号PB_SENSE来控制。页缓冲器感测信号PB_SENSE可被施加到第一NMOS晶体管N1的栅电极。第一NMOS晶体管N1可以是页缓冲器感测晶体管。
第二NMOS晶体管N2可连接在公共节点CSO和感测放大器节点SAN之间。第二NMOS晶体管N2可通过电流感测信号SA_CSOC来控制。电流感测信号SA_CSOC可被施加到第二NMOS晶体管N2的栅电极。
第三NMOS晶体管N3可连接在感测节点SO和公共节点CSO之间。第三NMOS晶体管N3可通过感测放大器感测信号SA_SENSE来控制。感测放大器感测信号SA_SENSE可被施加到第三NMOS晶体管N3的栅电极。
第四NMOS晶体管N4可通过感测放大器放电信号SA_DISCH来控制。感测放大器放电信号SA_DISCH可被施加到第四NMOS晶体管N4的栅电极。
第五NMOS晶体管N5可通过感测锁存电路LATS的节点QS电压来控制。感测锁存电路LATS的节点QS电压可被施加到第五NMOS晶体管N5的栅电极。第四NMOS晶体管N4和第五NMOS晶体管N5可串联连接在公共节点CSO和接地电压之间。
第一PMOS晶体管P1可连接在电源电压VCORE和感测放大器节点SAN之间。第一PMOS晶体管P1可通过感测锁存电路LATS的节点QS电压来控制。感测锁存电路LATS的节点QS电压可被施加到第一PMOS晶体管P1的栅电极。
第二PMOS晶体管P2可连接在感测放大器节点SAN和感测节点SO之间。第二PMOS晶体管P2可通过感测放大器预充电信号SA_PRECH_N来控制。感测放大器预充电信号SA_PRECH_N可被施加到第二PMOS晶体管P2的栅电极。
第三PMOS晶体管P3可连接在电源电压VCORE和感测节点SO之间。第三PMOS晶体管P3可通过感测节点预充电信号PRECHSO_N来控制。感测节点预充电信号PRECHSO_N可被施加到第三PMOS晶体管P3的栅电极。
感测锁存电路LATS可包括配置有两个反相器(连接到节点QS)的锁存器以及控制节点QS的电压的重置晶体管和设定晶体管。
例如，图9所示的页缓冲器控制器920可以是图1和图2所示的页缓冲器控制器101。根据一个实施方式，页缓冲器控制器920可包括第一信号提供器921、第二信号提供器922和第三信号提供器923。
第一信号提供器921可提供脉冲信号作为页缓冲器感测信号PB_SENSE。该脉冲信号可由电压发生器121在预充电时段中的第一时段期间生成，并且可用作基准电压VREF。基准电压VREF的电压电平可大于接地电压的电压电平(例如，0V)。在一个实施方式中，基准电压VREF可对应于或基于位线电压与第一NMOS晶体管N1的阈值电压之和。然而，在另一实施方式中，基准电压VREF可具有不同的值。
在实施方式中，第一信号提供器921可包括第一电压输出电路AMP1至第五电压输出电路AMP5和电流镜像电路。第一电压输出电路AMP1可将电压发生器121所生成的基准电压VREF输出到电流镜像电路。基准电压VREF可被施加到第一电压输出电路AMP1的第一输入端子(例如，反相端子)。第一电压输出电路AMP1的第二输入端子(例如，非反相端子)可连接到电流镜像电路。例如，第一电压输出电路AMP1可以是缓冲放大器。
电流镜像电路可基于基准电压VREF和镜像电压VMV来生成电流感测信号SA_CSOC，并且可将电流感测信号SA_CSOC提供给第二电压输出电路AMP2。另外，电流镜像电路可基于基准电压VREF和镜像电压VMV来生成页缓冲器感测信号PB_SENSE，并且可将页缓冲器感测信号PB_SENSE提供给第四电压输出电路AMP4。
在实施方式中，电流镜像电路可包括第四PMOS晶体管P4至第七PMOS晶体管P7、第六NMOS晶体管N6和第七NMOS晶体管N7以及第一电阻器R1至第四电阻器R4。第四PMOS晶体管P4和第五PMOS晶体管P5可串联连接在镜像电压VMV和第一电阻器R1之间。第四PMOS晶体管P4的栅电极可连接到第一电阻器R1的一端。第五PMOS晶体管P5的栅电极可连接到第一电阻器R1的另一端。第一电阻器R1可连接在第五PMOS晶体管P5和第六NMOS晶体管N6之间。
第六NMOS晶体管N6可连接在第一电阻器R1和第二电阻器R2之间。第一电压输出电路AMP1的输出端子可连接到第六NMOS晶体管N6的栅电极。第六NMOS晶体管N6的一个电极可连接到第二电阻器R2的一端和第一电压输出电路AMP1的第二输入端子。第二电阻器R2可连接在第六NMOS晶体管N6和接地电压之间。
第六PMOS晶体管P6和第七PMOS晶体管P7可串联连接在镜像电压VMV和第三电阻器R3之间。第六PMOS晶体管P6的栅电极可连接到第一电阻器R1的一端。第七PMOS晶体管P7的栅电极可连接到第一电阻器R1的另一端。第三电阻器R3可连接在第七PMOS晶体管P7和第七NMOS晶体管N7之间。
可在第七PMOS晶体管P7的一个电极和第三电阻器R3的一端连接至的节点处生成电流感测信号SA_CSOC。
第七NMOS晶体管N7可连接在第三电阻器R3和第四电阻器R4之间。第七NMOS晶体管N7的栅电极可连接到第三电阻器R3的另一端。
可在第七NMOS晶体管N7的一个电极和第三电阻器R3的另一端连接至的节点处生成页缓冲器感测信号PB_SENSE。第四电阻器R4可连接在第七NMOS晶体管N7和接地电压之间。例如，第二电压输出电路AMP2至第五电压输出电路AMP5中的每一个可以是缓冲放大器。
第二电压输出电路AMP2可输出由电流镜像电路生成的电流感测信号SA_CSOC。
第三电压输出电路AMP3可将由第二电压输出电路AMP2输出的电流感测信号SA_CSOC输出到页缓冲器910的第二NMOS晶体管N2的栅电极。
在图9所示的实施方式中，第一信号提供器921可包括例如第二电压输出电路AMP2和第三电压输出电路AMP3，但是本公开不限于此。例如，图9所示的第二电压输出电路AMP2和第三电压输出电路AMP3可被实现为一个缓冲放大器。在这种情况下，第一信号提供器921可仅包括第二电压输出电路AMP2和第三电压输出电路AMP3中的一个。在另一示例中，第一信号提供器921可包括输出电流感测信号SA_CSOC的三个或更多个缓冲放大器。
第四电压输出电路AMP4可输出由电流镜像电路生成的页缓冲器感测信号PB_SENSE。
第五电压输出电路AMP5可将由第四电压输出电路AMP4输出的页缓冲器感测信号PB_SENSE输出到包括在页缓冲器910中的第一NMOS晶体管N1的栅电极。
在图9所示的实施方式中，第一信号提供器921可包括第四电压输出电路AMP4和第五电压输出电路AMP5，但是本公开不限于此。例如，图9所示的第四电压输出电路AMP4和第五电压输出电路AMP5可被实现为一个缓冲放大器。例如，第一信号提供器921可仅包括第四电压输出电路AMP4和第五电压输出电路AMP5中的一个。在另一示例中，第一信号提供器921可包括输出页缓冲器感测信号PB_SENSE的三个或更多个缓冲放大器。
第二信号提供器922可在第一时段之后输出基于根据编程操作的执行程度确定的增量而增加的页缓冲器感测信号PB_SENSE。例如，第二信号提供器922可提供斜坡信号作为页缓冲器感测信号PB_SENSE，其中斜坡信号从第一电压电平增加至第二电压电平。例如，可在第一时段之后根据多个编程循环的循环计数(在多个预定斜率当中)确定斜坡信号的斜率。
在一个示例中，第二信号提供器922可提供阶跃信号作为页缓冲器感测信号PB_SENSE，其中阶跃信号基于一个或更多个阶跃从第一电压电平增加至第二电压电平。例如，阶跃信号可根据多个预定阶跃电压当中的基于多个编程循环的循环计数确定的阶跃电压而增加。
第一电压电平可以是基准电压VREF的电压电平。基准电压VREF的电压电平可大于接地电压的电压电平(例如，0V)。例如，基准电压VREF可对应于或基于位线电压与第一NMOS晶体管N1的阈值电压之和。在另一实施方式中，基准电压VREF可具有不同的值。
在实施方式中，第二信号提供器922可包括多个开关SW1至SW3、第八PMOS晶体管P8至第十三PMOS晶体管P13、电容器CAP、第八NMOS晶体管M8和第六电压输出电路AMP6。
可向多个开关SW1至SW3提供页缓冲器泵浦电压PBPMP。页缓冲器泵浦电压PBPMP可由电压发生器121生成。多个开关SW1至SW3可连接在页缓冲器泵浦电压PBPMP与第八PMOS晶体管P8至第十三PMOS晶体管P13之间。当多个开关SW1至SW3导通时，页缓冲器泵浦电压PBPMP可被提供给第八PMOS晶体管P8至第十三PMOS晶体管P13。
在实施方式中，偏置电流Ibias的大小可根据多个开关SW1至SW3当中的导通的开关的数量而改变。例如，根据多个开关SW1至SW3当中的导通的开关的数量，偏置电流Ibias的大小可改变，并且斜坡信号的斜率可改变。例如，随着多个开关SW1至SW3当中的导通的开关的数量变大，斜坡信号的斜率可增加。
如图9所示，多个开关SW1至SW3的数量可为3，但是在另一实施方式中可为不同的数量(例如，多个开关SW1至SW3的数量可小于或大于3)。可更精细地调节斜坡信号的斜率或阶跃信号的阶跃电压。
第八PMOS晶体管P8至第十三PMOS晶体管P13可连接在多个开关SW1至SW3与基准电压VREF之间。第八PMOS晶体管P8至第十三PMOS晶体管P13可被分组并且连接到多个开关SW1至SW3。第八PMOS晶体管P8至第十三PMOS晶体管P13中的每一个可通过电压控制信号Vb1和Vb2来控制。电压控制信号Vb1和Vb2可由控制逻辑130提供，控制逻辑130根据编程循环的循环计数来提供电压控制信号Vb1和Vb2。
当第八PMOS晶体管P8至第十三PMOS晶体管P13中的每一个导通时，偏置电流Ibias可在从页缓冲器泵浦电压PBPMP朝着基准电压VREF的方向上流动。在实施方式中，第八PMOS晶体管P8至第十三PMOS晶体管P13可更精细地调节偏置电流Ibias。
电容器CAP可连接在基准电压VREF和接地电压之间。电容器CAP可根据偏置电流Ibias对电容器电压进行充电。
第八晶体管N8可连接在基准电压VREF和接地电压之间。第八晶体管N8可通过晶体管导通电压TrON来控制。
第六电压输出电路AMP6可接收通过电容器CAP充电的电容器电压，并且提供电容器电压作为页缓冲器感测信号PB_SENSE。例如，第六电压输出电路AMP6可以是缓冲放大器。
第三信号提供器923可提供具有导通电压Vpbs的电压电平的脉冲信号作为页缓冲器感测信号PB_SENSE。在实施方式中，第三信号提供器923可包括第十四PMOS晶体管P14。第十四PMOS晶体管P14可通过高压控制信号Fully_ON来控制。高压控制信号Fully_ON可由控制逻辑130提供。第十四PMOS晶体管P14可通过高压控制信号Fully_ON导通以提供页缓冲器泵浦电压PBPMP作为页缓冲器感测信号PB_SENSE。
页缓冲器910和页缓冲器控制器920可被实现为例如图9所示的电路，但是在另一实施方式中可按不同的方式实现。页缓冲器910和页缓冲器控制器920可按各种方式(例如，根据设计方法)实现。
图10是示出根据实施方式的页缓冲器控制器和页缓冲器的电路图。在图10中，图10所示的页缓冲器910可与上面所描述的相同。另外，图10所示的页缓冲器控制器1020可执行与图9所示的页缓冲器控制器920相同的功能。
参照图10，页缓冲器控制器1020可包括第一信号提供器1021、第二信号提供器1022和第三信号提供器1023。第一信号提供器1021与图9所示的第一信号提供器921相同。类似于图9所示的第二信号提供器922，第二信号提供器1022可包括多个开关SW1至SW3、第八PMOS晶体管P8至第十三PMOS晶体管P13、电容器CAP以及第六电压输出电路AMP6。
第二信号提供器1022可包括第一可变电阻器VR1和第二可变电阻器VR2，代替图9所示的第二信号提供器922中所包括的第八NMOS晶体管N8。
第一可变电阻器VR1和第二可变电阻器VR2可彼此串联连接。第一可变电阻器VR1的一端可共同连接到第九PMOS晶体管P9、第十一PMOS晶体管P11和第十三PMOS晶体管P13。第一可变电阻器VR1的另一端可连接到第二可变电阻器VR2的一端。
第二可变电阻器VR2的一端可连接到第一可变电阻器VR1的另一端。在第二可变电阻器VR2的一端和第一可变电阻器VR1的另一端连接至的节点处生成的电压可被提供给第六电压输出电路AMP6。
第三信号提供器1023可对应于图9所示的第三信号提供器923。
页缓冲器控制器1020可被实现为如图10所示的电路，或者在另一实施方式中可按不同的方式实现。页缓冲器控制器1020可按各种方式(例如，根据设计方法)实现。
图11是示出根据实施方式的页缓冲器控制器和页缓冲器的电路图。参照图11，图11所示的页缓冲器910可与上面所描述的相同。图11所示的页缓冲器控制器1120可执行与图9所示的页缓冲器控制器920或图10所示的页缓冲器控制器1020相同的功能。
页缓冲器控制器1120可包括第一信号提供器1121、第二信号提供器1122和第三信号提供器1123。第一信号提供器1121与图9所示的第一信号提供器921或图10所示的第一信号提供器1021相同。
第二信号提供器1122可包括第十五PMOS晶体管P15和第十六PMOS晶体管P16以及电流源CS。第十五PMOS晶体管P15可连接在页缓冲器泵浦电压PBPMP和电流源CS之间。第十五PMOS晶体管P15的栅电极可连接到第十五PMOS晶体管P15的第一电极和电流源CS。电流源CS可提供在从页缓冲器泵浦电压PBPMP朝着接地电压的方向上流动的电流。
第十六PMOS晶体管P16可连接在页缓冲器泵浦电压PBPMP和第一NMOS晶体管N1之间。第十六PMOS晶体管P16的栅电极可连接到电流源CS。第十六PMOS晶体管P16可将由电流源CS生成的电流提供给第一NMOS晶体管N1的栅电极。
第三信号提供器1123可与图9所示的第三信号提供器923或图10所示的第三信号提供器1023相同。
页缓冲器控制器1120可被实现为如图11所示的电路，但在另一实施方式中可按不同的方式实现。页缓冲器控制器1120可按各种方式(例如，根据设计方法)实现。
图12是示出在编程初始时段或编程最后时段中提供的页缓冲器感测信号的实施方式的图。
参照图12，图12所示的预充电时段Precharge可以是在编程初始时段PGM InitialPeriod或编程最后时段PGM Last Period中执行预充电操作的时段。在实施方式中，编程初始时段PGM Initial Period可以是与当前编程操作的循环计数等于或小于第一基准计数的情况对应的时段。编程最后时段PGM Last Period可以是与当前编程操作的循环计数大于第二基准计数的情况对应的时段。第二基准计数可大于第一基准计数。
在第一时段First Period期间，具有基准电压VREF的电压电平的脉冲信号可作为页缓冲器感测信号PB_SENSE被提供给页缓冲器感测晶体管(例如，图9至图11所示的第一NMOS晶体管N1)的栅电极。
第一时段First Period可以是从时间T0到时间T1的时段。具有基准电压VREF的电压电平的脉冲信号可例如由第一信号提供器921生成。基准电压VREF的电压电平可大于接地电压的电压电平(例如，0V)。例如，基准电压VREF可以是位线电压和第一NMOS晶体管N1的阈值电压之和。在另一实施方式中，基准电压VREF可具有不同的值。
在第一时段First Period之后的第二时段Second Period期间，在一个实施方式中第一斜坡信号Line1可作为页缓冲器感测信号PB_SENSE被提供给页缓冲器感测晶体管的栅电极。第一斜坡信号Line1可以第一斜率(例如，可基于相对于单位时间Δt的第一阶跃电压ΔV1)增加。
在一个实施方式中，在第一时段First Period之后的第二时段Second Period期间，第一阶跃信号Line1’可作为页缓冲器感测信号PB_SENSE被提供给页缓冲器感测晶体管的栅电极。第一阶跃信号Line1’可以是按一个或更多个阶跃每单位时间Δt基于第一阶跃电压ΔV1增加的信号。
在第二时段Second Period期间，页缓冲器感测信号PB_SENSE可从第一电压电平增加至第二电压电平。第一电压电平可以是基准电压VREF的电压电平。第二电压电平可以是导通电压Vpbs的电压电平。导通电压Vpbs可以是页缓冲器感测晶体管导通的电压。
第二时段Second Period可以是从时间T1到时间T2的时段。第一斜坡信号Line1或第一阶跃信号Line1’可例如由第二信号提供器922感测。
在第二时段Second Period之后，具有第二电压电平的脉冲信号可作为页缓冲器感测信号PB_SENSE被提供给页缓冲器感测晶体管的栅电极。提供具有第二电压电平的脉冲信号的时段可以是从时间T2到时间T3的时段。具有第二电压电平的脉冲信号可例如由第二信号提供器922生成。
在时间T3，施加到页缓冲器感测晶体管的栅电极的页缓冲器感测信号PB_SENSE可被放电为接地电压。
根据上述实施方式，防止在编程初始时段和编程最后时段中的每一个中生成的峰值电流增加，或者如果发生增加，则减小增加发生的程度。另外，防止编程操作完成的时间增加，或者如果发生增加，则减小增加发生的程度。结果，编程操作的性能可改进。
图13是示出在编程中间时段中提供的页缓冲器感测信号的实施方式的图。在图13中，预充电时段Precharge可以是在编程中间时段PGM Middle Period中执行的预充电操作中的时段。在实施方式中，编程中间时段PGM Middle Period可以是与当前编程操作的循环计数大于第一基准计数并且等于或小于第二基准计数的情况对应的时段。
参照图13，在从时间T0到时间T1的第一时段First Period期间，具有基准电压VREF的电压电平的脉冲信号可被提供给页缓冲器感测晶体管(例如，图9至图11所示的第一NMOS晶体管N1)的栅电极。
在实施方式中，在第一时段First Period之后的第三时段Third Period期间，第二斜坡信号Line2可作为页缓冲器感测信号PB_SENSE被提供给页缓冲器感测晶体管的栅电极。第二斜坡信号Line2可以是以第二斜率增加的信号。第二斜率可对应于相对于单位时间Δt的第二阶跃电压ΔV2。第二斜率可小于第一斜率。
在一个实施方式中，在第一时段First Period之后的第三时段Third Period期间，第二阶跃信号Line2’可作为页缓冲器感测信号PB_SENSE被提供给页缓冲器感测晶体管的栅电极。第二阶跃信号Line2’可以是基于一个或更多个阶跃每单位时间Δt基于第二阶跃电压ΔV2增加的信号。
在第三时段Third Period期间，页缓冲器感测信号PB_SENSE可从第一电压电平增加至第二电压电平。第一电压电平可以是基准电压VREF的电压电平。第二电压电平可以是导通电压Vbps的电压电平。第三时段Third Period可在第一时段First Period之后。在一个实施方式中，可出现第三时段Third Period，代替第二时段Second Period。在一个实施方式中，第三时段Third Period可比第二时段Second Period长。例如，当时间T2是时间T2’之前的时间时，第三时段Third Period可以是从时间T1到时间T2’的时段。例如，第二斜坡信号或第二阶跃信号Line2’可由第二信号提供器922生成。
在第三时段Third Period之后，具有第二电压电平的脉冲信号可作为页缓冲器感测信号PB_SENSE被提供给页缓冲器感测晶体管的栅电极。例如，提供具有第二电压电平的脉冲信号的时段可以是从时间T2’到时间T3’的时段。从时间T2’到时间T3’的时段可等于从时间T2到时间T3的时段。例如，具有第二电压电平的脉冲信号可由第二信号提供器922生成。
在时间T3’，施加到页缓冲器感测晶体管的栅电极的页缓冲器感测信号可被放电为接地电压。
如上所述，防止在编程中间时段中生成的峰值电流增加或者可减小这种增加，并且防止编程操作完成的时间过度增加或者可减小这种增加。结果，编程操作的性能可改进。
图14是示出在编程中间时段中提供的页缓冲器感测信号的实施方式的图。类似于图13中，在图14中，预充电时段Precharge可以是在编程中间时段PGM Middle Period中执行预充电操作的时段。
在从时间T0到时间T1的第一时段First Period期间，具有基准电压VREF的电压电平的脉冲信号可被提供给页缓冲器感测晶体管(例如，图9至图11所示的第一NMOS晶体管N1)的栅电极。
在第一时段First Period之后的第三时段Third Period期间，在实施方式中第三斜坡信号Line3可作为页缓冲器感测信号PB_SENSE被提供给页缓冲器感测晶体管的栅电极。第三斜坡信号Line3可以是以第三斜率增加的信号。第三斜率可以是相对于单位时间Δt的第三阶跃电压ΔV3并且可小于第二斜率。
在一个实施方式中，在第一时段First Period之后的第三时段Third Period期间，第三阶跃信号Line3’可作为页缓冲器感测信号PB_SENSE被提供给页缓冲器感测晶体管的栅电极。第三阶跃信号Line3’可以是按一个或更多个阶跃每单位时间Δt基于第三阶跃电压ΔV3增加的信号。例如，第三斜坡信号Line3或第三阶跃信号Line3’可由第二信号提供器922生成。
在第三时段Third Period期间，页缓冲器感测信号PB_SENSE可从第一电压电平增加至第二电压电平。第一电压电平可以是基准电压VREF的电压电平，并且第二电压电平可低于导通电压Vpbs的电压电平。当第二电压电平低于导通电压Vbps的电压电平时，位线电压(例如，电源电压VCORE)可能未充分充入位线中。
在第三时段Third Period之后，具有导通电压Vbps的电压电平的脉冲信号可作为页缓冲器感测信号PB_SENSE被提供给页缓冲器感测晶体管的栅电极，以便将位线电压(例如，电源电压VCORE)充分充入位线中。提供具有导通电压Vbps的电压电平的脉冲信号的时段可以是例如从时间T2’到时间T3’的时段，在一个实施方式中，其可等于从时间T2到时间T3的时段。例如，具有导通电压Vbps的电压电平的脉冲信号可由第三信号提供器923生成。
在时间T3’，施加到页缓冲器感测晶体管的栅电极的页缓冲器感测信号PB_SENSE可被放电为接地电压。
如上所述，可防止在编程中间时段中生成的峰值电流增加或者可减小该增加，并且可防止编程操作完成的时间过度增加。另外，确保位线电压被充分提供给位线。因此，编程操作的性能可改进。
图15是示出操作存储器装置的方法的实施方式的图，其例如可以是本文所描述的存储器装置(例如，存储器装置100)的任何实施方式。
参照图15，该方法可包括预充电操作S110、编程电压施加操作S120和验证操作S130。预充电操作S110可包括控制页缓冲器102设定施加到多条位线的位线电压。将详细描述预充电操作S110的示例。
在第一时段期间，存储器装置100可向页缓冲器102提供具有高于接地电压的第一电压电平的脉冲信号。例如，在预充电操作中的第一时段期间，页缓冲器控制器101可将脉冲信号作为页缓冲器感测信号提供给页缓冲器102中的页缓冲器感测晶体管(例如，第一NMOS晶体管N1)的栅电极(S111)。脉冲信号可具有高于接地电压的第一电压电平。
在第一时段之后，存储器装置100可向页缓冲器102提供从第一电压电平增加至第二电压电平的斜坡信号。可在多个预定斜率当中根据多个编程循环的循环计数确定斜坡信号的斜率。
例如，页缓冲器控制器101可基于多个编程循环的循环计数检查编程操作的执行程度是不是编程初始时段(S112)。当编程操作的执行程度是编程初始时段(例如，S112为是)时，在第一时段之后的第二时段期间，页缓冲器控制器101将第一斜坡信号作为页缓冲器感测信号提供给页缓冲器感测晶体管的栅电极(S113)。第一斜坡信号可以第一斜率增加。
在一个实施方式中，在第一时段之后的第二时段期间，在多个编程循环当中的具有等于或小于第一基准计数的循环计数的编程循环中，页缓冲器控制器101可将第一斜坡信号作为页缓冲器感测信号提供给页缓冲器感测晶体管的栅电极。
当编程操作的执行程度不是编程初始时段(例如，S112为否)时，页缓冲器控制器101可基于多个编程循环的循环计数检查编程操作的执行程度是不是编程中间时段(S114)。当编程操作的执行程度是编程最后时段(例如，S114为否)时，可执行操作S113。
在一个实施方式中，在第二时段期间，在多个编程循环当中的具有大于第二基准计数的循环计数的编程循环中，页缓冲器控制器101可将第一斜坡信号作为页缓冲器感测信号提供给页缓冲器感测晶体管的栅电极。
当编程操作的执行程度是编程中间时段(例如，S114为是)时，代替第二时段，在第三时段期间，页缓冲器控制器101可将第二斜坡信号作为页缓冲器感测信号提供给页缓冲器感测晶体管的栅电极(S115)。第二斜坡信号可以小于第一斜率的第二斜率增加。
在一个实施方式中，在第三时段期间，在多个编程循环当中的具有大于第一基准计数并且等于或小于第二基准计数的循环计数的编程循环中，页缓冲器控制器101可将第二斜坡信号作为页缓冲器感测信号提供给页缓冲器感测晶体管的栅电极。
在斜坡信号达到第二电压电平之后，存储器装置100可向页缓冲器102提供脉冲信号作为具有大于或等于第二电压电平的第三电压电平的页缓冲器感测信号。第三电压电平可对应于导通电压。
例如，在第二时段或第三时段之后，页缓冲器控制器101可检查第二斜坡信号的第二电压电平是否已达到导通电压的电压电平(S116)。当第二斜坡信号的第二电压电平不是导通电压的电压电平(例如，S116为否)时，在第三时段之后，页缓冲器控制器101可将脉冲信号作为页缓冲器感测信号提供给页缓冲器感测晶体管的栅电极(S117)。此脉冲信号可具有大于第二电压电平的第三电压电平。
当第二斜坡信号的第二电压电平是导通电压的电压电平(例如，S116为是)时，在第二时段之后，具有第三电压电平(例如，等于第二电压电平)的脉冲信号可被提供给页缓冲器感测晶体管的栅电极，并且可执行操作S120。
编程电压施加操作S120在预充电操作S110之后执行，并且可包括存储器装置100将编程电压施加到共同连接到多个存储器单元的字线的操作。
验证操作S130在编程电压施加操作S120之后执行，并且可包括存储器装置100通过施加验证电压来确定所选存储器单元是否已被编程的操作。
图16是示出根据实施方式的存储控制器200的图。
参照图16，存储控制器200可包括处理器210、RAM 220、纠错码(ECC)电路230、主机接口240、ROM 250和闪存接口260。处理器210可控制存储控制器200的总体操作。
RAM 220可用作存储控制器200的缓冲存储器、高速缓存存储器、工作存储器等。在一个示例中，RAM 220可以是缓冲存储器。
ECC电路230可生成用于校正从存储器装置100接收的数据的失败比特或错误比特的ECC。ECC电路230可通过执行提供给存储器装置100的数据的ECC编码来生成添加了奇偶校验比特的数据。奇偶校验比特可被存储在存储器装置100中。ECC电路230可对从存储器装置100输出的数据执行ECC解码，并且可使用奇偶校验比特来纠正错误。例如，ECC电路230可使用各种编码调制来纠正错误。示例包括LDPC码、BCH码、turbo码、Reed-Solomon码、卷积码、RSC、TCM和BCM。
ECC电路230可计算在编程操作中要编程到存储器装置100的数据的ECC值。ECC电路230可基于ECC值对在读操作中从存储器装置100读取的数据执行纠错操作。ECC电路230可执行在失败的数据的恢复操作中从存储器装置100恢复的数据的纠错操作。
存储控制器200可通过主机接口240与外部装置(例如，主机400、应用处理器等)通信。ROM 250可按照固件或其它指令的形式存储用于存储控制器200的操作的各种信息。存储控制器200可通过闪存接口260与存储器装置100通信。存储控制器200可通过闪存接口260将命令CMD、地址ADDR、控制信号CTRL等发送到存储器装置100，并且接收数据DATA。例如，闪存接口260可包括NAND接口。
图17是示出根据实施方式的可应用如本文所描述的存储装置的存储卡系统2000的框图。
参照图17，存储卡系统2000包括存储器装置2100、存储控制器2200和连接器2300。例如，存储器装置2100可以是非易失性存储器装置。示例包括电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋转移矩磁性RAM(STT-MRAM)。
存储控制器2200连接到存储器装置2100并且可访问存储器装置2100。例如，存储控制器2200可控制存储器装置2100的读操作、写操作、擦除操作和后台操作。存储控制器2200可用作存储器装置2100和主机Host之间的接口。存储控制器2200驱动用于控制存储器装置2100的固件(或其它指令)。例如，存储控制器2200可按照与参照图1描述的存储控制器200相似或相同的方式实现。
存储控制器2200可包括诸如随机存取存储器(RAM)、处理单元、主机接口、存储器接口、纠错器和/或其它组件的组件。
存储控制器2200可通过连接器2300与外部装置通信。存储控制器2200可根据至少一种特定通信协议、标准或接口来与外部装置(例如，主机400)通信。示例包括通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。连接器2300可以是与上述通信协议、标准或接口中的至少一种兼容的连接器。
存储器装置2100和存储控制器2200可被集成到单个半导体装置中，以构成存储卡。例如，存储控制器2200和存储器装置2100可构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro和eMMC)、SD卡(SD、miniSD、microSD和SDHC)和通用闪存(UFS)的存储卡。
图18是示出根据实施方式的可应用如本文所描述的存储装置的固态驱动器(SSD)系统的框图。
参照图18，SSD 3000通过信号连接器3001与主机400交换信号SIG并且通过电源连接器3002接收电力PWR。SSD 3200包括SSD控制器3200、多个闪存3100_1、3100_2和3100_n、辅助电源3300以及缓冲存储器3400。
例如，SSD控制器3200可执行与参照图1描述的存储控制器200相同的功能。SSD控制器3200可响应于从主机400接收的信号SIG而控制多个闪存3100_1、3100_2和3100_n。在一个实施方式中，信号SIG可以是基于主机400和SSD 3000之间的接口的信号。例如，信号SIG可以是由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、WI-FI、蓝牙和NVMe的至少一种接口限定的信号。
辅助电源3300通过电源连接器3002连接到主机400。辅助电源装置3300可从主机400接收电力PWR并且可用电力PWR进行充电。当来自主机400的电力供应不平稳(例如，不符合预定电平或图案)时，辅助电源3300可提供SSD 3000的电力。例如，辅助电源3300可位于SSD 3000中或SSD 3000外部。例如，辅助电源3300可在主板上以向SSD 3000提供辅助电力。
缓冲存储器3400可暂时存储数据。例如，缓冲存储器3400可暂时存储从主机400接收的数据或从多个闪存3100_1、3100_2和3100_n接收的数据，或者可暂时存储闪存3100_1、3100_2和3100_n的元数据(例如，映射表)。缓冲存储器3400可包括诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图19是根据实施方式的可应用如本文所描述的存储装置的用户系统的框图。
参照图19，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。应用处理器4100可驱动包括在用户系统4000中的组件、操作系统(OS)、用户程序等。在一个实施方式中，应用处理器4100可包括用于控制用户系统4000中的组件、接口、图形引擎等的一个或更多个控制器。应用处理器4100可作为系统芯片(SoC)提供。
存储器模块4200可作为用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器操作。存储器模块4200可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3SDRAM的易失性随机存取存储器或者诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。应用处理器4100和存储器模块4200可在一个半导体封装(例如，堆叠式封装(PoP))中。
网络模块4300可例如使用诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙和Wi-Fi的无线通信来与外部装置通信。示例性地，网络模块4300可被包括在应用处理器4100中。
存储模块4400可存储例如从应用处理器4100接收的数据。在一个实施方式中，存储模块4400可将存储在其中的数据发送到应用处理器4100。例如，存储模块4400可被实现为包括诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存或具有三维结构的NAND闪存的非易失性半导体存储器装置。例如，存储模块4400可作为可移除驱动器(例如，用户系统4000的存储卡或外部驱动器)来提供。
例如，存储模块4400可按照与参照图1描述的存储装置1000相似或相同的方式操作。存储模块4400可包括一个或更多个非易失性存储器装置，其可按照与参照图1描述的存储器装置100相似或相同的方式操作。用户接口4500可包括用于将数据和/或命令输入到应用处理器4100和/或用于将数据输出到外部装置的一个或更多个接口。用户接口4500可包括一个或更多个用户输入接口(例如，键盘、键区、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件)和/或一个或更多个用户输出接口(例如，液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器)。
根据上述实施方式中的一个或更多个，存储器装置通过减少编程操作的完成时间和/或减小流过位线的峰值电流来实现改进的性能。还提供了操作这种存储器装置的方法。
本文所描述的方法、处理和/或操作可通过要由计算机、处理器、控制器或其它信号处理装置执行的代码或指令来执行。计算机、处理器、控制器或其它信号处理装置可以是本文所描述的那些或者除了本文所描述的元件之外的元件。由于详细描述了形成方法(或计算机、处理器、控制器或其它信号处理装置的操作)的基础的算法，所以用于实现方法实施方式的操作的代码或指令可将计算机、处理器、控制器或其它信号处理装置变换为用于执行本文中的方法的专用处理器。
当至少部分地以软件实现时，控制器、处理器、装置、模块、单元、复用器、发生器、逻辑、接口、解码器、驱动器、发生器以及其它信号生成和信号处理特征可包括例如存储器或其它存储装置以用于存储代码或指令以例如由计算机、处理器、微处理器、控制器或其它信号处理装置执行。计算机、处理器、微处理器、控制器或其它信号处理装置可以是本文所描述的那些或者除了本文所描述的元件之外的元件。由于详细描述了形成方法(或计算机、处理器、微处理器、控制器或其它信号处理装置的操作)的基础的算法，所以用于实现方法实施方式的操作的代码或指令可将计算机、处理器、控制器或其它信号处理装置变换为用于执行本文所描述的方法的专用处理器。
尽管参考其特定示例性实施方式示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可对其进行各种形式和细节上的改变。因此，本公开的范围不应限于上述示例性实施方式，而是应该不仅由所附权利要求，而且由其等同物确定。
在上述实施方式中，所有步骤可选择性地执行，或者可省略部分步骤。在各个实施方式中，步骤未必根据所描述的顺序执行，而是可重新布置。本说明书和附图中公开的实施方式仅是示例以方便本公开的理解，本公开不限于此。即，对于本领域技术人员而言应该显而易见的是，可基于本公开的技术范围进行各种修改。
此外，已在附图和说明书中描述了本公开的示例性实施方式。尽管这里使用了特定术语，但这些术语仅用于说明本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。两个或更多个实施方式可被组合以形成附加实施方式。
相关申请的交叉引用
本申请要求2020年10月20日提交的韩国专利申请号10-2020-0136192的优先权，其整体通过引用并入本文。

Claims (20)

1.一种存储器装置，该存储器装置包括：
多个存储器单元；
多个页缓冲器，各个页缓冲器通过多条位线联接到对应存储器单元，并且暂时存储要分别存储在所述多个存储器单元中的数据；以及
页缓冲器控制器，该页缓冲器控制器在将所述数据存储在所述多个存储器单元中的编程操作中控制要施加到所述多条位线的一个或更多个电压，其中，
所述编程操作包括多个编程循环，各个编程循环包括编程电压施加操作和验证操作，
所述编程电压施加操作包括预充电时段、编程电压施加时段和放电时段，
所述多个页缓冲器响应于从所述页缓冲器控制器输出的页缓冲器感测信号而将位线电压提供给所述多条位线，并且
所述页缓冲器控制器包括：
第一信号提供器，该第一信号提供器在所述预充电时段中的第一时段期间提供第一脉冲信号作为所述页缓冲器感测信号，所述第一脉冲信号具有大于接地电压的第一电压电平；以及
第二信号提供器，该第二信号提供器在所述第一时段之后提供第二脉冲信号作为所述页缓冲器感测信号，所述第二脉冲信号以根据所述多个编程循环的循环计数确定的斜率从所述第一电压电平增加至第二电压电平，所述斜率与多个预定斜率中的一个对应。
2.根据权利要求1所述的存储器装置，其中，
当所述循环计数等于或小于第一基准计数时或者当所述循环计数大于比所述第一基准计数大的第二基准计数时，所述第二信号提供器在第二时段期间提供所述第二脉冲信号以包括第一斜坡信号，所述第一斜坡信号以大于第二斜率的第一斜率增加，所述第二时段在所述预充电时段中发生在所述第一时段之后。
3.根据权利要求2所述的存储器装置，其中，
所述第二电压电平对应于所述页缓冲器中的页缓冲器感测晶体管导通的导通电压，
所述页缓冲器感测晶体管响应于所述页缓冲器感测信号而连接位线和公共感测节点，并且
所述第二信号提供器在所述第二时段之后提供第三脉冲信号作为所述页缓冲器感测信号，所述第三脉冲信号具有所述第二电压电平。
4.根据权利要求3所述的存储器装置，其中，
在供应所述第一斜坡信号和具有所述第二电压电平的所述第三脉冲信号时，所述接地电压被施加到共同连接到所述多个存储器单元的字线。
5.根据权利要求2所述的存储器装置，其中，
当所述循环计数大于所述第一基准计数并且等于或小于所述第二基准计数时，所述第二信号提供器在第三时段期间提供第二斜坡信号作为所述页缓冲器感测信号，所述第二斜坡信号在比所述第二时段长的所述第三时段期间以所述第二斜率增加。
6.根据权利要求5所述的存储器装置，其中，
所述第二电压电平对应于所述页缓冲器中的页缓冲器感测晶体管导通的导通电压，
所述页缓冲器感测晶体管响应于所述页缓冲器感测信号而连接位线和公共感测节点，并且
所述第二信号提供器在所述第三时段之后提供具有所述第二电压电平的第三脉冲信号作为所述页缓冲器感测信号。
7.根据权利要求5所述的存储器装置，其中，
所述第二电压电平低于所述页缓冲器中的页缓冲器感测晶体管导通的导通电压，
所述页缓冲器感测晶体管响应于所述页缓冲器感测信号而连接位线和公共感测节点，并且
所述页缓冲器控制器还包括第三信号提供器，所述第三信号提供器在所述第三时段之后提供具有所述导通电压的第三脉冲信号作为所述页缓冲器感测信号。
8.根据权利要求7所述的存储器装置，其中，
在供应所述第二斜坡信号和具有所述导通电压的所述第三脉冲信号时，所述接地电压被施加到共同连接到所述多个存储器单元的字线。
9.一种存储器装置，该存储器装置包括：
多个存储器单元；
多个页缓冲器，各个页缓冲器通过多条位线联接到对应存储器单元，并且暂时存储所述多个存储器单元中的相应存储器单元中的数据；以及
页缓冲器控制器，该页缓冲器控制器在将所述数据存储在所述多个存储器单元中的编程操作中控制要施加到所述多条位线的一个或更多个电压，其中，
所述编程操作包括多个编程循环，各个编程循环包括编程电压施加操作和验证操作，
所述编程电压施加操作包括预充电时段、编程电压施加时段和放电时段，
所述多个页缓冲器响应于从所述页缓冲器控制器输出的页缓冲器感测信号而将位线电压提供给所述多条位线，并且
所述页缓冲器控制器包括：
第一信号提供器，该第一信号提供器在所述预充电时段中的第一时段期间提供第一脉冲信号作为所述页缓冲器感测信号，所述第一脉冲信号具有高于接地电压的第一电压电平；以及
第二信号提供器，该第二信号提供器在所述第一时段之后提供阶跃信号作为所述页缓冲器感测信号，所述阶跃信号基于阶跃电压从所述第一电压电平增加至第二电压电平，所述阶跃电压在多个预定阶跃电压当中与所述多个编程循环的循环计数对应。
10.根据权利要求9所述的存储器装置，其中，
当所述循环计数等于或小于第一基准计数时或者当所述循环计数大于比所述第一基准计数大的第二基准计数时，所述第二信号提供器在第二时段期间提供第一阶跃信号作为所述页缓冲器感测信号，所述第二时段在所述预充电时段中发生在所述第一时段之后，所述第一阶跃信号基于大于第二阶跃电压的第一阶跃电压而增加。
11.根据权利要求10所述的存储器装置，其中，
当所述循环计数大于所述第一基准计数并且等于或小于所述第二基准计数时，所述第二信号提供器在比所述第二时段长的第三时段期间提供第二阶跃信号作为所述页缓冲器感测信号，所述第二阶跃信号基于所述第二阶跃电压而增加。
12.根据权利要求11所述的存储器装置，其中，
所述第二电压电平低于所述页缓冲器中的页缓冲器感测晶体管导通的导通电压，
所述页缓冲器感测晶体管响应于所述页缓冲器感测信号而连接位线和公共感测节点，并且
所述页缓冲器控制器还包括第三信号提供器，所述第三信号提供器在所述第三时段之后提供第二脉冲信号，在所述第三时段之后提供的所述第二脉冲信号用作所述页缓冲器感测信号并且具有所述导通电压。
13.一种操作存储器装置的方法，该方法包括以下步骤：
在第一时段期间将第一脉冲信号提供给页缓冲器，所述第一脉冲信号用作页缓冲器感测信号并且具有高于接地电压的第一电压电平；
在所述第一时段之后向所述页缓冲器提供斜坡信号，该斜坡信号用作所述页缓冲器感测信号并且以基于多个编程循环的循环计数确定的斜率从所述第一电压电平增加至第二电压电平，所述斜率与多个预定斜率中的一个对应；
在所述斜坡信号达到所述第二电压电平之后向所述页缓冲器提供第二脉冲信号，该第二脉冲信号用作所述页缓冲器感测信号并且具有高于或等于所述第二电压电平的第三电压电平；以及
将编程电压施加到共同连接到多个存储器单元的字线。
14.根据权利要求13所述的方法，其中，向所述页缓冲器提供所述斜坡信号作为所述页缓冲器感测信号的步骤包括：
在具有等于或小于第一基准计数或者大于比所述第一基准计数大的第二基准计数的循环计数的编程循环中，在第二时段期间提供第一斜坡信号，该第一斜坡信号以大于第二斜率的第一斜率增加并且所述第二时段发生在所述第一时段之后。
15.根据权利要求14所述的方法，其中，
向所述页缓冲器提供所述第二脉冲信号的步骤包括：在所述第二时段之后提供所述第二脉冲信号，并且
所述第三电压电平等于所述第二电压电平。
16.根据权利要求15所述的方法，该方法还包括以下步骤：
在提供所述第一斜坡信号和所述第二脉冲信号时，将所述接地电压施加到共同连接到所述多个存储器单元的所述字线。
17.根据权利要求14所述的方法，其中，向所述页缓冲器提供所述斜坡信号作为所述页缓冲器感测信号的步骤包括：
在具有大于所述第一基准计数并且等于或小于所述第二基准计数的循环计数的编程循环中，在比所述第二时段长的第三时段期间提供第二斜坡信号，该第二斜坡信号以所述第二斜率增加并且所述第三时段发生在所述第一时段之后。
18.根据权利要求17所述的方法，其中，提供具有高于所述第二电压电平的所述第三电压电平的所述第二脉冲信号的步骤在所述第三时段之后执行。
19.根据权利要求18所述的方法，该方法还包括以下步骤：
在供应所述第二斜坡信号和所述第二脉冲信号时，将所述接地电压施加到共同连接到所述多个存储器单元的所述字线。
20.一种存储器装置，该存储器装置包括：
多个存储器单元；
电压发生器，该电压发生器生成用于将数据存储在所述多个存储器单元中的编程操作的操作电压；
多个页缓冲器，所述多个页缓冲器通过多条位线分别连接到所述多个存储器单元，所述多个页缓冲器响应于页缓冲器感测信号而将位线电压提供给所述多条位线；以及
页缓冲器控制器，该页缓冲器控制器在所述编程操作中将所述页缓冲器感测信号提供给所述多个页缓冲器，其中，所述页缓冲器控制器包括：
第一信号提供器，该第一信号提供器在第一时段期间提供脉冲信号作为所述页缓冲器感测信号，所述脉冲信号由所述电压发生器生成；以及
第二信号提供器，该第二信号提供器在所述第一时段之后的第二时段期间提供斜坡信号作为所述页缓冲器感测信号，所述斜坡信号具有基于表示所述编程操作执行的程度的编程循环的循环计数确定的斜率，并且
所述第二信号提供器包括：
多个开关，所述多个开关被提供有页缓冲器泵浦电压；
多个晶体管，所述多个晶体管被分组并且串联连接到所述多个开关，所述多个晶体管响应于电压控制信号而从所述多个开关输出偏置电流，基于所述编程循环的所述循环计数来提供所述电压控制信号；
电容器，该电容器共同连接到所述多个晶体管并且关于所述偏置电流对电容器电压进行充电；以及
电压输出电路，该电压输出电路共同连接到所述多个晶体管并且传送与所述页缓冲器感测信号对应的电容器电压。
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