CN109256168B - 存储器系统及其操作方法 - Google Patents

存储器系统及其操作方法 Download PDF

Info

Publication number
CN109256168B
CN109256168B CN201810300844.6A CN201810300844A CN109256168B CN 109256168 B CN109256168 B CN 109256168B CN 201810300844 A CN201810300844 A CN 201810300844A CN 109256168 B CN109256168 B CN 109256168B
Authority
CN
China
Prior art keywords
applications
memory device
minimum
program
expected number
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810300844.6A
Other languages
English (en)
Other versions
CN109256168A (zh
Inventor
洪志满
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN109256168A publication Critical patent/CN109256168A/zh
Application granted granted Critical
Publication of CN109256168B publication Critical patent/CN109256168B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G06F3/0607—Improving or facilitating administration, e.g. storage management by facilitating the process of upgrading existing storage systems, e.g. for improving compatibility between host and storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/065—Replication mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Abstract

本发明涉及一种存储器系统，其包括：非易失性存储器装置，适于根据增量步进脉冲编程方案对页面进行编程操作，并且对用于编程操作的编程脉冲的实际应用次数进行计数；以及控制器，适于控制非易失性存储器装置以执行编程操作，并且将用于编程操作的编程脉冲的实际应用次数反映到用于编程操作的编程脉冲的参考应用次数，参考应用次数在存储器系统的制造阶段被初始地存储在非易失性存储器装置中，其中基于用于编程操作的编程脉冲的最大应用次数，非易失性存储器装置确定编程操作的失败，其中最大应用次数比参考应用次数大预定次数。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2017年7月12日提交的申请号为10-2017-0088452的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
技术领域
本发明的各个示例性实施例涉及一种存储器系统。更特别地，示例性实施例涉及一种能够高效地管理数据的控制器及其操作方法。
背景技术
计算环境范例正转变为普适计算，其允许用户在任何时间任何地点使用计算机系统。因此，对诸如移动电话、数码相机和膝上型计算机的便携式电子装置的需求正在快速增长。这些电子装置通常包括使用存储器装置作为数据存储装置的存储器系统。数据存储装置可用作便携式电子装置的主存储器单元或辅助存储器单元。
因为使用存储器装置的数据存储装置不具有机械驱动单元，所以其可具有优异的稳定性和耐久性。此外，数据存储装置具有快速的数据访问速率和低功耗。具有这种优点的数据存储装置的非限制性示例包括通用串行总线(USB)存储器装置、各种接口的存储卡以及固态驱动器(SSD)等。
发明内容
本发明的各个实施例涉及一种能够有效地管理编程脉冲次数的存储器系统。
根据本发明的实施例，一种存储器系统包括：非易失性存储器装置，非易失性存储器装置包括多个页面并且编程脉冲的最小预期应用次数A存储在非易失性存储器装置中，其中根据增量步进脉冲编程(ISPP)方法使用编程脉冲来对页面执行编程操作；以及控制器，适于在初始操作期间，从非易失性存储器装置加载最小预期应用次数A并且将最小预期应用次数A作为最小参考应用次数B存储在内部存储器中，控制器适于在初始操作之后，检查实际应用次数C并且根据检查结果控制最小参考应用次数B，实际应用次数C为每当非易失性存储器装置中完成编程操作时使用的编程脉冲的次数，以及控制器适于在每一个预定时刻，将最小参考应用次数B与最小预期应用次数A进行比较并且根据比较的结果将最小预期应用次数A更新至非易失性存储器装置。
作为在初始操作之后，每当非易失性存储器装置中完成编程操作时，检查实际应用次数C的结果，当实际应用次数C大于最小参考应用次数B时，控制器可将最小参考应用次数B增加至实际应用次数C。
作为在预定时刻，将最小预期应用次数A与最小参考应用次数B进行比较的结果，当最小预期应用次数A小于最小参考应用次数B时，控制器可将最小预期应用次数A增加至最小参考应用次数B并且将增加的最小预期应用次数A更新至非易失性存储器装置。
每当非易失性存储器装置中完成编程操作的次数达到特定次数F时，可重复预定时刻。
当根据控制器的请求执行编程操作时，在编程脉冲的使用次数达到最大预期应用次数D的情况下，非易失性存储器装置可确定编程操作失败，并且最大预期应用次数D可具有通过将预定应用次数E与最小预期应用次数A相加而获得的值。
根据本发明的实施例，一种存储器系统包括：第一非易失性存储器装置，第一非易失性存储器装置包括多个第一页面并且编程脉冲的第一最小预期应用次数A1存储在第一非易失性存储器装置中，其中根据增量步进脉冲编程(ISPP)方法使用编程脉冲来对第一页面执行编程操作；第二非易失性存储器装置，第二非易失性存储器装置包括多个第二页面并且编程脉冲的第二最小预期应用次数A2存储在第二非易失性存储器装置中，其中根据增量步进脉冲编程(ISPP)方法使用编程脉冲来对第二页面执行编程操作；以及控制器，适于在初始操作期间，分别从第一非易失性存储器装置和第二非易失性存储器装置加载第一最小预期应用次数A1和第二最小预期应用次数A2，并且将第一最小预期应用次数A1和第二最小预期应用次数A2分别作为第一最小参考应用次数B1和第二最小参考应用次数B2存储在内部存储器中，控制器适于在初始操作之后，检查第一实际应用次数C1和第二实际应用次数C2，并且根据检查结果控制第一最小参考应用次数B1和第二最小参考应用次数B2，第一实际应用次数C1为每当第一非易失性存储器装置中完成编程操作时使用的编程脉冲的次数，第二实际应用次数C2为每当第二非易失性存储器装置中完成编程操作时使用的编程脉冲的次数，以及控制器适于分别在第一预定时刻和第二预定时刻，将第一最小参考应用次数B1和第二最小参考应用次数B2分别与第一最小预期应用次数A1和第二最小预期应用次数A2进行比较，并根据比较结果将第一最小预期应用次数A1和第二最小预期应用次数A2更新至第一非易失性存储器装置和第二非易失性存储器装置。
作为在初始操作之后，每当第一非易失性存储器装置中完成编程操作时，检查第一实际应用次数C1的结果，当第一实际应用次数C1大于第一最小参考应用次数B1时，控制器可将第一最小参考应用次数B1增加至第一实际应用次数C1。
作为在第一预定时刻，将第一最小预期应用次数A1与第一最小参考应用次数B1进行比较的结果，当第一最小预期应用次数A1小于第一最小参考应用次数B1时，控制器可将第一最小预期应用次数A1增加至第一最小参考应用次数B1并且将增加的第一最小预期应用次数A1更新至第一非易失性存储器装置。
作为在初始操作之后，每当第二非易失性存储器装置中完成编程操作时，检查第二实际应用次数C2的结果，当第二实际应用次数C2大于第二最小参考应用次数B2时，控制器可将第二最小参考应用次数B2增加至第二实际应用次数C2。
作为在第二预定时刻，将第二最小预期应用次数A2与第二最小参考应用次数B2进行比较的结果，当第二最小预期应用次数A2小于第二最小参考应用次数B2时，控制器可将第二最小预期应用次数A2增加至第二最小参考应用次数B2并且将增加的第二最小预期应用次数A2更新至第二非易失性存储器装置。
第一页面中的每一个包括多个第一存储器单元，并且第一存储器单元中的每一个一次存储N位数据，并且当根据控制器的请求执行编程操作时，在编程脉冲的使用次数达到第一最大预期应用次数D1的情况下，第一非易失性存储器装置确定编程操作失败，并且第一最大预期应用次数D1具有通过将第一预定应用次数E1与第一最小预期应用次数A1相加而获得的值。
第二页面中的每一个包括多个第二存储器单元，并且第二存储器单元中的每一个一次存储M位数据，并且当根据控制器的请求执行编程操作时，在编程脉冲的使用次数达到第二最大预期应用次数D2的情况下，第二非易失性存储器装置可确定编程操作失败，并且第二最大预期应用次数D2可具有通过将第二预定应用次数E2与第二最小预期应用次数A2相加而获得的值，并且第一最小预期应用次数A1可小于第二最小预期应用次数A2，并且第一预定应用次数E1可小于第二预定应用次数E2，并且M可以是大于N的自然数。
每当第一非易失性存储器装置中完成编程操作的次数达到第一特定次数F1时，可重复第一预定时刻。
每当第二非易失性存储器装置中完成编程操作的次数达到第二特定次数F2时，可重复第二预定时刻，并且第一特定次数F1可大于第二特定次数F2。
根据本发明的实施例，提供一种存储器系统的操作方法，该存储器系统包括非易失性存储器装置，非易失性存储器装置包括多个页面和编程脉冲的最小预期应用次数A，使用增量步进脉冲编程(ISPP)方法的编程脉冲来对多个页面执行编程操作，该操作方法包括：在初始操作期间，从非易失性存储器装置加载最小预期应用次数A，并且将最小预期应用次数A作为最小参考应用次数B存储在内部存储器中；在初始操作之后，检查实际应用次数C并且根据检查结果控制最小参考应用次数B，实际应用次数C为每当非易失性存储器装置中完成编程操作时使用的编程脉冲的次数；以及在每个预定时刻，将最小参考应用次数B与最小预期应用次数A进行比较，并且根据比较的结果将最小预期应用次数A更新至非易失性存储器装置。
作为在初始操作之后，每当非易失性存储器装置中完成编程操作时，检查实际应用次数C的结果，当实际应用次数C大于最小参考应用次数B时，可执行对最小参考应用次数B的控制以将最小参考应用次数B增加至实际应用次数C。
作为在预定时刻，将最小预期应用次数A与最小参考应用次数B进行比较的结果，当最小预期应用次数A小于最小参考应用次数B时，可执行将最小预期应用次数A更新至非易失性存储器装置，以将最小预期应用次数A增加至最小参考应用次数B并且将增加的最小预期应用次数A更新至非易失性存储器装置。
每当非易失性存储器装置中完成编程操作的次数达到特定次数时，可重复预定时刻。
操作方法可进一步包括：当非易失性存储器装置中执行编程操作时，当编程脉冲的使用次数达到最大预期应用次数D时，确定编程操作失败，其中最大预期应用次数D具有通过将预定应用次数E与最小预期应用次数A相加而获得的值。
根据本发明的实施例，一种存储器系统可包括：非易失性存储器装置，适于根据增量步进脉冲编程方案对页面进行编程操作，并且对用于编程操作的编程脉冲的实际应用次数进行计数；以及控制器，适于控制非易失性存储器装置以执行编程操作，并且将用于编程操作的编程脉冲的实际应用次数反映到用于编程操作的编程脉冲的参考应用次数，参考应用次数在存储器系统的制造阶段被初始地存储在非易失性存储器装置中，其中基于用于编程操作的编程脉冲的最大应用次数，非易失性存储器装置确定编程操作的失败，其中最大应用次数比参考应用次数大预定次数。
附图说明
图1是示出根据本发明的实施例的包括存储器系统的数据处理系统的框图。
图2是示出图1所示的存储器系统的存储器装置的示例性配置的示意图。
图3是示出图2所示的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图。
图4是示出图2所示的存储器装置的示例性三维结构的示意图。
图5是示出图1的存储器系统的编程操作的示图。
图6是示出图1的存储器系统的编程操作的流程图。
图7是示出图1的存储器系统的编程操作的示图。
图8是示出利用增量步进脉冲编程(ISPP)的编程操作的示图。
图9至图17是示意性示出根据本发明的各个实施例的数据处理系统的应用示例的示图。
具体实施方式
以下参照附图更详细地描述本发明的各个实施例。然而，注意到的是，本发明可以不同的其他实施例、形式及其变型实施，且不应被解释为限于本文所阐述的实施例。相反，提供所描述的实施例使得本公开将完整和全面并将本发明充分地传达给本发明所属领域的技术人员。在整个本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
将理解的是，虽然可在本文中使用术语“第一”、“第二”、“第三”等来描述各个元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，比例可能已经被放大以便更清楚地示出实施例的特征。当元件被称为连接至或联接到另一元件时，应当理解的是前者可直接连接或联接到后者，或者经由其间的中间元件电连接或联接到后者。
将进一步理解的是，当元件被称为“连接至”或“联接到”另一元件时，它可直接在其它元件上、连接至或联接到其它元件，或者可存在一个或多个中间元件。此外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
本文使用的术语仅是为了描述特定实施例的目的，并不旨在限制本发明。
如本文所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。
将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，并不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和全部组合。
除非另有定义，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员基于本公开所通常理解的含义相同的含义。将进一步理解的是，诸如在常用字典中定义的那些术语的术语应当被解释为具有与其在本公开和相关技术语境中的含义一致的含义，并且将不以理想化或过于正式的意义来解释，除非本文中明确地这样定义。
在下面的描述中，为了提供对本发明的全面理解，描述了大量具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，为了不使本发明不必要模糊，未详细地描述公知的进程结构和/或进程。
还注意的是，在一些情况下，如对于相关领域的技术人员显而易见的是，除非另有明确说明，否则结合一个实施例所描述的特征或元件可单独使用或与另一个实施例的其它特征或元件组合使用。
图1是示出根据本发明的实施例的数据处理系统100的框图。
参照图1，数据处理系统100可包括被可操作地联接至存储器系统110的主机102。
例如，主机102可包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如台式电脑、游戏机、TV和投影仪等的非便携式电子装置。
存储器系统110可响应于来自主机102的请求进行操作，并且特别地，可存储待由主机102访问的数据。存储器系统110可用作主机102的主存储器系统或辅助存储器系统。根据主机接口的协议，存储器系统110可利用可与主机102电联接的各种类型的存储装置中的任何一种来实施。合适的存储装置的示例包括固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)存储装置、通用闪存(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等。
存储器系统110的存储装置可利用诸如以下的易失性存储器装置来实施：动态随机存取存储器(DRAM)和静态RAM(SRAM)，并且存储器系统110的存储装置可利用诸如以下的非易失性存储器装置来实施：只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)和闪速存储器。
存储器系统110可包括存储待由主机102访问的数据的存储器装置150，以及可控制数据在存储器装置150中的存储的控制器130。
控制器130和存储器装置150可被集成到单个半导体装置中，单个半导体装置可被包括在如上所例示的各种类型的存储器系统中。
存储器系统110可被配置成以下的一部分：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、数字多媒体广播(DMB)播放器、3D电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储装置、能够在无线环境下传输和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、射频识别(RFID)装置或配置计算系统的各种部件元件之一。
存储器装置150可以是非易失性存储器装置，并且即使不供应电力，其也可保留其中存储的数据。存储器装置150可通过写入操作来存储从主机102提供的数据，并且通过读取操作将存储在其中的数据提供给主机102。存储器装置150可包括多个存储块152至156，存储块152至156中的每一个可包括多个页面。每一个页面可包括与多个字线(WL)电联接的多个存储器单元。
控制器130可控制存储器装置150的诸如读取操作、写入操作、编程操作和擦除操作的全部操作。例如，存储器系统110的控制器130可响应于来自主机102的请求来控制存储器装置150。控制器130可将从存储器装置150读取的数据提供给主机102，和/或可将从主机102提供的数据存储到存储器装置150中。
控制器130可包括均经由内部总线可操作地联接的主机接口(I/F)单元132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、诸如存储器接口(I/F)单元142的存储器装置控制器以及存储器144。
主机接口单元132可处理从主机102提供的命令和数据，并可通过诸如以下的各种接口协议中的至少一种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
ECC单元138可在读取操作期间检测并校正从存储器装置150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138不校正错误位，并且可输出指示校正错误位失败的错误校正失败信号。
ECC单元138可基于诸如以下的编码调制执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)等。ECC单元138可包括用于错误校正操作的所有电路、模块、系统或装置。
PMU 140可提供和管理控制器130的电力。
存储器接口142可用作控制器130和存储器装置150之间的存储器/存储接口，以允许控制器130响应于来自主机102的请求来控制存储器装置150。当存储器装置150是闪速存储器，或者特别地，当存储器装置150是NAND闪速存储器时，存储器接口142可在处理器134的控制下生成用于存储器装置150的控制信号并处理待被提供给存储器装置150的数据。
存储器144可用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器装置150。控制器130可将从存储器装置150读取的数据提供给主机102并可将从主机102提供的数据存储到存储器装置150中。存储器144可存储控制器130和存储器装置150执行这些操作所需的数据。
存储器144可利用易失性存储器来实施。存储器144可利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。虽然，图1例示了存储器144设置在控制器130内部，但本公开不限于此。也就是说，存储器144可以被设置在控制器130的内部或外部。例如，在实施例中，存储器144可以由具有在存储器144和控制器130之间传送数据的存储器接口的外部易失性存储器实施。
处理器134可控制存储器系统110的全部操作。处理器134可驱动固件来控制存储器系统110的全部操作。固件可被称为闪存转换层(FTL)。
FTL可作为主机102和存储器装置150之间的接口来执行操作。主机102可通过FTL请求对存储器装置150的写入操作和读取操作。
FTL可管理地址映射、垃圾收集、损耗均衡等操作。特别地，FTL可存储映射数据。因此，控制器130可通过映射数据将从主机102提供的逻辑地址映射到存储器装置150的物理地址。由于地址映射操作，存储器装置150可像普通装置一样执行操作。此外，通过基于映射数据的地址映射操作，当控制器130更新特定页面的数据时，由于闪速存储器装置的特性，控制器130可将新数据编程到另一空页面并且可使特定页面的旧数据无效。进一步地，控制器130可将新数据的映射数据存储到FTL中。
处理器134可利用微处理器或中央处理单元(CPU)来实施。存储器系统110可包括一个或多个处理器134。
管理单元(未示出)可被包括在处理器134中，并且可执行存储器装置150的坏块管理。管理单元可发现存储器装置150中包含的不符合进一步使用的要求的坏存储块，并对坏存储块执行坏块管理。当存储器装置150为例如NAND闪速存储器的闪速存储器时，由于NAND逻辑功能的特性，在写入操作期间，例如在编程操作期间，可能发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可被编程到新的存储块中。此外，坏块使具有3D堆叠结构的存储器装置150的利用效率和存储器系统110的可靠性严重劣化，因此需要可靠的坏块管理。
图2是示出存储器装置150的示意图。
参照图2，存储器装置150可包括多个存储块BLOCK 0至BLOCK N-1，并且块BLOCK 0至BLOCK N-1中的每一个可包括多个页面，例如2M个页面，页面的数量可根据电路设计而变化。根据每个存储器单元中可存储或表达的位数，存储器装置150可包括多个存储块，如单层单元(SLC)存储块和多层单元(MLC)存储块。SLC存储块可包括利用每一个都能够存储1位数据的存储器单元实施的多个页面。MLC存储块可包括利用每一个都能够存储例如两位或更多位数据的多位数据的存储器单元实施的多个页面。包括利用每一个都能够存储3位数据的存储器单元实施的多个页面的MLC存储块可被定义为三层单元(TLC)存储块。
图3是示出存储器装置150中的存储块330的电路图。
参照图3，存储块330对应于多个存储块152至156中的任何一个。
参照图3，存储器装置150的存储块330可包括分别电联接到位线BL0至BLm-1的多个单元串340。每列单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可串联地电联接在选择晶体管DST和SST之间。各个存储器单元MC0至MCn-1可由每一个都可存储1位信息的单层单元(SLC)或者由每一个都可存储多位数据信息的多层单元(MLC)来配置。串340可分别电联接到对应的位线BL0至BLm-1。作为参照，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示共源线。
虽然图3仅作为示例示出了通过NAND闪速存储器单元配置的存储块330，但注意的是，根据实施例的存储器装置150的存储块330不限于NAND闪速存储器，并且可通过NOR闪速存储器、其中组合了至少两种存储器单元的混合闪速存储器、或其中控制器被内置在存储器芯片中的1-NAND闪速存储器实现。半导体装置的操作特性不仅可被应用于其中电荷存储层由导电浮栅配置的闪速存储器装置，而且可被应用于其中电荷存储层由电介质层配置的电荷撷取闪存(CTF)。
存储器装置150的电源单元310可提供待根据操作模式而被提供给各个字线的例如编程电压、读取电压和通过电压的字线电压以及待提供给例如其中形成有存储器单元的阱区的体材料(bulk)的电压。电源单元310可在控制电路(未示出)的控制下执行电压生成操作。电源单元310可生成多个可变读取电压以生成多个读取数据，在控制电路的控制下选择存储器单元阵列的存储块或扇区中的一个，选择所选择的存储块的字线中的一个，并将字线电压提供给所选择的字线和未选择的字线。
存储器装置150的读取/写入电路320可由控制电路控制，并且可根据操作模式用作读出放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可用作读出放大器，其用于从存储器单元阵列读取数据。在编程操作期间，读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326，并且页面缓冲器322至326中的每一个可包括多个锁存器(未示出)。
图4是示出存储器装置150的3D结构的示意图。
存储器装置150可通过2D或3D存储器装置来实施。具体地，如图4所示，存储器装置150可通过具有3D堆叠结构的非易失性存储器装置来实施。当存储器装置150具有3D结构时，存储器装置150可包括每一个都具有3D结构(或垂直结构)的多个存储块BLK0至BLKN-1。
图5是示出存储器系统110的编程操作的示图。
参照图5，非易失性存储器装置150可包括操作控制块510。
非易失性存储器装置150可响应于控制器130施加的编程命令W_CMD和输入数据W_DATA来对页面P0至P5中的每一个执行编程操作。
在操作512中，操作控制块510可在控制器130的控制下，通过根据增量步进脉冲编程(ISPP)方法使用编程脉冲来执行编程操作。
操作控制块510使用ISPP方法的编程脉冲来执行编程操作可指本公开的非易失性存储器装置150根据公知的通用编程方法来执行编程操作。换言之，诸如闪速存储器的非易失性存储器装置可使用ISPP方法，以通过使用电压电平逐步增加的编程脉冲PGM_PUL来将输入数据W_DATA编程到存储器单元中的每一个中，其中存储器单元包括在与被选择执行编程操作的页面相对应的所选择字线中。另外，每当使用编程脉冲PGM_PUL时，ISPP方法可使用验证脉冲VR_PUL来验证包括在所选择字线中的存储器单元的阈值电压电平是否达到目标电压电平。换言之，验证脉冲VR_PUL可用于验证输入数据W_DATA是否被正常地编程到字线中。简而言之，ISPP方法可先使用编程脉冲PGM_PUL，然后使用验证脉冲VR_PUL来验证基于编程脉冲PGM_PUL，在包括在所选择字线中的存储器单元之中是否存在阈值电压电平达到目标电压电平的单元。当通过验证脉冲VR_PUL验证到阈值电压电平达到目标电压电平的单元时，该编程脉冲PGM_PUL可被控制为不再使用，并且待稍后使用的编程脉冲PGM_PUL可被控制为具有比先前使用的编程脉冲PGM_PUL更高的电压电平。例如，图8示出了多个循环(loop)，在每一个循环中，在根据ISPP方法对所选择字线的存储器单元进行编程操作期间，逐渐增加的编程脉冲PGM_PUL被施加到所选择字线来对所选择字线的存储器单元进行编程，并且验证脉冲VR_PUL被施加到所选择字线来验证对存储器单元的编程。ISPP方法的编程操作对于本领域技术人员而言是公知的并且通常在闪速存储器装置中使用。
根据本发明的实施例，在操作513中，当对所选择字线的存储器单元施加编程脉冲PGM_PUL的实际应用次数PRL_USE达到最大预期应用次数PMX_EXP时，操作控制块510可将对所选择字线的存储器单元的编程操作确定为失败。
根据本发明的实施例，当虽然至少具有目标电压电平的存储器单元在所选择字线的所有存储器单元之中的比率未达到预定比率，但是实际应用次数PRL_USE达到最大预期应用次数PMX_EXP时，编程操作也被确定为失败。
可通过控制器130和非易失性存储器装置150的操作，控制运行时间中的最大预期应用次数PMX_EXP。
根据本发明的实施例，根据本发明的实施例的非易失性存储器装置150可通过设置“最大预期应用次数PMX_EXP”因子的操作来防止对所选择字线的编程操作中使用编程脉冲PGM_PUL的次数过度增加。
在操作520中，非易失性存储器装置150可将编程脉冲PGM_PUL的最小预期应用次数PLO_EXP的初始值存储在内部预设区域(未示出)中。最小预期应用次数PLO_EXP的初始值可在存储器系统110的制造阶段被存储在非易失性存储器装置150中。根据本发明的实施例，当随着存储器系统110运行和时间的流逝，对非易失性存储器装置150的每一个字线重复地执行编程操作时，对每一个字线的编程脉冲的实际应用次数可能增加并且可能反映到最小预期应用次数PLO_EXP上，因此最小预期应用次数PLO_EXP可能逐渐增加。
在操作516中，操作控制块510可通过将编程脉冲PGM_PUL的预定应用次数PSCOP与最小预期应用次数PLO_EXP相加来获得最大预期应用次数PMX_EXP。
例如，当非易失性存储器装置150具有单层单元(SLC)特性时，最小预期应用次数PLO_EXP可具有值1和2中的任何一个值，并且预定应用次数PSCOP可具有值3至5中的任何一个值。因此，最大预期应用次数PMX_EXP可具有值4至7中的任何一个值。又例如，当非易失性存储器装置150具有多层单元(MLC)特性时，最小预期应用次数PLO_EXP可具有值7和8中的任何一个值，并且预定应用次数PSCOP可具有值3至5中的任何一个值。因此，最大预期应用次数PMX_EXP可具有值10至13中的任何一个值。又例如，当非易失性存储器装置150具有三层单元(TLC)特性时，最小预期应用次数PLO_EXP可具有值17至25中的任何一个值，并且预定应用次数PSCOP可具有值3至5中的任何一个值。因此，最大预期应用次数PMX_EXP可具有值20至30中的任何一个值。如上所述的最小预期应用次数PLO_EXP、预定应用次数PSCOP和最大预期应用次数PMX_EXP仅为示例，本发明的配置和操作不限于此。与附图中所示的不同的是，具有相同特性的两个或更多个非易失性存储器装置可被包括在存储器系统110中。虽然两个或更多个非易失性存储器装置具有相同的特性，但是非易失性存储器装置不具有相同的最小预期应用次数PLO_EXP、相同的预定应用次数PSCOP以及相同的最大预期应用次数PMX_EXP。换言之，具有相同特性的两个或更多个非易失性存储器装置中的每一个可能在制造过程期间受到工艺、电压及温度(PVT)变化的影响，因此在测试过程期间，具有相同特性的两个或更多个非易失性存储器装置中的每一个可被设置成具有彼此不同的最小预期应用次数PLO_EXP、预定应用次数PSCOP和最大预期应用次数PMX_EXP。
在操作1301中，在初始操作期间，控制器130可将最小预期应用次数PLO_EXP从非易失性存储器装置150加载到内部存储器144中并作为最小参考应用次数PLO_REF。
即使在最初制造非易失性存储器装置150时从未对非易失性存储器装置150执行编程操作，但是通过在非易失性存储器装置150的制造过程期间的测试，关于编程操作的最小预期应用次数PLO_EXP的初始值可被确定并存储在非易失性存储器装置150的预设区域中。即使当非易失性存储器装置150被安装和使用时，最小预期应用次数PLO_EXP的初始值也可通过控制器130的操作而被更新并被存储在非易失性存储器装置150的预设区域中，这将在下面进行描述。
例如，如前所述，在非易失性存储器装置150具有存储器单元中的每一个中存储1位数据的单层单元(SLC)特性的情况下，当从未对非易失性存储器装置150执行编程操作时，最小预期应用次数PLO_EXP的初始值可通过在非易失性存储器装置150的制造过程期间的测试而被确定为值2并被存储在非易失性存储器装置150的预设区域中。在这种情况下，控制器130可加载存储在非易失性存储器装置150的预设区域中、具有值2的最小预期应用次数PLO_EXP并将加载的最小预期应用次数PLO_EXP作为具有值2的最小参考应用次数PLO_REF存储在内部存储器144中。随后，当对非易失性存储器装置150执行编程操作时，通过控制器130的操作，最小预期应用次数PLO_EXP的初始值可被更新并被确定为值3，并且被存储在非易失性存储器装置150的预设区域中，这将在下面进行描述。在这种情况下，控制器130可加载存储在非易失性存储器装置150的预设区域中、具有值3的最小预期应用次数PLO_EXP并将加载的最小预期应用次数PLO_EXP作为具有值3的最小参考应用次数PLO_REF存储在内部存储器144中。
又例如，如前所述，在非易失性存储器装置150具有存储器单元中的每一个中存储2位数据的多层单元(MLC)特性的情况下，当从未对非易失性存储器装置150执行编程操作时，最小预期应用次数PLO_EXP的初始值可通过在非易失性存储器装置150的制造过程期间的测试而被确定为值8并被存储在非易失性存储器装置150的预设区域中。在这种情况下，控制器130可加载存储在非易失性存储器装置150的预设区域中、具有值8的最小预期应用次数PLO_EXP并将加载的最小预期应用次数PLO_EXP作为具有值8的最小参考应用次数PLO_REF存储在内部存储器144中。随后，当对非易失性存储器装置150执行编程操作时，通过控制器130的操作，最小预期应用次数PLO_EXP的初始值可被更新并被确定为值9，并且被存储在非易失性存储器装置150的预设区域中，这将在下面进行描述。在这种情况下，控制器130可加载存储在非易失性存储器装置150的预设区域中、具有值9的最小预期应用次数PLO_EXP并将加载的最小预期应用次数PLO_EXP作为具有值9的最小参考应用次数PLO_REF存储在内部存储器144中。
又例如，如前所述，在非易失性存储器装置150具有存储器单元中的每一个中存储3位数据的三层单元(TLC)特性的情况下，当从未对非易失性存储器装置150执行编程操作时，最小预期应用次数PLO_EXP的初始值可通过在非易失性存储器装置150的制造过程期间的测试而被确定为值21并被存储在非易失性存储器装置150的预设区域中。在这种情况下，控制器130可加载存储在非易失性存储器装置150的预设区域中、具有值21的最小预期应用次数PLO_EXP并将加载的最小预期应用次数PLO_EXP作为具有值21的最小参考应用次数PLO_REF存储在内部存储器144中。随后，当对非易失性存储器装置150执行编程操作时，通过控制器130的操作，最小预期应用次数PLO_EXP的初始值可被更新并被确定为值24，并且被存储在非易失性存储器装置150的预设区域中，这将在下面进行描述。在这种情况下，控制器130可加载存储在非易失性存储器装置150的预设区域中、具有值24的最小预期应用次数PLO_EXP并将加载的最小预期应用次数PLO_EXP作为具有值24的最小参考应用次数PLO_REF存储在内部存储器144中。
在实施例中，可同时将最小预期应用次数PLO_EXP和最小参考应用次数PLO_REF存储在内部存储器144中。在另一实施例中，控制器130可将从非易失性存储器装置150加载的最小预期应用次数PLO_EXP仅作为最小参考应用次数PLO_REF加载在内部存储器144中。
初始操作可指存储器系统110的包括启动操作的任何预定操作。
在操作1302中，每当初始操作之后，完成对所选择字线的编程操作时，控制器130都可检查对所选择字线的实际应用次数PRL_USE，并且基于检查结果来控制最小参考应用次数PLO_REF。
在操作1303中，当对所选择字线的实际应用次数PRL_USE大于最小参考应用次数PLO_REF时，控制器130可将最小参考应用次数PLO_REF增加至对所选择字线的编程操作的实际应用次数PRL_USE。
在操作1304中，控制器130可在每一个预定时刻，将内部存储器144的最小参考应用次数PLO_REF与存储在非易失性存储器装置150中的最小预期应用次数PLO_EXP进行比较，并且可基于比较结果来更新最小预期应用次数PLO_EXP。换言之，在操作1305和514中，当最小预期应用次数PLO_EXP小于最小参考应用次数PLO_REF时，控制器130可将最小预期应用次数PLO_EXP增加至最小参考应用次数PLO_REF，并且可将增加的最小预期应用次数PLO_EXP更新至非易失性存储器装置150。
在实施例中，当控制器130在初始操作期间将非易失性存储器装置150的最小预期应用次数PLO_EXP作为最小参考应用次数PLO_REF和最小预期应用次数PLO_EXP加载在内部存储器144中时，控制器130可在每一个预定时刻，将内部存储器144的最小参考应用次数PLO_REF与内部存储器144的最小预期应用次数PLO_EXP进行比较。
在实施例中，当控制器130将非易失性存储器装置150的最小预期应用次数PLO_EXP仅作为最小参考应用次数PLO_REF加载在内部存储器144中时，控制器130可在每一个预定时刻，将非易失性存储器装置150的最小预期应用次数PLO_EXP与内部存储器144的最小参考应用次数PLO_REF进行比较。
预定时刻可以是控制器130请求对所选择字线进行编程操作的次数达到预定次数的时刻。例如，控制器130请求对所选择字线进行编程操作的次数可以是100的倍数，即100、200、300等。
如上所述，在存储器系统110的制造阶段，最小预期应用次数PLO_EXP的初始值可被存储在非易失性存储器装置150中。根据对每一个字线的每一个编程操作的实际应用次数PRL_USE，除了可调整针对非易失性存储器装置150的每一个字线的最小预期应用次数PLO_EXP之外，还可调整最大预期应用次数PMX_EXP。
根据本发明的实施例，因为存储器系统110正好在存储器系统110被制造之后开始运行，所以存储器系统110可基于较小的最大预期应用次数PMX_EXP，来在对非易失性存储器装置150的每一个字线的编程操作期间限制编程脉冲PGM_PUL的应用次数。因为随着存储器系统110运行和时间的流逝，对非易失性存储器装置150的每一个字线重复地执行编程操作，所以针对非易失性存储器装置150的每一个字线的实际应用次数PRL_USE可能增加，并且可能反映到最大预期应用次数PMX_EXP，因此针对每一个字线的最大预期应用次数PMX_EXP可逐渐增加。因此，随着存储器系统110继续运行和时间的流逝，存储器系统110可基于最大预期应用次数PMX_EXP来限制针对非易失性存储器装置150的每一个字线的编程脉冲PGM_PUL的应用次数，其中每当完成对每一个字线的编程操作时，实际应用次数PRL_USE被反映到最大预期应用次数PMX_EXP，并且因此最大预期应用次数PMX_EXP变得更大。最大预期应用次数PMX_EXP不超过编程脉冲PGM_PUL的应用次数，以达到用于对字线的存储器单元进行编程的最大电平。
图6是示出存储器系统110的编程操作的流程图。
参照图5和图6，操作S61可以是控制器130的操作。操作S62可以是非易失性存储器装置150的操作。操作S63可以是控制器130和非易失性存储器装置150两者的操作。
在操作S62的操作S621中，根据ISPP方法的最小预期应用次数PLO_EXP的初始值被存储在非易失性存储器装置150中。可在制造存储器系统110时执行对应于操作520的操作S621。
在操作S61的操作S612中，当初始操作开始时，控制器130将最小预期应用次数PLO_EXP从非易失性存储器装置150加载在内部存储器144中以作为最小参考应用次数PLO_REF。
在操作S62的操作S622中，非易失性存储器装置150从控制器130接收编程命令W_CMD和输入数据W_DATA。
在操作S62的操作S623中，非易失性存储器装置150可根据ISPP方法执行编程操作。
在操作S62的操作S624中，操作控制块510可检查在实际应用次数PRL_USE达到最大预期应用次数PMX_EXP之前，编程操作是否完成。
在操作S62的操作S625中，当在实际应用次数PRL_USE达到最大预期应用次数PMX_EXP之前没有完成编程操作(即，在操作S624中为“否”)时，操作控制块510可确定编程操作失败。
当在实际应用次数PRL_USE达到最大预期应用次数PMX_EXP之前完成编程操作或当实际应用次数PRL_USE达到最大预期应用次数PMX_EXP时完成编程操作(即，在操作S624中为“是”)时，操作控制块510可将完成编程操作的实际应用次数PRL_USE以及通知编程操作完成的响应提供给控制器130。
在操作S61的操作S613中，控制器130可检查提供的实际应用次数PRL_USE是否具有大于最小参考应用次数PLO_REF的值。
当实际应用次数PRL_USE具有与最小参考应用次数PLO_REF相同或小于最小参考应用次数PLO_REF的值(即，在操作S613中为“否”)时，控制器130可执行操作S61的操作S615以检查预定时刻。
当实际应用次数PRL_USE具有大于最小参考应用次数PLO_REF的值(即，在操作S613中为“是”)时，在操作S61的操作S614中，控制器130可将最小参考应用次数PLO_REF增加至实际应用次数PRL_USE。
在执行了操作S614之后，控制器130可执行操作S615。
当不处于预定时刻(即，在操作S615中为“否”)时，进程可返回到操作S62的操作S622。
当处于预定时刻(即，在操作S615中为“是”)时，在操作S61的操作S616中，控制器130可检查增加的最小参考应用次数PLO_REF是否具有大于最小预期应用次数PLO_EXP的值。
当增加的最小参考应用次数PLO_REF具有与最小预期应用次数PLO_EXP相同或小于最小预期应用次数PLO_EXP的值时，进程可返回到操作S62的操作S622。
当增加的最小参考应用次数PLO_REF具有大于最小预期应用次数PLO_EXP的值(即，在操作S616中为“是”)时，在操作S63中，控制器130可将最小预期应用次数PLO_EXP的值增加至增加的最小参考应用次数PLO_REF的值，并且将增加的最小预期应用次数PLO_EXP更新至非易失性存储器装置150中。
在操作S63之后，操作可返回到操作S61的操作S612，在操作S61的操作S612中可再次执行初始操作。当在操作S63和操作S612之间包括断电操作时，可如原样执行操作S612。然而，当在操作S613和操作S612之间不包括断电操作时，可绕过操作S612，并可执行后续的操作S622。
图7是示出存储器系统110的编程操作的流程图。
参照图7，图7所示的存储器系统110与图5所示的存储器系统110的不同之处在于，图7所示的存储器系统110可进一步包括非易失性存储器装置1510和1520。
也就是说，根据本发明的实施例的图5所示的存储器系统110可包括单个非易失性存储器装置150，但是根据本发明的另一实施例的图7所示的存储器系统110可包括两个非易失性存储器装置1510和1520。因此，此处省略了对图7所示的存储器系统110与图5所示的存储器系统110相同或基本相似的构造和操作的重复描述。
参照图7，存储器系统110可包括控制器130、第一非易失性存储器装置1510和第二非易失性存储器装置1520。第一非易失性存储器装置1510可包括第一操作控制块710和多个第一存储块1512。第二非易失性存储器装置1520可包括第二操作控制块730和多个第二存储块1522。第一操作控制块710和第二操作控制块730可以是与图5所示的操作控制块510相同的组成元件。
具体而言，第一非易失性存储器装置1510可响应于控制器130施加的第一编程命令W_CMD1和第一输入数据W_DATA1，对第一页面P10、P11、P12、P13、P14、P15……(以下称为“P10至P15”)中的每一个页面执行编程操作。
在操作712中，第一非易失性存储器装置1510的第一操作控制块710可在控制器130的控制下，使用增量步进脉冲编程(ISPP)方法的编程脉冲来执行编程操作。
在操作713中，当第一非易失性存储器装置1510的第一操作控制块710使用根据ISPP方法的第一编程脉冲PGM_PUL1来执行编程操作时，在验证到第一编程脉冲PGM_PUL1的第一实际应用次数PRL_USE1达到第一最大预期应用次数PMX_EXP1的情况下，第一操作控制块710可确定编程操作失败。在操作720中，第一非易失性存储器装置1510可将根据ISPP方法的第一编程脉冲PGM_PUL1的第一最小预期应用次数PLO_EXP1的初始值存储在第一非易失性存储器装置1510的预设区域中。在操作716中，第一非易失性存储器装置1510的第一操作控制块710可通过将第一预定应用次数PSCOP1与存储在第一非易失性存储器装置1510的预设区域中的第一最小预期应用次数PLO_EXP1相加，来获得第一最大预期应用次数PMX_EXP1。
换言之，根据本发明的实施例的第一非易失性存储器装置1510可通过设置“第一最大预期应用次数PMX_EXP1”因子的操作，来防止对包括在第一非易失性存储器装置1510中的所选择字线的编程操作中使用第一编程脉冲PGM_PUL1的次数过度增加。
第二非易失性存储器装置1520可响应于控制器130施加的第二编程命令W_CMD2和第二输入数据W_DATA2，对第二页面P20、P21、P22、P23、P24、P25……(以下称为“P20至P25”)中的每一个页面执行编程操作。
在操作732中，第二非易失性存储器装置1520的第二操作控制块730可在控制器130的控制下使用增量步进脉冲编程(ISPP)方法的编程脉冲来执行编程操作。
在操作733中，当第二非易失性存储器装置1520的第二操作控制块730使用根据ISPP方法的第二编程脉冲PGM_PUL2来执行编程操作时，在验证到第二编程脉冲PGM_PUL2的第二实际应用次数PRL_USE2达到第二最大预期应用次数PMX_EXP2的情况下，第二操作控制块730可确定编程操作失败。在操作740中，第二非易失性存储器装置1520可将根据ISPP方法的第二编程脉冲PGM_PUL2的第二最小预期应用次数PLO_EXP2的初始值存储在第二非易失性存储器装置1520的预设区域中。在操作736中，第二非易失性存储器装置1520的第二操作控制块730可通过将第二预定应用次数PSCOP2与存储在第二非易失性存储器装置1520的预设区域中的第二最小预期应用次数PLO_EXP2相加，来获得第二最大预期应用次数PMX_EXP2。
换言之，根据本发明的实施例的第二非易失性存储器装置1520可通过设置“第二最大预期应用次数PMX_EXP2”因子的操作，来防止对包括在第二非易失性存储器装置1520中的所选择字线的编程操作中使用第二编程脉冲PGM_PUL2的次数过度增加。
包括在第一非易失性存储器装置1510中的第一页面P10至P15中的每一个页面可包括多个第一存储器单元(未示出)，并且第一存储器单元中的每一个可一次存储N位数据。N为等于或大于1的自然数。包括在第一非易失性存储器装置1510中的第一存储器单元中的每一个可具有存储器单元中的每一个中存储1位数据的单层单元(SLC)特性、存储器单元中的每一个中存储2位数据的多层单元(MLC)特性、存储器单元中的每一个中存储3位数据的三层单元(TLC)特性或者存储器单元中的每一个中存储多于3位数据的更多位数据的特性。
包括在第二非易失性存储器装置1520中的第二页面P20至P25中的每一个可包括多个第二存储器单元(未示出)，并且第二存储器单元中的每一个可一次存储M位数据。M为等于或大于1且大于N的自然数。因此，包括在第二非易失性存储器装置1520中的第二存储器单元中的每一个可具有与包括在第一非易失性存储器装置1510中的第一存储器单元的特性不同的特性。
例如，当包括在第一非易失性存储器装置1510中的第一存储器单元中的每一个具有单层单元(SLC)特性时，包括在第二非易失性存储器装置1520中的第二存储器单元中的每一个可具有多层单元(MLC)特性、三层单元(TLC)特性或者存储器单元中的每一个中存储多于3位数据的更多位数据的特性。又例如，当包括在第一非易失性存储器装置1510中的第一存储器单元中的每一个具有多层单元(MLC)特性时，包括在第二非易失性存储器装置1520中的第二存储器单元中的每一个可具有三层单元(TLC)特性或存储器单元中的每一个中存储多于3位数据的更多位数据的特性。
具有不同特性的第一非易失性存储器装置1510和第二非易失性存储器装置1520可被包括在存储器系统110中。因此，第一最小预期应用次数PLO_EXP1可小于第二最小预期应用次数PLO_EXP2，第一预定应用次数PSCOP1可小于第二预定应用次数PSCOP2，并且第一最大预期应用次数PMX_EXP1可小于第二最大预期应用次数PMX_EXP2。
因为具有不同特性的第一非易失性存储器装置1510和第二非易失性存储器装置1520可被包括在存储器系统110中，所以控制器130可将对第一非易失性存储器装置1510的编程操作的控制和对第二非易失性存储器装置1520的编程操作的控制完全分开。
具体而言，在操作1306中，控制器130可从第一非易失性存储器装置1510加载第一最小预期应用次数PLO_EXP1，并且将加载的第一最小预期应用次数PLO_EXP1作为第一最小参考应用次数PLO_REF1存储在内部存储器144中。进一步地，控制器130可从第二非易失性存储器装置1520加载第二最小预期应用次数PLO_EXP2，并将加载的第二最小预期应用次数PLO_EXP2作为第二最小参考应用次数PLO_REF2存储在内部存储器144中。
即使当最初制造第一非易失性存储器装置1510时从未对第一非易失性存储器装置1510执行编程操作，关于编程操作的第一最小预期应用次数PLO_EXP1的初始值也可通过第一非易失性存储器装置1510的制造过程期间的测试，来被确定并存储在第一非易失性存储器装置1510的预设区域中。即使当安装和使用第一非易失性存储器装置1510时，第一最小预期应用次数PLO_EXP1的初始值也可通过控制器130的操作而被更新并被存储在第一非易失性存储器装置1510的预设区域中，这将在下面进行描述。
类似地，即使当最初制造第二非易失性存储器装置1520时从未对第二非易失性存储器装置1520执行编程操作，关于编程操作的第二最小预期应用次数PLO_EXP2的初始值也可通过第二非易失性存储器装置1520的制造过程期间的测试，来被确定并存储在第二非易失性存储器装置1520的预设区域中。即使当安装并使用第二非易失性存储器装置1520时，第二最小预期应用次数PLO_EXP2的初始值也可通过控制器130的操作而被更新并被存储在第二非易失性存储器装置1520的预设区域中，这将在下面进行描述。
例如，在第一非易失性存储器装置1510具有第一存储器单元中的每一个中存储1位数据的单层单元(SLC)特性的情况下，当从未对第一非易失性存储器装置1510执行编程操作时，第一最小预期应用次数PLO_EXP1的初始值可通过第一非易失性存储器装置1510的制造过程期间的测试，被确定为值2并被存储在第一非易失性存储器装置1510的预设区域中。在第二非易失性存储器装置1520具有第二存储器单元中的每一个中存储3位数据的三层单元(TLC)特性的情况下，当从未对第二非易失性存储器装置1520执行编程操作时，第二最小预期应用次数PLO_EXP2的初始值可通过第二非易失性存储器装置1520的制造过程期间的测试，被确定为值21并被存储在第二非易失性存储器装置1520的预设区域中。
在这种情况下，控制器130可加载存储在第一非易失性存储器装置1510的预设区域中、具有值2的第一最小预期应用次数PLO_EXP1并将加载的第一最小预期应用次数PLO_EXP1作为具有值2的第一最小参考应用次数PLO_REF1存储在内部存储器144中。进一步地，控制器130可加载存储在第二非易失性存储器装置1520的预设区域中、具有值21的第二最小预期应用次数PLO_EXP2并将加载的第二最小预期应用次数PLO_EXP2作为具有值21的第二最小参考应用次数PLO_REF2存储在内部存储器144中。
随后，当对第一非易失性存储器装置1510执行编程操作时，第一最小预期应用次数PLO_EXP1的初始值可通过控制器130的操作，被更新并被确定为值3并且被存储在第一非易失性存储器装置1510的预设区域中，这将在下面进行描述。在这种情况下，控制器130可加载存储在第一非易失性存储器装置1510的预设区域中、具有值3的第一最小预期应用次数PLO_EXP1并将加载的第一最小预期应用次数PLO_EXP1作为具有值3的第一最小参考应用次数PLO_REF1存储在内部存储器144中。类似地，当对第二非易失性存储器装置1520执行编程操作时，第二最小预期应用次数PLO_EXP2的初始值可通过控制器130的操作，被更新并被确定为值24并且被存储在第二非易失性存储器装置1520的预设区域中，这将在下面进行描述。在这种情况下，控制器130可加载存储在第二非易失性存储器装置1520的预设区域中、具有值24的第二最小预期应用次数PLO_EXP2并将加载的第二最小预期应用次数PLO_EXP2作为具有值24的第二最小参考应用次数PLO_REF2存储在内部存储器144中。
从第一非易失性存储器装置1510的预设区域加载的第一最小预期应用次数PLO_EXP1和从第二非易失性存储器装置1520的预设区域加载的第二最小预期应用次数PLO_EXP2可同时作为第一最小预期应用次数PLO_EXP1与第一最小参考应用次数PLO_REF1以及第二最小预期应用次数PLO_EXP2与第二最小参考应用次数PLO_REF2，存储在控制器130的内部存储器144中。换言之，如图所示，第一最小预期应用次数PLO_EXP1、第一最小参考应用次数PLO_REF1、第二最小预期应用次数PLO_EXP2以及第二最小参考应用次数PLO_REF2可被同时存储在控制器130的内部存储器144中。在与附图所示的实施例不同的另一实施例中，控制器130可将从第一非易失性存储器装置1510的预设区域加载的第一最小预期应用次数PLO_EXP1和从第二非易失性存储器装置1520的预设区域加载的第二最小预期应用次数PLO_EXP2分别仅作为第一最小参考应用次数PLO_REF1和第二最小参考应用次数PLO_REF2存储在内部存储器144中。
初始操作可指向存储器系统110供应电力的操作。可以将根据系统设计者的决定执行的预定操作确定为初始操作。包括在控制器130中的内部存储器144可以是与参照图1描述的存储器144相同的组成元件。
在操作1307中，每当在初始操作之后，完成对第一非易失性存储器装置1510的编程操作时，控制器130可检查第一实际应用次数PRL_USE1，并且基于检查结果来控制第一最小参考应用次数PLO_REF1。换言之，在操作1308中，作为检查结果，当在编程操作期间使用的第一编程脉冲PGM_PUL1的第一实际应用次数PRL_USE1大于第一最小参考应用次数PLO_REF1时，控制器130可将第一最小参考应用次数PLO_REF1增加至在编程操作期间使用的第一编程脉冲PGM_PUL1的第一实际应用次数PRL_USE1。
具体而言，在初始操作之后，控制器130可请求对第一非易失性存储器装置1510进行编程操作，因此第一非易失性存储器装置1510可使用根据ISPP方法的多个第一编程脉冲PGM_PUL1来完成编程操作的执行。在第一非易失性存储器装置1510完成编程操作的执行之前使用第一编程脉冲PGM_PUL1的次数可以是第一实际应用次数PRL_USE1。当对第一非易失性存储器装置1510执行由控制器130请求的编程操作时，无论编程操作是成功还是失败，可能必须将编程操作的结果与第一实际应用次数PRL_USE1一起传输到控制器130。
在操作1311中，控制器130可在每一个第一预定时刻将内部存储器144的第一最小参考应用次数PLO_REF1与第一非易失性存储器装置1510的第一最小预期应用次数PLO_EXP1进行比较，并且可基于比较结果来更新第一最小预期应用次数PLO_EXP1。换言之，作为比较结果，当第一非易失性存储器装置1510的第一最小预期应用次数PLO_EXP1小于内部存储器144的第一最小参考应用次数PLO_REF1时，在操作1312中，控制器130可将第一非易失性存储器装置1510的第一最小预期应用次数PLO_EXP1增加至内部存储器144的第一最小参考应用次数PLO_REF1，并且在操作714中，控制器130可将增加的第一最小预期应用次数PLO_EXP1更新至第一非易失性存储器装置1510。
如图所示，当在初始操作期间，控制器130加载第一最小预期应用次数PLO_EXP1并将加载的第一最小预期应用次数PLO_EXP1作为第一最小参考应用次数PLO_REF1和第一最小预期应用次数PLO_EXP1存储在内部存储器144中时，控制器130可在每一个第一预定时刻，将内部存储器144的第一最小参考应用次数PLO_REF1的值与内部存储器144的第一最小预期应用次数PLO_EXP1的值进行比较。然而，与图中所示不同的是，当控制器130加载第一非易失性存储器装置1510的第一最小预期应用次数PLO_EXP1并将加载的第一最小预期应用次数PLO_EXP1仅作为第一最小参考应用次数PLO_REF1存储在内部存储器144中时，控制器130可在每一个第一预定时刻，将从第一非易失性存储器装置1510加载的第一最小预期应用次数PLO_EXP1的值与内部存储器144的第一最小参考应用次数PLO_REF1的值进行比较。
在操作1309中，每当在初始操作之后，完成对第二非易失性存储器装置1520的编程操作时，控制器130可检查第二实际应用次数PRL_USE2，并且基于检查结果来控制第二最小参考应用次数PLO_REF2。换言之，在操作1310中，作为检查结果，当在编程操作期间使用的第二编程脉冲PGM_PUL2的第二实际应用次数PRL_USE2大于第二最小参考应用次数PLO_REF2时，控制器130可将第二最小参考应用次数PLO_REF2增加至在编程操作期间使用的第二编程脉冲PGM_PUL2的第二实际应用次数PRL_USE2。
具体而言，在初始操作之后，控制器130可请求对第二非易失性存储器装置1520进行编程操作，因此第二非易失性存储器装置1520可使用根据ISPP方法的多个第二编程脉冲PGM_PUL2来完成编程操作的执行。在第二非易失性存储器装置1520完成编程操作的执行之前使用第二编程脉冲PGM_PUL2的次数可以是第二实际应用次数PRL_USE2。当对第二非易失性存储器装置1520执行由控制器130请求的编程操作时，无论编程操作是成功还是失败，可能必须将编程操作的结果与第二实际应用次数PRL_USE2一起传输到控制器130。
在操作1313中，控制器130可在每一个第二预定时刻，将内部存储器144的第二最小参考应用次数PLO_REF2与第二非易失性存储器装置1520的第二最小预期应用次数PLO_EXP2进行比较，并且可基于比较结果来更新第二最小预期应用次数PLO_EXP2。换言之，作为比较结果，当第二非易失性存储器装置1520的第二最小预期应用次数PLO_EXP2小于内部存储器144的第二最小参考应用次数PLO_REF2时，在操作1314中，控制器130可将第二非易失性存储器装置1520的第二最小预期应用次数PLO_EXP2增加至内部存储器144的第二最小参考应用次数PLO_REF2，并且在操作734中，控制器130可将增加的第二最小预期应用次数PLO_EXP2更新至第二非易失性存储器装置1520。
如图所示，当在初始操作期间，控制器130加载第二非易失性存储器装置1520的第二最小预期应用次数PLO_EXP2并将加载的第二最小预期应用次数PLO_EXP2作为第二最小参考应用次数PLO_REF2和第二最小预期应用次数PLO_EXP2存储在内部存储器144中时，控制器130可在每一个第二预定时刻，将内部存储器144的第二最小参考应用次数PLO_REF2的值与内部存储器144的第二最小预期应用次数PLO_EXP2的值进行比较。然而，在不同于附图所示的实施例中，当控制器130加载第二非易失性存储器装置1520的第二最小预期应用次数PLO_EXP2并将加载的第二最小预期应用次数PLO_EXP2仅作为第二最小参考应用次数PLO_REF2存储在内部存储器144中时，控制器130可在每一个第二预定时刻，将从第二非易失性存储器装置1520加载的第二最小预期应用次数PLO_EXP2的值与内部存储器144的第二最小参考应用次数PLO_REF2的值进行比较。
每当对第一非易失性存储器装置1510的编程操作的完成次数达到第一预定应用次数时，可重复第一预定时刻。换言之，第一预定时刻可以是控制器130请求对第一非易失性存储器装置1510进行编程操作的次数达到第一预定应用次数的时刻。
每当对第二非易失性存储器装置1520的编程操作的完成次数达到第二预定应用次数时，可重复第二预定时刻。换言之，第二预定时刻可以是控制器130请求对第二非易失性存储器装置1520进行编程操作的次数达到第二预定应用次数的时刻。
因为包括在第一非易失性存储器装置1510中的第一存储器单元中的每一个一次存储的位的数量小于包括在第二非易失性存储器装置1520中的第二存储器单元中的每一个一次存储的位的数量，所以对于单次编程操作，第二存储器单元的耐久性可能相对于第一存储器单元的耐久性变弱。因此，用于确定第一预定时刻的第一预定应用次数可大于用于确定第二预定时刻的第二预定应用次数。第一预定应用次数和第二预定应用次数之间的差异可能根据系统设计者的决定而变化。
例如，第一预定时刻可以是第一预定应用次数是100的倍数，即100、200、300等的时刻，其中第一预定应用次数是控制器130请求对第一非易失性存储器装置1510进行编程操作的次数。第二预定时刻可以是第二预定应用次数是50的倍数，即50、100、150等的时刻，其中第二预定应用次数是控制器130请求对第二非易失性存储器装置1520进行编程操作的次数。
如上所述，通过初始操作之后的由控制器130执行的操作，可控制存储在第一非易失性存储器装置1510的预设区域中的第一最小预期应用次数PLO_EXP1，这表示也可控制第一最大预期应用次数PMX_EXP1。另外，通过初始操作之后的由控制器130执行的操作，可控制存储在第二非易失性存储器装置1520的预设区域中的第二最小预期应用次数PLO_EXP2，这表示也可控制第二最大预期应用次数PMX_EXP2。第一最小预期应用次数PLO_EXP1和第二最小预期应用次数PLO_EXP2可被彼此独立地控制。因此，根据本发明的实施例的存储器系统110可在第一非易失性存储器装置1510被制造之后的相对初始时段中，基于相对较小的第一最大预期应用次数PMX_EXP1来限制在对所选择字线进行编程操作期间使用第一编程脉冲PGM_PUL1的次数，并且在第一非易失性存储器装置1510被制造之后的较后时段中，基于相对较大的第一最大预期应用次数PMX_EXP1来限制在对所选择字线进行编程操作期间使用第一编程脉冲PGM_PUL1的次数。此外，根据本发明的实施例的存储器系统110可在第二非易失性存储器装置1520被制造之后的相对初始时段中，基于相对较小的第二最大预期应用次数PMX_EXP2来限制在对所选择字线进行编程操作期间使用第二编程脉冲PGM_PUL2的次数，并且在第二非易失性存储器装置1520被制造之后的较后时段中，基于相对较大的第二最大预期应用次数PMX_EXP2来限制在对所选择字线进行编程操作期间使用第二编程脉冲PGM_PUL2的次数。存储器系统110可将控制第一非易失性存储器装置1510的第一最大预期应用次数PMX_EXP1的操作和控制第二非易失性存储器装置1520的第二最大预期应用次数PMX_EXP2的操作完全分开。
根据本发明的实施例，可以实时计算和调整对非易失性存储器装置150使用编程脉冲的最小次数和最大次数，其中通过使用增量步进脉冲编程(ISPP)方法的编程脉冲来对非易失性存储器装置150执行编程操作。因此，可以防止编程脉冲的过度使用。
图9至图17是示意性示出根据各个实施例的图1至图8的数据处理系统的应用示例的示图。
图9是示意性示出包括根据实施例的存储器系统的数据处理系统的示例的示图。图9示意性示出了应用根据实施例的存储器系统的存储卡系统。
参照图9，存储卡系统6100可包括存储器控制器6120、存储器装置6130和连接器6110。
更具体地，存储器控制器6120可被连接至通过非易失性存储器实施的存储器装置6130，并被配置成访问存储器装置6130。例如，存储器控制器6120可被配置成控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可被配置成提供存储器装置6130和主机之间的接口并驱动固件以控制存储器装置6130。也就是说，存储器控制器6120可对应于参照图1至图8描述的存储器系统110的控制器130，并且存储器装置6130可对应于参照图1至图8描述的存储器系统110的存储器装置150。
因此，存储器控制器6120可包括RAM、处理单元、主机接口、存储器接口和错误校正单元。存储器控制器6120可进一步包括图1所述的元件。
存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。例如，如参照图1所述，存储器控制器6120可被配置成通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WIFI以及蓝牙。因此，根据实施例的存储器系统和数据处理系统可应用于有线/无线电子装置，或者特别是移动电子装置。
存储器装置6130可通过非易失性存储器来实施。例如，存储器装置6130可通过诸如以下的各种非易失性存储器装置来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移力矩磁性RAM(STT-MRAM)。存储器装置6130可包括如图1的存储器装置150中的多个管芯。
存储器控制器6120和存储器装置6130可被集成至单个半导体装置中。例如，存储器控制器6120和存储器装置6130可通过集成至单个半导体装置中构成固态驱动器(SSD)。此外，存储器控制器6120和存储器装置6130可构成存储卡，诸如PC卡(PCMCIA：个人计算机存储卡国际协会)、标准闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)以及通用闪速存储(UFS)。
图10是示意性示出包括根据实施例的存储器系统的数据处理系统的另一示例的示图。
参照图10，数据处理系统6200可包括具有一个或多个非易失性存储器的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。图10所示的数据处理系统6200可作为如参照图1所描述的诸如存储卡(CF、SD、微型SD等)或USB装置的存储介质。存储器装置6230可对应于图1至图8所述的存储器系统110中的存储器装置150，并且存储器控制器6220可对应于图1至图8所述的存储器系统110中的控制器130。
存储器控制器6220可响应于主机6210的请求控制对存储器装置6230的读取操作、写入操作或擦除操作，并且存储器控制器6220可包括一个或多个CPU 6221、诸如RAM 6222的缓冲存储器、ECC电路6223、主机接口6224以及诸如NVM接口6225的存储器接口。
CPU 6221可控制对存储器装置6230的操作，例如读取操作、写入操作、文件系统管理操作和坏页面管理操作。RAM 6222可根据CPU 6221的控制来操作且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时，通过CPU 6221处理的数据可被临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM 6222可用于缓冲从主机6210传输到存储器装置6230的数据或从存储器装置6230传输到主机6210的数据。当RAM6222用作高速缓冲存储器时，RAM 6222可辅助低速存储器装置6230以高速运行。
ECC电路6223可对应于图1所示的控制器130的ECC单元138。如参照图1所述，ECC电路6223可生成用于校正从存储器装置6230提供的数据的失效位或错误位的ECC(错误校正码)。ECC电路6223可对提供给存储器装置6230的数据执行错误校正编码，从而形成具有奇偶校验位的数据。奇偶校验位可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。此时，ECC电路6223可使用奇偶校验位来校正错误。例如，如参照图1所述，ECC电路6223可使用LDPC码、BCH码、turbo码、里德-所罗门码、卷积码、RSC或诸如TCM或BCM的编码调制来校正错误。
存储器控制器6220可通过主机接口6224向主机6210传输数据/接收来自主机6210的数据，并通过NVM接口6225向存储器装置6230传输数据/接收来自存储器装置6230的数据。主机接口6224可通过PATA总线、SATA总线、SCSI、USB、PCIe或NAND接口连接至主机6210。存储器控制器6220可利用诸如WiFi或长期演进(LTE)的移动通信协议具有无线通信功能。存储器控制器6220可连接至外部装置，例如主机6210或另一个外部装置，然后向外部装置传输数据/接收来自外部装置的数据。特别地，由于存储器控制器6220被配置成通过各种通信协议中的一种或多种与外部装置通信，因此根据实施例的存储器系统和数据处理系统可被应用于有线/无线电子装置或特别是移动电子装置。
图11是示意性示出包括根据实施例的存储器系统的数据处理系统的另一示例的示图。图11示意性示出应用根据实施例的存储器系统的SSD。
参照图11，SSD 6300可包括控制器6320和包括多个非易失性存储器的存储器装置6340。控制器6320可对应于图1的存储器系统110中的控制器130，并且存储器装置6340可对应于图1的存储器系统中的存储器装置150。
更具体地，控制器6320可通过多个通道CH1至CHi连接至存储器装置6340。控制器6320可包括一个或多个处理器6321、缓冲存储器6325、ECC电路6322、主机接口6324以及诸如非易失性存储器接口6326的存储器接口。
缓冲存储器6325可临时存储从主机6310提供的数据或从包括在存储器装置6340中的多个闪速存储器NVM提供的数据，或者临时存储多个闪速存储器NVM的元数据，例如，包括映射表的映射数据。缓冲存储器6325可通过诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器来实施。为便于描述，图11说明缓冲存储器6325存在于控制器6320中。然而，缓冲存储器6325可存在于控制器6320的外部。
ECC电路6322可在编程操作期间计算待被编程到存储器装置6340的数据的ECC值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可提供与诸如主机6310的外部装置的接口功能，并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。
此外，可提供应用了图1的存储器系统110的多个SSD 6300来实施数据处理系统，例如，RAID(独立磁盘冗余阵列)系统。此时，RAID系统可包括多个SSD 6300和用于控制多个SSD 6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的写入命令的RAID级别信息，在SSD 6300中选择一个或多个存储器系统或SSD 6300，并将对应于写入命令的数据输出到选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的读取命令的RAID级别信息，在SSD6300中选择一个或多个存储器系统或SSD 6300，并将从所选择的SSD 6300读取的数据提供给主机6310。
图12是示意性示出包括根据实施例的存储器系统的数据处理系统的另一示例的示图。图12示意性示出应用了根据实施例的存储器系统的嵌入式多媒体卡(eMMC)。
参照图12，eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1的存储器系统110中的控制器130，并且存储器装置6440可对应于图1的存储器系统110中的存储器装置150。
更具体地，控制器6430可通过多个通道连接至存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口6431和诸如NAND接口6433的存储器接口。
内核6432可控制eMMC 6400的操作，主机接口6431可提供控制器6430和主机6410之间的接口功能，并且NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可用作并行接口，例如参照图1所描述的MMC接口。此外，主机接口6431可用作串行接口，例如UHS((超高速)-I/UHS-II)接口。
图13至图16是示意性示出包括根据实施例的存储器系统的数据处理系统的其它示例的示图。图13至图16示意性示出应用根据实施例的存储器系统的UFS(通用闪存)系统。
参照图13至图16，UFS系统6500、6600、6700和6800可分别包括主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可用作有线/无线电子装置或特别是移动电子装置的应用处理器，UFS装置6520、6620、6720和6820可用作嵌入式UFS装置，并且UFS卡6530、6630、6730和6830可用作外部嵌入式UFS装置或可移除UFS卡。
各个UFS系统6500、6600、6700和6800中的主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS协议与诸如有线/无线电子装置或特别是移动电子装置的外部装置通信，并且UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过图1所示的存储器系统110来实施。例如，在UFS系统6500、6600、6700和6800中，UFS装置6520、6620、6720和6820可以参照图10至图12描述的数据处理系统6200、SSD 6300或eMMC 6400的形式来实施，并且UFS卡6530、6630、6730和6830可以参照图9描述的存储卡系统6100的形式来实施。
此外，在UFS系统6500、6600、6700和6800中，主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS接口，例如，MIPI(移动产业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议)彼此通信。此外，UFS装置6520、6620、6720和6820与UFS卡6530、6630、6730和6830可通过除UFS协议以外的各种协议，例如，UFD、MMC、SD、迷你SD和微型SD彼此通信。
在图13所示的UFS系统6500中，主机6510、UFS装置6520以及UFS卡6530中的每一个可包括UniPro。主机6510可执行交换操作，以便与UFS装置6520和UFS卡6530通信。特别地，主机6510可通过例如UniPro处的L3交换的链路层交换与UFS装置6520或UFS卡6530通信。此时，UFS装置6520和UFS卡6530可通过主机6510的UniPro处的链路层交换来彼此通信。在实施例中，为便于描述，已经例示了其中一个UFS装置6520和一个UFS卡6530连接到主机6510的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至主机6510，并且多个UFS卡可并联或以星型形式连接至UFS装置6520，或者串联或以链型形式连接至UFS装置6520。
在图14所示的UFS系统6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可包括UniPro，并且主机6610可通过执行交换操作的交换模块6640，例如，通过在UniPro处执行链路层交换例如L3交换的交换模块6640，与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过UniPro处的交换模块6640的链路层交换来彼此通信。在实施例中，为便于描述，已经例示了其中一个UFS装置6620和一个UFS卡6630连接至交换模块6640的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至交换模块6640，并且多个UFS卡可串联或以链型形式连接至UFS装置6620。
在图15所示的UFS系统6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可包括UniPro，并且主机6710可通过执行交换操作的交换模块6740，例如通过在UniPro处执行链路层交换例如L3交换的交换模块6740，与UFS装置6720或UFS卡6730通信。此时，UFS装置6720和UFS卡6730可通过UniPro处的交换模块6740的链路层交换来彼此通信，并且交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在实施例中，为便于描述，已经例示了其中一个UFS装置6720和一个UFS卡6730连接到交换模块6740的配置。然而，每个都包括交换模块6740和UFS装置6720的多个模块可并联或以星型形式连接至主机6710，或者串联或以链型形式彼此连接。此外，多个UFS卡可并联或以星型形式连接至UFS装置6720。
在图16所示的UFS系统6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行交换操作，以便与主机6810和UFS卡6830通信。特别地，UFS装置6820可通过用于与主机6810通信的M-PHY和UniPro模块和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标ID(标识符)交换操作，来与主机6810或UFS卡6830通信。此时，主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来彼此通信。在实施例中，为便于描述，已经例示了其中一个UFS装置6820连接至主机6810且一个UFS卡6830连接至UFS装置6820的配置。然而，多个UFS装置可并联或以星型形式连接至主机6810，或串联或以链型形式连接至主机6810，并且多个UFS卡可并联或以星型形式连接至UFS装置6820，或串联或以链型形式连接至UFS装置6820。
图17是示意性示出包括根据实施例的存储器系统的数据处理系统的另一示例的示图。图17是示意性示出应用了根据实施例的存储器系统的用户系统的示图。
参照图17，用户系统6900可包括应用处理器6930、存储器模块6920、网络模块6940、存储模块6950和用户接口6910。
更具体地，应用处理器6930可驱动包括在诸如OS的用户系统6900中的组件，并且包括控制包括在用户系统6900中的组件的控制器、接口和图形引擎。应用处理器6930可作为片上系统(SoC)被提供。
存储器模块6920可用作用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR2 SDRAM或LPDDR3 SDRAM的易失性RAM，或诸如PRAM、ReRAM、MRAM或FRAM的非易失性RAM。例如，应用处理器6930和存储器模块6920可基于POP(堆叠式封装)封装和安装。
网络模块6940可与外部装置通信。例如，网络模块6940不仅可支持有线通信，而且可支持各种无线通信协议，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(WiMAX)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)，从而与有线/无线电子装置或特别是移动电子装置通信。因此，根据本发明的实施例的存储器系统和数据处理系统可应用于有线/无线电子装置。网络模块6940可被包括在应用处理器6930中。
存储模块6950可存储数据，例如从应用处理器6930接收的数据，然后可将所存储的数据传输到应用处理器6930。存储模块6950可通过诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3D NAND闪存的非易失性半导体存储器装置来实施，并且可被提供为诸如用户系统6900的存储卡或外部驱动器的可移除存储介质。存储模块6950可对应于参照图1描述的存储器系统110。此外，存储模块6950可被实施为如上参照图11至图16所述的SSD、eMMC和UFS。
用户接口6910可包括用于向应用处理器6930输入数据或命令或者用于将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口，以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和电动机的用户输出接口。
此外，当图1的存储器系统110应用于用户系统6900的移动电子装置时，应用处理器6930可控制移动电子装置的操作，并且网络模块6940可用作用于控制与外部装置的有线/无线通信的通信模块。用户接口6910可在移动电子装置的显示/触摸模块上显示通过处理器6930处理的数据或支持从触摸面板接收数据的功能。
虽然已经针对具体实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可进行各种改变和变型。

Claims (20)

1.一种存储器系统，其包括：
非易失性存储器装置，所述非易失性存储器装置包括多个页面并且编程脉冲的最小预期应用次数A存储在所述非易失性存储器装置中，其中根据增量步进脉冲编程方法，即ISPP方法使用所述编程脉冲来对所述多个页面执行编程操作；以及
控制器，所述控制器适于在初始操作期间，从所述非易失性存储器装置加载所述最小预期应用次数A并且将所述最小预期应用次数A作为最小参考应用次数B存储在内部存储器中，所述控制器适于在所述初始操作之后，检查实际应用次数C并且根据检查结果控制所述最小参考应用次数B，所述实际应用次数C为每当所述非易失性存储器装置中完成所述编程操作时使用的所述编程脉冲的次数，以及所述控制器适于在每一个预定时刻，将所述最小参考应用次数B与所述最小预期应用次数A进行比较并且根据比较结果将所述最小预期应用次数A更新至所述非易失性存储器装置。
2.根据权利要求1所述的存储器系统，其中作为在所述初始操作之后，每当所述非易失性存储器装置中完成所述编程操作时，检查所述实际应用次数C的结果，当所述实际应用次数C大于所述最小参考应用次数B时，所述控制器将所述最小参考应用次数B增加至所述实际应用次数C。
3.根据权利要求2所述的存储器系统，其中作为在所述预定时刻，将所述最小预期应用次数A与所述最小参考应用次数B进行比较的结果，当所述最小预期应用次数A小于所述最小参考应用次数B时，所述控制器将所述最小预期应用次数A增加至所述最小参考应用次数B并且将所增加的最小预期应用次数A更新至所述非易失性存储器装置。
4.根据权利要求3所述的存储器系统，其中每当所述非易失性存储器装置中完成所述编程操作的次数达到特定次数F时，重复所述预定时刻。
5.根据权利要求2所述的存储器系统，其中当根据所述控制器的请求执行所述编程操作时，当所述编程脉冲的使用次数达到最大预期应用次数D时，所述非易失性存储器装置确定所述编程操作失败，并且所述最大预期应用次数D具有通过将预定应用次数E与所述最小预期应用次数A相加而获得的值。
6.一种存储器系统，其包括：
第一非易失性存储器装置，所述第一非易失性存储器装置包括多个第一页面并且编程脉冲的第一最小预期应用次数A1存储在所述第一非易失性存储器装置中，其中根据增量步进脉冲编程方法，即ISPP方法使用所述编程脉冲来对所述多个第一页面执行编程操作；
第二非易失性存储器装置，所述第二非易失性存储器装置包括多个第二页面并且编程脉冲的第二最小预期应用次数A2存储在所述第二非易失性存储器装置中，其中根据所述增量步进脉冲编程方法，即ISPP方法使用所述编程脉冲来对所述多个第二页面执行编程操作；以及
控制器，所述控制器适于在初始操作期间，分别从所述第一非易失性存储器装置和所述第二非易失性存储器装置加载所述第一最小预期应用次数A1和所述第二最小预期应用次数A2，并且将所述第一最小预期应用次数A1和所述第二最小预期应用次数A2分别作为第一最小参考应用次数B1和第二最小参考应用次数B2存储在内部存储器中，所述控制器适于在所述初始操作之后，检查第一实际应用次数C1和第二实际应用次数C2，并且根据检查结果控制所述第一最小参考应用次数B1和所述第二最小参考应用次数B2，所述第一实际应用次数C1为每当所述第一非易失性存储器装置中完成所述编程操作时使用的所述编程脉冲的次数，所述第二实际应用次数C2为每当所述第二非易失性存储器装置中完成所述编程操作时使用的所述编程脉冲的次数，以及所述控制器适于分别在第一预定时刻和第二预定时刻，将所述第一最小参考应用次数B1和所述第二最小参考应用次数B2分别与所述第一最小预期应用次数A1和所述第二最小预期应用次数A2进行比较，并根据比较结果将所述第一最小预期应用次数A1和所述第二最小预期应用次数A2更新至所述第一非易失性存储器装置和所述第二非易失性存储器装置。
7.根据权利要求6所述的存储器系统，其中作为在所述初始操作之后，每当所述第一非易失性存储器装置中完成所述编程操作时，检查所述第一实际应用次数C1的结果，当所述第一实际应用次数C1大于所述第一最小参考应用次数B1时，所述控制器将所述第一最小参考应用次数B1增加至所述第一实际应用次数C1。
8.根据权利要求7所述的存储器系统，其中作为在所述第一预定时刻，将所述第一最小预期应用次数A1与所述第一最小参考应用次数B1进行比较的结果，当所述第一最小预期应用次数A1小于所述第一最小参考应用次数B1时，所述控制器将所述第一最小预期应用次数A1增加至所述第一最小参考应用次数B1并且将所增加的第一最小预期应用次数A1更新至所述第一非易失性存储器装置。
9.根据权利要求7所述的存储器系统，其中作为在所述初始操作之后，每当所述第二非易失性存储器装置中完成所述编程操作时，检查所述第二实际应用次数C2的结果，当所述第二实际应用次数C2大于所述第二最小参考应用次数B2时，所述控制器将所述第二最小参考应用次数B2增加至所述第二实际应用次数C2。
10.根据权利要求9所述的存储器系统，其中作为在所述第二预定时刻，将所述第二最小预期应用次数A2与所述第二最小参考应用次数B2进行比较的结果，当所述第二最小预期应用次数A2小于所述第二最小参考应用次数B2时，所述控制器将所述第二最小预期应用次数A2增加至所述第二最小参考应用次数B2并且将所增加的第二最小预期应用次数A2更新至所述第二非易失性存储器装置。
11.根据权利要求9所述的存储器系统，其中所述多个第一页面中的每一个包括多个第一存储器单元，并且所述第一存储器单元中的每一个一次存储N位数据，并且
当根据所述控制器的请求执行所述编程操作时，当所述编程脉冲的使用次数达到第一最大预期应用次数D1时，所述第一非易失性存储器装置确定所述编程操作失败，并且所述第一最大预期应用次数D1具有通过将第一预定应用次数E1与所述第一最小预期应用次数A1相加而获得的值。
12.根据权利要求11所述的存储器系统，其中所述多个第二页面中的每一个包括多个第二存储器单元，并且所述第二存储器单元中的每一个一次存储M位数据，并且
当根据所述控制器的请求执行所述编程操作时，当所述编程脉冲的使用次数达到第二最大预期应用次数D2时，所述第二非易失性存储器装置确定所述编程操作失败，并且所述第二最大预期应用次数D2具有通过将第二预定应用次数E2与所述第二最小预期应用次数A2相加而获得的值，并且
所述第一最小预期应用次数A1小于所述第二最小预期应用次数A2，并且所述第一预定应用次数E1小于所述第二预定应用次数E2，并且
M是大于N的自然数。
13.根据权利要求12所述的存储器系统，其中每当所述第一非易失性存储器装置中完成所述编程操作的次数达到第一特定次数F1时，重复所述第一预定时刻。
14.根据权利要求13所述的存储器系统，其中每当所述第二非易失性存储器装置中完成所述编程操作的次数达到第二特定次数F2时，重复所述第二预定时刻，并且
所述第一特定次数F1大于所述第二特定次数F2。
15.一种存储器系统的操作方法，所述存储器系统包括非易失性存储器装置，所述非易失性存储器装置包括多个页面和编程脉冲的最小预期应用次数A，根据增量步进脉冲编程方法，即ISPP方法使用所述编程脉冲来对所述多个页面执行编程操作，所述操作方法包括：
在初始操作期间，从所述非易失性存储器装置加载所述最小预期应用次数A，并且将所述最小预期应用次数A作为最小参考应用次数B存储在内部存储器中；
在所述初始操作之后，检查实际应用次数C并且根据检查结果来控制所述最小参考应用次数B，所述实际应用次数C为每当所述非易失性存储器装置中完成所述编程操作时使用的所述编程脉冲的次数；以及
在每个预定时刻，将所述最小参考应用次数B与所述最小预期应用次数A进行比较，并且根据比较结果将所述最小预期应用次数A更新至所述非易失性存储器装置。
16.根据权利要求15所述的操作方法，其中作为在所述初始操作之后，每当所述非易失性存储器装置中完成所述编程操作时，检查所述实际应用次数C的结果，当所述实际应用次数C大于所述最小参考应用次数B时，执行对所述最小参考应用次数B的控制以将所述最小参考应用次数B增加至所述实际应用次数C。
17.根据权利要求16所述的操作方法，其中作为在所述预定时刻，将所述最小预期应用次数A与所述最小参考应用次数B进行比较的结果，当所述最小预期应用次数A小于所述最小参考应用次数B时，执行将所述最小预期应用次数A更新至所述非易失性存储器装置，以将所述最小预期应用次数A增加至所述最小参考应用次数B并且将所增加的最小预期应用次数A更新至所述非易失性存储器装置。
18.根据权利要求17所述的操作方法，其中每当所述非易失性存储器装置中完成所述编程操作的次数达到特定次数时，重复所述预定时刻。
19.根据权利要求16所述的操作方法，其进一步包括：
当所述非易失性存储器装置中执行所述编程操作时，当所述编程脉冲的使用次数达到最大预期应用次数D时，确定所述编程操作失败，
其中所述最大预期应用次数D具有通过将预定应用次数E与所述最小预期应用次数A相加而获得的值。
20.一种存储器系统，其包括：
非易失性存储器装置，其适于根据增量步进脉冲编程方案对页面进行编程操作，并且对用于所述编程操作的编程脉冲的实际应用次数进行计数；以及
控制器，其适于控制所述非易失性存储器装置以执行所述编程操作，并且将用于所述编程操作的编程脉冲的实际应用次数反映到用于所述编程操作的编程脉冲的最小参考应用次数，所述最小参考应用次数是从所述非易失性存储器装置中加载到所述控制器中的，
其中基于用于所述编程操作的编程脉冲的最大应用次数，所述非易失性存储器装置确定所述编程操作的失败，所述最大应用次数比所述最小参考应用次数大预定次数。
CN201810300844.6A 2017-07-12 2018-04-04 存储器系统及其操作方法 Active CN109256168B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0088452 2017-07-12
KR1020170088452A KR20190007252A (ko) 2017-07-12 2017-07-12 메모리 시스템 및 메모리 시스템의 동작방법

Publications (2)

Publication Number Publication Date
CN109256168A CN109256168A (zh) 2019-01-22
CN109256168B true CN109256168B (zh) 2022-12-02

Family

ID=64999563

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810300844.6A Active CN109256168B (zh) 2017-07-12 2018-04-04 存储器系统及其操作方法

Country Status (3)

Country Link
US (1) US10324627B2 (zh)
KR (1) KR20190007252A (zh)
CN (1) CN109256168B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210010690A (ko) * 2019-07-17 2021-01-28 삼성전자주식회사 메모리 컨트롤러 및 이를 포함하는 저장 장치
US11145336B2 (en) * 2019-10-30 2021-10-12 Micron Technology, Inc. Program pulse control using environmental parameters

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103578544A (zh) * 2012-07-25 2014-02-12 飞思卡尔半导体公司 调整nvm单元编程/擦除操作的偏置条件以降低性能退化的方法和系统
CN106205721A (zh) * 2016-07-06 2016-12-07 北京兆易创新科技股份有限公司 一种存储单元的编程方法
CN106898378A (zh) * 2015-12-17 2017-06-27 华邦电子股份有限公司 半导体存储装置及与非型快闪存储器的编程方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4901348B2 (ja) * 2006-07-20 2012-03-21 株式会社東芝 半導体記憶装置およびその制御方法
JP2012027964A (ja) * 2010-07-20 2012-02-09 Panasonic Corp メモリ装置及びｃｐｕの制御方法
KR101222063B1 (ko) 2011-02-28 2013-01-15 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그 동작방법
US8379454B2 (en) * 2011-05-05 2013-02-19 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
US9082489B2 (en) * 2012-01-13 2015-07-14 Stec, Inc. Programming algorithm for improved flash memory endurance and retention
US8842477B2 (en) * 2012-06-01 2014-09-23 Spansion Llc Method, apparatus, and manufacture for flash memory adaptive algorithm

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103578544A (zh) * 2012-07-25 2014-02-12 飞思卡尔半导体公司 调整nvm单元编程/擦除操作的偏置条件以降低性能退化的方法和系统
CN106898378A (zh) * 2015-12-17 2017-06-27 华邦电子股份有限公司 半导体存储装置及与非型快闪存储器的编程方法
CN106205721A (zh) * 2016-07-06 2016-12-07 北京兆易创新科技股份有限公司 一种存储单元的编程方法

Also Published As

Publication number Publication date
CN109256168A (zh) 2019-01-22
US20190018594A1 (en) 2019-01-17
KR20190007252A (ko) 2019-01-22
US10324627B2 (en) 2019-06-18

Similar Documents

Publication Publication Date Title
CN107766257B (zh) 存储器系统及其操作方法
CN107562649B (zh) 存储器系统及其操作方法
CN108121665B (zh) 存储器系统及其操作方法
CN109947358B (zh) 存储器系统及其操作方法
CN109284202B (zh) 控制器及其操作方法
CN107450845B (zh) 存储器系统及其操作方法
CN107491396B (zh) 存储器系统及其操作方法
CN109656837B (zh) 存储器系统及其操作方法
CN108694138B (zh) 控制器及其操作方法
CN108108308B (zh) 存储器系统及其操作方法
CN109390003B (zh) 存储器系统及其操作方法
CN109032501B (zh) 存储器系统及其操作方法
CN109697171B (zh) 控制器及其操作方法
CN110322915B (zh) 存储器装置及其操作方法
CN110556152B (zh) 存储器装置、其操作方法以及包括其的存储器系统
CN110322920B (zh) 控制器及控制器的操作方法
CN109933468B (zh) 存储器系统及其操作方法
CN108733616B (zh) 包括多处理器的控制器及其操作方法
CN108241470B (zh) 控制器及其操作方法
US20180374552A1 (en) Memory system and operation method thereof
CN111367468A (zh) 存储器系统及其操作方法
CN109656470B (zh) 存储器系统及其操作方法
CN110825316A (zh) 控制器及该控制器的操作方法
CN110890123B (zh) 数据处理系统及其操作方法
CN107728932B (zh) 存储器系统及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant