KR20240107957A - Zq 캘리브레이션 회로 및 zq 캘리브레이션 방법 - Google Patents

Zq 캘리브레이션 회로 및 zq 캘리브레이션 방법 Download PDF

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ZQ 캘리브레이션 회로 및 ZQ 캘리브레이션 방법이 제공된다. 본 개시의 기술적 사상에 따른 외부저항과 연결된 ZQ 패드에서 발생하는 제1 ZQ 전압을 공유하는 제1 캘리브레이션 회로 및 제2 캘리브레이션 회로를 포함하는 ZQ 캘리브레이션 회로에 있어서, 제1 캘리브레이션 회로는, 제1 ZQ 전압, 제1 기준 전압 및 제2 기준 전압을 비교하여 제1 카운팅 신호 및 제2 카운팅 신호를 생성하는 제1 비교기 및 제2 비교기, 제1 카운팅 신호, 제2 카운팅 신호 및 제1 카운팅 인에이블 신호에 응답하여 제1 풀업 코드를 카운팅하는 제1 풀업 카운터, 제1 풀업 코드에 응답하여 제1 ZQ 전압을 풀업 구동하는 제1 풀업 드라이버 및 클락 신호의 제1 로직 레벨에 응답하여 턴-온됨으로써, 제1 풀업 카운터와 제1 풀업 드라이버를 전기적으로 연결하는 제1 스위치를 포함하고, 제2 캘리브레이션 회로는, 제1 ZQ 전압, 제3 기준 전압 및 제4 기준 전압을 비교하여 제1 카운팅 신호 및 상기 제2 카운팅 신호를 생성하는 제3 비교기 및 제4 비교기, 제1 카운팅 신호, 상기 제2 카운팅 신호 및 제2 카운팅 인에이블 신호에 응답하여 제2 풀업 코드를 카운팅하는 제2 풀업 카운터, 제2 풀업 코드에 응답하여 제1 ZQ 전압을 풀업 구동하는 제2 풀업 드라이버 및 제2 풀업 카운터와 연결되고, 클락 신호의 제2 로직 레벨에 응답하여 턴-온됨으로써, 제2 풀업 카운터와 제2 풀업 드라이버를 전기적으로 연결하는 제2 스위치를 포함할 수 있다.

Description

ZQ 캘리브레이션 회로 및 ZQ 캘리브레이션 방법{ZQ CALIBRATION CIRCUIT AND ZQ CALIBRATION METHOD}
본 개시의 기술적 사상은 ZQ 캘리브레이션 회로에 관한 것으로, 상세하게는클락 신호의 논리 레벨에 따라 캘리브레이션을 번갈아 수행할 수 있는 ZQ 캘리브레이션 회로 및 ZQ 캘리브레이션 방법에 관한 것이다.
고용량의 메모리 요구 추세에 따라, 하나의 패키지 내에 서로 다른 채널을 통해 독립적으로 동작하는 메모리 칩(또는 다이)이 복수개 실장되는 멀티 칩 패키지가 제공된다. 멀티 칩 패키지 채널에서, 메모리 칩들 각각은 해당 메모리 칩의 커맨드, 어드레스 및 데이터를 전송하는 신호 라인들에 대한　ZQ　캘리브레이션　동작을 수행한다. 이 경우, 실장된 메모리 칩들의 개수만큼　ZQ　캘리브레이션　동작이 수행되어야 한다.
그런데, 멀티 칩 패키지에 실장된 메모리 칩들의 개수만큼 수행되는　ZQ　캘리브레이션　동작은, 메모리 칩들 각각으로　ZQ　캘리브레이션　커맨드를 순차적으로 입력시켜야 하고, 해당 메모리 칩의　캘리브레이션　커맨드에 따른　ZQ　캘리브레이션　동작이 순차적으로 수행되는 것을 기다려야 하는 등 그 소요 시간이 너무 길게 필요하게 되는 문제점이 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 클락 신호의 논리 레벨에 따라 ZQ 캘리브레이션을 수행할 수 있으므로, 캘리브레이션을 동작하는 시간을 단축할 수 있는 ZQ 캘리브레이션 회로 및 ZQ 캘리브레이션 방법을 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 외부저항과 연결된 ZQ 패드에서 발생하는 제1 ZQ 전압을 공유하는 제1 캘리브레이션 회로 및 제2 캘리브레이션 회로를 포함하는 ZQ 캘리브레이션 회로에 있어서, 상기 제1 캘리브레이션 회로는, 상기 제1 ZQ 전압, 제1 기준 전압 및 제2 기준 전압을 비교하여 제1 카운팅 신호및 제2 카운팅 신호를 생성하는 제1 비교기 및 제2 비교기; 상기 제1 카운팅 신호, 상기 제2 카운팅 신호 및 제1 카운팅 인에이블 신호에 응답하여 제1 풀업코드를 카운팅하는 제1 풀업 카운터; 상기 제1 풀업코드에 응답하여 상기 제1 ZQ 전압을 풀업 구동하는 제1 풀업 드라이버; 및 클락 신호의 제1 로직 레벨에 응답하여 턴-온됨으로써, 상기 제1 풀업 카운터와 상기 제1 풀업 드라이버를 전기적으로 연결하는 제1 스위치를 포함하고, 상기 제2 캘리브레이션 회로는, 상기 제1 ZQ 전압, 제3 기준 전압 및 제4 기준 전압을 비교하여 상기 제1 카운팅 신호 및 상기 제2 카운팅 신호를 생성하는 제3 비교기 및 제4 비교기; 상기 제1 카운팅 신호, 상기 제2 카운팅 신호 및 제2 카운팅 인에이블 신호에 응답하여 제2 풀업코드를 카운팅하는 제2 풀업 카운터;상기 제2 풀업코드에 응답하여 상기 제1 ZQ 전압을 풀업 구동하는 제2 풀업 드라이버; 및 상기 제2 풀업 카운터와 연결되고, 상기 클락 신호의 제2 로직 레벨에 응답하여 턴-온됨으로써, 상기 제2 풀업 카운터와 상기 제2 풀업 드라이버를 전기적으로 연결하는 제2 스위치를 포함할 수 있다.
본 개시의 기술적 사상에 따른 제1 캘리브레이션 회로 및 제2 캘리브레이션 회로를 포함하는 ZQ 캘리브레이션 회로에 있어서, 상기 제1 캘리브레이션 회로는,상기 제1 ZQ 전압, 제1 기준 전압 및 제2 기준 전압을 비교하여 제1 카운팅 신호 및 제2 카운팅 신호를 생성하는 제1 비교기 및 제2 비교기; 상기 제1 카운팅 신호, 상기 제2 카운팅 신호 및 제1 카운팅 인에이블 신호에 응답하여 제1 풀업코드를 카운팅하는 제1 풀업 카운터; 상기 제1 풀업코드에 응답하여 상기 제1 ZQ 전압을 풀업 구동하는 제1 풀업 드라이버; 클락 신호의 제1 로직 레벨에 응답하여 턴-온됨으로써, 상기 제1 풀업 카운터와 상기 제1 풀업 드라이버를 전기적으로 연결하는 제1 스위치; 상기 제1 ZQ전압과 상이한 제2 ZQ 전압, 상기 제1 기준 전압 및 상기 제2 기준 전압을 비교하여 제3 카운팅 신호 및 제4 카운팅 신호를 생성하는 제3 비교기 및 제4 비교기; 상기 제3 카운팅 신호, 상기 제4 카운팅 신호 및 상기 제1 카운팅 인에이블 신호에 응답하여 제1 풀다운코드를 카운팅하는 제1 풀다운 카운터; 및 상기 제1 풀다운코드에 응답하여 상기 제2 ZQ 전압을 풀다운 구동하는 제1 풀다운 드라이버를 포함하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상에 따른 ZQ 캘리브레이션 방법에 있어서, 제1 ZQ 전압, 제1 기준 전압 및 제2 기준 전압을 비교하여 제1 카운팅 신호 및 제2 카운팅 신호를 생성하는 단계; 상기 제1 카운팅 신호, 상기 제2 카운팅 신호 및 제1 카운팅 인에이블 신호에 응답하여 제1 풀업코드를 카운팅하는 단계; 클락 신호의 제1 논리 레벨에 응답하여 제1 스위치가 턴-온되고, 제2 스위치는 턴-오프 되는 단계; 및 상기 제1 풀업코드에 응답하여 상기 제1 ZQ 전압을 풀업 구동하는 단계를 포함하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상에 따른 ZQ 캘리브레이션 회로는 클락 신호의 논리 레벨에 따라 기준 전압의 레벨을 조절하여 ZQ 캘리브레이션을 수행할 수 있는 효과가 있다.
또한, 본 개시의 기술적 사상에 따른 ZQ 캘리브레이션 회로는 클락 신호의 논리 레벨에 따라 ZQ 캘리브레이션을 수행할 수 있으므로, 캘리브레이션을 동작하는 시간을 단축시킬 수 있고, 캘리브레이션 동작 속도를 향상시킬 수 있다.
도 1 은 본 개시의 예시적인 실시예들에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 개시의 예시적인 실시예들에 따른 ZQ 캘리브레이션 회로를 설명하기 위한 도면이다.
도 3은 본 개시의 예시적인 실시예들에 따른 비교기의 회로를 설명하기 위한 도면이다.
도 4는 본 개시의 예시적인 실시예들에 따른 제1 스위치가 턴-온된 경우 ZQ 캘리브레이션 회로의 동작 방법을 설명하기 위한 도면이다.
도 5는 본 개시의 예시적인 실시예들에 따른 제1 스위치가 턴-온된 경우 ZQ 캘리브레이션 회로의 타이밍도이다.
도 6은 본 개시의 예시적인 실시예들에 따른 제2 스위치가 턴-온된 경우 ZQ 캘리브레이션 회로의 동작 방법을 설명하기 위한 도면이다.
도 7은 본 개시의 예시적인 실시예들에 따른 제2 스위치가 턴-온된 경우 ZQ 캘리브레이션 회로의 타이밍도이다.
도 8은 본 개시의 예시적인 실시예들에 따른 ZQ 캘리브레이션 회로의 동작 방법을 설명하는 순서도이다.
도 9는 본 개시의 예시적인 실시예들에 따른 ZQ 캘리브레이션 회로의 동작 방법을 설명하는 순서도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1 은 본 개시의 예시적인 실시예들에 따른 메모리 시스템(10)을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 컨트롤러()는 각종 신호를 메모리 장치(200)로 제공하여 기록 및 독출 등의 메모리 동작을 제어할 수 있다. 예컨대, 메모리 컨트롤러(100)는 메모리 인터페이스(110)를 포함할 수 있고, 커맨드(CMD), 클락 신호(CLK)및 어드레스(ADDR)를 메모리 장치(200)로 제공하여 메모리 셀 어레이(210)의 데이터(DATA)를 액세스할 수 있다.
커맨드(CMD)는 데이터 기록 및 독출 등 노멀 메모리 동작을 위한 커맨드를 포함할 수 있다. 이와 함께, 메모리 컨트롤러(100)는 메모리 장치(200) 내의 각종 제어 동작을 위한 커맨드(CMD)를 제공할 수 있으며, 일 예로서 캘리브레이션 커맨드를 메모리 장치(200)로 제공할 수 있다. 메모리 장치(200)는 초기 구동 시 캘리브레이션 동작을 수행하거나, 또는 캘리브레이션 커맨드에 응답하여 캘리브레이션 동작을 수행함으로써, 메모리 장치(200) 내의 온 다이 터미네이션(On-Die Termination(ODT)) 회로의 터미네이션 저항 값을 설정하거나, 출력 드라이버(또는, 오프 칩 드라이버(Off Chip Driver, OCD)) 회로의 저항 값을 설정할 수 있다.
메모리 컨트롤러(100)는 호스트로부터의 요청에 따라 메모리 장치(200)를 액세스할 수 있다. 메모리 컨트롤러(100)는 다양한 프로토콜을 사용하여 호스트와 통신할 수 있으며, 예컨대 메모리 컨트롤러(100)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 호스트와 통신할 수 있다. 이외에도, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 다양한 인터페이스 프로토콜들이 호스트와 메모리 컨트롤러(100) 사이의 프로토콜에 적용될 수 있다.
메모리 장치(200)는 다양한 종류의 메모리를 포함할 수 있으며, 일 예로서 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)를 포함할 수 있다. 그러나, 본 개시의 실시예들은 이에 국한될 필요가 없으며, 일 예로서 메모리 장치(200)는 플래시(flash) 메모리, MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 및 ReRAM(Resistive RAM) 등의 불휘발성 메모리를 포함하여도 무방하다.
메모리 장치(200)는 다양한 표준에 따른 인터페이스를 통해 메모리 컨트롤러(100)와 통신할 수 있다. 일 예로서, 메모리 컨트롤러(100)와 메모리 장치(200)는 LPDDR4(Low Power Double Data Rate 4), LPDDR4X, LPDDR5 및 다른 다양한 종류의 표준에 따른 인터페이스를 수행할 수 있다.
한편, 메모리 장치(200)는 메모리 셀 어레이(210), ZQ 캘리브레이션 회로(220) 및 캘리브레이션 로직(230)을 포함할 수 있다. 일 실시예에 따라, 메모리 장치(200)는 OCD 회로 및 ODT 회로를 포함할 수 있으나, 이에 국한되지 않고 메모리 장치(200)에서 OCD 회로와 ODT 회로는 서로 별개로 구현될 수 있다. 예를 들어, 메모리 장치(200)는 OCD 회로는 풀업 회로와 풀다운 회로를 포함하고, 상기 풀업 회로와 풀 다운 회로 중 어느 하나가 상기 ODT 회로로 이용될 수 있다. 예를 들어, 데이터(DATA)의 출력 동작에서 OCD 회로는 풀업 회로와 풀다운 회로를 이용한 신호 출력 동작을 수행하고, 데이터(DATA)의 수신 동작에서 OCD 회로의 풀업 회로는 데이터(DATA)가 입력되는 라인에 터미네이션 저항을 제공하기 위한 ODT 회로로 이용될 수 있다. OCD/ODT 회로는 메모리 컨트롤러(100)와 메모리 장치(200) 사이에 전송되는 신호의 왜곡을 방지하기 위해 OCD/ODT 회로의 저항(또는, 임피던스)을 조정할 수 있다.
ZQ 캘리브레이션 회로(220)는 OCD/ODT 회로의 저항을 조정하기 위해 풀업 코드 또는 풀다운 코드를 생성하는 ZQ 캘리브레이션 동작을 수행할 수 있다. ZQ 캘리브레이션 회로(220)는 OCD/ODT 회로의 저항 값을 조절하기 위한 각종 제어 코드들을 생성할 수 있다. ZQ 캘리브레이션 회로(220)는 메모리 장치(200)의 동작 초기, 또는 주기적으로 ZQ 캘리브레이션 모드로 진입함에 따라 캘리브레이션 동작을 수행한다. ZQ 캘리브레이션 동작에서, 피드백 동작에 기반하여 상기 각종 제어 코드들이 생성될 수 있다. 일 예로서, ZQ 캘리브레이션 회로(220)는 OCD/ODT 회로에 구비되는 풀업 저항 및/또는 풀다운 저항과 동일한 특성을 갖는 저항 회로를 포함할 수 있다.
ZQ 캘리브레이션 회로(220)는 OCD/ODT 회로의 풀업 회로의 저항 값을 조절하기 위한 풀업 코드를 생성하고, 또는 OCD/ODT 회로의 풀다운 회로의 저항 값을 조절하기 위한 풀다운 코드를 생성할 수 있다. 생성된 풀업 코드 및/또는 풀다운 코드는 메모리 장치(200) 내부에 설정 또는 저장되며, 이후 데이터(DATA) 기록 및 독출 동작에서 온 다이 터미네이션 저항을 제공하거나, OCD 회로(또는, 출력 드라이버 회로)의 저항 값(또는, 출력 세기)를 조절하기 위한 용도로 이용될 수 있다.
ZQ 캘리브레이션 회로(220)는 제1 캘리브레이션 회로 및 제2 캘리브레이션 회로를 포함할 수 있다. ZQ 캘리브레이션 회로(220)의 구성에 대해서는 도 2를 참조하여 후술될 것이다.
캘리브레이션 로직(230)은 ZQ 캘리브레이션 회로(220)에 입력되는 캘리브레이션 전원 전압 레벨과 기준 전압 레벨의 비교 결과에 기초하여 캘리브레이션 지시 신호를 결정할 수 있다. 예시적으로, 캘리브레이션 전원 전압이 기준 전압보다 큰 경우 캘리브레이션 로직(230)은 ZQ 캘리브레이션 회로(220)에 로직 하이의 캘리브레이션 지시 신호를 제공할 수 있다. 로직 하이의 캘리브레이션 지시 신호는 ZQ 캘리브레이션 회로(220)로 ZQ 캘리브레이션 동작을 수행하는 것을 지시하는 신호로 ZQ 캘리브레이션 회로(220)는 ZQ 캘리브레이션 동작을 수행하기 위해 각종 제어 코드 등을 생성할 수 있다.
도 2는 본 개시의 예시적인 실시예들에 따른 ZQ 캘리브레이션 회로(220)를 설명하기 위한 도면이다.
도 2를 참조하면, ZQ 캘리브레이션 회로(220)는 제1 캘리브레이션 회로(310), 제2 캘리브레이션 회로(320) 및 ZQ 패드(330)를 포함할 수 있다.
ZQ 패드(330)는 PVT 조건 변화에 관계없이 일정한 저항값을 갖는 외부 저항(RZQ)과 연결될 수 있다.
제1 캘리브레이션 회로(310)는 제1 풀업 드라이버(311), 제1 풀업 카운터(312), 제2 풀업 드라이버(313), 제1 풀다운 카운터(315), 제1 비교기(C1), 제2 비교기(C2), 제3 비교기(C3), 제4 비교기(C4), 제1 스위치(SW0)를 포함할 수 있다.
제1 비교기(C1)는 제1 ZQ 전압(VZQ)과 제1 기준 전압(VREFA)을 비교하여 제1 카운팅 신호(COMP_ZQ_OUTH)를 생성할 수 있다. 제2 비교기(C2)는 제1 ZQ 전압(VZQ)과 제2 기준 전압(VREFB)을 비교하여 제2 카운팅 신호(COMP_ZQ_OUTL)를 생성할 수 있다.
제1 기준 전압(VREFA)은 제1 기준 전압 생성 회로에서 생성될 수 있고, 제2 기준 전압(VREFB)은 제2 기준 전압 생성 회로에서 생성될 수 있다. 제1 기준 전압 생성 회로는 제어 코드에 응답하여 레벨이 조절되는 제1 기준 전압(VREFA)을 생성할 수 있다. 제2 기준 전압 생성 회로는 제어 코드에 응답하여 레벨이 조절되는 제2 기준 전압(VREFB)을 생성할 수 있다. 제1 기준 전압(VREFA)의 전압 레벨과 제2 기준 전압(VREFB)의 전압 레벨은 상이할 수 있다. 제1 기준 전압(VREFA)의 전압 레벨은 제2 기준 전압(VREFB)의 전압 레벨보다 높을 수 있다. 예를 들어, 제1 기준 전압(VREFA)의 전압 레벨은 0.81V 일 수 있고, 제2 기준 전압(VREFB)의 전압 레벨은 0.79V일 수 있다.
제1 풀업 카운터(312)는 제1 카운팅 인에이블 신호(CAL_EN_T)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제1 카운팅 신호(COMP_ZQ_OUTH)의 논리 레벨에 따라 제1 풀업 코드(PU_T_CODE_0)를 카운팅할 수 있다. 제1 풀업 카운터(312)는 제1 카운팅 인에이블 신호(CAL_EN_T)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제2 카운팅 신호(COMP_ZQ_OUTL)의 논리 레벨에 따라 제1 풀업 코드(PU_T_CODE_0)를 카운팅할 수 있다. 즉, 제1 풀업 카운터(312)는 제1 카운팅 인에이블 신호(CAL_EN_T)가 제1 논리 레벨로 입력되는 경우, 제1 카운팅 신호(COMP_ZQ_OUTH) 또는 제2 카운팅 신호(COMP_ZQ_OUTL)의 논리 레벨에 따라 제1 풀업 코드(PU_T_CODE_0)를 카운팅할 수 있다.
제1 스위치(SW0)는 클락 신호(CLK)의 제1 논리 레벨(예를 들어, 로직 하이 레벨)에 응답하여 턴-온(turn on)될 수 있다. 제1 스위치(SW0)가 턴-온됨으로써 제1 풀업 카운터(312)와 제1 풀업 드라이버(311)를 전기적으로 연결할 수 있다.
제1 풀업 드라이버(311)는 제1 풀업 코드(PU_T_CODE_0)에 응답하여 제1 ZQ 전압(VZQ)을 풀업 구동할 수 있다. 제1 풀업 드라이버(311)는 제1 ZQ 전압(VZQ)을 풀업 구동하여, 제1 신호(PU_T_CAL_DONE)를 출력할 수 있다. 제1 ZQ 전압(VZQ)의 전압 레벨이 제1 기준 전압(VREFA)의 전압 레벨 이하이고 제2 기준 전압(VREFB)의 전압 레벨 이상인 경우에는 제1 신호(PU_T_CAL_DONE)는 로직 하이 레벨일 수 있다. 제1 ZQ 전압(VZQ)의 전압 레벨이 제1 기준 전압(VREFA)의 전압 레벨 이상이거나 또는 제2 기준 전압 레벨 이하인 경우에는 제1 신호(PU_T_CAL_DONE)는 로직 로우 레벨일 수 있다. 예를 들어, 제1 ZQ 전압(VZQ)의 전압 레벨이 0.8V이고, 제1 기준 전압(VREFA)의 전압 레벨이 0.81V이고, 제2 기준 전압(VREFB)의 전압 레벨이 0.79V인 경우에는, 제1 신호(PU_T_CAL_DONE)는 로직 하이 레벨일 수 있다.
제3 비교기(C3)는 제2 ZQ 전압(VZQ_REP)과 제1 기준 전압(VREFA)을 비교하여 제3 카운팅 신호(COMP_REP_OUTH)를 생성할 수 있다. 제4 비교기(C4)는 제2 ZQ 전압(VZQ_REP)과 제2 기준 전압(VREFB)을 비교하여 제4 카운팅 신호(COMP_REF_OUTL)를 생성할 수 있다. 제2 ZQ 전압(VZQ_REP)은 캘리브레이션 로직(230)에서 생성될 수 있다. 제2 ZQ 전압(VZQ_REP)의 전압 레벨은 제1 ZQ 전압(VZQ)의 전압 레벨보다 낮을 수 있다.
제1 풀다운 카운터(315)는 제1 카운팅 인에이블 신호(CAL_EN_T)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제3 카운팅 신호(COMP_REP_OUTH)의 논리 레벨에 따라 제1 풀다운 코드(PD_T_CODE_0)를 카운팅할 수 있다. 제1 풀다운 카운터(315)는 제1 카운팅 인에이블 신호(CAL_EN_T)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제4 카운팅 신호(COMP_REF_OUTL)의 논리 레벨에 따라 제1 풀다운 코드(PD_T_CODE_0)를 카운팅할 수 있다. 즉, 제1 풀다운 카운터(315)는 제1 카운팅 인에이블 신호(CAL_EN_T)가 제1 논리 레벨로 입력되는 경우, 제3 카운팅 신호(COMP_REP_OUTH) 또는 제4 카운팅 신호(COMP_REF_OUTL)의 논리 레벨에 따라 제1 풀다운 코드(PD_T_CODE_0)를 카운팅할 수 있다.
제2 풀업 드라이버(313)는 제1 풀업 코드(PU_T_CODE_0)에 응답하여 제2 ZQ 전압(VZQ_REP)을 풀업 구동할 수 있다.
제1 풀다운 드라이버(314)는 제1 풀다운 코드(PD_T_CODE_0)에 응답하여 제2 ZQ 전압(VZQ_REP)을 풀다운 구동할 수 있다. 제1 풀다운 드라이버(314)는 제2 ZQ 전압(VZQ_REP)을 풀다운 구동하여, 제2 신호(PD_T_CAL_DONE)를 출력할 수 있다. 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 제1 기준 전압(VREFA)의 전압 레벨 이하이고 제2 기준 전압(VREFB)의 전압 레벨 이상인 경우에는 제2 신호(PD_T_CAL_DONE)는 로직 하이 레벨일 수 있다. 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 제1 기준 전압(VREFA)의 전압 레벨 이상이거나 또는 제2 기준 전압 레벨 이하인 경우에는 제2 신호(PD_T_CAL_DONE)는 로직 로우 레벨일 수 있다. 예를 들어, 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 0.8V이고, 제1 기준 전압(VREFA)의 전압 레벨이 0.81V이고, 제2 기준 전압(VREFB)의 전압 레벨이 0.79V인 경우에는, 제2 신호(PD_T_CAL_DONE)는 로직 하이 레벨일 수 있다.
제2 캘리브레이션 회로(320)는 제3 풀업 드라이버(321), 제2 풀업 카운터(322), 제4 풀업 드라이버(323), 제2 풀다운 카운터(325), 제5 비교기(C5), 제6 비교기(C6), 제7 비교기(C7), 제8 비교기(C8), 제2 스위치(SW1)를 포함할 수 있다.
제5 비교기(C5)는 제1 ZQ 전압(VZQ)과 제3 기준 전압(VREFC)을 비교하여 제1 카운팅 신호(COMP_ZQ_OUTH)를 생성할 수 있다. 제6 비교기(C6)는 제1 ZQ 전압(VZQ)과 제4 기준 전압(VREFD)을 비교하여 제2 카운팅 신호(COMP_ZQ_OUTL)를 생성할 수 있다.
제3 기준 전압(VREFC)은 제3 기준 전압 생성 회로에서 생성될 수 있고, 제4 기준전압()은 제4 기준 전압 생성 회로에서 생성될 수 있다. 제3 기준 전압 생성 회로는 제어 코드에 응답하여 레벨이 조절되는 제3 기준 전압(VREFC)을 생성할 수 있다. 제4 기준 전압 생성 회로는 제어 코드에 응답하여 레벨이 조절되는 제4 기준 전압(VREFD)을 생성할 수 있다. 제3 기준 전압(VREFC)의 전압 레벨과 제4 기준 전압(VREFD)의 전압 레벨은 상이할 수 있다. 제3 기준 전압(VREFC)의 전압 레벨은 제4 기준 전압(VREFD)의 전압 레벨보다 높을 수 있다. 예를 들어, 제1 기준 전압(VREFA)의 전압 레벨은 0.34V 일 수 있고, 제2 기준 전압(VREFB)의 전압 레벨()은 0.32V일 수 있다.
제2 풀업 카운터(322)는 제2 카운팅 인에이블 신호(CAL_EN_R)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제1 카운팅 신호(COMP_ZQ_OUTH)의 논리 레벨에 따라 제2 풀업 코드(PU_T_CODE_1)를 카운팅할 수 있다. 제2 풀업 카운터(322)는 제2 카운팅 인에이블 신호(CAL_EN_R)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제2 카운팅 신호(COMP_ZQ_OUTL)의 논리 레벨에 따라 제2 풀업 코드(PU_T_CODE_1)를 카운팅할 수 있다. 즉, 제2 풀업 카운터(322)는 제2 카운팅 인에이블 신호(CAL_EN_R)가 제1 논리 레벨로 입력되는 경우, 제1 카운팅 신호(COMP_ZQ_OUTH) 또는 제2 카운팅 신호(COMP_ZQ_OUTL)의 논리 레벨에 따라 제2 풀업 코드(PU_T_CODE_1)를 카운팅할 수 있다.
제2 스위치(SW1)는 클락 신호(CLK)의 제2 논리 레벨(예를 들어, 로직 로우 레벨)에 응답하여 턴-온(turn on)될 수 있다. 제2 스위치(SW1)가 턴-온됨으로써 제2 풀업 카운터(322)와 제3 풀업 드라이버(321)를 전기적으로 연결할 수 있다.
제3 풀업 드라이버(321)는 제2 풀업 코드(PU_T_CODE_1)에 응답하여 제1 ZQ 전압(VZQ)을 풀업 구동할 수 있다. 제3 풀업 드라이버(321)는 제1 ZQ 전압(VZQ)을 풀업 구동하여, 제3 신호(PU_R_CAL_DONE)를 출력할 수 있다. 제1 ZQ 전압(VZQ)의 전압 레벨이 제1 기준 전압(VREFA)의 전압 레벨 이하이고 제2 기준 전압(VREFB)의 전압 레벨 이상인 경우에는 제3 신호(PU_R_CAL_DONE)는 로직 하이 레벨일 수 있다. 제1 ZQ 전압(VZQ)의 전압 레벨이 제1 기준 전압(VREFA)의 전압 레벨 이상이거나 또는 제2 기준 전압 레벨 이하인 경우에는 제3 신호(PU_R_CAL_DONE)는 로직 로우 레벨일 수 있다. 예를 들어, 제1 ZQ 전압(VZQ)의 전압 레벨이 0.8V이고, 제1 기준 전압(VREFA)의 전압 레벨이 0.81V이고, 제2 기준 전압(VREFB)의 전압 레벨이 0.79V인 경우에는, 제3 신호(PU_R_CAL_DONE)는 로직 하이 레벨일 수 있다.
제7 비교기(C7)는 제2 ZQ 전압(VZQ_REP)과 제3 기준 전압(VREFC)을 비교하여 제3 카운팅 신호(COMP_REP_OUTH)를 생성할 수 있다. 제4 비교기(C4)는 제2 ZQ 전압(VZQ_REP)과 제4 기준 전압(VREFD)을 비교하여 제4 카운팅 신호(COMP_REF_OUTL)를 생성할 수 있다.
제2 풀다운 카운터(325)는 제2 카운팅 인에이블 신호(CAL_EN_R)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제3 카운팅 신호(COMP_REP_OUTH)의 논리 레벨에 따라 제2 풀다운 코드(PD_T_CODE_1)를 카운팅할 수 있다. 제2 풀다운 카운터(325)는 제2 카운팅 인에이블 신호(CAL_EN_R)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제4 카운팅 신호(COMP_REF_OUTL)의 논리 레벨에 따라 제2 풀다운 코드(PD_T_CODE_1)를 카운팅할 수 있다. 즉, 제2 풀다운 카운터(325)는 제2 카운팅 인에이블 신호(CAL_EN_R)가 제1 논리 레벨로 입력되는 경우, 제3 카운팅 신호(COMP_REP_OUTH) 또는 제4 카운팅 신호(COMP_REF_OUTL)의 논리 레벨에 따라 제2 풀다운 코드(PD_T_CODE_1)를 카운팅할 수 있다.
제4 풀업 드라이버(323)는 제2 풀업 코드(PU_T_CODE_1)에 응답하여 제2 ZQ 전압(VZQ_REP)을 풀업 구동할 수 있다.
제2 풀다운 드라이버(324)는 제2 풀다운 코드(PD_T_CODE_1)에 응답하여 제2 ZQ 전압(VZQ_REP)을 풀다운 구동할 수 있다. 제2 풀다운 드라이버(324)는 제2 ZQ 전압(VZQ_REP)을 풀다운 구동하여, 제4 신호(PD_R_CAL_DONE)를 출력할 수 있다. 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 제3 기준 전압(VREFC)의 전압 레벨 이하이고 제4 기준 전압(VREFD)의 전압 레벨 이상인 경우에는 제4 신호(PD_R_CAL_DONE)는 로직 하이 레벨일 수 있다. 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 제3 기준 전압(VREFC)의 전압 레벨 이상이거나 또는 제4 기준 전압 레벨 이하인 경우에는 제4 신호(PD_R_CAL_DONE)는 로직 로우 레벨일 수 있다. 예를 들어, 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 0.8V이고, 제3 기준 전압(VREFC)의 전압 레벨이 0.81V이고, 제4 기준 전압(VREFD)의 전압 레벨이 0.79V인 경우에는, 제4 신호(PD_R_CAL_DONE)는 로직 하이 레벨일 수 있다.
본 개시의 ZQ 캘리브레이션 회로(220)는 클락 신호(CLK)의 논리 레벨에 따라 제1 스위치(SW0) 및 제2 스위치(SW1)를 턴-온, 턴-오프함으로써 제1 캘리브레이션 회로(310) 및 제2 캘리브레이션 회로(320)의 캘리브레이션을 동시에 수행할 수 있다. 제1 캘리브레이션 회로(310) 및 제2 캘리브레이션 회로(320)의 캘리브레이션을 동시에 수행할 수 있으므로, 캘리브레이션을 수행하는 속도를 향상시킬 수 있는 효과가 있다.
이와 같이, ZQ 캘리브레이션 회로(220)는 클락 신호(CLK)의 논리 레벨에 따라 기준 전압의 레벨을 조절하여 ZQ 캘리브레이션을 수행할 수 있다. ZQ 캘리브레이션 회로(220)는 클락 신호(CLK)의 논리 레벨에 따라 ZQ 캘리브레이션을 수행할 수 있으므로, 캘리브레이션을 동작하는 시간을 단축시킬 수 있고, 캘리브레이션 동작 속도를 향상시킬 수 있다.
도 3은 본 개시의 예시적인 실시예들에 따른 비교기를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 비교기(C1)는 복수의 트랜지스터들(T1~T15) 및 복수의 인버터들(INV1~INV6)을 포함할 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제12 트랜지스터(T12)의 게이트로 클락 신호(CLK)가 인가될 수 있다. 제1 내지 제6 트랜지스터(T1~T6)로 전원 전압(VDD)이 인가될 수 있다. 제9 트랜지스터(T9)의 게이트로 제1 ZQ 전압(VZQ)이 인가될 수 있다. 제10 트랜지스터(T10)의 게이트로 제1 기준 전압(VREFA)이 인가될 수 있다. 제14 트랜지스터(T14) 및 제15 트랜지스터(T15)의 일 단에 접지 전압(GND)이 인가될 수 있다.
제1 비교기(C1)는 제3 인버터(INV3) 및 제4 인버터(INV4)를 거쳐 제1 카운팅 신호(COMP_ZQ_OUTH)를 출력할 수 있다. 제1 비교기(C1)는 제5 인버터(INV5) 및 제6 인버터(INV6)를 거쳐 제2 카운팅 신호(COMP_ZQ_OUTL)를 출력할 수 있다.
한편, 제1 비교기(C1)의 구성은 반드시 이에 제한되는 것은 아니며, 제1 ZQ 전압(VZQ) 및 제1 기준 전압(VREFA)을 비교하는 구성이면 족하고, 다른 소자들의 조합들로 구성될 수 있다.
도 3에서는 제1 비교기(C1)의 구성만 도시하였으나, 제2 내지 제8 비교기(C2~C8)는 제1 비교기(C1)의 구성과 동일할 수 있다. 한편, 비교기의 구성은 반드시 이에 제한되는 것은 아니고, 다른 소자들의 조합들로 구성될 수 있다.
도 4는 본 개시의 예시적인 실시예들에 따른 제1 스위치(SW0)가 턴-온된 경우 ZQ 캘리브레이션 회로의 동작 방법을 설명하기 위한 도면이다. 이하, 도 2와 중복되는 내용은 생략하고 설명하기로 한다.
도 4를 참조하면, 제1 스위치(SW0)는 클락 신호(CLK)의 제1 논리 레벨(예를 들어, 로직 하이 레벨)에 응답하여, 턴-온될 수 있다. 제1 스위치(SW0)가 턴-온되는 경우, 제1 캘리브레이션 회로(310)는 캘리브레이션을 수행할 수 있고, 제2 캘리브레이션 회로(320)는 캘리브레이션을 수행하지 않을 수 있다. 이하, 제1 캘리브레이션 회로(310)의 캘리브레이션을 수행하는 내용을 서술하기로 한다.
제1 비교기(C1)는 제1 ZQ 전압(VZQ)과 제1 기준 전압(VREFA)을 비교하여 제1 카운팅 신호(COMP_ZQ_OUTH)를 생성할 수 있다. 제2 비교기(C2)는 제1 ZQ 전압(VZQ)과 제2 기준 전압(VREFB)을 비교하여 제2 카운팅 신호(COMP_ZQ_OUTL)를 생성할 수 있다.
제1 풀업 카운터(312)는 제1 카운팅 인에이블 신호(CAL_EN_T)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제1 카운팅 신호(COMP_ZQ_OUTH)의 논리 레벨에 따라 제1 풀업 코드(PU_T_CODE_0)를 카운팅할 수 있다. 제1 풀업 카운터(312)는 제1 카운팅 인에이블 신호(CAL_EN_T)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제2 카운팅 신호(COMP_ZQ_OUTL)의 논리 레벨에 따라 제1 풀업 코드(PU_T_CODE_0)를 카운팅할 수 있다.
제1 스위치(SW0)가 턴-온됨으로써 제1 풀업 카운터(312)와 제1 풀업 드라이버(311)를 전기적으로 연결할 수 있다.
제1 풀업 드라이버(311)는 제1 풀업 코드(PU_T_CODE_0)에 응답하여 제1 ZQ 전압(VZQ)을 풀업 구동할 수 있다. 제1 풀업 드라이버(311)는 제1 ZQ 전압(VZQ)을 풀업 구동하여, 제1 신호(PU_T_CAL_DONE)를 출력할 수 있다.
제3 비교기(C3)는 제2 ZQ 전압(VZQ_REP)과 제1 기준 전압(VREFA)을 비교하여 제3 카운팅 신호(COMP_REP_OUTH)를 생성할 수 있다. 제4 비교기(C4)는 제2 ZQ 전압(VZQ_REP)과 제2 기준 전압(VREFB)을 비교하여 제4 카운팅 신호(COMP_REF_OUTL)를 생성할 수 있다.
제1 풀다운 카운터(315)는 제1 카운팅 인에이블 신호(CAL_EN_T)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제3 카운팅 신호(COMP_REP_OUTH)의 논리 레벨에 따라 제1 풀다운 코드(PD_T_CODE_0)를 카운팅할 수 있다. 제1 풀다운 카운터(315)는 제1 카운팅 인에이블 신호(CAL_EN_T)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제4 카운팅 신호(COMP_REF_OUTL)의 논리 레벨에 따라 제1 풀다운 코드(PD_T_CODE_0)를 카운팅할 수 있다.
제2 풀업 드라이버(313)는 제1 풀업 코드(PU_T_CODE_0)에 응답하여 제2 ZQ 전압(VZQ_REP)을 풀업 구동할 수 있다.
제1 풀다운 드라이버(314)는 제1 풀다운 코드(PD_T_CODE_0)에 응답하여 제2 ZQ 전압(VZQ_REP)을 풀다운 구동할 수 있다. 제1 풀다운 드라이버(314)는 제2 ZQ 전압(VZQ_REP)을 풀다운 구동하여, 제2 신호(PD_T_CAL_DONE)를 출력할 수 있다.
도 5는 본 개시의 예시적인 실시예들에 따른 제1 스위치(SW0)가 턴-온된 경우 ZQ 캘리브레이션 회로의 타이밍도이다.
도 4 및 도 5를 참조하면, 제1 캘리브레이션 회로(310)의 제1 스위치(SW0)는 클락 신호(CLK)의 로직 하이 레벨인 경우에 턴-온될 수 있고, 제1 스위치(SW0)가 턴-온됨에 따라, 제1 캘리브레이션 회로(310)는 캘리브레이션을 수행할 수 있다.
제1 시점(t1)에서, 제1 카운팅 인에이블 신호(CAL_EN_T)가 제1 레벨(예컨대, 로우 레벨)에서 제2 레벨(예컨대, 하이 레벨)로 천이될 수 있다. 제1 카운팅 인에이블 신호(CAL_EN_T)는 제1 시점(t1) 이후에는 하이 레벨을 유지할 수 있다.
제2 시점(t2)에서, 클락 신호(CLK)는 제1 레벨에서 제2 레벨로 천이될 수 있다. 클락 신호(CLK)가 제2 레벨로 천이됨에 따라, 제1 스위치(SW0)는 턴-온될 수 있다. 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 제1 기준 전압(VREFA)의 전압 레벨 이하이고 제2 기준 전압(VREFB)의 전압 레벨 이상이므로, 제2 신호(PD_T_CAL_DONE)는 제1 레벨에서 제2 레벨로 천이될 수 있다. 예를 들면, 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 0.8V이고, 제1 기준 전압(VREFA)의 전압 레벨이 0.81V이고, 제2 기준 전압(VREFB)의 전압 레벨이 0.79V인 경우에는, 제2 신호(PD_T_CAL_DONE)는 로우 레벨에서 하이 레벨로 천이될 수 있다.
제3 시점()에서, 클락 신호(CLK)가 제2 레벨에서 제1 레벨로 천이될 수 있다. 클락 신호(CLK)가 제1 레벨()로 천이됨에 따라, 제1 스위치(SW0)는 턴-오프될 수 있다. 그러나, 여전히 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 제1 기준 전압(VREFA)의 전압 레벨 이하이고 제2 기준 전압(VREFB)의 전압 레벨 이상이므로, 제2 신호(PD_T_CAL_DONE)는 제2 레벨을 유지할 수 있다.
제4 시점(t4)에서, 제2 신호(PD_T_CAL_DONE)는 제2 레벨을 유지할 수 있다.
제5 시점(t5)에서, 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 제2 기준 전압(VREFB)의 전압 레벨 이하이므로, 제2 신호(PD_T_CAL_DONE)는 제2 레벨에서 제1 레벨로 천이될 수 있다.
제6 시점(t6) 및 제7 시점(t7)에서 제2 신호(PD_T_CAL_DONE)는 제1 레벨을 유지할 수 있다.
제8 시점(t8)에서, 클락 신호(CLK)는 제1 레벨에서 제2 레벨로 천이될 수 있다. 클락 신호(CLK)가 제2 레벨로 천이됨에 따라, 제1 스위치(SW0)는 턴-온될 수 있다. 제1 ZQ 전압(VZQ)의 전압 레벨이 제1 기준 전압(VREFA)의 전압 레벨 이하이고 제2 기준 전압(VREFB)의 전압 레벨 이상이므로, 제1 신호(PU_T_CAL_DONE)는 제1 레벨에서 제2 레벨로 천이될 수 있다. 예를 들면, 제1 ZQ 전압(VZQ)의 전압 레벨이 0.8V이고, 제1 기준 전압(VREFA)의 전압 레벨이 0.81V이고, 제2 기준 전압(VREFB)의 전압 레벨이 0.79V인 경우에는, 제1 신호(PU_T_CAL_DONE)는 로우 레벨에서 하이 레벨로 천이될 수 있다.
제9 시점(t9)에서, 클락 신호(CLK)가 제2 레벨에서 제1 레벨로 천이될 수 있다. 클락 신호(CLK)가 제1 레벨로 천이됨에 따라, 제1 스위치(SW0)는 턴-오프될 수 있다. 그러나, 여전히 제1 ZQ 전압(VZQ)의 전압 레벨이 제1 기준 전압(VREFA)의 전압 레벨 이하이고 제2 기준 전압(VREFB)의 전압 레벨 이상이므로, 제1 신호(PU_T_CAL_DONE)는 제2 레벨을 유지할 수 있다.
제11 시점(t11) 내지 제13 시점(t13)까지 제1 신호(PU_T_CAL_DONE)는 제2 레벨을 유지할 수 있다.
제14 시점(t14)에서, 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 제1 기준 전압(VREFA)의 전압 레벨 이하이고 제2 기준 전압(VREFB)의 전압 레벨 이상이므로, 제2 신호(PD_T_CAL_DONE)는 제1 레벨에서 제2 레벨로 천이될 수 있다.
제14 시점(t14)에서, 제1 신호(PU_T_CAL_DONE) 및 제2 신호(PD_T_CAL_DONE)가 모두 제2 레벨이므로, 제1 완료 신호(CAL_DONE_T)가 제1 레벨에서 제2 레벨로 천이될 수 있다. 제1 완료 신호(CAL_DONE)가 제2 레벨로 천이됨에 따라 제1 캘리브레이션 회로(310)의 캘리브레이션은 종료될 수 있다. 제1 완료 신호(CAL_DONE)는 캘리브레이션 로직(220)에서 생성될 수 있다.
도 6은 본 개시의 예시적인 실시예들에 따른 제2 스위치(SW1)가 턴-온된 경우 ZQ 캘리브레이션 회로의 동작 방법을 설명하기 위한 도면이다. 이하, 도 2와 중복되는 내용은 생략하고 설명하기로 한다.
도 6을 참조하면, 제2 스위치(SW1)는 클락 신호(CLK)의 제2 논리 레벨(예를 들어, 로직 로우 레벨)에 응답하여, 턴-온될 수 있다. 제2 스위치(SW1)가 턴-온되는 경우, 제2 캘리브레이션 회로(320)는 캘리브레이션을 수행할 수 있고, 제1 캘리브레이션 회로(310)는 캘리브레이션을 수행하지 않을 수 있다. 이하, 제2 캘리브레이션 회로(320)의 캘리브레이션을 수행하는 내용을 서술하기로 한다.
제5 비교기(C5)는 제1 ZQ 전압(VZQ)과 제3 기준 전압(VREFC)을 비교하여 제1 카운팅 신호(COMP_ZQ_OUTH)를 생성할 수 있다. 제6 비교기(C6)는 제1 ZQ 전압(VZQ)과 제4 기준 전압(VREFD)을 비교하여 제2 카운팅 신호(COMP_ZQ_OUTL)를 생성할 수 있다.
제2 풀업 카운터(322)는 제2 카운팅 인에이블 신호(CAL_EN_R)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제1 카운팅 신호(COMP_ZQ_OUTH)의 논리 레벨에 따라 제2 풀업 코드(PU_T_CODE_1)를 카운팅할 수 있다. 제2 풀업 카운터(322)는 제2 카운팅 인에이블 신호(CAL_EN_R)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제2 카운팅 신호(COMP_ZQ_OUTL)의 논리 레벨에 따라 제2 풀업 코드(PU_T_CODE_1)를 카운팅할 수 있다.
제2 스위치(SW1)가 턴-온됨으로써 제2 풀업 카운터(322)와 제3 풀업 드라이버(321)를 전기적으로 연결할 수 있다.
제3 풀업 드라이버(321)는 제2 풀업 코드(PU_T_CODE_1)에 응답하여 제1 ZQ 전압(VZQ)을 풀업 구동할 수 있다. 제3 풀업 드라이버(321)는 제1 ZQ 전압(VZQ)을 풀업 구동하여, 제3 신호(PU_R_CAL_DONE)를 출력할 수 있다.
제7 비교기(C7)는 제2 ZQ 전압(VZQ_REP)과 제3 기준 전압(VREFC)을 비교하여 제3 카운팅 신호(COMP_REP_OUTH)를 생성할 수 있다. 제4 비교기(C4)는 제2 ZQ 전압(VZQ_REP)과 제4 기준 전압(VREFD)을 비교하여 제4 카운팅 신호(COMP_REF_OUTL)를 생성할 수 있다.
제2 풀다운 카운터(325)는 제2 카운팅 인에이블 신호(CAL_EN_R)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제3 카운팅 신호(COMP_REP_OUTH)의 논리 레벨에 따라 제2 풀다운 코드(PD_T_CODE_1)를 카운팅할 수 있다. 제2 풀다운 카운터(325)는 제2 카운팅 인에이블 신호(CAL_EN_R)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)로 입력될 때, 제4 카운팅 신호(COMP_REF_OUTL)의 논리 레벨에 따라 제2 풀다운 코드(PD_T_CODE_1)를 카운팅할 수 있다.
제4 풀업 드라이버(323)는 제2 풀업 코드(PU_T_CODE_1)에 응답하여 제2 ZQ 전압(VZQ_REP)을 풀업 구동할 수 있다.
제2 풀다운 드라이버(324)는 제2 풀다운 코드(PD_T_CODE_1)에 응답하여 제2 ZQ 전압(VZQ_REP)을 풀다운 구동할 수 있다. 제2 풀다운 드라이버(324)는 제2 ZQ 전압(VZQ_REP)을 풀다운 구동하여, 제4 신호(PD_R_CAL_DONE)를 출력할 수 있다.
도 7은 본 개시의 예시적인 실시예들에 따른 제2 스위치가 턴-온된 경우 ZQ 캘리브레이션 회로의 타이밍도이다.
도 6 및 도 7을 참조하면, 제2 캘리브레이션 회로(320)의 제2 스위치(SW1)는 클락 신호(CLK)의 로직 로우 레벨인 경우에 턴-온될 수 있고, 제2 스위치(SW1)가 턴-온됨에 따라, 제2 캘리브레이션 회로(320)는 캘리브레이션을 수행할 수 있다.
제1 시점(t1)에서, 제2 카운팅 인에이블 신호(CAL_EN_R)가 제1 레벨(예컨대, 로우 레벨)에서 제2 레벨(예컨대, 하이 레벨)로 천이될 수 있다. 제2 카운팅 인에이블 신호(CAL_EN_R)는 제1 시점(t1) 이후에는 하이 레벨을 유지할 수 있다.
제5 시점(t5)에서, 클락 신호(CLK)는 제2 레벨에서 제1 레벨로 천이될 수 있다. 클락 신호(CLK)가 제1 레벨로 천이됨에 따라, 제2 스위치(SW1)는 턴-온될 수 있다. 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 제3 기준 전압(VREFC)의 전압 레벨 이하이고 제4 기준 전압(VREFD)의 전압 레벨 이상이므로, 제4 신호(PD_R_CAL_DONE)는 제1 레벨에서 제2 레벨로 천이될 수 있다. 예를 들면, 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 0.8V이고, 제3 기준 전압(VREFC)의 전압 레벨이 0.81V이고, 제4 기준 전압(VREFD)의 전압 레벨이 0.79V인 경우에는, 제4 신호(PD_R_CAL_DONE)는 로우 레벨에서 하이 레벨로 천이될 수 있다.
제6 시점(t6)에서, 클락 신호(CLK)가 제1 레벨에서 제2 레벨로 천이될 수 있다. 클락 신호(CLK)가 제2 레벨로 천이됨에 따라, 제2 스위치(SW1)는 턴-오프될 수 있다. 그러나, 여전히 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 제3 기준 전압(VREFC)의 전압 레벨 이하이고 제4 기준 전압(VREFD)의 전압 레벨 이상이므로, 제4 신호(PD_R_CAL_DONE)는 제2 레벨을 유지할 수 있다.
제7 시점(t7)에서, 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 제3 기준 전압(VREFC)의 전압 레벨 이상이므로, 제4 신호(PD_R_CAL_DONE)는 제2 레벨에서 제1 레벨로 천이될 수 있다.
제8 시점(t8)에서, 제4 신호(PD_R_CAL_DONE)는 제1 레벨을 유지할 수 있다.
제9 시점(t9)에서, 클락 신호(CLK)는 제2 레벨에서 제1 레벨로 천이될 수 있다. 클락 신호(CLK)가 제1 레벨로 천이됨에 따라, 제2 스위치(SW1)는 턴-온될 수 있다. 제1 ZQ 전압(VZQ)의 전압 레벨이 제1 기준 전압(VREFA)의 전압 레벨 이하이고 제2 기준 전압(VREFB)의 전압 레벨 이상이므로, 제3 신호(PU_R_CAL_DONE)는 제1 레벨에서 제2 레벨로 천이될 수 있다. 예를 들면, 제1 ZQ 전압(VZQ)의 전압 레벨이 0.8V이고, 제1 기준 전압(VREFA)의 전압 레벨이 0.81V이고, 제2 기준 전압(VREFB)의 전압 레벨이 0.79V인 경우에는, 제3 신호(PU_R_CAL_DONE)는 로우 레벨에서 하이 레벨로 천이될 수 있다.
제10 시점(t10) 내지 제13 시점(t13)까지 제3 신호(PU_R_CAL_DONE)는 제2 레벨을 유지할 수 있다.
제13 시점(t13)에서, 제2 ZQ 전압(VZQ_REP)의 전압 레벨이 제3 기준 전압(VREFC)의 전압 레벨 이하이고 제4 기준 전압(VREFD)의 전압 레벨 이상이므로, 제3 신호(PU_R_CAL_DONE)는 제1 레벨에서 제2 레벨로 천이될 수 있다.
제13 시점(t13)에서, 제3 신호(PU_R_CAL_DONE) 및 제4 신호(PD_R_CAL_DONE)가 모두 제2 레벨이므로, 제2 완료 신호(CAL_DONE_R)가 제1 레벨에서 제2 레벨로 천이될 수 있다. 제2 완료 신호(CAL_DONE_R)가 제2 레벨로 천이됨에 따라 제2 캘리브레이션 회로(320)의 캘리브레이션은 종료될 수 있다. 제2 완료 신호(CAL_DONE_R)는 캘리브레이션 로직(230, 도 1)에서 생성될 수 있다.
제14 시점(t14)에서, 제1 완료 신호(CAL_DONE_T) 및 제2 완료 신호(CAL_DONE_R)가 모두 제2 레벨이므로, 캘리브레이션 완료 신호(CAL_DONE)가 제1 레벨에서 제2 레벨로 천이될 수 있다. 캘리브레이션 완료 신호(CAL_DONE)가 제2 레벨로 천이됨에 따라 ZQ 캘리브레이션 회로(220, 도 1)의 캘리브레이션은 종료될 수 있다. 캘리브레이션 완료 신호(220, 도 1)는 캘리브레이션 로직(230, 도 1)에서 생성될 수 있다.
도 8은 본 개시의 예시적인 실시예들에 따른 ZQ 캘리브레이션 회로의 동작 방법을 설명하는 순서도이다.
도 8에 도시된 ZQ 캘리브레이션 회로의 동작 방법은 도 2, 4 내지 7을 통해 설명하였으므로, 중복되는 내용은 생략하기로 한다.
도 8을 참조하면, 단계 S10에서, ZQ 캘리브레이션 회로는 클락 신호가 제1 논리 레벨일 때, 제1 스위치가 턴-온될 수 있고, 제2 스위치가 턴-오프될 수 있다.
예를 들어, 클락 신호(CLK)가 제1 논리 레벨(예를 들어, 로직 하이 레벨)일 때, 제1 캘리브레이션 회로(310)는 캘리브레이션을 수행할 수 있고, 제2 캘리브레이션 회로(320)는 캘리브레이션을 수행하지 않을 수 있다.
단계 S20에서, ZQ 캘리브레이션 회로는 클락 신호가 제2 논리 레벨일 때, 제1 스위치가 턴-온될 수 있고, 제2 스위치가 턴-오프될 수 있다.
예를 들어, 클락 신호(CLK)가 제2 논리 레벨(예를 들어, 로직 로우 레벨)일 때, 제1 캘리브레이션 회로(310)는 캘리브레이션을 수행하지 않을 수 있고, 제2 캘리브레이션 회로(320)는 캘리브레이션을 수행할 수 있다.
본 개시에 따른, ZQ 캘리브레이션 회로는 클락 신호(CLK)의 논리 레벨에 따라 제1 스위치(SW0) 및 제2 스위치(SW1)를 턴-온, 턴-오프함으로써 제1 캘리브레이션 회로(310) 및 제2 캘리브레이션 회로(320)의 캘리브레이션을 동시에 수행할 수 있다. 제1 캘리브레이션 회로(310) 및 제2 캘리브레이션 회로(320)의 캘리브레이션을 동시에 수행할 수 있으므로, 캘리브레이션을 수행하는 속도를 향상시킬 수 있는 효과가 있다.
도 9는 본 개시의 예시적인 실시예들에 따른 ZQ 캘리브레이션 회로의 동작 방법을 설명하는 순서도이다.
도 9에 도시된 ZQ 캘리브레이션 회로의 동작 방법은 도 2, 4 내지 8를 통해 설명하였으므로, 중복되는 내용은 생략하기로 한다.
도 9를 참조하면, 단계 S100에서, 제1 기준 전압 및 제2 기준 전압을 비교하여 제1 카운팅 신호 및 제2 카운팅 신호를 생성할 수 있다.
예를 들어, 도 2를 참조하면, 제1 비교기(C1)는 제1 ZQ 전압(VZQ)과 제1 기준 전압(VREFA)을 비교하여 제1 카운팅 신호(COMP_ZQ_OUTH)를 생성할 수 있다. 제2 비교기(C2)는 제1 ZQ 전압(VZQ)과 제2 기준 전압(VREFB)을 비교하여 제2 카운팅 신호(COMP_ZQ_OUTL)를 생성할 수 있다. 제5 비교기(C5)는 제1 ZQ 전압(VZQ)과 제3 기준 전압(VREFC)을 비교하여 제1 카운팅 신호(COMP_ZQ_OUTH)를 생성할 수 있다. 제6 비교기(C6)는 제1 ZQ 전압(VZQ)과 제4 기준 전압(VREFD)을 비교하여 제2 카운팅 신호(COMP_ZQ_OUTL)를 생성할 수 있다.
단계 S200에서, 제1 카운팅 신호, 제2 카운팅 신호 및 제1 카운팅 인에이블 신호에 응답하여 제1 풀업 코드를 카운팅할 수 있다.
예를 들어, 도 2를 참조하면, 제1 풀업 카운터(312)는 제1 카운팅 인에이블 신호(CAL_EN_T)가 제1 논리 레벨로 입력되는 경우, 제1 카운팅 신호(COMP_ZQ_OUTH) 또는 제2 카운팅 신호(COMP_ZQ_OUTL)의 논리 레벨에 따라 제1 풀업 코드(PU_T_CODE_0)를 카운팅할 수 있다. 제2 풀업 카운터(322)는 제2 카운팅 인에이블 신호(CAL_EN_R)가 제1 논리 레벨로 입력되는 경우, 제1 카운팅 신호(COMP_ZQ_OUTH) 또는 제2 카운팅 신호(COMP_ZQ_OUTL)의 논리 레벨에 따라 제2 풀업 코드(PU_T_CODE_1)를 카운팅할 수 있다.
단계 S300에서, 클락 신호의 제1 논리 레벨에 응답하여 제1 스위치가 턴-온되고, 제2 스위치가 턴-오프될 수 있다.
예를 들어, 도 2를 참조하면, 제1 스위치(SW0)는 클락 신호(CLK)의 제1 논리 레벨(예를 들어, 로직 하이 레벨)에 응답하여 턴-온(turn on)될 수 있다. 제2 스위치(SW1)는 클락 신호(CLK)의 제2 논리 레벨(예를 들어, 로직 로우 레벨)에 응답하여 턴-온될 수 있다.
단계 S400에서, 제1 풀업 코드에 응답하여 제1 ZQ 전압을 풀업 구동할 수 있다.
예를 들어, 도 2를 참조하면, 제1 풀업 드라이버(311)는 제1 풀업 코드(PU_T_CODE_0)에 응답하여 제1 ZQ 전압(VZQ)을 풀업 구동할 수 있다. 제3 풀업 드라이버(321)는 제2 풀업 코드(PU_T_CODE_1)에 응답하여 제1 ZQ 전압(VZQ)을 풀업 구동할 수 있다.
단계 S500에서, 제2 ZQ 전압, 제1 기준 전압 및 제2 기준 전압을 비교하여 제3 카운팅 신호 및 제4 카운팅 신호를 생성할 수 있다.
예를 들어, 도 2를 참조하면, 제3 비교기(C3)는 제2 ZQ 전압(VZQ_REP)과 제1 기준 전압(VREFA)을 비교하여 제3 카운팅 신호(COMP_REP_OUTH)를 생성할 수 있다. 제4 비교기(C4)는 제2 ZQ 전압(VZQ_REP)과 제2 기준 전압(VREFB)을 비교하여 제4 카운팅 신호(COMP_REF_OUTL)를 생성할 수 있다. 제7 비교기(C7)는 제2 ZQ 전압(VZQ_REP)과 제3 기준 전압(VREFC)을 비교하여 제3 카운팅 신호(COMP_REP_OUTH)를 생성할 수 있다. 제4 비교기(C4)는 제2 ZQ 전압(VZQ_REP)과 제4 기준 전압(VREFD)을 비교하여 제4 카운팅 신호(COMP_REF_OUTL)를 생성할 수 있다.
단계 S600에서, 제3 카운팅 신호, 제4 카운팅 신호 및 제1 카운팅 인에이블 신호에 응답하여 제1 풀다운 코드를 카운팅할 수 있다.
예를 들어, 도 2를 참조하면, 제1 풀다운 카운터(315)는 제1 카운팅 인에이블 신호(CAL_EN_T)가 제1 논리 레벨로 입력되는 경우, 제3 카운팅 신호(COMP_REP_OUTH) 또는 제4 카운팅 신호(COMP_REF_OUTL)의 논리 레벨에 따라 제1 풀다운 코드(PD_T_CODE_0)를 카운팅할 수 있다. 제2 풀다운 카운터(325)는 제2 카운팅 인에이블 신호(CAL_EN_R)가 제1 논리 레벨로 입력되는 경우, 제3 카운팅 신호(COMP_REP_OUTH) 또는 제4 카운팅 신호(COMP_REF_OUTL)의 논리 레벨에 따라 제2 풀다운 코드(PD_T_CODE_1)를 카운팅할 수 있다.
단계 S700에서, 제1 풀다운 코드에 응답하여, 제2 ZQ 전압 풀다운을 구동할 수 있다.
예를 들어, 도 2를 참조하면, 제1 풀다운 드라이버(314)는 제1 풀다운 코드(PD_T_CODE_0)에 응답하여 제2 ZQ 전압(VZQ_REP)을 풀다운 구동할 수 있다. 제2 풀다운 드라이버(324)는 제2 풀다운 코드(PD_T_CODE_1)에 응답하여 제2 ZQ 전압(VZQ_REP)을 풀다운 구동할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 외부저항과 연결된 ZQ 패드에서 발생하는 제1 ZQ 전압을 공유하는 제1 캘리브레이션 회로 및 제2 캘리브레이션 회로를 포함하는 ZQ 캘리브레이션 회로에 있어서,
    상기 제1 캘리브레이션 회로는,
    상기 제1 ZQ 전압, 제1 기준 전압 및 제2 기준 전압을 비교하여 제1 카운팅 신호및 제2 카운팅 신호를 생성하는 제1 비교기 및 제2 비교기;
    상기 제1 카운팅 신호, 상기 제2 카운팅 신호 및 제1 카운팅 인에이블 신호에 응답하여 제1 풀업코드를 카운팅하는 제1 풀업 카운터;
    상기 제1 풀업코드에 응답하여 상기 제1 ZQ 전압을 풀업 구동하는 제1 풀업 드라이버; 및
    클락 신호의 제1 로직 레벨에 응답하여 턴-온됨으로써, 상기 제1 풀업 카운터와 상기 제1 풀업 드라이버를 전기적으로 연결하는 제1 스위치를 포함하고,
    상기 제2 캘리브레이션 회로는,
    상기 제1 ZQ 전압, 제3 기준 전압 및 제4 기준 전압을 비교하여 상기 제1 카운팅 신호 및 상기 제2 카운팅 신호를 생성하는 제3 비교기 및 제4 비교기;
    상기 제1 카운팅 신호, 상기 제2 카운팅 신호 및 제2 카운팅 인에이블 신호에 응답하여 제2 풀업코드를 카운팅하는 제2 풀업 카운터;
    상기 제2 풀업코드에 응답하여 상기 제1 ZQ 전압을 풀업 구동하는 제2 풀업 드라이버; 및
    상기 제2 풀업 카운터와 연결되고, 상기 클락 신호의 제2 로직 레벨에 응답하여 턴-온됨으로써, 상기 제2 풀업 카운터와 상기 제2 풀업 드라이버를 전기적으로 연결하는 제2 스위치를 포함하는 ZQ 캘리브레이션 회로.
  2. 제1 항에 있어서,
    상기 클락 신호의 로직 레벨에 응답하여, 상기 제1 스위치 및 상기 제2 스위치는 상보적(complementary)인 것을 특징으로 하는 ZQ 캘리브레이션 회로.
  3. 제1 항에 있어서,
    상기 제1 캘리브레이션 회로는,
    제2 ZQ 전압, 상기 제1 기준 전압 및 상기 제2 기준 전압을 비교하여 제3 카운팅 신호 및 제4 카운팅 신호를 생성하는 제5 비교기 및 제6 비교기;
    상기 제3 카운팅 신호, 상기 제4 카운팅 신호 및 상기 제1 카운팅 인에이블 신호에 응답하여 제1 풀다운코드를 카운팅하는 제1 풀다운 카운터; 및
    상기 제1 풀다운코드에 응답하여 상기 제2 ZQ 전압을 풀다운 구동하는 제1 풀다운 드라이버를 더 포함하고,
    상기 제2 캘리브레이션 회로는,
    제2 ZQ 전압, 상기 제1 기준 전압 및 상기 제2 기준 전압을 비교하여 제3 카운팅 신호 및 제4 카운팅 신호를 생성하는 제7 비교기 및 제8 비교기;
    상기 제3 카운팅 신호, 상기 제4 카운팅 신호 및 상기 제1 카운팅 인에이블 신호에 응답하여 제2 풀다운코드를 카운팅하는 제2 풀다운 카운터;
    상기 제2 풀다운코드에 응답하여 상기 제2 ZQ 전압을 풀다운 구동하는 제2 풀다운 드라이버를 더 포함하는 것을 특징으로 하는 ZQ 캘리브레이션 회로.
  4. 제3 항에 있어서,
    상기 제1 풀업 드라이버는 제1 신호를 출력하고, 상기 제1 풀다운 드라이버는 제2 신호를 출력하고,
    상기 제2 풀업 드라이버는 제3 신호를 출력하고, 상기 제2 풀다운 드라이버는 제4 신호를 출력하는 것을 특징으로 하는 ZQ 캘리브레이션 회로.
  5. 제4 항에 있어서,
    상기 제1 기준 전압의 레벨은, 상기 제2 기준 전압의 레벨보다 높고,
    상기 제1 ZQ 전압의 레벨이 상기 제1 기준 전압의 레벨 이하 및 상기 제2 기준 전압의 레벨 이상인 경우, 상기 제1 신호는 로직 하이 레벨인 것을 특징으로 하는 ZQ 캘리브레이션 회로.
  6. 제4 항에 있어서,
    상기 제2 ZQ 전압의 레벨이 상기 제1 기준 전압의 레벨 이하 및 상기 제2 기준 전압의 레벨 이상인 경우, 상기 제2 신호는 로직 하이 레벨인 것을 특징으로 하는 ZQ 캘리브레이션 회로.
  7. 제4 항에 있어서,
    상기 제3 기준 전압의 레벨은, 상기 제4 기준 전압의 레벨보다 높고,
    상기 제1 ZQ 전압의 레벨이 상기 제3 기준 전압의 레벨 이하 및 상기 제4 기준 전압의 레벨 이상인 경우, 상기 제3 신호는 로직 하이 레벨인 것을 특징으로 하는 ZQ 캘리브레이션 회로.
  8. 제4 항에 있어서,
    상기 제3 기준 전압의 레벨은, 상기 제4 기준 전압의 레벨보다 높고,
    상기 제2 ZQ 전압 레벨이 상기 제3 기준 전압의 레벨 이하 및 상기 제4 기준 전압의 레벨 이상인 경우, 상기 제4 신호는 로직 하이 레벨인 것을 특징으로 하는 ZQ 캘리브레이션 회로.
  9. ZQ 캘리브레이션 방법에 있어서,
    제1 ZQ 전압, 제1 기준 전압 및 제2 기준 전압을 비교하여 제1 카운팅 신호 및 제2 카운팅 신호를 생성하는 단계;
    상기 제1 카운팅 신호, 상기 제2 카운팅 신호 및 제1 카운팅 인에이블 신호에 응답하여 제1 풀업코드를 카운팅하는 단계;
    클락 신호의 제1 논리 레벨에 응답하여 제1 스위치가 턴-온되고, 제2 스위치는 턴-오프 되는 단계; 및
    상기 제1 풀업코드에 응답하여 상기 제1 ZQ 전압을 풀업 구동하는 단계를 포함하는 것을 특징으로 하는 ZQ 캘리브레이션 방법.
  10. 제9 항에 있어서,
    상기 제1 ZQ 전압, 제3 기준 전압 및 제4 기준 전압을 비교하여 상기 제1 카운팅 신호 및 상기 제2 카운팅 신호를 생성하는 단계;
    상기 제1 카운팅 신호, 상기 제2 카운팅 신호 및 제2 카운팅 인에이블 신호에 응답하여 제2 풀업코드를 카운팅하는 단계;
    상기 클락 신호의 제2 논리 레벨에 응답하여 상기 제1 스위치가 턴-오프되고, 상기 제2 스위치는 턴-온 되는 단계; 및
    상기 제2 풀업코드에 응답하여 상기 제1 ZQ 전압을 풀업 구동하는 단계를 포함하는 것을 특징으로 하는 ZQ 캘리브레이션 방법.
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