KR940003039A - 반도체 기억장치 - Google Patents

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KR940003039A
KR940003039A KR1019930012938A KR930012938A KR940003039A KR 940003039 A KR940003039 A KR 940003039A KR 1019930012938 A KR1019930012938 A KR 1019930012938A KR 930012938 A KR930012938 A KR 930012938A KR 940003039 A KR940003039 A KR 940003039A
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세이지 사와다
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기다오까 다까시
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Abstract

전원투입 후에 있어서 외부제어신호의 논리레벨의 변화에 의해 반드시 기억장치가 잘못되어 테스트모드에 설정되고 마는 것을 방지하는 것이다.
이 반도체 기억장치는 전원투입시 및 전원투입의 외부로 어드레스 스트로브신호/RAS의 논리레벨의 변화에 따라서, 넷트모드 컨트롤라(14)를 리셋트하는 파워온 리셋트신호의 지속기간을 가변하게 하는 것으로, 전원투입 후에 노이즈 등에 의해 반도체 기억장치가 잘못되어 테스트모드에 들어가는 것을 방지할 수가 있다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 하나의 실시예에 의한 DRAM을 표시하는 블록도.
제2도는 제1도에 표시한 RAS파워온리세트회로(18) 및 파워온리세트회로(19)의 상세한 것을 표시하는 회로도.
제3도는 제1도에 표시한 실시예의 동작을 설명하는 파형도.
제4도는 제1도에 표시한 실시예의 동작을 설명하는 파형도.

Claims (2)

  1. 메모리셀 어레이와, 외부제어신호에 응답하여, 상기 메모리셀 어레이로부터의 데이터의 읽어내기 및 상기 메모리셀 어레이에의 데이터의 써넣기를 실행하는 내부회로수단과, 상기 외부제어신호의 논리레벨의 소정의 변화에 응해서, 상기 메모리셀 어레이의 테스트모드를 설정하는 테스트 모드 설정수단과, 전원의 투입에 응해서, 상기 내부회로 수단 및 상기 테스트모드 설정수단을 소정기간에 걸쳐서 초기상태로 설정하는 리셋트펄스를 발생하는 리셋트 펄스발생수단과, 전원투입시 및 투입 후에 있어서 상기 외부제어신호의 논리레벨에 응해서, 상기 소정기간을 변화시키는 수단과를 구비한 반도체 기억장치.
  2. 메모리셀 어레이와, 외부제어신호에 응답하여, 상기 메모리셀 어레이로부터의 데이터의 읽어내기 및 상기 메모리셀 어레이에의 데이터의 써넣기를 실행하는 내부회로수단과, 상기 외부제어신호의 논리레벨의 소정의 변화에 응해서, 상기 메모리셀 어레이의 테스트모드를 설정하는 테스트모드 설정수단과, 전원의 투입에 응해서, 일정의 제1의 지속기간을 가지는 제1의 펄스를 발생하는 제1의 펄스발생수단과, 전원투입시 및 투입 후에 있어서 상기 외부제어신호의 논리레벨에 응해서, 가변의 제2의 지속기간을 가지는 제2의 펄스를 발생하는 제2의 펄스발생수단과, 상기 제1 및 제2의 펄스의 논리화에 상당하는 리셋트펄스를 발생하여, 상기 리셋트펄스의 지속기간의 사이 상기 내부회로 수단 및 상기 테스트모드 설정수단을 초기상태로 설정하는 리셋트 펄스발생수단과를 구비한 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930012938A 1992-07-14 1993-07-09 반도체 기억장치 KR970006221B1 (ko)

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