KR940003039A - 반도체 기억장치 - Google Patents
반도체 기억장치 Download PDFInfo
- Publication number
- KR940003039A KR940003039A KR1019930012938A KR930012938A KR940003039A KR 940003039 A KR940003039 A KR 940003039A KR 1019930012938 A KR1019930012938 A KR 1019930012938A KR 930012938 A KR930012938 A KR 930012938A KR 940003039 A KR940003039 A KR 940003039A
- Authority
- KR
- South Korea
- Prior art keywords
- power
- response
- memory cell
- cell array
- test mode
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract 4
- 230000004044 response Effects 0.000 claims abstract 9
- 238000010586 diagram Methods 0.000 description 4
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
전원투입 후에 있어서 외부제어신호의 논리레벨의 변화에 의해 반드시 기억장치가 잘못되어 테스트모드에 설정되고 마는 것을 방지하는 것이다.
이 반도체 기억장치는 전원투입시 및 전원투입의 외부로 어드레스 스트로브신호/RAS의 논리레벨의 변화에 따라서, 넷트모드 컨트롤라(14)를 리셋트하는 파워온 리셋트신호의 지속기간을 가변하게 하는 것으로, 전원투입 후에 노이즈 등에 의해 반도체 기억장치가 잘못되어 테스트모드에 들어가는 것을 방지할 수가 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 하나의 실시예에 의한 DRAM을 표시하는 블록도.
제2도는 제1도에 표시한 RAS파워온리세트회로(18) 및 파워온리세트회로(19)의 상세한 것을 표시하는 회로도.
제3도는 제1도에 표시한 실시예의 동작을 설명하는 파형도.
제4도는 제1도에 표시한 실시예의 동작을 설명하는 파형도.
Claims (2)
- 메모리셀 어레이와, 외부제어신호에 응답하여, 상기 메모리셀 어레이로부터의 데이터의 읽어내기 및 상기 메모리셀 어레이에의 데이터의 써넣기를 실행하는 내부회로수단과, 상기 외부제어신호의 논리레벨의 소정의 변화에 응해서, 상기 메모리셀 어레이의 테스트모드를 설정하는 테스트 모드 설정수단과, 전원의 투입에 응해서, 상기 내부회로 수단 및 상기 테스트모드 설정수단을 소정기간에 걸쳐서 초기상태로 설정하는 리셋트펄스를 발생하는 리셋트 펄스발생수단과, 전원투입시 및 투입 후에 있어서 상기 외부제어신호의 논리레벨에 응해서, 상기 소정기간을 변화시키는 수단과를 구비한 반도체 기억장치.
- 메모리셀 어레이와, 외부제어신호에 응답하여, 상기 메모리셀 어레이로부터의 데이터의 읽어내기 및 상기 메모리셀 어레이에의 데이터의 써넣기를 실행하는 내부회로수단과, 상기 외부제어신호의 논리레벨의 소정의 변화에 응해서, 상기 메모리셀 어레이의 테스트모드를 설정하는 테스트모드 설정수단과, 전원의 투입에 응해서, 일정의 제1의 지속기간을 가지는 제1의 펄스를 발생하는 제1의 펄스발생수단과, 전원투입시 및 투입 후에 있어서 상기 외부제어신호의 논리레벨에 응해서, 가변의 제2의 지속기간을 가지는 제2의 펄스를 발생하는 제2의 펄스발생수단과, 상기 제1 및 제2의 펄스의 논리화에 상당하는 리셋트펄스를 발생하여, 상기 리셋트펄스의 지속기간의 사이 상기 내부회로 수단 및 상기 테스트모드 설정수단을 초기상태로 설정하는 리셋트 펄스발생수단과를 구비한 반도체 기억장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4186610A JPH0636593A (ja) | 1992-07-14 | 1992-07-14 | 半導体記憶装置 |
JP92-186610 | 1992-07-14 | ||
JP93-274044 | 1993-01-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR940003039A true KR940003039A (ko) | 1994-02-19 |
KR970006221B1 KR970006221B1 (ko) | 1997-04-24 |
Family
ID=16191591
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019930012938A KR970006221B1 (ko) | 1992-07-14 | 1993-07-09 | 반도체 기억장치 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5365481A (ko) |
JP (1) | JPH0636593A (ko) |
KR (1) | KR970006221B1 (ko) |
DE (1) | DE4322994C2 (ko) |
IT (1) | IT1265147B1 (ko) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ATE133512T1 (de) * | 1990-05-31 | 1996-02-15 | Siemens Ag | Integrierter halbleiterspeicher |
SG49632A1 (en) * | 1993-10-26 | 1998-06-15 | Intel Corp | Programmable code store circuitry for a nonvolatile semiconductor memory device |
KR960008824B1 (en) * | 1993-11-17 | 1996-07-05 | Samsung Electronics Co Ltd | Multi bit test circuit and method of semiconductor memory device |
US5526311A (en) * | 1993-12-30 | 1996-06-11 | Intel Corporation | Method and circuitry for enabling and permanently disabling test mode access in a flash memory device |
US6587978B1 (en) | 1994-02-14 | 2003-07-01 | Micron Technology, Inc. | Circuit and method for varying a pulse width of an internal control signal during a test mode |
US5831918A (en) | 1994-02-14 | 1998-11-03 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
JPH08153400A (ja) * | 1994-11-29 | 1996-06-11 | Mitsubishi Electric Corp | Dram |
US5991214A (en) * | 1996-06-14 | 1999-11-23 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
US6115307A (en) * | 1997-05-19 | 2000-09-05 | Micron Technology, Inc. | Method and structure for rapid enablement |
JPH1116395A (ja) * | 1997-06-25 | 1999-01-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3180728B2 (ja) * | 1997-07-25 | 2001-06-25 | 日本電気株式会社 | 半導体記憶装置 |
IT1296908B1 (it) * | 1997-12-29 | 1999-08-02 | Sgs Thomson Microelectronics | Metodo e relativo circuito per regolare la durata di un segnale di sincronismo atd per temporizzare l'accesso ad una memoria non-volatile |
JPH11353900A (ja) | 1998-06-11 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置 |
JP3292145B2 (ja) * | 1998-06-26 | 2002-06-17 | 日本電気株式会社 | 半導体記憶装置 |
JP3987674B2 (ja) * | 2000-06-01 | 2007-10-10 | 富士通株式会社 | 半導体集積回路 |
JP4790925B2 (ja) * | 2001-03-30 | 2011-10-12 | 富士通セミコンダクター株式会社 | アドレス発生回路 |
JP4338548B2 (ja) * | 2004-02-26 | 2009-10-07 | Okiセミコンダクタ株式会社 | パワーオンリセット回路および半導体集積回路 |
KR100824777B1 (ko) * | 2007-02-07 | 2008-04-24 | 삼성전자주식회사 | 로우 경로와 칼럼 경로에 대해 다른 초기화 시점을 가지는반도체 메모리 장치 및 반도체 메모리 장치의 초기화 방법 |
KR100857448B1 (ko) * | 2007-06-11 | 2008-09-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리셋펄스 생성회로 |
KR20100005610A (ko) * | 2008-07-07 | 2010-01-15 | 주식회사 하이닉스반도체 | 반도체 메모리 디바이스의 테스트모드 제어 회로 및 방법 |
US8069385B1 (en) * | 2008-07-14 | 2011-11-29 | T-Ram Semiconductor, Inc. | Programmable built-in self-test architecture |
JP4856208B2 (ja) * | 2009-03-30 | 2012-01-18 | 株式会社東芝 | 半導体装置 |
KR101646910B1 (ko) | 2011-01-11 | 2016-08-09 | 페어차일드코리아반도체 주식회사 | 파워 온 리셋 회로를 포함하는 반도체 소자 |
KR20120087720A (ko) * | 2011-01-28 | 2012-08-07 | 에스케이하이닉스 주식회사 | 상변화 메모리 장치 |
US9213063B2 (en) | 2014-03-26 | 2015-12-15 | Freescale Semiconductor, Inc. | Reset generation circuit for scan mode exit |
EP3444747A4 (en) | 2017-06-13 | 2019-08-14 | Shenzhen Goodix Technology Co., Ltd. | MODULE FOR OPTICAL BIOLOGICAL DETECTION, DISPLAY DEVICE AND ELECTRONIC EQUIPMENT |
EP3480608B1 (en) * | 2017-09-19 | 2021-01-13 | Shenzhen Goodix Technology Co., Ltd. | Method and system for measuring power-on reset time |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2624654B2 (ja) * | 1986-10-15 | 1997-06-25 | 株式会社東芝 | パワーオンリセツト回路 |
JPH0229118A (ja) * | 1988-05-27 | 1990-01-31 | Advanced Micro Devices Inc | Cmosパワーオン・リセット回路 |
JP2568455B2 (ja) * | 1990-08-16 | 1997-01-08 | 三菱電機株式会社 | 半導体記憶装置 |
US5134587A (en) * | 1990-08-17 | 1992-07-28 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with automatic test mode exit on chip enable |
US5134586A (en) * | 1990-08-17 | 1992-07-28 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with chip enable control from output enable during test mode |
JPH04119600A (ja) * | 1990-09-10 | 1992-04-21 | Mitsubishi Electric Corp | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 |
-
1992
- 1992-07-14 JP JP4186610A patent/JPH0636593A/ja not_active Withdrawn
-
1993
- 1993-07-09 KR KR1019930012938A patent/KR970006221B1/ko not_active IP Right Cessation
- 1993-07-09 US US08/088,641 patent/US5365481A/en not_active Expired - Fee Related
- 1993-07-09 DE DE4322994A patent/DE4322994C2/de not_active Expired - Fee Related
- 1993-07-12 IT IT93MI001529A patent/IT1265147B1/it active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
US5365481A (en) | 1994-11-15 |
KR970006221B1 (ko) | 1997-04-24 |
ITMI931529A1 (it) | 1995-01-12 |
DE4322994A1 (de) | 1994-01-20 |
JPH0636593A (ja) | 1994-02-10 |
ITMI931529A0 (it) | 1993-07-12 |
IT1265147B1 (it) | 1996-10-31 |
DE4322994C2 (de) | 1996-01-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR940003039A (ko) | 반도체 기억장치 | |
US5568445A (en) | Synchronous semiconductor memory device with a write latency control function | |
KR910002028B1 (ko) | Mos 집적회로로 구성된 다이나믹형 랜덤 액세스 메모리 | |
US5379261A (en) | Method and circuit for improved timing and noise margin in a DRAM | |
KR930010985A (ko) | 저전력 데이타 리텐션 기능을 가지는 반도체 메모리장치 | |
KR900005444A (ko) | 속기 기능을 지닌 반도체 메모리 장치 | |
GB2248511A (en) | Semiconductor memory device having test mode | |
KR930024023A (ko) | 반도체 기억 장치 | |
KR960006879B1 (ko) | 전원공급후 작동 가능한 자기초기화 회로를 구비한 반도체 메모리장치 | |
KR970023464A (ko) | 테스트 회로가 설치된 반도체 메모리 | |
KR930022367A (ko) | 셀프 리프레쉬 모드에서 동작 가능한 다이너믹형 반도체기억장치 | |
KR960025777A (ko) | 프리챠지 회로를 갖는 반도체 메모리 디바이스 | |
KR870000700A (ko) | 반도체 기억 장치 | |
KR940006149A (ko) | 반도체 메모리 장치 | |
KR970076822A (ko) | 반도체 기억 장치 | |
KR950034838A (ko) | 불휘발성 반도체 메모리 | |
KR970004747B1 (ko) | 반도체 장치 | |
US5546034A (en) | Pulse generator capable of variably controlling a pulse length | |
KR970059933A (ko) | 온-보드(on-board) 마이크로컴퓨터의 데이터 기록 제어 방법 | |
KR100246787B1 (ko) | 디램 리프레쉬신호 발생장치 | |
KR930010977A (ko) | 개선된 동작 안정성을 갖는 다이나믹 랜덤 액세스 메모리 | |
KR930018586A (ko) | 어드레스천이검출회로를 가진 반도체메모리장치 | |
KR960035641A (ko) | 라이트 리커버리 제어회로 및 그 제어방법 | |
KR0117500Y1 (ko) | 메모리 소자의 쓰기 리커버리 신호 발생 회로 | |
KR101046226B1 (ko) | 콤보 메모리 장치의 버스트 길이 카운터 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |