KR940006147A

KR940006147A - 불량비트를 교정할 수 있는 반도체 기억장치

Info

Publication number: KR940006147A
Application number: KR1019930009923A
Authority: KR
Inventors: 시게루 모리
Original assignee: 기다오까 다까시; 미쓰비시 뎅끼 가부시끼가이샤
Priority date: 1992-06-02
Filing date: 1993-06-02
Publication date: 1994-03-23
Also published as: DE4316283A1; ITMI931042A0; US5299160A; DE4316283C2; KR960010962B1; IT1264502B1; JPH05334898A; ITMI931042A1

Abstract

입출력 스위칭회로 (7)은 I/0블럭 (30a-30i)와 I/0패드(6a-6i) 사이에 설치된다.

입출력 스위칭회로(7)은 직렬로 접속된 퓨우즈소자(10a-10i), 퓨우즈소자의 한족끝의 전위에 대응하여 I/O블럭(30a-30i)와 I/O패드 (6a-6i)의 접속경로를 결정하기 위한 스위칭요소(8a와 8b)를 포함한다.

스위칭요소(8a와 8b)는 모든 퓨우즈소지가 도통 상태일 때 I/O블럭 (30a-30i)와 I/O패드(6a-5i)를 일대일 대응으로 접속한다.

퓨우즈소자 1개절단되었을때 스위칭요소(8a와 8b)는 I/O패드로부터 대응하는 불량 I/O블럭을 분리하고, 또한 불량 I/O블럭에 대응하는 패드 방향으로 각 I/O블럭의 접속경로를 스위치한다.

에러체크비트를 가지는 반도체 기억장치에 있어서, 통상적인 여분의 회로기법에 의해 고정될 수 없는 불량 I/O블럭을 분리하여 반도체 기억장치의 제조수율이 향상될 수 있고, 에러체크비트없는 반도체 기억장치와 같이 동작되게 할 수 있다.

Description

불량비트를 교정할 수 있는 반도체 기억장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 실시예에 따른 반도체 기억장치의 전체구성을 개략적으로 표시한다.

제2도는 제1도에 표시한 입출력 스위칭회로의 구성을 구체적으로 표시한다.

제3도는 불량 I/O블럭을 분리할시 제2도의 입출력 스위칭 회로의 상태를 표시한다.

Claims

정보비트신호를 수신하고 전달하기 위한 복수패드(6a-6i;6a-6r), 정보비트신호의 소정의 순서내에 배치되고, 복수I/O블럭 (30a-30i;30a-30r)은 상기 복수패드로 부터 정보비트신호를 전달하기 위해 상기 복수패드에 대응하여 설치되고, 각각의 상기 10블럭은 행과 열내에 배열된 복수 메모리셀을 포함하고, 접속수단(7;70)은 상기 패드와 상기 IO블럭 사이에 신호전달경로를 정하기 위해 상기 IO블럭과 상기 패드 사이에 설치되고, 그런방식으로 불량 메모리셀을 포함하는 불량IO블럭이 상기 불량 IO블럭과 접속될 수 있는 패드에 방향으로 변화된 접속경로를 가진 소정의 순서내의 상기 불량 IO블럭이에 관하여 반쪽면에 존재하는 IO블럭과 어느 상기 패드로부터 분리되고, 불량IO불럭이외의 IO블럭이 상기 패드를 따라 소정의 방향에 위치한 패드에 접속하기 위한것을 포함하는 반도체 기억장치.
제1항에 있어서 상기 접속 수단(7;70)이 제1설정수단(8a)은 소정의 순서내에서 상기 패드의 한쪽끝에 위치한 제1패드(6a)에 제1 IO블럭을 접속하기 위한 제1 IO블럭(30a)에 설치되고, 제2설정수단(8a.8b)은 소정의 순서내에서 연속적으로 하나 인접한 패드로 연관된 IO블럭을 선택적이고 양자택일로 접속하기 위한 제 1 IO럭이외의 각각의 IO블럭 (30b-30i)에 설치되고, 그리고 결정수단 (10a-10i, R;7b, 7c, 7d, 7e, 72;10a-10i, 9a, 9b, QN1)은 불량 IO블럭이 존재하는 경우에 상기 제1 그리고 제2설정수단의 접속 경로를 결정하기 위한 것이고, 제1그룹내의 IO블럭이 원래 대응하는 접속된 불량 IO블럭에 대하여 소정의 순서내에서 제1 IO블럭의 한쪽에 위치한 IO블럭을 포함하고, 그리고 나머지 IO블럭의 제2그룹내의 IO블럭이 소정의 순서에서 제1패드방향으로 원래 대응하는 패드로 1비트에 의해 소정의 순서내의 인접한 패드로 접속되는 것을 포함하는 반도체 기억장치.
제1항에 있어서. 상기 접속수단(7;72)이 제1스위칭수단은 소정의 순서내에서 상기 패드의 한쪽 끝상에 위치한 제1패드에 제1 IO블럭을 접속하기 위해 제1 IO블럭(30a)에 설치된 제1스위칭요소 (8a)를 포함하고, 제2스위칭수단은 제1그리고 제2스위칭요소의 쌍을 포함하고, 서로 상보적으로 온오프하고 제1 IO블럭 이외의 각각의 IO블럭에 설치되고, 소정의 순서내에서 2개의 인접한 패드중에서 하나에 연관된 IO블럭을 선택적으로 접속하기 위한 것이고, 결정수단은 퓨우즈소자가 오프된 경우에 제1레벨전압을 수신하기 위한 제1노드와 제2레벨전압을 수신하기 위한 제2노드 사이에 직렬로 접속된 복수 퓨우즈소자를 포함하고, 각각의 상기 퓨우즈소자가 각각의 IO블럭에 대응하여 설치되고, 각각의 상기 퓨우즈소자가 대응하는 IO블럭에 대한 제1스위칭요소의 제어게이트의 반전회로를 통하여 소정의 순서의 역순으로 인접한 IO블럭에 대한 제2스위칭요소의 제어게이트와 접속된 한쪽끝을 가지는 것을 포함하는 반도체 기억장치.
제3창에 있어서, 상기 결정수단이 제2노드와 제2레벨전압을 공급하는 노드 사이에 설치된 큰 저항값의 저항소자(R)을 포함하는 반도체 기억장치.
제3항에 있어서. 상기 결정수단이 상기 제2노드와 접속된 한쪽글을 가지는 부가적인 퓨우즈소자(10j), 그리고 부가적인 퓨우즈소자의 다른쪽끝과 제2레벨전압을 수신하는 노드 사이에 설치된 큰 저항값의 저항소자(R)을 포함하는 반도체 기억장치.
제3항에 있어서, 상기 결정수단이 제2레벨전압을 수신하는 노드에 제2노드를 접속하기 위해 검출신호의 전력에 반응하는 커플링(coupling)수단(ON1), 그리고 상기 제2노드의 전위를 래칭(latching)하기 위한 래치수단(9a,9b)를 포함하는 반도체 기억장치.
제1항에 있어서, 각각의 상기 10블럭이 복수 부메모리블럭 (a.b,c,d)을 포함하고, 상기 접속수단(7;70)이 부블러 지정신호를 발생하기 위한 블럭 어드레스에 반응하는 부블럭 선택수단(72), 상기 패드 (6a-6i)와 상기 IO블럭 (30a-30i)을 접속하기 위한 접속 스위칭수단 (7a), 접속제어수단(7b-7e)은 각각 상기부블럭에 설치되고 IO블럭과 상기 패드사이의 접속 스위칭수단을 통하는 접속경로를 정하기 위한 접속 스위칭수단으로 지정된 부블럭에 대응하는 접속제어신호를 발생하고 수신하기 위한 부블럭 지정신호에 반응하는 것을 포함하는 반도체 기어강치.
제7항에 있어서. 상기 접속제어수단(7b-7e)이 복수접속 제어신호 발생수단(10a-lOa∼70a-i, lOb∼a∼10b-i. lOc∼a∼lOc-i, 10d∼a∼10di)은 각각의 상기 부블럭에 대하여 그리고 연관된 부블럭에 대한 접속 제어 신호를 발생하기 위하여 각각 설치되고, 그리고 전달수단(80a-a∼80a-i, 80b-a∼80b-i, 80c∼a∼80d-i, 80d-a~80d-i)은 상기 접속 스위칭수단으로 상기 부블럭 지정신호에 의해 지정된 부블럭에 대응하는 접속 제어신호 발생수단으로부터 접속제어수단을 선택하고 전달하기 위해 부블럭 지정신호에 반응하는 것을 포함하는 반도체 기억장치.
제10항에 있어서, 상기 전달수단(80a-a∼80a-i. 80b-a~80b-i, 80c-a~80c-i, 80d-a~80d-i)은 각각의 접속 제어신호 발생수단(7b-7e)에 설치된 복수 스위칭수단을 포함하고, 상기 접속 스위칭수단에 연관된 접속제어신호 발생 신호로부터 접속제어신호를 전달하기 위하여 온되기 위하여 블럭지정신호에 반응하여 활성화되는 반도체 기억장치.
제3항에 있어서, 각각의 상기 IO블럭 (30a-3Oi)은 배열내에 배열된 복수 메모리셀을 각각 포함하는 복수 부블럭을 포함하고. 대응하는 각각의 상기 부블럭애 대응하여 설치된 상기 결정 수단과 접속 수단에 있어서 더욱 부블럭 지정 신호를 발생하기위해 블릭 어드레스에 반응하는 부블럭 선택수단(72). 전달수단(80a-a∼80a-i.80b-a∼80b-i, 80c-a∼80c-i, 80d-a∼80d-i)은 각각의 상기 결정수단에 설치되고, 상기 제1과 제2스위칭 수단의 각각의 제1그리고 제2스위칭요소의 제어게이트로 연관된 결정수단내의 퓨우즈소자의 한쪽끝상의 신호전위를 전달하기 위하여 온되기 위해 부블럭 지정신호에 반응하는 것을 포함하는 반도체 기억장치.
제 1항에 있어서, 상기 접속수단 (70)은 상기 IO블럭 (30a-30r)과 복수 내부노드 (NCa-NCr)을 선택적으로 접속하기 위한 제1접속제어수단 (72a)과 복수 제 1노드를 상기 패드에 선택적으로 접속하기 위한 제2접속제어수단 (72b)를 포함하는 란도체 기억장치.
제11항에 있어서, 상기 제1접속 제어수단(72a)은 제1노드(6a)에 제1 IO블럭 (30a)을 집속하기 위해 제1스위칭 요소 (8a)를 포함하는 제1스위칭수단. 제2스위 칭수단(8a,8b)은 서로 상보적으로 온오프되는 한쌍의 제 1그리고 제2스위칭요소(8a.8b)를 포함하고 제1 IO블릭 이외의 각각의 10블럭에 대해, 상기 노드의 연관된 노드에 연관 된 IO블럭을 집속하기 위해 설치되고. 제1접속설정수단(lla-llr. R. 9)은 제1불량블럭이 존재하는 경우에 상기 제1 그리고 제2스위칭수단의 온오프를 설절하기 위한것이고, 상기 제1불량 IO블럭에 관하여 상기 소정의 순서내에서 제1비트신호상의 비트신호에 대응한 IO블럭에 대한 제1스위칭요소(8a)가 온되고, 각각의 나머지 IO블럭에 대한 제 1스위칭요소가 오프근 고. 제 1불랑 I0블럭 에 대 해 제 1 그리고 제2스위칭요소가 모두 오프되는 것을 포함하고, 그리고 상기 제2접속제어수단(72b)은 상기 제1패드로 제1노드를 커플링 (couping)하기 위한 제3스위칭요소 (8c)를 포함하는 제3스위칭수단 (8c), 제1스위칭수단은 상기 제1노드 이외의 각각의 노드에 설치되고 상기 소정의 순서내의 2개의 인접한 패드 중에 하나로 연관된 노드와 커플링을 위해 서로 상보적으로 정상적으로 온오프하는 제3 그리고 제4스위칭 요소 (8c,8d)를 포함하고, 그리고 제2접속설정수단(12a-12r, R, 9)은 부가적인 불량 IO블럭이 존재하는 경우에 그런식으로 상기 제3 그리고 제4스위칭수단의 제3 그리고 제4스위칭요소의 온오프를 설정하고, 부가적인 불량 IO블럭과 연관된 노드에 관하여 제1노드방면상의 노드에 대한 제3스위칭요소 (8c)가온되고, 각각이 나머지 노드에 대한 제3스위칭 요소가 오프되고, 부가적인 불량 IO블럭과 연관된 노드에 대한 스위칭요소는 어느 패드로부터 부가적인 불량 IO블럭을 분리하기 위해 오프되는 것을 포함하는 반도체 기억장치.
제12항에 있어서, 상기 제1접속설정수단(lla-llr, R. 9)은 제1전압공급노드와 제2전압공급노드사이에 설치된 IO블럭에 대응하는 퓨우프소자 (iia-iir)의 직 f렬 접속을 포함하고. 상기 제2접속설정수단 (12a-l2r, R,9)은 제1전압공급노드와 제2전압공급노드 사이에 설치된 각각의 노드에 대응하는 다른 퓨우즈소자(12a-l2r)의 직렬 접속을 포함하는 반도체 기억장치.
제1항에 있어서, 상기 복수패드(6a-6r)은 상기 메모리장치의 한쪽끝에 배열된 제1그룹패드(6a-6i), 상기 한쪽에 반대되는 다른쪽에 배열된 제2그루ㅗㅂ패드 (6j-jr)을 포함하고, 상기 IO블럭은 제1그룹패드와 연관된 제1그룹 IO블럭과 제2그룹패드와 연관된 제2그룹 IO블럭을 대응되게 포함하고, 상기 접속수단(7)은 제1그룹패드와 제1그룹 IO블럭의 커플링을 위한 제1접속수단(7-1)과 제2그룹패드와 제2그룹 IO블럭의 커플링을 위한 제2접속수단(7-2)을 포함하는 반도체 기억장치.
제1항에 있어서. 상기 I0블럭 (1/00-I/017)은 상기 기억장치의 한쪽면을 따라 배열된 제1그룹 IO블럭, 상기 기억장치의 다른쪽면을 따라 배열된 제2그룹 IO블럭과 상기 제2그룹 IO블럭 사이의 절단면에 위치한 상기 복수패드, 상기 제1 그리고 제2그룹 IO블럭과 상기 패드를 연결하기 위한 상기 접속수단을 포함하는 반도체 기억장치.
제1항에 있어서 각각 (330)의 상기 IO블럭 (I/00-I/017)는 메모리셀 배열 (31a-31r)이 복수 메모리셀을 가지고, 상기 메모리셀 배열에 데이터신호를 전송하기 위한 입력회로(14), 메모리셀 배열로부터 데이터신호를 증폭하기 위한 제1풀력회로(15). 연관된 패드(6)에 데이터신호를 보내기 위한 제2출력회로(13)를 포함하고, 상기 접속수단은 상기 연관된 패드와 상기 입력회로 사이에 설치된 입력접속부(700a), 상기 제1그리고 제2출력회로 사이에 설치된 출력접속부를 포함하는 반도체 기억장치.
제16항에 있어서. 상기 입력과 출력부 각각은 데이터신호를 단방향으로 전달하기 위한 전달소자(800)을 포함하는 반도체 기억 장치.
제17항에 있어서, 상기 전달소자(800)은 데이터신호를 래칭(latching)하기 위한 래치 (90b,9c)와 상기 래치에 데이터전달을 금지하거나 허용하기 위한 제어소자(16)을 포함하는 반도체 기억장치.
제1항에 있어서, 상기 패드(6a-6i;6a-6r)은 정보데이터 비트신호와 에러체크 비트신호를 병렬로 수신하고, 상기 접숙수단(7;70)은 불량 IO블럭이 존재할 때 어느 IO블럭으로 부터 에러체크비트를 수신하기 위하여 특정한 패드를 분리하기 위한 수단 (8a, 8b;10i;10r)을 포함하는 반도체 기억장치.
에러체크비트(IO8;IO8,IO17)와 복수데이터비트(IO0-lO7;IO0-lO7,IO9-IO16)를 저장할 수 있는 반도체 기억장치에 있어서, 상기 에러체크비트와 데이터비트를 병렬로 수신하기 위한 복수패드(6a-6i), 복수 메모리셀 배열 블럭 (3a-3i, 3la-3li, 3la-3lr)은 상기 복수패드에 대응하여 설치되고, 상기 복수메모리셀 배열 블럭은 데이터비트를 저장하기 위한 배열블럭과 상기 에러체크비트를 저장하기 위한 배열블럭을 포함하고, 불량 메모리셀 배열 블럭의 상기 복수 메모리셀 배열블럭 내에 존재할때 불량 메모리셀 배열 블럭을 분리하기 위한 분리 지정 신호를 발생하기 위한 수단(7;7b-7e,72;70;10a-10i;11a,12a-12r), 각각의 상기 메모리셀 배열블럭과 대응하는 패드를 전기적으로 접속하기 위한 상기 복수 메모리셀 배열 블럭과 상기 복수패드 사이에 설치된 접속수단 (7;7a;72; 70;8a,8b)을 포함하고, 상기 접속수단은 상기 불량 메모리셀 배열 블럭을 배제한 메모리셀 배열 블럭을 데이터비트를 저장하기 위해 메모리셀 배열 블럭만을 포함하는 제2그룹으로 나누기 위해 상기 분리 지정신호에 반응하는 접속변화수단(8a,8b), 상기 제2그룹에 접속된 하나의 메모리셀배열블럭을 가지고 에러체크비트를 위한 상기 패드는 메모리셀 배열 블럭과 비접속상태가 되기 위해 상기 제2그룹의 메모리셀 배열 블럭의 접속선을 변경하고, 모든 패드로부터 상기 불량 메모리셀 배열 블럭 전기적으로 분리하는 것을 포함하는 에러체크비트(IO8;IO8,IO17)와 복수 데이터비트(IO0-IO7;100-IO7,IO9-IO16)를 저장할 수 있는 반도체 기억장치.
제20항에 있어서, 더욱 대응하늑 메모리셀 배열 블럭에 같은 것을 전송하기 위해 패드에 보내진 신호를 버퍼링하기 위한 입력단(14), 대응하는 메모리셀 배열 블럭으로부터 전달된 신호를 증폭하기 위한 출력신호 증폭수단(15), 대응하는 패드에 신호를 전달하기 위하여 상기 출력 신호 증폭수단의 출력에 반응하는 최종출력단(13), 대응하는 패드와 상기 입력단 사이에 그리고 상기 출력신호 증폭수단과 상기 최종 출력단 사이에 설치된 상기 접속수단(700a,700b)을 포함하는 반도체 기억장치.
에러체크비트와 데이터비트를 저장할 수 있는 반도체 기억장치에 있어서, 상기 에어체크비트와 데이터비트를 병렬로 수신하기 위한 복수패드 (6a-i;6a-r), 상기 에러체크비트와 데이터비트는 상기 병렬배치에서 소정의 비트순서내에 배치되고, 복수 메모리셀 배열 블럭(3a-3i;30a-30r)은 상기 복수 패드에 대응하여 설치되고, 접속방법 결정수단은 제1전위와 제2전위 사이에 직렬로 접속된 복수의 퓨우즈소자를 포함하고, 상기 복수 퓨우즈소자는 상기 복수 메모리셀 배열 블럭에 대응하여 설치되고, 상기 접속방법 결정수단내의 상기 퓨우즈소자가 모두 도통상태일때 각각의 상기 메모리셀 배열 블럭을 대응하는 패드에 접속하기 위해 상기 복수 메모리셀 배열 블럭가상기 복수패드 사이에 설치된 제1접속수단(72a), 제2접속수단(72b)은 상기 복수 퓨우즈소자중에 하나가 비도통상태일때 모든 패드로부터 비도통 퓨우즈소자에 대응하는 메모리셀 배열 클럭을 분리하기 위해 상기 복수 메모리셀 배열 블럭과 상기 복수패드 사이에 설치되고, 비트순서내의 상기 분리된 메모리셀 배열 블럭에 대응하는 패드에 인접한 패드부터 에러비트 패드까지 위치한 패드에 대응하는 모든 메모리셀 배열 블럭의 접속선을 상기 비트순서내의 상기 분리된 메모리셀 배열 블럭의 방향으로 하나 이동하게 하는 것을 포함하는 에러체크비트와 데이터비트를 저장할수 있는 반도체 기억장치.
제22항에 있어서. 대응하는 메모리셀 배열 블럭으로 같은 것을 전송하기 위해 대응하는 패드로부터 전달된 신호를 버퍼링하기 위해 각각의 상기 패드와 각각의 메모리셀 배열 블럭 사이에 설치된 입력 수단(14), 대응하는 메모리셀 배열 블럭으로부터 전달된 신호를 증폭하기 위해 대응하는 각각의 상기 메모리셀 배열 블럭에 설치된 출력신호 증폭수단(15), 그리고 대응하는 패드로 출력신호를 전달하기 위해 상기 출력신호 증폭수단으로부터 신호에 반응하는 최종출력단(13), 상기 제1 그리고 제2접속수단은 상기 입력수단과 대응하는 패드 사이에 그리고 상기 출력시놓 증폭수단과 상기 최종출력수단 사이에 모두 설치된 것을 포함하는 반도체 기억장치.
에어체크비트와 데이터비트를 저장할 수 있는 반도체 기억장치에 있어서, 상기 에어체크비트와 상기 데이터비트를 병렬로 수신하기 위한 복수패드(6a-i; 6a-r), 상기 에러체크비트와 데이터비트는 상기 병렬배치내에 소정의 비트순서내에 배치되고, 복수 메모리셀 배열 블럭(3a-3i;31a-31r)은 각각의 상기 복수패드에 대응하여 설치되고, 복수의 퓨우즈소자(10a-10r;11a011r, 12a-12r)는 제1과 제2전위 사이에 직렬로 설치되고, 상기 복수 퓨우즈소자는 상기 복수 메모리셀 배열 블럭에 대응하여 설치되고, 복수 제1신호전달수단 (8a)은 대응하는 퓨우즈소자의 한쪽단의 전위에 반응하여 도통상태를 얻기 위해 각각의 상기 메모리셀 배열 블럭과 각각의 상기패드 사이에 설치되고, 상기 제1신호전달수단은 대응하는 메모리셀 배열 블럭과 대응하는 패드 사이에 신호전달경로로 제공되고, 복수 제2신호전달수단(8b)은 제1비트에 대응하는 패드에 대응하는 메모리셀 배열 블럭을 배제한 각각의 상기 메모리셀 배열 블럭과 각각의 상기 패드 사이에 설치되고, 상기 제1신호전달수단과 상보적인 방법으로 도통하기 위해 대응하는 퓨우즈소자의 다른쪽단의 전위에 반응하고, 제2신호전달수단은 대응하는 메모리셀배열 블럭과 대응하는 패드에 관하여 비트순서내에 상기 제1비트의 방향에 인접한 패드 사이에 신호전달경로설치된 것을 포함하는 에어체크비트와 데이터비트를 저장할 수 있는 반도체 기억장치.
제24항에 있어서, 더윽 대응하는 메모리셀 배열 블럭에 전송을 위해 수신된 신호를 버퍼링하기 위해 각각이 상기 메모리셀 배열 블럭에 대응하여 설치된 입력수단(14), 대응하는 메모리셀 배열 불럭으로부터 전달된 신호를 증폭하기 위해 각각의 상기 메모리셀 배열 블럭에 대응하여 설치된 출력신호 증폭수단(15), 그리고 전달된 신호에 대하여 대응하는 신호를 전달하기 위해 각각의 상기 패드에 대응하여 설치된 최종 출력수단(16), 상기 제1그리고 제2신호전달수단(8a,ib;800)은 각각의 상기 패드와 각각의 상기 입력수단 사이에 그리고 상기 출력수단과 각각의 상기 최종출력수단 사이에 설치된 것을 포함하는 반도체 기억장치.
에러체크비트와 데이터비트를 저장할 수 있는 반도체 기억장치에 있어서, 상기 에러체크비트와 상기 데이터비트를 병렬로 수신하기 위한 복수패드(6a-i;6a-r), 복수 메모리셀 배열 블럭(3a-3i;31a-31r)은 상기 복수 패드에 대응하여 설치되고, 각각의 상기 메모리셀 배열 블럭은 복수 부블럭(a-d)을 포함하고, 상기 복수부블럭은 동작 중에 하나의 메모리셀 배열 블럭내에서 선택되고 활성화된 단지 하나의 부블럭을 가지고, 접속방법 결정수단 (7b-7e)은 상기 복수 부블럭에 대응하여 설치되고 부블럭 지정신호에 반응하여 활성화되고, 불량부블럭이 상기 복수 부블럭의 어느 곳에 존재할때 상기 복수패드로부터 불량 부블럭을 포함하는 메모리셀 배열블럭을 분리하기 위한 분리지정 신호를 발생하기 위한 것이고, 접속수단(7a)ㅡㄴ 각각의 상기 메모리셀 배열 블럭과 각각의 상기 패드를 일대일대응으로 접속하기 위해 상기 복수 메모리셀 배열 블럭과 상기 복수패드 사이에 설치되고, 상기 접속수단(7a,800)은 상기 분리지정신호에 반응하여 상기 복수 패드로부터 대응하는 메모리셀배열 블럭을 분리하고, 상기 대응하는 메모리셀 배열 블럭에 대응하는 패드에 관하여 상기 비트순서내에 인접한 패드로부터 상기 에러체크비트로 상기 비트 내에서 1비트 이동하기 위한 수단(8a, 8b, 9)을 포함하는 에러 체크비트와 데이터비트를 저장할 수 있는 반도체 기억장치..
제26항에 있어서. 더욱 대응하는 메모리셀 배열 블럭에 전송을 위하여 수신된 전달된 신호를 버퍼링하기 위해 각각의 상기 메모리셀 배열 블럭에 대응하여 설치된 입력수단(14), 대응하는 메모리셀 배열 블럭으로부터 전달된 신호를 증폭하기 위해 대응하여 각각의 상기 메모리셀 배열 블럭에 설치된 출력증폭수단(15), 그리고 수신된 신호에 대하여 대응하는 패드로 신호를 전달하기 위해 대응하여 각각의 상기 패드에 설치된 최종출력수단(16), 상기 접속수단(800)은 각각의 상기 패드와 각각의 상기 입력수단 사이에 그리고 각각의 상기 출력수단과 각각의 상기 최종출력수단 사이에 설치된 것을 포함하는 반도체 기억장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.