DE2140858B2

DE2140858B2 - Paritaetsbit-vorhersageschaltung fuer eine stellenverschiebeeinrichtung

Info

Publication number: DE2140858B2
Application number: DE19712140858
Authority: DE
Priority date: 1971-08-14
Filing date: 1971-08-14
Publication date: 1973-08-09
Also published as: DE2140858A1; JPS4828153A; FR2149768A5; IT959921B; GB1397271A; JPS5212014B2; DE2140858C3

Description

Die Erfindung betrifft eine Paritätsbit-Vorhersageschaltung für eine Stellenverschiebeeinrichtung bei Datenverarbeitungsanlagen, die mehrere selektiv ansteuerbare Verschiebeebenen aufweist zur parallelen Verschiebung von aus binären Bits bestehenden Eingangsdatengruppen um unterschiedliche Stellenbeträge.

Es ist bekannt, digitale Verknüpfungsoperationen durch Verwendung von Paritätsbits zu prüfen. Hierzu wird aus den Operandenbits unabhängig von der Bildung des Verknüpfungsresultats ein Resultat-Paritätsbit abgeleitet, das später mit der tatsächlichen Resultatsparität auf Übereinstimmung verglichen wird. Derartige Operationen sind auch in Verbindung mit der Ausführung von Stellenverschiebungen bekannt (IBM Technical Disclosure Bulletin, Juli 1965, S. 238). Das Paritätsbit der verschobenen Daten wird dadurch gebildet, daß aus dem Paritätsbit der Eingangsdaten, aus den Datenbits, die während des Verschiebevorganges überlaufen, d. h. aus dem Stellenbereich der Verschiebeeinrichtung herausgeschoben werden, und aus den Daten, die während des Verschiebevorganges in die Verschiebeeinrichtung hineingeschoben werden, die Modulo-2-Summe gebildet wird. Der hierfür benötigte Schaltungsaufwand ist jedoch erheblich, da die Paritätsbits völlig unabhängig von den die Verschiebeoperation ausführenden Daten zu erzeugen sind.

Dieser Umstand fällt um so mehr ins Gewicht, je größer der Verschiebebetrag (Anzahl der Stellen, um die verschoben wird) ist. Dies trifft insbesondere auf Stellenverschiebeeinrichtungen zu, bei welchen die

Verschiebeoperationen durch mehrere unabhängig voneinander betätigoare Schaltungsebenen erfolgen, von denen jede eine parallele Stellenverschiebung der E°i«anfisdaten um eine bestimmte Anzahl Binärstelfen ausführt, wenn sie durch ein Auswahlsignal wirkam «macht wird (USA.-Patent 3 274 556). Durch »Schzeitiee Ansteuerung mehrerer dieser Ebenen Ken dfe Eingangsdaten sehr schnell um größere Stellenbeträge, wie 4,8, 16 oder mehr binäre Stellen. verschoben werden.

^%e _Aufoabe der Erfindung ist es, unter Vermeidung der «nannten Nachteile eine Paritätsbit-Vorhersageschattun« anzusehen, die parallel zur Ausführung der Stellenverschiebung eine Bildung der Paritätsbits für die stellenverschobenen Datengruppen gestattet una herzu nur einen verhältnismäßig geringen zusätzli-Schaltungsaufwand erfordert. Gemäß der ErTane wird dies dadurch erreicht, daß zur Verwenne von Zwischenergebmssen der Verschiebeopera- ;_OT für die Erzeugung des Ausgangspantatsb.ts an _die Eingänge aller Verschiebeebenen Anze.geschaltungen für die Zahl der signifikanten Bits angeschlosen^s.nd. die bei einer Verschiebeoperation aus d<?r treffenden Ebene herausgeschoben werden (überlau!). und daß die Ausgangss.gna e der Anze.geschaltunoen zusammen mit dem Pantatsbit der Eingang»- Srtfngruppe einer EXKLUSIV-ODER-Schaltung SLcfuhrt^P werden, die das Eingangsparitätsbit entpfechend der durch die Verschiebung aufgetretenen Veränderung der Daten modifiziert.

Verschiedene vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind aus den Anspm- °eordnet, von

Schiebung, wie ζ.Β^
bung, wie ζ B 28· ^a"^sfuhf ·
leitungen VSR 1. N VSΛ und.J ^

denen d:e Leitung VSR 1 a,e],cJ»en " gen iiir einen SignaldurchUß ^bereuet Rechtsverschiebung ausführe^-z. B die Schaltungen 24 und 28Die Leitun« ^

Steuersignal zu den "^^^naTdurchlaß ohne

Verschiebung \orgesenen "' _{d StufeI}

WLl bereuet all*™°*^£J£ Bitstelle vor, die fur eme Lmksversch^bun^ ^

vorgesehen, wie z.B. die

und 27. ._{haUun£en 2}2 der Ebene I werden

Den UND-Schaltungen _- _{7 des}

über e.ne Sarnmelleitimg 30 d« »iteυ . , Eingangsdatenbytes zügefuhrtJD e «£M _der

Schaltung züge,führte^f ^e ^Schaltungen

^P-f**¹™« S** ihre Eingangssignale von ao der fbene II mpfangen üu J^^ _QDER.

den ^^D-|J™^_t" ° ₃₂ und eine SammelleiKoppelpunkte J^ ^ι»?8^ ^.^

tung 33. Auch hier isttei» Eingängen der ^n Ausgängen der Ebene I ^d den^^ g^^

,5 ^^^5^^ Je den betreffenden Leitunnung der Stellenwerte ο« Eingangsver-

gen angegeben Das S^f⁶⁸^/^ Aufbau deichen Bindungen der Ebe« ,"^^^riebenen Ebedie Eb»er1 I^^und ^^^D _{die einer Lin}ksverschie-

3» °^eI'™^^er _e7"*^na^tsverschiebung zugeordneten bung ^ einer ^^ _Stll ⁶ _jeweii_{s mit} der UND

bung ^ einer
UND-Schlaltunge

iebung zugeor _Stelle ⁶ _jeweii_{s mit} der _lk ^_rsetzten Aus-

ratorschaltung ausgerüstet ist, und . obn ^rscnieou S ^v ^_{chiebung um ZW}ei bzw.

F ig. 2 ein vereinfachtes Blockschaltbild einer vier 40 oder Λ^f J), erne Rechtsve β _{ys/? 2 oder}

Schaltungsebenen aufweisenden Stellenverschiebeein- ]«' Stelto(Ste«r«gMta « g^ ^. _o(kr

richtung mit der erfindungsgemaßen Pantatsbit- VM 4 oder «ne^^ ^ ^^ WL 2 oder Generatorschaltung. ^^r ^ bewirken Die Ausgangsleitungen der Ebene

Stellenbetrag 1 dient, während die anderen beiden 50 enbytes

Ebenen II und III Stellenverschiebungen um den Be- tungen,

uag 2 und 4 vornehmen. Jede der Ebenen besteht aus ^ einer Anzahl UND-Schaltungen 22, die entsprechend 37

^ _{vorgeseheni die} nc ^< _tion innerhalb der

„Versen« P _herausgeschoben

n au^ de _knn ^ _{sich da}_

ÄSrtu^^^^i zeichnet. Sofern es sich um Dre.ergruppen hand H ist eine der UND-Schaltungen, z.B. 23, fur erne Linksverschiebung, eine weitere, z.B. 24, fur erne Rechtsverschiebung und die dritte z. B. 25 tür einen Durchlaß des Eingangsbits ohne Verschiebung vorgesehen. Innerhalb der Zweiergruppen dient cim. UND-Schaltung für den direkten Durchlaß des Eingangsbits, wie z. B. die UND-Schaltung 26 wahrend die andere UND-Schaltung entweder eine Lmksver-60 gj^tung und^«η B^ i_eitung verbunden, mt der M . _{der UND}-Schaltung

^Steuerleitung VSL 1 und die andere Emder ^^Vlchaltung 41 ist mit der Steu-BjJ^^J " _{Die Ausgan}gsleitungen

65 ^"^.s^aUungen 40, 41 sind über einen beider UNL^cna g ^ ^ ^ _e,_ne

ODER4toppgpun^ ^ _{angeschlossen}.

exklusiv uu

Die Anzeigeschaltung 37 der Ebene II weist entsprechende UND-Schaltungen auf, von denen der einen Eingänge mit den Überlauf-Eingangsleitungen der Ebene II verbunden sind. Diese Leitungen entsprechen den Bitstellen 0,1,6 und 7. Die anderen Eingänge der UND-Schaltungen 46 bis 49 sind an die Sleuerleitungen VSL 2 und VSR 2 angeschlossen. Die Ausgänge der UND-Schaltungen 46 und 47 sowie 48 und 49 sind über je einen ODER-Koppelpunkt mit einer EXKLUSIV-ODER-Schaltung SO verbunden.

Die Anzeigeschaltung 38 der Ebene III besitzt entsprechende UND-Schaltungen, wie z.B. die UND-Schaltungen 51 und 52. Die Eingangsleitungen dieser UND-Schaltungen sind einerseits mit den Steuerleitungen VSL 4 und VSR 4 und andererseits mit den Überlauf-Eingangsleitungen der Ebene III verbunden, die den Bitstellen 0,1,2,3,4,5,6 und 7 zugeordnet sind. Mit den UND-Schaltungen der Anzeigeschaltung 38 sind somit alle Bit-Eingangsleitungen der Ebene III verbunden, da in dieser Ebene ein Überlauf von vier Stellen nach links oder von vier Stellen nach rechts erfolgen kann. Die Ausgänge der UND-Schaltungen von Anzeigeschaltung 38 sind paarweise über ODF.R-Schaltpunkte an EXKLU-SIV-ODER-Glieder 53 und 54 angeschlossen, die zusammen mit den EXKLUSIV-ODER-Gliedern 50 und 44 Teil einer EXKLUSIV-ODER-Schaltung 55 ist. die eine Baumstruktur aufweist. Diese Schaltung dient zur Modifikation des dem Eingangsdatenbyte zugeordneten Paritätsbits, das über eine Leitung 56 dein zweiten Eingang des EXKLUSIV-ODER-Gliedes 44 zugeführt wird. Es findet somit eine Zusammenfassung aller von den Anzeigeschaltungen 36, 37 und 38 angezeigten Signifikaten Uberlaufbits und des Paritätsbits im Eingangsdatenbyte entsprechend der logischen Verknüpfung EXKLUSIVODER statt. Das auf einer Ausganssleitung 57 des letzten EXKLUSIV-ODER-Gliedes 58 der Schaltung 55 auftretende Signal stellt das vorhergesagte Paritätsbit P' für das auf der Sammelleitung 35 erscheinende Ausgangsdatenbyte dar.

Angenommen, der Schaltung von F i g. 1 wird ein Eingangsdatenbyte mit dem Wert 00111000 und dem Paritätsbit 1 (Ergänzung auf gerade Anzahl Einsen) zugeführt, das unter der Wirkung von Signalen auf den Steuerleitungen FSL 1. FSL 2 und NVS 4 gemäß folgender Darstellung um drei Siellen nach links verschoben werden soll.

Stellenwert:
EJngangsdateabits:

01234567 P

00111000 1

/ /////■■"■ Versdüeberesultat: 00111000000 0

In der Ebene I liefern die Ansgangsleitnngen der Stellen 1,2 und 3 1-Bhs als Ausgangssignale zur Ebene Π. Die Anzeigeschaltung 36 liefert kein Ausgangssignal, da die durch das Signal auf der Steuerleitung KSLl vorbereitete UND-Schaltung 40 kein Daten-Eingangssignal empfängt. In der Anzeigeschaltung 37 erzeugt jedoch die durch das Signal auf der Steuerleitung VSL 2 vorbereitete UND-Schaltung 48 ein Ausgangssignal, das zu dem EXKLUSlV-ODER-Glied 50 gelangt. Der zweite Eingang des EXKLUSIV-ODER-Gliedes 50 bleibt im Ruhezustand, weshalb ein Ausgangssignal zum EXKLU-SlV-ODER-Glied 59 abgegeben wird. Da das EX-KLUSIV-ODER-Glied 44 ebenfalls auf einem seiner Eingänge ein Signal empfängt (das Paritätsbit des ίο Eingangsdatenbytes ist 1), erzeugt das EXKLUSIV-ODER-Glied 59 kein Ausgangssignal. Die Ebene III führt im vorliegenden Beispiel keine weitere Verschiebung der ihr zugeführten Datensignale durch, da die Steuerleitung N VS 4 signalführend ist. Dies bedeutet, daß die Ausgangssignale der Stellen 0 und 1 von Stufe II zu den gleichnamigen Ausgängen der Stufe III weitcrgclcitct werden und auf den entsprechenden Bitleitungen der Sammelleitung 35 erscheinen. Da infolge eines Fehlens von Signalen auf den Steuerleitungen FSK 4 und FSL 4 keine der UND-Schaltungen von Anzeigeschaltung 38 für eine Signalübertragung vorbereitet wird, liefert diese Schaltung kein Ausgangssignal. Das EXKLUSIV-ODER-Glied 58 empfängt somit kein Eingangssignal und erzeugt daraufhin ein O-Signal auf seiner Ausgangsleitung 57, das dem Ausgangsdatenbyte als neues Paritätsbit hinzugefügt wird. Im vorliegenden Beispiel fand infolge der Wertveränderung durch die Stellenverschiebung eine Modifizierung des Paritätsbits von 1 auf 0 statt. Das Resultat der Stellenverschiebung kann in einer für sich bekannten und deshalb in F i g. 1 nicht dargestellten Paritätsprüfschaltung auf Richtigkeit überprüft werden, indem für die Bits der Bitstellen 0,1, 7 die tatsächliche Parität festgestellt und

mit dem vorhergesagten Paritätsbit P' verglichen wird. Bei Nichtübereinstimmung liegt ein Stellenverschiebef ehler vor.

In F i g. 2 ist ein weiteres Ausführungsbeispiel der Erfindung in Verbindung mit einer Stellenverschiebeeinrichtung dargestellt, die vier Schaltungsebenen I. II. Ill, IV aufweist. Diese Stellenverschiebeeinrichtung besitzt 16 Bitstellen und ist zur parallelen Verschiebung von zwei achtstelligen Datenbytes eingerichtet. In der Ebene ϊ empfangen die Bitstclkn 0 bis 7 die Bits des einen Eingangsdatenbytes und die Bitstellen 8 bis 15 die Bits des anderen Eingangsdatenbytes. Jedes dieser Bytes ist mit einem Paritätsbit P 0 bzw. P 1 versehen. Die Ebene I führt eine Stellenverschiebung nach rechts oder links um je 8 Stelten durch, wozu sie Signale auf Steuerleitungen VSR 8 und FSL 8 empfängt. Ein Signal auf einer Steuerleitung NFS 8 bewirkt einen Signaldurchgang durch die Ebene I ohne eine Stellenverschiebung. Die Ebenen II, IH und IV entsprechen den Ebenen I. H und III von Fig. 1, indem sie wahlweise Steltenver-Schiebungen um eine Stelle, um zwei Stellen oder um vier Stellen in beiden Richtungen durchführen odei die Eingangssignale ohne Stellenverschiebung passieren lassen. Der Schaltungsaufbau der Ebenen I bi: rv entspricht dem Schaltungsaufbau, wie er für die Ebenen I, II und III in F i g. 1 erläutert wurde.

Die Ebenen I bis IV von F i g. 2 werden in der ii F i g. 1 beschriebenen Weise durch Sigtiaie auf Steuerleitungen VSR, VSL und NVS wirksam gemacht 65 Jeder dieser Ebenen ist eine Anzeigebchaltung 66, 67 oder 68 zugeordnet. Die Anzeigeschaltung 6i der Ebene I besteht aus zwei UND-Schaltungen 71, denen die beiden Paritätsbits PO, Pl der au

einer Eingangssammelleitung 69 erscheinenden beiden Eingangsdatenbytes zugeführt werden. Der andere Eingang der UND-Schaltung 70 ist mit der Steuerleitung* VSL 8 und der andere Eingang der UND-Schaltung 71 mit der Steuerleitung VSR 8 verbunden. Die Ausgänge der beiden UND-Schaltungen 70, 71 sind durch einen ODER-Koppclpunkt72 miteinander verbunden, der an ein EXKLUSIV-ODER-Glied 74 angeschlossen ist. Hierbei wird davon ausgegangen, daß das Paritätsbit als Ergänzung auf eme gefad! Anzahl Einsen definiert ist. Bei einer De iin-Ln als Ergänzung auf eine ungerade An: ahlbisen ist zwischen den ODER-Koppelpunkt 72 und das EXKLUSIV-ODER-Glied 74 noch ein Invertierer zu

^SC DirAnzeigeschaltungen 66, 67 undI 68 der Ebenen II, III und IV entsprechen in i^hrem^fb^^u^n Anzeigeschaltungen 36, 37 und 38 vonFig. 1. tte Aufgänge der Anzeigeschaltungen 66, 67, 68 sind mn fS EXKLUSIV-ODER-Schaltung 75 verbunden, dk wie die EXKLUSIV-ODER-Schaltung 55 von f. 1 aus einer Anzahl baumartig miteinander verbundener EXKLUSIV-ODER-Glieder besteht zu Sen auch das EXKLUSIV-ODER-Glkd 74 gehört. Der zweite Eingang des EXKLUSIV-ODER Glieder 74 ist mit dem Ausgang eines EXKLUSIV ODER-Gliedes 76 gekoppelt, welches «us den beiden Paritätsbits PO, Pl ein

sage dar. Dieses Signal könnte als gemeinsames Ausgangsdaten-Paritätsbit den auf einer Ausgangssammelleitung 80 von der Ebene IV gelieferten Ausgangsdaten hinzugefügt werden. Da diese Daten jedoch aus zwei separaten Bytes bestehen, ist es erwünscht, für jedes dieser Bytes ein separates Paritätssignal zu erhalten. Hierzu dient eine EXKLUSIV-ODER-Schaltung 82, die aus einer Anzahl baumartig miteinander verbundenen EXKLUSIV-ODER-Gliedern besteht. Die Eingänge der Schaltung 82 sind an die Ausgangsleitungen der Bitstellen 0,1, .,., 7 der Schaltungsebene IV angeschlossen. In der Schaltung 82 wird somit für eines der beiden Bytes der von der Stellenverschiebeeinrichtung gelieferten Ausgangsdaten ein Paritätsbit hergleitet, das am Ausgang eines EXKLUSIV-ODER-Gliedes 83 austritt und mit PO' bezeichnet ist. Dieses Datenausgangs-Paritätsbit PO' wird als Paritätsbit des hochstelligen Ausgangsdatenbytes der Sammelleitung 80 zugeführt. Außerdem wird das Paritätsbit PO' in einem EXKLUSIV-ODER-Glied 84 mit dem Ausgangssignal der Schaltung 75 verknüpft. Das Ausgangssignal des EXKLUSIV-ODER-Gliedes 84 ist mit P Γ bezeichnet und wird als Paritätsbit des niedrigstelligen Ausgangsdatenbytes der Sammelleitung 80 zugeführt.

Das Resultat der Stellenverschiebeoperation wird durch eine Paritätspriifschaltung 85 auf Richtigkeit überprüft. Hierzu werden von den auf der Ausgangs-Sammelleitung 80 auftretenden Ausgangsdaten die Bits der Bitstellen 8 bis 15 und das Paritätsbit PV der Paritätspriifschaltung 85 zugeführt. Diese Schaltung ist in für sich bekannter Weise aufgebaut. S^;e leitet aus den zugeführten Datenbits ein Paritätsbi' ab und vergleicht dieses mit dem zugeführten Paritätsbit P1'. Bei Nichtübereinstimmung erscheint au: einer Leitung 86 ein Fehleranzeigesignal.

Hierzu 1 Blatt Zeichnungen

Claims

2 i40 Patentansprüche:

1. Paritätsvorhersageschaltung für eine Stellenverschiebeeinrichtung mit mehreren selektiv ansteuerbaren Ebenen zur Verschiebung von aus binären Bits bestehenden Datengruppen um unterschiedliche Stellenbeträge, dadurch gekennzeichnet, daß zur Verwendung von Zwischenergebnissen der Verschiebeoperation für die Erzeugung des Ausgangsparitätsbits an die Eingänge aller Verschiebeebenen Anzeigeschaltungen (36, 37, 38) für die signifikanten Bits angeschlossen sind, die bei einer Verschiebeoperation aus der betreffenden Ebene herausgeschoben werden (Überlauf), und daß die Ausgangssignale der Anzeigeschaltungen zusammen mit dem Paritätsbit der Eingangsdatengruppe einer EXKLUSIV-ODER-Schaltung (55) zugeführt werden, die das Eir.jangsparitätsbit entsprechend der durch die Verschiebung aufgetretenen Veränderung der Daten modifiziert.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Anzeigeschaltungen (36, 37, 38) aus einer der Zahl der Uberlaufbits entsprechenden Anzahl UND-Schaltungen (z. B. 51, 52) bestehen, von denen der eine Eingang mit denjenigen Eingangsleitungen der zugeordneten Ebene (I, II, III) verbunden sind, die bei An- 3" steuerung der Ebene den Überlauf bilden, und der andere Eingang an die zur Ansteuerung der Ebene dienende Steuersignalleitung (VSR, VSL) angeschlossen sind.

3. Schaltung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß den zur selektiven Ausführung von Rechts- oder Linksverschiebungen eingerichteten Ebenen je zwei parallelgeschaHete Gruppen von Anzeigeschaltungen (z. .B 46, 48 und 47, 49) zugeordnet sind, von denen die eine durch ein Lingsverschiebungssteuersignal (VSL) und die andere durch ein Rechtsverschiebungssteuersignal (VSR) für eine Anzeige vorbereitet wird.

4. Schaltung nach Anspruch 3, dadurch ge- *5 kennzeichnet, daß jede Gruppe Anzeigeschaltungen (z. B. 46, 48 und 47, 49) aus einer der Zahl der Überlaufbits entsprechenden Anzahl UND-Schaltungen besteht, wobei die UND-Schaltungen der einen Gruppe mit den einen Überlauf bei einer Rechtsverschiebung und die UND-Schaltungen der anderen Gruppe mit den einen Überlauf bei einer Linksverschiebung erzeugenden Eingangsleitungen der zugeordenten Ebene (I, II oder III) verbunden sind, und daß je zwei durch unterschiedliche Steuerleitungen (VSL oder VSR) vorbereitete UND-Schaltungen (z. B. 46, 47) beider Gruppen durch eine ODER-Schaltung (42) ausgangsseitig miteinander gekoppelt sind.

5. Schaltung nach einem der Ansprüche 1 ^6<> bis 4, dadurch gekennzeichnet, daß die EXKLU-SIV-ODER-Schaltung (55) aus mehreren binären EXKLUSIV-ODER-Gliedern (z.B. 53) besteht, die baumartig miteinander verknüpft sind und deren Eingänge an die Ausgänge der Anzeigeschaltungen (36, 37, 38) und an die Paritätsbitleitungen (P) der Eingangsdatengruppe angeschlossen sind und deren Ausgang (57) mit der Pari

tätsbitleitung (P') der Ausgangsdatengruppe verbunden ist.

6. Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Eingangsdatengruppe aus zwei Bytes besteht, von denen jedes ein eigenes Paritätsbit (PO, Pl) mit sich führt, daß die Anzeigeschaltung (65) einer in ihrem Stellenbetrag der Stellenzahl eines Bytes entsprechenden Verschiebeebene (I in Fig.2) die beiden Paritätsbits zugeführt erhält und in Abhängigkeit von einem Linksverschiebungssignal oder einem Rechtsverschiebungssignal jeweils eins davon als Anzeigesignal abgibt, und daß beide Eingangsparitätsbits für die Verknüpfung mit den Äusgangssignalen der Anzeigeschaltungen (65, 66, 67, 68) durch ein EXKLUSIV-ODER-Glied (76) zu einem gemeinsamen Eingangsparitätsbit verknüpft werden.

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß am Ausgang der Verschiebeschaltung eine EXKLUSIV-ODER-Schaltung (82) angeordnet ist, die ein Paritätsbit (PO') aus einem der beiden Bytes der Ausgangsdatengruppe erzeugt, und daß dieses Paritätsbit durch ein EXKLUSIV-ODER-Glied (84) mit dem Ausgangssignai der das gemeinsame Eingangsparitätsbit modifizierenden EXKLUSIV-ODER-Schaltung (75) verknüpft wird und daß das Resultat dieser Verknüpfung dem anderen Byte der Ausgangsdatengruppe als Paritätsbit (Pl') zum Zwecke einer nachfolgenden Richtigkeitsprüfung hinzugefügt wird.