JPS60134934A - 乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は乗算装置に関し、詳しくは、除算のように上位
桁から逐次演算結果をめることが可能な演算の結果を乗
数および被乗数としてさらに乗算を行い、この乗算結果
を用いてさらに次の演算を行うような場合に好適な乗算
装置に関する。

〔従来技術〕

従来の乗算装置は次の二つの方式に大別される。

（１）乗数、被乗数がいずれも全桁完全に揃った後、演
算を開始する。

（２）被乗数は全桁完全に揃え、乗数は最下位桁から逐
次供給し、乗数が１桁供給される毎に乗算を行い、最下
位桁から逐次乗算結果を出力する。

しかし、これらのいずれの方式においても、除算のよう
に上位桁から逐次演算結果をめることが可能な演算の演
算結果を乗数および被乗数としてさらに乗算を行うよう
な場合、たとえ乗数および被乗数が上位桁から逐次供給
されても、乗数および被乗数が全桁完全に揃うまで乗算
結果を出力できないという欠点があった。

〔発明の目的〕

本発明の目的は、−ｈ位桁から逐次供給される乗数およ
び被乗数による乗算をすみやかに開始し、乗算結果をす
みやかに上位桁から逐次出力する乗算装置を提供するこ
とにある。

〔発明の概要〕

本発明の要点は、乗数および被乗数を最上位桁から逐次
１桁ずつ供給し、乗数および被乗数を１桁供給する毎に
、桁上げを保存した乗算を行い、乗算結果を上位桁から
逐次出力するものである。

〔発明の実施例〕

第１図は本発明の実施例であって、１，２は信号入力端
子、３，４は信号出力端子、５は被乗数レジスタ、６は
乗数レジスタ、７は被乗数１桁レジスタ、８は乗数１桁
レジスタ、９は乗算レジスタ（中間結果レジスタ）、３
２は乗算１桁レジスタ、１０は乗算器である。本実施例
では、乗数、被乗数をいずれも（ｎ＋−１）ビットの２
進数とし、その各１桁を１ビツトとしてそれぞれ最上位
桁ビットから１ビツトずつ供給される場合について説明
する。

被乗数をＡ、乗数をＢとして、それぞれ以下のように表
わす。

Ａ、＝ＡｎＸ２ｎ＋Ａｎ、　Ｘ２°−１＋・・−・−＋
Ａ、Ｘ２＋Ａｏ　（１）Ｂ＝ＢｎＸ２ｎ＋Ｂ、、Ｘ２”
’　七・−・−＋Ｂ、Ｘ２十Ｂ。　（２）まず各レジス
タ６．７，８，９．３２をリセッ１へする。次に、（１
）式に示す被乗数Ａの最上位桁ビット八〇を入力端子１
から入力し、被乗数レジスタ５の最上桁位置および被乗
数１桁レジスタ７にセットする。また、（２）式に示す
乗数Ｂの最上位桁ビットＢｎを入力端子２から入力して
乗数１桁レジスタ８にセットする。

以下被乗数レジスタ５にセットされる値をＡ′と表わす
こととし、現時点でＡ′は（３）式に示すようになって
いる。

Ａ′＝Ａｏ×２ｎ　（３） 同様に９乗算レジスタ６にセットされる値をＢ′と表わ
すこととし、現時点ではリセットされているため、（４
）式に示すようになっている。

Ｂ’＝Ｏ（’ｌ） また、被乗数１桁レジスタ７にセットされる値をａ、乗
数ｌ゛桁レジスタ８にセットされる値をｂと表わすこと
とし、現時点では（５）式、（６）式に示すようになっ
ている。

ａ＝Ａ・・（５） ｂ＝Ｂ、、　（６） さらに１乗算レジスタ９にセットされる値をＣで表わし
、現時点ではリセットされているため、（７）式に示す
ようになっている。

ｃ　＝　ｏ　（７） 乗算器１０はレジスタ５〜９にセットされたデータを入
力し、（３）〜（７）式で示したＡ’、Ｂ’。

ａｌｂｌｃの値に対して、次の（８）式％式％ （８） （但し、ＸｉはＯまたは１の値をとり、Ｙｉは０゜１ま
たは２の値をとる）を満足するＸｊ、、Ｙｉをめ、Ｘｎ
＋２を出力端子３から出力する。出力端子４には乗算１
桁レジスタ３２の値が出力されるが、はじめはリセット
されているため零が出力される。

この乗算１桁レジスタ３２にＸ　Ｉｌ＋　１の値をセッ
トする。各Ｙ１は乗算器１０から２ビツト出力され、１
桁左シフトして乗算レジスタ９にセットする。

したがってＣの値は（９）式となる。

Ｃ＝ＹｎＸ２”　＋Ｙｎ、Ｘ２ｎ＋−−−−−・＋Ｙ、
Ｘ４＋Ｙ、Ｘ２　（９）次に、（１）式に示す被乗数Ａ
の次位桁ビットＡ　ｎ−１を入力端子１から入力し、同
様に（２）式に示す乗数Ｂの次位桁ビットＢｎ−ｓを入
力端子２から入力する。このうち、被乗数ビットＡ。−
０は被乗数レジスタ５の（ｎ　−１）桁の位置と被乗数
１桁レジスタ７にセットする。したがって、レジスタ５
の値Ａ′、レジスタ７の値ａは（１０）式、　（１１）
式に示すようになる。

Ａ’＝Ａ、、Ｘ２°＋Ａｎ−、ｘ２ｎ−１Ｑｏ）ａ＝Ａ
ｎ−、（１１） 乗数ビットＢ１．１は乗数１桁レジスタ８にセッ卜し、
それまで該レジスタ８にセットされていた情報Ｂｎを乗
数レジスタ６のｎ桁位置にセットする。したがって、レ
ジスタ６の値Ｂ′、レジスタ８の値すは（１２）式、　
（１３）式に示すようになる。

Ｂ’　＝Ｂ、、Ｘ　２　ｎ（１２） ｂ　＝　Ｂ　、、−、（１３） 乗算器１０は、式（９）、　（１０）、　（１１）、　
（１２）、　（１３）で示したＣ、Ａ’　、ａ、Ｂ’　
、ｂを入力し、　（８）式を満足するＸｉ、Ｙｉをめ、
Ｘｎ＋２の値を出力端子３に出力し、Ｘｎヤ、の値を乗
算１桁レジスタ３２にセットし、Ｙｉの値を１桁左シフ
トして乗算レジスタ９にセットする。この時、出方端子
４には、レジスタ３２にそれまでセットされていたＸ　
ｎ、、の値が出力される。

以下同様に最下位桁まで被乗数Ａおよび乗数Ｂを逐次１
桁ずつ端子ｌ、２から入力し、前述の操作を繰返す。こ
のようにして、０桁まで逐次被乗数と乗数を入力し、（
ｎ＋１）回の操作を繰返せば、（２ｎ　＋　２）桁目の
乗算結果から（ｎ＋２）桁目までの乗算結果が逐次出力
端子３，４がら２ピッ１−ずつ出力される。（ｎ＋１）
桁から０桁までの乗算結果を得るには、各レジスタ５，
６，７゜８をリセットし、さらに（ｎ　＋　２）回の操
作を繰返せば、信号出力端子３，４から乗算結果が出力
される。

第１図における乗算器１０の構成例を第２図に示す。第
２図において、部分積生成器１１は部分積Ａ’Ｘｂをめ
る回路であ一す、部分積生成器１２は部分積Ｂ’Ｘａを
める回路である。すなわち、部分積生成器１１はｂ＝１
のとき入力Ａ′の値を出力し、ｂ＝ｏのとき零を出力す
る。同様に、部分積生成器１２はａ＝Ｌのとき入力Ｂ′
の値を出力し、ａ＝０のとき零を出力する。各部分積生
成器１１．１２でまった部分積が、第１図、の乗算レジ
スタ９にセットされる値Ｃとともに加算器１３の入力と
なる。

第３図は加算器の詳細図である。第３図において、１６
は最上位桁加算部、１７は最上位桁を除く各桁加算部で
あり、加算部１７は各桁に対応して（ｎ＋１）個装置さ
れている。最」二位桁加算部１６の信号入力線３４は零
とし、それを除＜　（ｎ＋１）個の各桁加算部１７の信
号入力線］８゜１９・・・・・・２２．２３には部分積
生成器１１．１２の出力を各桁対応に入力する。また、
最上位桁加算部１６の信号入力線２４，２５、及び最下
位桁を除く各桁加算部１７の一信号入力線２６，２７゜
２８．２９・・・・・・には乗算レジスタ９の値Ｃを入
力し、最下位桁加算部の信号入力線３０．３］は零とす
る。これらの入力を全加算器１４でそれぞれ加算するこ
とにより、各桁の桁上げ値が信号出力線３５，３６．・
・・・・・３７から出力され、各桁の和の値は信号出力
線３８．３９・・・・・・４０から出力される。これら
の桁上げと和の出力値が（８）式のＹｉに相当し、第１
図の乗算レジスタ９に入力される。

最上位桁加算部１６には１ビツトレジスタ１５があり、
（８）式のＸｌ、ヤ２の値は信号出力線４１から出力さ
れ、Ｘ　ＩＩヤ□の値は信号出力線４２から出力される
。出力線４１は第１図の出力端子３に接続され、出力線
４２は第１図のレジスタ３２に接続される。

なお、信号入力線３０，３１を零とするのは、第１図の
乗算レジスタ９に保持された値は１桁左シフトして該加
算器１３に入力されるためである。

すなわち、最下位桁の加算部の信号入力線３０゜３１に
入力される信号はないことによる。同様に、信号入力線
３２，３３．３４も入力される信号がないので、零を入
力するのである。

本実施例の場合、乗算結果は２ビツトずつ信号出力端子
３，４から出力されるため、最終的には出力された２デ
ータをさらに加算することによって乗算結果を得なけれ
ばならない。しかし、ここで得た乗算結果を用いてさら
に乗算するような場合、２ビツト供給される乗数と被乗
数に対して乗算可能な乗算装置を次の乗算に使用するこ
とによって、次の乗算も早期に開始でき、高速化が図れ
る。なお、この乗算装置は第２図の部分積生成器１１．
１２において、ａ、ｂを各々２ビツトとし、２ピッｌ−
が（０，Ｏ）のとき、入力Ａ′あるいは入力Ｂ′を零倍
、（０，１）又は（１，Ｏ）のとき１倍、（１，１）の
とき２倍して出力するように構成することで実現できる
。

また、ここでは１桁が２進数の場合について示したが、
一般に１桁がｍ進数の場合も同様に実現できることは明
らかである。

〔発明の効果〕

以上説明したように、本発明によれば、被乗数および乗
数が上位桁から１桁ずつ逐次与えられる場合、各データ
が全指揃うのを待つことなく乗算が開始でできるから、
除算のように上位桁から逐次演算結果を出力することが
容易な演算の結果をさらに乗算する場合等に本乗算装置
を使用することで、従来の乗算装置より高速に積を算出
でき、さらに次の演算を行う場合、早期に次の演算を開
始できる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は第１図の
乗算器の構成例を示す図、第３図は第２図の加算器の構
成例を示す図である。 １．２・・・信号入力端子、　３，４・・・信号出力端
子、　５・・・被乗数レジスタ、　６・・・乗数レジス
タ、　７・・・被乗数１桁レジスタ、　８・・・乗数１
桁レジスタ、　９・・・乗算レジスタ、１０・・・乗算
器、１１．１２・・・部分積生成器。 〒〒す 」 ５　＋ ８ ×　Ｙ

Claims (1)

【特許請求の範囲】
1. （１）各々最上位桁から１桁ずつ逐次供給される被乗数
   と乗数の積をめて、その結果を上位桁から逐次出力する
   乗算装置であって、前記逐次供給される被乗数を、被乗
   数が１桁供給される毎にそれ以前に供給された被乗数も
   含めて保持する手段と、前記逐次供給される乗数を、乗
   数が１桁供給される毎にそれ以前に供給された乗数も含
   めて保持する手段と、演算の中間結果を保持する手段と
   、前記被乗数及び乗数が逐次供給される毎に、前記保持
   した被乗数には該逐次供給される１桁の乗数を乗じ、前
   記保持した乗数には該逐次供給される１桁の被乗数を乗
   じて各部分積をめる手段と、前記各部分積と前記保持さ
   れている中間結果に対して該各部分積がめられる毎に桁
   上げ保存加算を行い、桁上げを加えない和と桁上げの値
   を夫々求め、前記和と桁上げの最上位桁の値を出力し、
   前記和と桁上げの最上位桁を除いた値を前記演算の中間
   結果を保持する手段に逐次供給する手段とを有すること
   を特徴とする乗算装置。