JPS63108460A - ラツチされた和及びキヤリイを用いるマルチプライヤ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般的にデジタル回路に関し、より詳細には
ベクトルのスカラ積としても知られるベクトルドツト乗
算を高速に処理するための回路に関する。一般的に、ベ
クトルドツト乗算は、それぞれｎ要素を有する２つのベ
クトルＵ（ｉ）、従来の技術 ２つのベクトルｕ　（ｉ）　、ｖ　（ｉ）が、例えば共
に４つの要素から成っているベクトルドツト乗算は、そ
の要素の個々の対の積の和である。すなわち、ｕ、Ｘｖ
、＋ｕ２ＸＶ２　＋ｕ３ｘ’Ｖ３＋ｕ。

Ｘｖ４で表わされる。電気信号を処理するときに、各種
の関数にはベクトルドツト乗算が必要とされる。例えば
、時間領域のデジタルフィルタは、その関数を複数の時
間従属要素として表わし、且つ、時間の関数として振幅
のサンプル値を示す複数の要素として電気信号を表わす
ことによって、その電気信号に基づいて動作することが
できる。そのフィルタ通過後の信号は、２つのベクトル
のスカシ又はドツト乗算である。同様に、離散的なフー
リエ変換、畳み込み、相関関係、及び同様な関数にはベ
クトルドツト乗算が必要である。

通常、２つのベクトルのドツト乗算（ｕ　（ｉ）、ｖ（
ｉ））は、最初に個々の積を得て、次にその個々の積を
加算することによって行なわれる。必要とされる回路は
、大きくて多様性に欠けることになる。さらに、多くの
個々の乗算を行ない、その結果を累積するために必要な
時間が、多くの成分語を有するベクトルドツト乗算を利
用することについて実際上の制限となっている。このベ
クトルドツト乗算は、個々の乗算期間を有するベクトル
長の積を示すもので、ベクトル要素の大きさを記載する
ために使用されたビット数に依存する。

発明の要約 本発明は、マルチプライヤ構造に関し、更に従来のマル
チプライヤ／アキュムレータよりも構造が筒車であって
要素（ワード）及びベクトル長が多様性に冨む改良型ベ
クトルドツトマルチプライヤに関する。ベクトルドツト
乗算に必要な時間は、従来のドツトマルチプライヤを用
いるのに必要な時間の僅かにすぎない。本発明は、アレ
イマルチプライヤに特に適用されるが、例えば、標準的
なマルチプライヤ、ブースマルチプライヤ及び各種の加
算−シフトマルチプライヤのようなどんなマルチプライ
ヤにも適用される。

本発明の特徴は、ラッチを用いていて、部分和及びキャ
リイを加算器セル間で転送してパイプライン動作を容易
にすることである。

本発明の他の特徴は、パイプライン構造を用いてマルチ
プリカンド及びマルチプライヤの全てのワードが連続的
に処理されることである。

本発明の更に別の特徴は、パイプライン化された連続マ
ルチプライヤが加算器及びラッチによって内部接続され
ていてベクトルを連続的に処理することである。

本発明の別の特徴は、２の補数の乗算が各マルチプライ
ヤの行を伸張してオーバーフローを阻止することによっ
て、そしてマルチプリカンドを反転して最後のマルチプ
ライヤの行でそのマルチプライヤの符号ビットと反転し
たワード（要素）とを乗算することによって与えられる
。

本発明の更に別の特徴は、マルチプライヤ内の多重長の
段が段間の部分積をラッチし、シフトしてマルチプライ
ヤ長の段を最適に使用することによって与えられている
ことである。

本発明及びその目的や特徴は、添付図面を考慮すること
によって、実施例及び特許請求の範囲から容易に明らか
になるだろう。

実施例 添付図面について説明する。第１図は、通常のマルチプ
ライヤアキュムレータベクトルドツトマルチプライヤ（
ｍｕｌｔｉｐｌｉｅｒ　ａｃｃｕｍｕｌａｔｏｒ　ｖｅ
ｃｔｏｒｄｏｔ　ｍｕｌｔｉｐｌｉｅｒ）の機能ブロッ
ク図である。第１のベクトルＸがマルチプリカンドレジ
スタ１２に与えられ、第２のベクトルＹがマルチプライ
ヤレジスタ１４に与えられる。上述したように、ベクト
ルは、それぞれ複数の成分を有していて、各ベクトルの
成分の数は等しいが、各ベクトルの要素（又はワード）
のビット数は等しｋ）。クロック信号及び制御信号がタ
イミング回路１６に与えられ、このタイミング回路１６
は、マルチプリカンドレジスタ１２に対する論理／制／
ａ１８及びマルチプライヤ１４に対する論理／制御２０
を制御する。

マルチプリカンドレジスタ１２及びマルチプライヤレジ
スタ１４からのデジタルワードが乗算ブロック２２に加
えられ、そこでマルチプリカンドがらの成分とマルチプ
ライヤからの成分とが連続して乗算される。個々の積が
２４で記憶されそして加算されて、指摘したようにドツ
ト積を与える。

ここで次のようにベクトル■及びＵを考える。

ｖ３（ｉ）　　ｖ＝（ｉ）　　ｖ、（ｉ）　　ｖｏ（ｉ
）ｖ（ｌ］　　　　１　　　１　　　０　　　１＝１３
ｖ（２１１０１１＝１１ ｖ（３）　　　　１　　　１　　　１　　　０＝１４ｖ
（４）　　　　０　　　１　　　０　　　１＝５ｕ　、
（ｉ）　　　ｕ　２（ｉ）　　　ｕ　、　（ｉ）　　　
ｕ　０（ｉ）ｕ（１）　　　　　１　　　　　１　　　
　　１　　　　　１＝１５ｕｆ２１　　　　　１　　　
　　１　　　　　０　　　　　０＝１２ｕｆ３１　　　
　　０　　　　　１　　　　　１　　　　　１＝７ｕｔ
４）　　　　　１　　　　　０　　　　　０　　　　　
１＝９乗算ｖ　（ｉ）Ｘｕ　（ｉ）は、通常次のように
行なわれる。

個々の積は合計されて、ベクトルドツト積が与えられる
。すなわち、 １１００００１１　　　　　＝１９５ １００００１００　　　　　＝１３２ ０１１０００１０　　　　　＝　　　　９８ベクトルド
ツト積を得るのに必要な時間により１ｏｏｏ又はそれ以
上の成分を有するベクトルと共に使うために、通常のマ
ルチプライヤブロックが実行不能になる。

本発明により、パイプライン技術を用いる改良型のベク
トルドツト積マルチプライヤが、通常のマルチプライヤ
に対して必要とされる時間のうちの短時間でドツト積乗
法を実行するために提供されている。

第２Ａ及び２Ｂ図は、従来のマルチプライヤ段及び本発
明によるドツトマルチプライヤ段をそれぞれ示している
。第２Ａ図において、ビット加算器セル２５は、それぞ
れ低いオーダの加算器セルから複数の入力を受け取り、
そして入力加算に応答して、そのセルは、高いオーダの
セルに出力を与え隣りのセルにキャリイ入力を与えてい
る。この演算は、連続的に不断に行なわれて最終の結果
が得られる。このように低いオーダの演算が終了してか
ら高いオーダの演算が行なわれる。従って、マルチプラ
イヤの一部は、常に使用されていない。

第２Ｂ図において、マルチプライヤ段が変更されていて
、キャリイ信号用の及び出力段用のラッチ２７が与えら
れている。このように、キャリイ及び部分積が別のマル
チプライヤ段に転送され又は本発明の実施例によってパ
イプラインマルチプライヤアレイにおいてリサイクルさ
れるので、乗算過程が中止される。

第３図は、正ベクトル用のドツトマルチプライヤを示す
図である。このドツトマルチプライヤは、汎用マルチプ
ライヤであって、本発明の一実施例によって第２図に、
示された技術によって修正されているものである。マル
チプリカンドヘクトルｕ　　（ｉ）は入力線３０に与え
られ、マルチプライヤレベルｖ　（ｉ＞は入力線３２に
与えられている。ｖｏ（ｉ）ビットはＡＮＤゲート３４
によってｕ　（ｉ）のそれぞれと乗算され、ｖ　（ｉ）
ビットはＡＮＤゲート３６によってｕ　（ｉ）のそれぞ
れと乗算される。Ｖ２（ｉ）ビットはＡＮＤゲート３８
のｕ　（ｉ）ビットのそれぞれと乗算され、Ｖ、（ｉ）
はＡＮＤゲート４０によってｕ　（ｉ）のそれぞれと乗
算される。ＡＮＤゲート３４．３６の出力は入力として
半加算器及び全加算器４２に加えられる。この加算器４
２の出力は、ラッチ４４を介してＡＮＤゲート３８の出
力とともに全加算器４６の入力として与えられている。

同様に、加算器４６の出力は、ラッチ４日を介してＡＮ
Ｄゲート４０の出力とともに加算器５０の入力として与
えられている。それぞれの加算器からのキャリイ−アウ
トは、ラッチを介して同じマルチプライヤレベルの隣接
する加算器のキャリイ−インに与えられている。

このように、１ワードにつきｎビットを有するマルチプ
リカンドに対して、各マルチプライヤレベルにはｆｉ＋
ｌケの乗算セル（ＡＮＤゲート及び全加算器）が必要と
される。１ワードにつきｍビ・７１−を有するマルチプ
ライヤｖ（ｉ）に対して、ｆｉ＋ｌケのセルのｍ−ルベ
ルが必要とされる。

最後の乗算レベルにおける加算器５０からの出力がラッ
チ５２を介してアキュムレータの全加算器５４に与えら
れている。加算器５４の出力は、ラッチ５６を介して加
算器５４への入力の１つとして再び循環される。さらに
、そのアキュムレータの加算器５４のキャリイ−アウト
は、ラッチ５５を介してアキュムレータの隣接する加算
器のキャリイ−インに与えられている。

最終のベクトルドツトプロダクトは、全てのベクトル成
分のサイクル終了時に、加算器５４の和出力から得られ
る。

第３図に示されているように、パイプライン状に配置さ
れた形態によって、長いベクトルのベクトルドツト乗算
を完全に行うための時間が従来のマルチプライヤに必要
とされる時間のうちの短時間に減少される。第３図に示
されたようにラッチされた全ての全加算器及び半加算器
を有する完全にパイプライン化されたマルチプライヤ／
アキュムレータとして実現されたマルチプライヤに対し
て、合計で（ｍ−１）（ｎ＋１）ケの加算器がマルチプ
ライヤ部において必要とさら、さらに（ｎ　＋　１　）
　＋ｌｏｇ、Ｌヶの加算器がアキュムレータ部に必要と
される。もし時間周期Ｔ（ゲートの遅れ子鹿算器の遅れ
十ラッチの遅れに等しい）が基本的なシステムクロ７り
であるならば、２つのベクトルの乗算に必要な全時間は
次式で示される。

Ｔ　　　＝　（ｎ＋２ｍ＋１ｏｇｚＬ＋Ｌ）ｘＴ新 通常の乗算方法では次式が必要とされる。

Ｔ　　　＝　（ｎ＋２ｍ）ＸＴ’　ＸＬ旧 ここで、Ｔ’＝加算器の遅れ。

ラッチの遅れ及びゲートの遅れを省略すれば、Ｔ′〜　
Ｔ となり、Ｌの値が大きいときは となる。

このように、ベクトルドツト乗算を終了するのに必要な
時間は（直接的な構成を仮定するならば）、従来必要と
していた時間よりも相当少な（なる。

わずかに修正を加えて、本発明によるマルチプライヤは
、負又は２つの補数をとることができる。

第４図には本発明（４ビット２の補数、４要素ベクトル
）の別の実施例による２の補数のマルチプライヤが示さ
れている。この図は、第３図のマルチプライヤに類似し
ていて、同じ素子は、同じ参照番号を有している。一つ
の変更例は、２つの全加算器７０．７２を図示されたよ
うにマルチプライヤのそれぞれのレベルに加えることに
よって、それぞれのマルチプライヤレベルの伸張するこ
とである。アキュムレータの始めの半加算器のＭＳＢを
全加算器のＭＳＢに変更される。更に、インバータ７４
を用いてｕ　（ｉ）ビットを反転してから最後のマルチ
プライヤレベルをＡＮＤゲート４０に与える。ＡＮＤゲ
ートへの他方の入力は、マルチプライヤの符号振幅ピン
トｖ、（ｉ）である。

この符号ビットは、そのアキュムレータに加えられる。

この実行は、２の補数のマルチプライヤのために使用さ
れる。

次にｕｎ）及びｖ　（ｉ）が次の値であると仮定する。

ｖ（１）　　＝　　−３ｕ（１）　　＝　　−１ｖ（２
）　　＝　　−５ｕ（２）　　＝　　−４ｖ（３１＝　
　−２ｕ（３１＝　　　７ｖ（４１＝　　　５　　　　
　ｕ（４１＝　　−７ＵとＶとの従来のベクトルドット
マルチブリケーションは次式で示される。

１１１１　　　　　１１００　　　　　　　’０１１１
　　　　　　１００１１１０１　　　　　　ｔｏｌｌ　
　　　　　　　１１１０　　　　　　０１０１積の蓄積
は次式で示される。

００００Ｑ１１＝　　　　３ ００１０１００＝　　　２０ １１１００１０　　＝　　−１４ さらに、第４図のマルチプライヤのパイプライン状のマ
ルチプライヤ構成によって、２の補数のベクトルドツト
乗算の全時間がベタトル成分の個々の乗算に必要な時間
であって、且つ、上記したようにその個々の積を加算す
る時間のうちの僅かな間に減少される。

パイプラインレベルの乗算を用いるベクトルドツトマル
チプライヤは、使用に際し多様性を発揮する。なぜなら
ば、マルチプライヤ成分は連続的に加算されて、ベクト
ル成分がビット数を増加するのでビット乗算能力を拡張
する。ベクトルドツト乗算を得るのに必要な時間は、従
来の乗算技術を使用するのに必要な時間のうちの僅かな
時間であり、明らかに別のベクトル要素のワード長には
ほとんど独立である。

第５図及び第６図は、本発明の他の用途を示す高速マル
チプライヤ回路図である。第５図において、マルチプラ
イヤは、４ビットワードを連続的に乗算するための形態
をなしており、そしてそれぞれ７段からなっていて１ク
ロック信号に応答して動作する。このように、最初の７
サイクル後、２つの数の積がそれぞれのクロック信号と
ともに生じる。２つの数の積のみが生じるので、マルチ
プライヤは、ドツトマルチプライヤのように、アキュム
レータを含まない。回路は、４つの基本的な構成ブロッ
ク、すなわち、全加算器（ＦＡ）、半加算器（ＨＡ）　
、遅延素子（Ｄ）及びラッチ（Ｌ）から成っている。サ
イクル時間又は乗算時間は、（ＦＡ又はＨＡ又はＤ）＋
Ｌの遅れによって制限されている。遅延素子りの設計に
よって乗算速度が限定されなくなる。

第６図において、第５図の最後の３段がＯＲゲート及び
リサイクル用全加算器に置き、換わっていて３つの最上
位ビット内でキャリイ伝搬を行う。

この回路設計によって空間が確保されるが、３クロツク
サイクルだけ後の積が遅れる。

第７図は、浮動小数点ドツトマルチプライヤを示すブロ
ック図である。このマルチプライヤは、第３図の回路に
類似しているが加算数を適切に並べるための積及びアキ
ュムレークシフト制御回路を備えている。シフト制御は
、アキュムレータ指数、マルチプライヤ及びマルチプリ
カンドの合計指数の比較に基づく。合計指数がアキュム
レータの指数に等しいときはいつでも、積はシフトする
。

本発明を特定の実施例について記載しているが、この記
載は、本発明を説明しているだけであって、本発明を制
限しているものではない。特許請求の範囲に限定される
が、本発明の真の精神及び範囲から逸脱することな（、
当業者には各種の変更や修正をすることができる場合が
ある。

【図面の簡単な説明】

第１図は、通常のベクトルドツトマルチプライヤの機能
ブロック図、 第２Ａ及び２Ｂ図は、通常のマルチプライヤ段及び本発
明によるマルチプライヤを示す図、第３図は、本発明の
一実施例圧ベクトル用の乗算ブロックを示す図（４ビッ
トワード長、ヘクトル内に４素子）、 第４図は、本発明の別の実施例による２の補数ベクトル
を存する乗算ブロック図、 第５及び６図は、本発明による固定小数点マルチプライ
ヤを示す図、 第７図は、本発明による浮動小数点ドツトマルチプライ
ヤの機能ブロック図である。 ２７・・・・・・ラッチ ３４．３６．３８．４０・・・・・・ＡＮＤゲート４２
・・・・・・加算器　　　　４４・・・・・・ラッチ４
６・・・・・・加算器　　　　４８・・・・・・ラッチ
５０・・・・・・加算器　　　　５２・・・・・・ラッ
チ５４・・・・・・加算器 ５５．５６・・・・・・ラッチ

Claims (5)

【特許請求の範囲】
1. （１）デジタルマルチプライヤで使用するための回路に
   おいて、 複数のビット加算器を備えており、各ビット加算器は、
   複数の入力、前記複数の入力の部分和のための少なくと
   も１つの部分和出力、少なくとも１つのキャリイ出力、
   及びキャリイ入力を有しており、 １ビット加算器の各キャリイ入力を隣接する加算器のキ
   ャリイ入力に接続する第１のラッチ手段を備えており、 各部分和出力に接続された第２のラッチ手段を備えてお
   り、それによって乗算における中間の結果がパイプライ
   ン演算に利用できることを特徴とする回路。
2. （２）前記デジタルマルチプライヤがベクトルドットマ
   ルチプライヤであり、そして前記ビット加算器の各々へ
   の入力がマルチプリカンドの１ビット及びより低いオー
   ダのビット加算器からの出力を受け取る特許請求の範囲
   第（１）項記載の回路。
3. （３）前記ビット加算器の出力が前記第２のラッチ手段
   を介して、第２の物理的に除去された回路に与えられる
   特許請求の範囲第（１）項記載の回路。
4. （４）一方がｍビット数を有し他方がｎビット数を有す
   る２つの数ｕ、ｖのためのマルチプライヤにおいて、 複数の行のマルチプライヤを備えており、各行のマルチ
   プライヤは複数のビットを乗算する段を有し、この各段
   は加算器を含んでいて、一の行における各加算器のキャ
   リイ−アウトをその同じ行の別の加算器のキャリイ−イ
   ンに相互接続する第１のラッチ手段を備えており、入力
   として一の行における各加算器の和出力を別の行におけ
   る加算器に相互接続する第２のラッチ手段を備えており
   、 入力のうちの１つとして１グループのマルチプリカンド
   のうちのマルチプリカンドｕを選択された行における加
   算器に連続的に与えるための手段を備えており、各マル
   チプリカンドの１ビットが全ての選択された行における
   １つの段に行き、 １グループのマルチプライヤのうちの各マルチプライヤ
   ｖのビットを前記選択された行における加算器に連続的
   に与えるための手段を備えており、各マルチプライヤの
   １ビットが一の行における全ての段に行くことを特徴と
   するマルチプライヤ。
5. （５）成分の数Ｌを有し、その各成分のビット数がｍで
   あるベクトルｕ（ｉ）と、成分の数Ｌを有しその各成分
   のビット数がｎであるｕ（ｉ）とのための浮動小数点ベ
   クトルドットマルチプライヤにおいて、 複数の行のマルチプライヤを備えており、各行のマルチ
   プライヤは、それぞれが加算セルを含む複数のビット乗
   算段を有し、 一の行における各加算器のキャリイ−アウトをその同じ
   行の別の加算器のキャリイ−インに相互接続するための
   第１のラッチ手段を備えており、 一の行における各加算器の和出力を別の行における加算
   器に相互するための第２のラッチ手段を備えており、 入力の１つとして一方のベクトルｕ（ｉ）のワードを全
   ての行における加算器に連続的に与えるための手段を備
   えており、各ワードの１ビットが全ての行の１つの段に
   行き、 他方のベクトルｖ（ｉ）の各ワードのビットを各行にお
   ける加算器に連続的に与えるための手段を備えており、
   各ワードの１ビットが一の行における全ての段に行き、 各乗算の積を受け取ってシフト制御手段に応答して小数
   点をシフトするための積シフト手段を備えており、 積の蓄積和の指数をマルチプライヤ及びマルチプリカン
   ドの積の合計の指数と比較するためのシフト制御手段を
   備えており、 前記積シフト手段からの積を受け取って蓄積するための
   アキュムレータ手段を備えることを特徴とするドットマ
   ルチプライヤ。