JPH0247714A - ２進化ｎ進演算回路 - Google Patents
２進化ｎ進演算回路Info
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- JPH0247714A JPH0247714A JP63199401A JP19940188A JPH0247714A JP H0247714 A JPH0247714 A JP H0247714A JP 63199401 A JP63199401 A JP 63199401A JP 19940188 A JP19940188 A JP 19940188A JP H0247714 A JPH0247714 A JP H0247714A
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- 238000001514 detection method Methods 0.000 claims 2
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 101150065817 ROM2 gene Proteins 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- RSPISYXLHRIGJD-UHFFFAOYSA-N OOOO Chemical compound OOOO RSPISYXLHRIGJD-UHFFFAOYSA-N 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- FBOUIAKEJMZPQG-AWNIVKPZSA-N (1E)-1-(2,4-dichlorophenyl)-4,4-dimethyl-2-(1,2,4-triazol-1-yl)pent-1-en-3-ol Chemical compound C1=NC=NN1/C(C(O)C(C)(C)C)=C/C1=CC=C(Cl)C=C1Cl FBOUIAKEJMZPQG-AWNIVKPZSA-N 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000011176 pooling Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、演算装置に関し、特に２進化ｎ進演算装置に
関する。
関する。
従来、この種の２進化ｎ進演算装置はいくつかの方法が
考案されているが、その一般的なものは２進数を入力と
し、結果として２進数を出力する２進演算装置に、該２
進演算装置の出力を入力としプール代数によって最適化
された論理回路により構成された２進化ｎ進変換装置を
組み合わせたものとなっていた。
考案されているが、その一般的なものは２進数を入力と
し、結果として２進数を出力する２進演算装置に、該２
進演算装置の出力を入力としプール代数によって最適化
された論理回路により構成された２進化ｎ進変換装置を
組み合わせたものとなっていた。
例として第４図に、４ビツト全加算、減算回路１３を用
いて構成した、２進化１０進演算装置を示す。該２進化
１０進演算装置は、４ビツトの被演算データＡ、２１と
、同じく被演算データＢ。
いて構成した、２進化１０進演算装置を示す。該２進化
１０進演算装置は、４ビツトの被演算データＡ、２１と
、同じく被演算データＢ。
２２、そしてキャリー、２を入力として加算減算選択信
号（ＳＵＢ）１０が０“のレベルでは加算ヲ行い、“１
”のレベルでは減算を行い、結果として４ビツトのデー
タとキャリーを出力０．２３とする。また、ＭＵＸ、１
５は信号１１が“１“のレベルでは２進化１０進数を出
力し、′０”のレベルでは、２進数をそのまま出力０．
２３とする。
号（ＳＵＢ）１０が０“のレベルでは加算ヲ行い、“１
”のレベルでは減算を行い、結果として４ビツトのデー
タとキャリーを出力０．２３とする。また、ＭＵＸ、１
５は信号１１が“１“のレベルでは２進化１０進数を出
力し、′０”のレベルでは、２進数をそのまま出力０．
２３とする。
表２は該２進化ＩＯ進演算装置において４ビツトの２進
演算装置１３の出力１〜５と、加算減算選択信号（ＳＵ
Ｂ）１０の合計６つの信号の６４の組合わせに対応した
、ＭＵＸ、１５の出力Ｃ１２３つまり該２進化１０進演
算装置の真理値表を示したものである。表２の入力Ｃ／
Ｂは、第４図の信号線５に、入力ＳＵＭの４ビツトはＭ
ＳＢからそれぞれ信号線４から１に、出力は、ＭＵＸ。
演算装置１３の出力１〜５と、加算減算選択信号（ＳＵ
Ｂ）１０の合計６つの信号の６４の組合わせに対応した
、ＭＵＸ、１５の出力Ｃ１２３つまり該２進化１０進演
算装置の真理値表を示したものである。表２の入力Ｃ／
Ｂは、第４図の信号線５に、入力ＳＵＭの４ビツトはＭ
ＳＢからそれぞれ信号線４から１に、出力は、ＭＵＸ。
１５の出力Ｃ１２３に、それぞれ対応している。
真理値表１
〔発明が解決しようとする課題〕
上述した従来の２進化ｎ進演算装置は、２つの４ビツト
の２進数とキャリーまたはポローを入力とし、演算結果
として４ビツトの２進数とキャリーまたはポローを出力
する４ビツトフルアダーと、該４ビツトフルアダーの出
力を入力とする論理回路により構成された２進化１０進
変換装置とを組み合わせたもので、ランダムロジックを
多用しているため、集積回路化した場合、チップ面積が
大きくなるという欠点がある。また、従来例では真理値
表１から、加算時において２進化１０進変換装置の入力
がＣ＝０．ＳＵＭ＝１０１０のときと、Ｃ＝１．ＳＵＭ
＝１０１０のときに、２進化ｎ進演算装置の出力はＣ＝
１．ＳＵＭ＝ＯＯＯＯとなる。
の２進数とキャリーまたはポローを入力とし、演算結果
として４ビツトの２進数とキャリーまたはポローを出力
する４ビツトフルアダーと、該４ビツトフルアダーの出
力を入力とする論理回路により構成された２進化１０進
変換装置とを組み合わせたもので、ランダムロジックを
多用しているため、集積回路化した場合、チップ面積が
大きくなるという欠点がある。また、従来例では真理値
表１から、加算時において２進化１０進変換装置の入力
がＣ＝０．ＳＵＭ＝１０１０のときと、Ｃ＝１．ＳＵＭ
＝１０１０のときに、２進化ｎ進演算装置の出力はＣ＝
１．ＳＵＭ＝ＯＯＯＯとなる。
この場合、入力がＣ＝Ｏ，ＳＵＭ＝１０１０のときの出
力がＣ＝１．ＳＵＭ＝ＯＯＯＯとなるのが正しく、入力
がＣ＝１．ＳＵＭ＝１０１０のときは、その出力は５ビ
、トの２進化１０進数では表すことが出来ない。つまり
、出力を見ただけでは、２進化１６進から２進化１０進
への変換が正しく行われたかどうかがわからないという
欠点がある。
力がＣ＝１．ＳＵＭ＝ＯＯＯＯとなるのが正しく、入力
がＣ＝１．ＳＵＭ＝１０１０のときは、その出力は５ビ
、トの２進化１０進数では表すことが出来ない。つまり
、出力を見ただけでは、２進化１６進から２進化１０進
への変換が正しく行われたかどうかがわからないという
欠点がある。
本発明の２進化ｎ進演算装置は被演算データのビット数
と同数の２進演算装置と、該２進演算装置の出力をアド
レスとし、その出力を２進化ｎ進演算結果とする読み出
し専用メモリと、該２進化ｎ進演算装置の出力として該
２進演算装置の結果と該読み出し専用メモリの結果のど
ちらを出力するかを設定する手段と、この手段からの信
号により出力の選択を行う切換回路とを有している。
と同数の２進演算装置と、該２進演算装置の出力をアド
レスとし、その出力を２進化ｎ進演算結果とする読み出
し専用メモリと、該２進化ｎ進演算装置の出力として該
２進演算装置の結果と該読み出し専用メモリの結果のど
ちらを出力するかを設定する手段と、この手段からの信
号により出力の選択を行う切換回路とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の演算装置の一実施例を示す構成図、第
２図は第１図のＲＯＭ２の内部構成を詳細に示す回路図
、第３図は第１図の各部信号の関係を示すタイミングチ
ャートである。
２図は第１図のＲＯＭ２の内部構成を詳細に示す回路図
、第３図は第１図の各部信号の関係を示すタイミングチ
ャートである。
第１図は、従来例と同じく２進化１０進演算装置の一実
施例である。入力データラッチＡ６はデータバス２０の
内容をクロック信号ＣＫＡのタイミングでラッチし、そ
の出力Ｂ ＩＧ”−’Ｂ １３は４ビットフルアダー１
の被演算データとなる。入力データラッチＢ７はデータ
バス２０の内容をクロック信号ＣＫＢのタイミングでラ
ッチし、その出力Ｂ２゜〜Ｂ２ｇは、同様に４ビツトフ
ルアダー１の被演算データとなる。４ビツトフルアダー
１は被演算データＢ１゜〜Ｂ１．およびＢ２゜〜Ｂｔｓ
、およびキャリー信号Ｃ工Ｎ１１を入力とし、加減算切
換信号Ａ／Ｓ １２が論理レベル“Ｉｎのとき減算を行
い、ＩＩ Ｏ１１のとき加算を行い、４ビットＳＵＭＢ
、、〜ＢＯ３とキャリＣ８゜の合計５ビツトを出力する
。４ビツトのＳＵＭのうちＢ。。は重みＱのビット（最
下位ビット）で、Ｂｏｔは重み１のビット、１３ｏｚは
重み２０ビツト、Ｂ、ｓは重み３０ビツト（最上位ビッ
ト）となっている。回路５は、被演算データが２進化１
０進で表現できる数字（０〜９）であるかどうかを判断
するオアアンド回路と、被演算データが０〜９以外、つ
まりＡ〜Ｆである場合に、演算結果を正しく出力するか
、あるいは被演算データネ良として演算結果にエラーを
出力するかの機能選択をするための切換信号ＤＣＫ１３
と該オアアンド回路の出力とのオアナンド回路とを有す
る。ＲＯＭ２は、ＢＧＩとその反転信号１π、Ｅ３ｏｚ
とその反転信号■、Ｂｏ３とその反転信号■、ｃｏ□。
施例である。入力データラッチＡ６はデータバス２０の
内容をクロック信号ＣＫＡのタイミングでラッチし、そ
の出力Ｂ ＩＧ”−’Ｂ １３は４ビットフルアダー１
の被演算データとなる。入力データラッチＢ７はデータ
バス２０の内容をクロック信号ＣＫＢのタイミングでラ
ッチし、その出力Ｂ２゜〜Ｂ２ｇは、同様に４ビツトフ
ルアダー１の被演算データとなる。４ビツトフルアダー
１は被演算データＢ１゜〜Ｂ１．およびＢ２゜〜Ｂｔｓ
、およびキャリー信号Ｃ工Ｎ１１を入力とし、加減算切
換信号Ａ／Ｓ １２が論理レベル“Ｉｎのとき減算を行
い、ＩＩ Ｏ１１のとき加算を行い、４ビットＳＵＭＢ
、、〜ＢＯ３とキャリＣ８゜の合計５ビツトを出力する
。４ビツトのＳＵＭのうちＢ。。は重みＱのビット（最
下位ビット）で、Ｂｏｔは重み１のビット、１３ｏｚは
重み２０ビツト、Ｂ、ｓは重み３０ビツト（最上位ビッ
ト）となっている。回路５は、被演算データが２進化１
０進で表現できる数字（０〜９）であるかどうかを判断
するオアアンド回路と、被演算データが０〜９以外、つ
まりＡ〜Ｆである場合に、演算結果を正しく出力するか
、あるいは被演算データネ良として演算結果にエラーを
出力するかの機能選択をするための切換信号ＤＣＫ１３
と該オアアンド回路の出力とのオアナンド回路とを有す
る。ＲＯＭ２は、ＢＧＩとその反転信号１π、Ｅ３ｏｚ
とその反転信号■、Ｂｏ３とその反転信号■、ｃｏ□。
とその反転信号−σπ、加減算切換信号Ａ／Ｓ１２とそ
の反転信号τ７百、回路５の出力信号２３をアドレス入
力とし、クロック信号ＣＫＤ１８をクロックとして動作
し、信号線２１．２２を出力として得る。信号線２１は
出力データの重み３のビットに対応し信号線２２は重み
２のビットに対応している。回路４は出力切換回路５の
コントロール信号を作る回路で、Ｂ ｏ １ｒ Ｂ Ｇ
２ ｒ Ｂ ｏ ｓ ＋ Ｃｏ。、２進化１０進演算
を行うか、２進化１６進演算を行うかを選択する信号Ｄ
／Ｂ １４およびクロック信号０ＫＣ１７を入力とし、
出力信号２４，２５を得る。回路３は、本実施例の２進
化１０進演算装置の出力切換回路（ＭＵＸ）で、２進化
１６進演算を行う場合、タイミング信号ＣＫＣｌ ７が
論理レベル“１″のとき、信号線２５は“１“となり、
ＢｏｏがＤｏへ、ＢｏｔがＤｌへ、ＢＯ２がＢ２へ、Ｄ
ｏｓがＢ３へ、ＣｏｏがキャリーとしてＣＱＯＴ１９へ
出力される。また、２進化１ｏ進演算を行う場合、タイ
ミング信号０ＫＣ１７が論理レベル“１″のとき信号線
２４は“１”となり、Ｂｏ。がり、へ、ＢＯＩの反転信
号２７がＤｌへ、ＲＯＭ２の出力信号２２がＢ２へ、同
じ＜ＲＯＭ２の出力信号２１がＢ３へ、信号線２６がキ
ャリーとしてＣ８，ＪＴ１９へ出力される。
の反転信号τ７百、回路５の出力信号２３をアドレス入
力とし、クロック信号ＣＫＤ１８をクロックとして動作
し、信号線２１．２２を出力として得る。信号線２１は
出力データの重み３のビットに対応し信号線２２は重み
２のビットに対応している。回路４は出力切換回路５の
コントロール信号を作る回路で、Ｂ ｏ １ｒ Ｂ Ｇ
２ ｒ Ｂ ｏ ｓ ＋ Ｃｏ。、２進化１０進演算
を行うか、２進化１６進演算を行うかを選択する信号Ｄ
／Ｂ １４およびクロック信号０ＫＣ１７を入力とし、
出力信号２４，２５を得る。回路３は、本実施例の２進
化１０進演算装置の出力切換回路（ＭＵＸ）で、２進化
１６進演算を行う場合、タイミング信号ＣＫＣｌ ７が
論理レベル“１″のとき、信号線２５は“１“となり、
ＢｏｏがＤｏへ、ＢｏｔがＤｌへ、ＢＯ２がＢ２へ、Ｄ
ｏｓがＢ３へ、ＣｏｏがキャリーとしてＣＱＯＴ１９へ
出力される。また、２進化１ｏ進演算を行う場合、タイ
ミング信号０ＫＣ１７が論理レベル“１″のとき信号線
２４は“１”となり、Ｂｏ。がり、へ、ＢＯＩの反転信
号２７がＤｌへ、ＲＯＭ２の出力信号２２がＢ２へ、同
じ＜ＲＯＭ２の出力信号２１がＢ３へ、信号線２６がキ
ャリーとしてＣ８，ＪＴ１９へ出力される。
次に、第２図は第１図のＲＯＭ２の内部構造を示したも
ので、ＣＫＤ１８はクロック信号で論理レベルパ０”で
ＲＯＭはプリチャージ状態となり、′“１”で読み出し
可となる。ＰＬ、Ｐ２はプリチャージ用のＰｃｈトラン
ジスタで、Ｎ１はディスチャージ用のＮ ｃ ｈ トラ
ンジスタである。その他のトランジスタはすべてＲＯＭ
構成を表わしている。
ので、ＣＫＤ１８はクロック信号で論理レベルパ０”で
ＲＯＭはプリチャージ状態となり、′“１”で読み出し
可となる。ＰＬ、Ｐ２はプリチャージ用のＰｃｈトラン
ジスタで、Ｎ１はディスチャージ用のＮ ｃ ｈ トラ
ンジスタである。その他のトランジスタはすべてＲＯＭ
構成を表わしている。
次に、本実施例において２進化１０進演算を行った場合
の出力を真理値表に表す。この表における入力のＣ／Ｂ
とは第１図、第２図の００゜の論理レベルで、ＳＵＭＩ
Ｎは左のビットがら、Ｂ０３゜Ｅｏｚ＋ Ｂｏｔ、 Ｂ
ｏｏの論理レベルである。
の出力を真理値表に表す。この表における入力のＣ／Ｂ
とは第１図、第２図の００゜の論理レベルで、ＳＵＭＩ
Ｎは左のビットがら、Ｂ０３゜Ｅｏｚ＋ Ｂｏｔ、 Ｂ
ｏｏの論理レベルである。
また、この真理値表２は第１図の信号線ＤＣＫ１３が論
理レベル“０″のときで、１″の場合は被演算データＢ
１３〜Ｂ、。かＢ２３〜Ｂ２゜のどちらかが“１００１
”つまり１０進数の９を越えた場合、出力は真理値表２
と異なり、”１１００””１１０１”、”１１１０”
”１１１１”つまり１０進数では表せないＣ〜Ｆの
どれかを演算のエラーフードとして出力する。
理レベル“０″のときで、１″の場合は被演算データＢ
１３〜Ｂ、。かＢ２３〜Ｂ２゜のどちらかが“１００１
”つまり１０進数の９を越えた場合、出力は真理値表２
と異なり、”１１００””１１０１”、”１１１０”
”１１１１”つまり１０進数では表せないＣ〜Ｆの
どれかを演算のエラーフードとして出力する。
以上説明したように本発明は、２進化１０進変換を実行
するのに読出し専用メモリ（ＲＯＭ）を用いることによ
り、素子数を少くでき、またその読出し専用メモリはイ
オン注入法を用いることにより容易にＩＣとして実現で
き、その素子１つの大きさは従来のランダムロジックの
１素子に比べ非常に小さいので、結果的にはチップ面積
を非常に小さくできる効果がある。また、わずかの素子
の追加により、演算結果が１０進で表せない数となった
場合のエラー出力、そして入力が９より大きな数である
場合エラー出力を行うという従来の欠点を補う機能を持
たせることができる効果がある。
するのに読出し専用メモリ（ＲＯＭ）を用いることによ
り、素子数を少くでき、またその読出し専用メモリはイ
オン注入法を用いることにより容易にＩＣとして実現で
き、その素子１つの大きさは従来のランダムロジックの
１素子に比べ非常に小さいので、結果的にはチップ面積
を非常に小さくできる効果がある。また、わずかの素子
の追加により、演算結果が１０進で表せない数となった
場合のエラー出力、そして入力が９より大きな数である
場合エラー出力を行うという従来の欠点を補う機能を持
たせることができる効果がある。
第１図は本発明一実施例のブロック図、第２図は第１図
のＲＯＭの具体的構成図、第３図は第１図のタイミング
チャート、第４図は従来例のブロック図である。 代理人 弁理士 内 原 音 Ｃにρ
のＲＯＭの具体的構成図、第３図は第１図のタイミング
チャート、第４図は従来例のブロック図である。 代理人 弁理士 内 原 音 Ｃにρ
Claims (1)
- 被演算データのビット数と同数の２進演算装置と、前記
被演算データの状態を検出する検出回路と、該２進演算
装置の出力および該検出回路の出力をアドレスとし、そ
の出力を２進化ｎ進演算結果とする読み出し専用メモリ
と、該２進化ｎ進演算装置の出力として、該２進演算装
置の結果と該読み出し専用メモリの結果のどちらを出力
するかを設定する手段と、この手段からの信号により出
力の選択を行う切換回路とを有する２進化Ｎ進演算装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199401A JP2808604B2 (ja) | 1988-08-09 | 1988-08-09 | ２進化ｎ進演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199401A JP2808604B2 (ja) | 1988-08-09 | 1988-08-09 | ２進化ｎ進演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0247714A true JPH0247714A (ja) | 1990-02-16 |
| JP2808604B2 JP2808604B2 (ja) | 1998-10-08 |
Family
ID=16407176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63199401A Expired - Fee Related JP2808604B2 (ja) | 1988-08-09 | 1988-08-09 | ２進化ｎ進演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808604B2 (ja) |
-
1988
- 1988-08-09 JP JP63199401A patent/JP2808604B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2808604B2 (ja) | 1998-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |