JPH07506444A - 小型乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 小型乗算器 公吸α畷Ｌ Ｕ迂肚 本発明は一般的に集積回路、超大規模集積回路、極超大規模集積回路の乗算器に 関するものである。特に、本発明は、チップ上で非常に小さな面積のみしか要し ないレイアウトアーキテクチャを用いた高速乗算技術に関するものである。

ヱー」影１艮訪 ディジタルシステムは多くの乗算アルゴリズムを用いる。第１Ａ図は５ｘ３＝１ ５という乗算の簡単な例を示している。２進の被乗数は２進の乗数で乗算される 。一連の、シフトした部分積はゼロと１からなっている。それらシフトした部分 積は加算され、積が得られる。ディジタルシステムでは、Ｘビットの数がｙビッ トの数で乗算されれば、できる積はｘ＋ｙビットの長さとなろう。

簡単な２進数の乗算においては、部分積は、乗数の最下位ビットから始め、一時 に乗数の１−ビットを加えることにより作られる。

部分積を作る最も簡単な方法の一つは、ビットバイピットの乗算器として、かの ゲートを用いることである。この簡単な乗算技術を用いると、Ｘビットの乗算器 はＸ個の部分積を生成することになる。

従来の方式では、部分積の数を減らすため符号化技術を用いている。部分積の数 を減らすことにより、必要な加算の数を減らすことができる。必要な加算の数を 減らすことは、２進数の乗算において必要なりロックサイクルの数を減らすこと になる。

従来の一つの方式は、ブース（Ｂｏｏ山）のアルゴリズムを符号化技術として採 用しているが、これにより部分積の数を半分に減らすことができる。ブースのア ルゴリズムは、時間のががる動作である乗算動作の速度を速める。第」Ｂ図は、 符号付き数の乗算に有効なブースコーディングを示している。ブースコーディン グは、時にはブースレコーディングデコーディングと呼ばれ、基本的には、積を 生成するのに必要な部分積の量を減らすものである。ブースのアルゴリズムとハ ードウェアでの実現方法は、ｆＥ’）９ｎｙ　、−術演、：静泪と゛　：　Ｄｉ 　１ｔａｌ　Ｃｏｍ　ｕｓｅｒ　Ａｒｉｔｈｍｅｔｉｃ：　Ｄｅｓｉ　ｎ　ａｎ ｄ知四ｋｍ臼Ｐ焦四１１Ｊ、Ｆ、　Ｃａｖａｎａｇｈ、　３章、ＭｃＧｒａｗ− Ｈｉｌｌ　Ｂｏｏｋ　Ｃｏｍｐａｎｙ（＋９８４）　（後に述べるＷａｌｌａａ ：　Ｔｒｅｅｓを含む。）（ここに参考文献として含める。）に解説されている 。

いったん部分積ができるとそれらを加算しなくてはならない。

従来の加算器にはいくつかの型がある。従来の２人力加算器のひとつはキャリ伝 搬加算器（ｃａｒｒｙ　ｐｒｏｐａｇａｔｅ　ａｄｄｅｒ；　ＣＰＡ）である。

ＣＰＡ加算器は和ベクトルをキャリベクトルに加え、ひとつの最終的な積を出力 する。ＣＰＡは全加算器の一種である。全加算器とは２つのオペランドのビット の和とキャリーインビットを生成する回路である。キャリーインビットとはその 前の低次のオーダーのビット位置のキャリーアウトを表している。全加算器は２ つの出力を出力する：和ビット及びキャリーアウトピントである。

他の型の加算器はキャリーセイブ加算器（ｃａｒｒｙ　５ａｖｅ　ａｄｄｅｒ； Ｃ５Ａ）と呼ばれるものである。Ｃ５Ａは、単に多くの独立した全加算器又は半 加ｎ器を集めたものである。全加算器は、３つの入力を持ち、半加算器は２つの 入力を持つ。Ｃ５Ａは、高速度乗算に必要な多重加算を行うときに有用である。

Ｃ５Ａの多数性のため、すべての加算が完了するまでキャリ伝搬を置いておくこ とができる。典型的には、ＣＰＡは最後のクロックサイクルで用いられ、Ｃ３Ａ で行われたすべての加算に対するキャリ伝搬を完了する。

第２図はアレー乗算器２０１のブロックダイアダラムである。

第２図に示されているように、７つのＣ３Ａと１つのＣＰＡを用いて、２つの８ ビツトの数を互いに掛は合わすことができる。第２図のハードウェアを用い、乗 算をパイプライン化し、全スルーブツトを増加させることができる。しかしなが ら、第２図の設計を用いて、２つの倍桔度の数を掛は合わせるのに十分大きなア レーをひとつのチップにはめ込み、他の算術演算にもスペースを取ることは、典 型的には可能ではない。

したがって、ＶＬＳＩ設計者はマルティパスアレー乗算器や偶数／奇数乗算器（ 両者ともここには示していない）のような他の型の乗算器を用いようとする。そ のような設計の例として、肚箆虱１−キテクチャ″量的　法　Ｃｏｍ　ｕｓｅｒ 　Ａｒｃｈｉｔｅｃｔｕｒｅ　Ａ　ａｎｔｉｔａ口ｖｅ佃凹興助、Ｊ、　Ｈｅｎ ｎｅｓｓｙ　＆　Ｄ、　Ｐａｔｔｅｒｓｏｎ、　Ｍｏｒｇａｎ　Ｋａｕｆｍａｎ ｎ　Ｐｕｂｌｉｓｈｅｒｓ。

Ｉｎｃ、、付録Ａ（＋９９０）　（後に述べるＷａｌｌａｏｅＴｒｅｅｓを含む 。）　にこに参考文献として含める。）を参照のこと。これらのよく知られた設 計は、ＶＬＳＩで容易に製作可能ではあるが、現在得られる設計の中で最高の速 度を与えるものではない。

乗算の速度を増加させる最も速い設計のひとつは、ワラスラリ−（Ｗａｌｌａｃ ｅ　ｔｒｅｅ）である。従来のワラスラリー乗算器は第３図に示されている。図 に示されているようにワラスラリーはいくつかのＣ５Ａと１つのＣＰＡとを組み 合わせたものである。この設計の考え方は、２つの加算が並行に進むこと、ある いは他の言葉でいうと、データのほとんどのストリームが全加算器を通過し、多 数のパイプライン化したステージを可能にするということである。ワラスラリー は、最低でも、上述したアレー乗算器の速度の２倍で動作する。

ワラスラリーは書面上ではすばらしく見える。それは従来の他の乗算器に比ベゲ ートの数が少なくてよい。しかし、ＶＬＳＩで製作するのが著しく難しいため、 ワラスラリーはもはやＶＬＳＩ設計者には使われない。それはＶＬＳＩに必要な 、簡単で規則正しい構造を持たないことが判明したためである。したがって、従 来のＶＬＳＩワラスラリーはチップ」二で著しく大きな面積を必要とし；他の回 路に対しては以前」、り小さな面積しか取ることができない。第３図を参照しで 、ステージ３０２．３０４．３０６および３０８は統一性がない事に注目。

ワラスラリーの各ステージは次のステージと異なっている。これが、ワラスラリ ーをシリコン」−で製作するのが困難な１つの理由である。

ワラスラリーは不規則な構造を持つため、その正しさをチェックするのに大きな 労力が必要である。その」二、ワラスラリーが不規則な構造を持つため、レイア ウトにおける誤りを見つけるのは非常に困難である。これらの理由から、瓢！設 計者はほとんどの場合、ワラスラリー程遠くはないが、バイナリツリー乗算器（ ここに示されていない）のような他の設計を選んできた。

手短に言うと、ワラスラリーは大きなチップ面積を必要とし、その不規則な構造 のため製作するのに大きな努力を払わなくてはならない。それ故、求めるものは 、ワラスラリーと同等な速度を持つが、チップ上でより小さな面積及び製作上よ り少ない労力しか必要としない規則的構造を持つデバイスである。

杢企咽！巾ワε 本発明は、極く小さなチップ面積しか要しないレイアウトアーキテクチャを用い た高速乗算技術を目的とする。本発明は、規則性を示す、高度に構造化したフロ アプランを採用している。本発明のフロアプランは従来のワラスラリーに比べて 約３３３％はど小型になっている。

独特なアーキテクチャ設計の他に、本発明は、その乗算器のあるエレメントを１ ｌｕｌＪ用する独特の乗算方式を用いている。例えば、最初の２つのＣ５Ａ、ブ ースコーディング回路及び部分積回路は引き続くクロックサイクルで再利用され る。第１クロツクフエイズでは、部分積の第１のグループがブースコード化され る。第２クロツクフエイズでは、部分積の第１グループは最初の２つのＣ５Ａに 入力され、一方同時に部分積の第２のグループがブースコード化される。第１の クロックサイクルの第２フエイズでは、部分積の第１グループは第１Ｃ３Ａ及び 第２のＣＳＡに入力される。第２のＣ５Ａからの結果は第１及び第２のレジスタ にラッチされる。また、第」クロックサイクルの第２フエイズの間に、部分積の 第２グループがブースコード化される。

第２クロツクサイクルの第１のフェイズでは部分積の第２グループが第１　Ｃ５ Ａ及び第２　Ｃ５Ａに入力される。第２ＣＳＡからの結果は第３及び第４のレジ スタにラッチされる。

第２クロツクサイクルの第２フエイズで、第１、第２、第３及び第４のレジスタ からの結果は第３　Ｃ３Ａ及び第４　Ｃ３Ａに入力される。第４　ＣＳＡからの 出力は第５及び第６レジスタにラッチされる。

第３クロツクサイクルの第１フエイズでは第５及び第６レジスタに記憶された結 果がＣＰＡに入力される。そしてそのＣＰＡは乗算器としての最終的積を生成す る。

杢父里り竺駕上上戸； 本発明のひとつの特徴は、従来のワラスラリーに比べてチップ面積が３３％少な い乗算器を提供することである。

本発明のもうひとつの特徴は構造的規則性である。

さらに、本発明のもうひとつの特徴は、レイアウト上の誤りが容易に分かる、す なわち、従来のワラスラリーのレイアウト上の誤りに比べて簡単に認識し修正を 行うことができる設計を提供することである。

本発明のもうひとつの特徴は、従来のワラスラリーに比べてキャリ七イブ加算器 の数が少ない乗算器を提供することである。

さらに、本発明の他の特徴及び利点、並びに本発明の種々の実施例の構造及び動 作に関して、以下図面を参照しながら詳しく説明する。

図面の簡単な説明 第１Ａ図は乗算の簡単な例を示す。

第１Ｂ図は符号付き数の乗算のブース（Ｂｏｏ山）アルゴリズムの例を示す。

第２図はアレー乗や器のブロックダイアグラムを示す。

第３図は従来のワラスラリーを示す。

第４図は本発明による乗算器のアーキテクチャを表すブロックダイアグラムを示 す。

第５図は本発明のタイミングダイアグラムを示す。

図において、同一の要素又は同様の機能を持つ要素は同じ数で表す。さらに、番 号の一番左の数字は、その番号が最初に出てくる図面の番号を表す。

去施躬９可土父卆αＬ 月と二隊籾 本発明は、チップ上で非常に小さい面積しか必要としないレイアウトアーキテク チャを用いた高速乗算方式に関するものである。

本発明は２つの実施例を含む。第１の実施例は、本発明のアーキテクチャ的イン プリメンテーションに関するもので、第２の実施例は、本発明のアーキテクチャ 的インプリメンテーションを利用する方法に関するものである。上述した実施例 を以下のセクションで議論する。

２０　アーキテクチャ 従来の乗算器、とくにワラスラリーに比べて本発明が持つ重要な利点のひとつは 、アーキテクチャにある。本発明は、規則性があり、従来のワラスラリーに比べ て約３３．３％小型になるフロアプランを採用する。本発明は、その小さなサイ ズで速度に関し極く小さな犠牲を払うだけである（マシンサイクルの半分以下） 。

第４図は、本発明による乗算器４０２のアーキテクチャを示すブロックダイアグ ラムである。乗算器４０２は、４つのキャリ七イブ加算器（Ｃ５Ａ）　Ｃ５Ａ　 １−４、レジスタ１−４及びキャリ伝搬加算器１（ＣＰＡＩ）を含む。

Ｃ５Ａは３つの入力及び２つの出力を有する。各Ｃ５Ａの２つの出力は、第４図 に示すように、和（Ｓ）部分及びキャリ部分（Ｑからなる。Ｃ３Ａの構造及び動 作はこの分野の専門家にはよく知られている。

レジスタＩ−４の各々は１つの入力と１つの出力を有する。この例では、レジス タ１は、Ｃ５Ａ２がらの相入力４１０及びＣ５Ａ　３への出力４１３を持ち；レ ジスタ２は、Ｃ５Ａ　２からのキャリ入力卿及びＣ５Ａ　３への出力４１４を持 ち；レジスタ３は、Ｃ３Ａ　２からの相入力４１２及びＣ５Ａ　３への出力４１ ５を持ち；レジスタ４は、Ｃ５Ａ２がらのキャリ入力４１１及びＣ５Ａ　４への 出力４１８を持つ。キャリ入力４０９及び４］１は異なった時刻における異なっ た値を表している。同様に、相入力４１０および相入力４１２は異なった時刻に おける異なった値を表している。以下に詳しく述べるように、レジスタｌ及び２ は部分積（ＡＯ−Ａ３）に付随し、レジスタ３及び４は部分積（Ａ４−Ａ７）に 付随している。

ＣＰＡ　Ｉは２つの入力４２２及び４２３を持つ。ＣＰＡの構造及び動作はこの 分野の専門家にはよく知られている。

Ｃ５Ａ及びレジスタ両名からの入力及び出力はデータバス（即ち、和及びキャリ ）である。データバスはデータの信号ビットを運ぶバスのことである。データバ スの輻はどんなビット輻でもよい。

この実施例ではそれは６９ビット幅である。

乗算器４０２は、ワラスラリーに比べてＣ５Ａが２つ少ない。これは主にＣ５Ａ 　１及びＣ５Ａ　２を再利用することで達成されている。その結果、乗算器４０ ２は従来のワラスラリーに比べて小型になり、規則性を示すことになる。乗算器 ４０２の設泪の規則性は以下の議論でより明確になるであろう。

部分積ＡＯ−Ａｘは、乗算器４０２への人力データを表す。ここでＸはブースコ ーディング後の部分積の番号の１つを表す。部分積については従来技術のセクシ ョンで述べているが、部分積はこの分野の専門家にはよく知られている。同様に 、ブース　コーディング、ハードウェア構造及び動作（従来技術のセクションで 述べている）もこの分野の専門家にはよく知られている。

第４図の例では、８つの部分積ＡＯ−Ａ７がある。部分積ＡＯ−Ａ７は、システ ムの仕様によるもので、何ビットの大きさでもよい。本実施例では各部分積Ｍは ６６ビツトの幅を持つ。部分積は以下のごとくグループ化される：ＡＯとＡ４、 ＡＩとＡ５．Ａ２とＡ６、ＭとＡ７゜各グループの最初の部分積（ＡＯ−Ａ３） は、各グループの第２番目の部分積（Ａ４−Ａ７）と異なったクロックフェイズ で乗算器４０２に入力される。（すなわち、ＰＨＡＳＥＪおよびＰＨＡＳＥ−２ ゜）本実施例では、部分積グループＡＯ−Ａ３はサイクル１の第１フエイズで乗 算器４０２に入力され、部分積グループＡ４Ａ７はサイクルｌの第２フエイズで 乗算器４０２に人力される。しかし、部分積が乗算積４０２に入力するのに、こ れらと同じフェイズやクロックサイクルに限る必要はない。

３．０タイミング 第５図は、本発明によるタイミングダイアグラム５００を示す。

タイミングダイアグラム５００は、データフロー、マシンサイクル（１−３）及 び２フエイズのクロック（ＣＬＫ）を含む：　ＣＬＫ［Ｏ］およびＣＬ、Ｋ（Ｉ ］、本発明には約２．５サイクルの待ち時間があるが、これは従来のワラスラリ ーと同じか幾分長い。しかしこの実現法の結果、構造に規則性ができ、従来のワ ラスラリーに比べてチップ面積の著しい減少が得られる。第４図では第３図より 少ないハードウェアで同じ結果が得られることに注意。とくに、Ｃ５Ａ　１及び Ｃ５Ａ２が再利用されている。さらに、第３図のセットアツプと異なり、乗算器 ４０２には規則性がある。

第４図、第５図を参照して乗算器４０２がどのように乗算を行うかを以下に説明 する。サイクルｌの第１フエイズでは部分積ＡＣ）−Ａ３はブースコード化され 、乗算器４０２に入力される。

サイクルｌの第２フエイズでは部分積ＡＯ１ＡＩ及びＭがＣ３Ａ１への入力にな る。Ｃ５Ａ　Ｉがらのキャリ４０５及び和４０６はＣ５Ａ　２への人力になる。

すべてのＣ５Ａは３つの入力が必要なため、部分積Ａ３がＣ５Ａ　２への第３の 入力になる。Ｃ３Ａ２からの結果即ち出力は次にレジスタｌ及び２にラッチされ る。キャリ屯θはレジスタ２にラッチされ、和４１０はレジスタ１にラッチされ る。またサイクル２の後半部分では部分積Ａ４−Ａ７のブースコードが生成され る。

サイクル２の第１フエイズでは部分積Ａ４、Ａ５及びＡ６がＣ５Ａｌへの入力に なる。Ｃ５Ａ　１からの結果であるキャリ４０５及び和４０６はＣ５Ａ２への入 力になる。部分積Ａ７はＣ３Ａ　２への第３の入力として働く。Ｃ５Ａ２からの 結果は次にレジスタ３及び４にラッチされる。

特に、キャリ４１１はレジスタ４にラッチされ、和４１２はレジスタ３にラッチ される。

サイクル２の第２フエイズでは、レジスタｌ、レジスタ２及びレジスタ３にラン チされた結果が、それぞれ、データバス４１３．４１４及び４１５を通してＣ３ Ａ　３に出力される。Ｃ５Ａ　３からの出力、即ち和４１６およびキャリ４１７ はＣ５Ａ　４にたいする２つの入力として働く。レジスタ４にラッチされた結果 はＣ５Ａ４に対する第３の入力４１８である。Ｃ３Ａ４からの結果は次にレジス タ５及び６にラッチされる。Ｃ５Ａ　４からの和４２０及びキャリ４２１は、そ れぞれレジスタ５及び６にラッチされる。

サイクル３の第１フエイズではレジスタ５にラッチされたデータはデータバス４ ２２を通してＣＰＡ　１に入力される。同様に、レジスタ６にラッチされたデー タはデータバス４２３を通してＣＰＡ　Ｉのもうひとつの人力となる。ＣＰＡ　 Ｉにデータが完全にロードされると、レジスタ５−６からの和及びキャリを加え 、最終の積が決定される。

システムによって、ＣＰＡ　Ｉは何ビットの大きさでもよい。本実施例ではＣＰ Ａ　Ｉは１２８ビツトの加算器である。

レジスタ５及び６は、バイブライニングのため、Ｃ５Ａ　４からの結果をＣＰＡ 　ｌに送る前に記憶するために必要である。Ｃ５Ａ　４からのキャリ４２１およ び和４２０は、典型的には、ＣＰＡ　Ｉが最終的積を生成するよりも速く決定さ れる。従って、ＣＰＡ　Ｉの遅い速度を補償するため、Ｃ３Ａ　４からの出力を ＣＰＡ　Ｉで加算を行うため次のステージに送る前にそれらを記憶することが必 要なのである。

本発明の種々の実施例を１に述べたが、それらは例として挙げられたのであり、 限度を示すためのものではない。従って、本発明の精神と範囲は、上述した、例 として示したいかなる実施例もその限界を！ｊ、えるものではなく、以下の特許 請求範囲及びそれと同等のものに従ってのみ規定される。

５　ｘ　３　＝　１５ ０１０１　ＭＵＬＴＩＰＬＩＣＡＮＤ　敵乗数０１０１　ＭｔＪＬＴ工ＰＬＩＣ ＡＮＤ　＃ｒ更数Ｃう又ン１ノー 第　３　口　（従函に４支ｎテ２ 凱−Ｊ−回 第　５回 補正書の翻訳文攪出書（特許法第１８４条の８）平成　６年　１０月　２８日

Claims (1)

1. 【特許請求の範囲】 １．高速乗算器であって、 第１のキャリヤイプ加算器（ＣＳＡ；ｃａｒｒｙ−ｓａｖｅ　ａｄｄｅｒ）と、 上記第１のＣＳＡに接続した第２のＣＳＡと、上記第２のＣＳＡに接続した第１ 、第２、第３及び第４のレジスタと、 上記第１、ヒ記第２及び上記第３レジスタに接続した第３のＣＳＡと、 上記第４レジスタ及び上記第３ＣＳＡに接続した第４のＣＳＡと、上記第４のＣ ＳＡに接続した第５及び第６のレジスタと、及び、上記第５及び第６ＣＳＡに接 続したキャリ伝搬加算器（ｃａｒｒｙ　ｐｒｏｐａｇａｔｅ　ａｄｄｅｒ）と、 を有することを特徴とする高速乗算器。 ２．ブースコード化した（Ｂｏｏｔｈ　ｃｏｄｅｄ）部分積を入力とする小型集 積回路乗算器であって、 複数の部分積を入力し、第１の和と第１のキャリを生成する第１のキャリヤイプ 加算器（ｃａｒｒｙ−ｓａｖｅ　ａｄｄｅｒ）と、上記第１キャリセイブ加算器 に接続し、もうひとつの部分積並びに上記第１の和及び上記第１のキャリを入力 とし、第２の和及び第２のキャリを化成する第２のキャリヤイプ加算器と、上記 第２キャリセイブ加算器に接続し、上記第２の和及び上記第２のキャリを記憶す るレジスタ手段と、上記レジスタ手段に接続し、上記レジスタ手段からの上記第 ２の和及び上記第２のキャリを入力し、第３のキャリ及び第３の和を生成する第 ３のキャリセイブ加算器と、上記レジスタ手段及び上記第３のキャリセイブ加算 器に接続し、上記レジスタ手段からの上記第２のキャリを入力し、上記第３キャ リヤイプ加算器からの上記第３のキャリ及び上記第３の和を入力し、第４のキャ リ及び第４の和を生成する第４のキャリヤイプ加算器と、 上記第４のキャリヤイプ加算器に接続し、上記第４のキャリ及び上記第４の和を 入力し、上記第４のキャリを上記第４の和に加算し最終的積を得るためのキャリ 伝搬加算器（ｃａｒｒｙ　ｐｒｏｐａｇａｔｅ　ａｄｄｅｒ）と、 を有することを特徴とする小型集積回路乗算器。 ３．請求項第２項の乗算器であって、上記レジスタ手段は第１レジスタ及び第２ レジスタを有し、上記第１レジスタは上記第２の和を記憶し、上記第２レジスタ は上記第２のキャリを記憶することを特徴とする乗算器。 ４．請求項第３項の乗算器であって、上記第１及び第２レジスタは、クロックサ イクルの第１のフェイズで上記第２の和及び上記第２のキャリを入力することを 特徴とする乗算器。 ５．請求項第２項の乗算器であって、上記レジスタ手段は第３レジスタ及び第４ レジスタを有し、上記第３レジスタは上記第２の和を記憶し、上記第４レジスタ は第２のキャリを記憶することを特徴とする乗算器。 ６．請求項第５項の乗算器であって、上記第３及び第４レジスタはクロックサイ クルの第２フェイズに上記第２の和及び上記第２のキャリを入力することを特徴 とする乗算器。 ７．請求項第２項の乗算器であって、さらに、上記第４キャリヤイプ加算器と上 記キャリ伝搬加算器との間に接続された第５のレジスタ及び第６のレジスタを有 し、上記第５レジスタは上記第４キャリセイブ加算器からの上記第４の和を上記 キャリ伝搬加算器に送る前に記憶し、上記第６レジスタは上記第４キャリヤイプ 加算器からの上記第４のキャリを上記キャリ伝搬加算器に送る前に記憶すること を特徴とする乗算器。 ８．乗算器に入力したブースコード化した複数の部分積を用いて、２つの数を乗 算する方法であって、 （１）第１のキャリヤイプ加算器（ＣＳＡ；ｃａｒｒｙ−ｓａｖｅ　ａｄｄｅｒ ）に入力した複数の部分積から、第１の和及び第１のキャリを上記第１ＣＳＡで 生成するステップと、 （２）第２のＣＳＡに入力した、もうひとつの部分積並び上記第１の和及び上記 第１のキャリから第２の和と第２のキャリを上記第２ＣＳＡで生成するステップ と、 （３）上記第２の和及び上記第２のキャリを第１及び第２のレジスタに記憶する ステップと、 （４）上記第２の和及び上記第２のキャリを第３及び第４のレジスタに記憶する ステップと、 （５）上記ステップ（３）で記憶され、第３のＣＳＡに入力された上記第２の和 及び上記第２のキャリから第３のキャリと第３の和を上記第３ＣＳＡで生成する ステップと、（６）上記ステップ（４）で記憶され、第４のＣＳＡに入力された 上記第２の和及び上記第２のキャリから策４のキャリと第４の和を上記第４ＣＳ Ａで生成するステツプと、（７）上記第４のキャリと第４の和を第５及び第６の レジスタに記憶するステップと、 （８）キャリ伝搬加算器に入力した、上記記憶された第４のキャリ及び上記記憶 された第４の和から上記キャリ伝搬加算器で最終的積を化成するステップと、を 有することを特徴とする乗算方法。 ９．請求項第８項の方法であって、ステップ（１）及びステップ（２）から作ら れた上記第２のキャリ及び上記第２の和が、クロックサイクルの第１のフェイズ に上記第１及び第２のレジスタに記憶されることを特徴とする方法。 １０．請求項第８項の方法であって、さらに、上記ステップ１−２を繰り返すス テップを有する方法。 １１．請求項第１０項の方法であって、上記繰り返しステップ１−２からの上記 第２のキャリ及び上記第２の和が、クロックサイクルの第２のフェイズの間に上 記第３及び第４のレジスタに記憶されることを特徴とする方法。