JPH11296346A - 浮動小数点２進４倍長語フォ―マット乗算命令装置 - Google Patents
浮動小数点２進４倍長語フォ―マット乗算命令装置Info
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- JPH11296346A JPH11296346A JP11046359A JP4635999A JPH11296346A JP H11296346 A JPH11296346 A JP H11296346A JP 11046359 A JP11046359 A JP 11046359A JP 4635999 A JP4635999 A JP 4635999A JP H11296346 A JPH11296346 A JP H11296346A
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Abstract
(57)【要約】
【課題】特に、本発明は、典型的なＳ／３９０乗算器に
おける２進４倍長語フォーマットのための乗算を実現す
ることに関する。 【解決手段】４倍長フォーマット乗算は、一連のいくつ
かの長い精度乗算および拡張精度または長い精度加算と
して実行しなければならない。Ｓ／３９０の１６進４倍
長語フォーマットは、１１２ビット仮数部を有し、二つ
の５６ビット部に容易に分割することができるため、２
進フォーマットよりも実現しやすい。しかし、１１３ビ
ット仮数部は、二つの分割部をちょうど超えてしまい、
第三の分割部を要することになる。拡張精度乗算の場
合、各分割部が互いに乗じられるため、二つの分割部が
あるならば、４回の乗算しか要らないが、三つの分割部
分がある場合、乗算は９回に増える。乗数オペランドの
仮数部を１ビット、５６ビットおよび５６ビットの３群
に分割し、被乗数オペランドの仮数部を５６ビットおよ
び６０ビットの２群に分割する。
おける２進４倍長語フォーマットのための乗算を実現す
ることに関する。 【解決手段】４倍長フォーマット乗算は、一連のいくつ
かの長い精度乗算および拡張精度または長い精度加算と
して実行しなければならない。Ｓ／３９０の１６進４倍
長語フォーマットは、１１２ビット仮数部を有し、二つ
の５６ビット部に容易に分割することができるため、２
進フォーマットよりも実現しやすい。しかし、１１３ビ
ット仮数部は、二つの分割部をちょうど超えてしまい、
第三の分割部を要することになる。拡張精度乗算の場
合、各分割部が互いに乗じられるため、二つの分割部が
あるならば、４回の乗算しか要らないが、三つの分割部
分がある場合、乗算は９回に増える。乗数オペランドの
仮数部を１ビット、５６ビットおよび５６ビットの３群
に分割し、被乗数オペランドの仮数部を５６ビットおよ
び６０ビットの２群に分割する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータおよ
びコンピュータ・システムならびにその浮動小数点装置
に関し、特に、２進４倍長語フォーマットによる乗算の
浮動小数点演算の実行に関する。
びコンピュータ・システムならびにその浮動小数点装置
に関し、特に、２進４倍長語フォーマットによる乗算の
浮動小数点演算の実行に関する。
【０００２】
【従来の技術】「２進浮動小数点演算のＩＥＥＥ規格
（IEEE Standard for Binary Floating-Point Ari
thmetic」（ＩＥＥＥ７５４規格）は、１ビットの符
号、１５ビット以上の指数部および６４ビット以上の仮
数部によって表現を指定する「二重拡張」と呼ばれるフ
ォーマットを定義している。標準委員会の間では、より
制限的であるが、二重拡張フォーマットのサブセットで
ある４倍長語フォーマットを採用することが議論されて
きた。いくつかの製造業者が、Hewlett-PackardのＰＡ
−ＲＩＳＣ１．１アーキテクチャおよびＩＢＭのＳ／３
９０をはじめとする、１ビットの符号情報と、１５ビッ
トの指数部と、最上位ビットが暗示されている１１３ビ
ットの仮数部とを含む特定の４倍長語フォーマットを採
用している。このフォーマットは、オペランドを表現す
るのに１２８ビットまたは一つの４倍長語を要する。
（IEEE Standard for Binary Floating-Point Ari
thmetic」（ＩＥＥＥ７５４規格）は、１ビットの符
号、１５ビット以上の指数部および６４ビット以上の仮
数部によって表現を指定する「二重拡張」と呼ばれるフ
ォーマットを定義している。標準委員会の間では、より
制限的であるが、二重拡張フォーマットのサブセットで
ある４倍長語フォーマットを採用することが議論されて
きた。いくつかの製造業者が、Hewlett-PackardのＰＡ
−ＲＩＳＣ１．１アーキテクチャおよびＩＢＭのＳ／３
９０をはじめとする、１ビットの符号情報と、１５ビッ
トの指数部と、最上位ビットが暗示されている１１３ビ
ットの仮数部とを含む特定の４倍長語フォーマットを採
用している。このフォーマットは、オペランドを表現す
るのに１２８ビットまたは一つの４倍長語を要する。
【０００３】大部分の浮動小数点装置は、４倍長語フォ
ーマットに最適化されてはおらず、頻繁に使用される倍
長語フォーマットに最適化されている。４倍長語フォー
マットのオペランドは、ハードウェア実施フォーマット
に分割したのち、多数のより小さな演算を実行して、全
体として４倍長語フォーマット演算を達成しなければな
らない。通常この方法でサポートされるある種の浮動小
数点演算は、４倍長語フォーマットの乗算である。
ーマットに最適化されてはおらず、頻繁に使用される倍
長語フォーマットに最適化されている。４倍長語フォー
マットのオペランドは、ハードウェア実施フォーマット
に分割したのち、多数のより小さな演算を実行して、全
体として４倍長語フォーマット演算を達成しなければな
らない。通常この方法でサポートされるある種の浮動小
数点演算は、４倍長語フォーマットの乗算である。
【０００４】Hewlett-PackardのＰＡ−ＲＩＳＣ１．１
アーキテクチャで「４倍長語フォーマット」と呼ばれて
いる定義は、Ｓ／３９０アーキテクチャでは「２進拡張
フォーマット」と呼ばれるが、それらは、この説明にと
っては重要ではない、発信ＮａＮおよび無音ＮａＮの表
現を除き、同一であることに留意すること。Ｓ／３９０
アーキテクチャはまた、短フォーマット（語）、長フォ
ーマット（倍長語）および拡張フォーマット（４倍長
語）を有する独自の１６進ベースのフォーマットをサポ
ートしている。典型的なＳ／３９０浮動小数点装置で
は、１６進倍長語の精度はハードウェア中で最適化さ
れ、これは、ＩＥＥＥ７５４規格倍長語フォーマットに
合わせて最適化する他の製造業者と同様である。理由
は、いずれのフォーマットも表現するのに６４ビットを
要するからである。１６進倍長語フォーマットは、１ビ
ットの符号情報、７ビットの指数部および５６ビットの
仮数部を含む。Ｓ／３９０浮動小数点装置のデータフロ
ーは通常、５６ビットのオペランドに最適化されてい
る。乗算器が他の目的、たとえば除算に使用されるなら
ば、その乗算器はさらなる保護ビットをいくつか有する
かもしれない。性能最適化した乗算器の実現態様では、
オペランドの一方、すなわち乗数は、一つの追加ビット
がカウンタ・ツリーの全遅延に対して劇的な影響を及ぼ
すため、いかなる保護ビット分も拡張されない。しか
し、他方のオペランド、すなわち被乗数は、カウンタ・
ツリーの遅延に対する実質的な影響がより小さく、一つ
または二つの１６進数だけ容易に拡張することができ
る。典型的なＳ／３９０乗算器は、５６ビットの乗数
と、６０ビットまたは６４ビットの被乗数とを有してい
る（たとえば「CMOS floating-point unit for the
S/390 Parallel Enterprise ServerG4」E. M. S
chwartz, L. Sigal, T. J. McPherson, IBM Jou
rnal of Reserch and Development, Vol. 41, N
o. 4/5, July/September 1997, pp. 475-488を参
照すること）。
アーキテクチャで「４倍長語フォーマット」と呼ばれて
いる定義は、Ｓ／３９０アーキテクチャでは「２進拡張
フォーマット」と呼ばれるが、それらは、この説明にと
っては重要ではない、発信ＮａＮおよび無音ＮａＮの表
現を除き、同一であることに留意すること。Ｓ／３９０
アーキテクチャはまた、短フォーマット（語）、長フォ
ーマット（倍長語）および拡張フォーマット（４倍長
語）を有する独自の１６進ベースのフォーマットをサポ
ートしている。典型的なＳ／３９０浮動小数点装置で
は、１６進倍長語の精度はハードウェア中で最適化さ
れ、これは、ＩＥＥＥ７５４規格倍長語フォーマットに
合わせて最適化する他の製造業者と同様である。理由
は、いずれのフォーマットも表現するのに６４ビットを
要するからである。１６進倍長語フォーマットは、１ビ
ットの符号情報、７ビットの指数部および５６ビットの
仮数部を含む。Ｓ／３９０浮動小数点装置のデータフロ
ーは通常、５６ビットのオペランドに最適化されてい
る。乗算器が他の目的、たとえば除算に使用されるなら
ば、その乗算器はさらなる保護ビットをいくつか有する
かもしれない。性能最適化した乗算器の実現態様では、
オペランドの一方、すなわち乗数は、一つの追加ビット
がカウンタ・ツリーの全遅延に対して劇的な影響を及ぼ
すため、いかなる保護ビット分も拡張されない。しか
し、他方のオペランド、すなわち被乗数は、カウンタ・
ツリーの遅延に対する実質的な影響がより小さく、一つ
または二つの１６進数だけ容易に拡張することができ
る。典型的なＳ／３９０乗算器は、５６ビットの乗数
と、６０ビットまたは６４ビットの被乗数とを有してい
る（たとえば「CMOS floating-point unit for the
S/390 Parallel Enterprise ServerG4」E. M. S
chwartz, L. Sigal, T. J. McPherson, IBM Jou
rnal of Reserch and Development, Vol. 41, N
o. 4/5, July/September 1997, pp. 475-488を参
照すること）。
【０００５】
【発明が解決しようとする課題】１０年以上の前にこの
ＩＥＥＥ規格が採用されて以来、５６ビット仮数データ
フローが２進拡張フォーマットの１１３ビット仮数の半
分よりもわずかに少ないシステムで２進拡張フォーマッ
ト（４倍長語フォーマット）をＳ／３９０浮動小数点装
置に最適化する方法は見いだされていない。特に、本発
明は、典型的なＳ／３９０乗算器における２進４倍長語
フォーマットのための乗算を実現することに関する。
ＩＥＥＥ規格が採用されて以来、５６ビット仮数データ
フローが２進拡張フォーマットの１１３ビット仮数の半
分よりもわずかに少ないシステムで２進拡張フォーマッ
ト（４倍長語フォーマット）をＳ／３９０浮動小数点装
置に最適化する方法は見いだされていない。特に、本発
明は、典型的なＳ／３９０乗算器における２進４倍長語
フォーマットのための乗算を実現することに関する。
【０００６】
【課題を解決するための手段】本発明は、５６ビットお
よび６０ビットのオペランドならびに１６進ベースの指
数部をサポートするハードウェア乗算器において２進４
倍長語フォーマット乗算を実行する方法を提供する。こ
のタイプのハードウェア乗算器は、Ｓ／３９０浮動小数
点装置で一般に使用されている。この方法は、全４倍長
語フォーマット乗算を実行するのに最小限のハードウェ
ア演算を提供し、なおも、中間結果を、１６進ベースの
設計にとって有利である１６進ベースのフォーマットで
保持する。
よび６０ビットのオペランドならびに１６進ベースの指
数部をサポートするハードウェア乗算器において２進４
倍長語フォーマット乗算を実行する方法を提供する。こ
のタイプのハードウェア乗算器は、Ｓ／３９０浮動小数
点装置で一般に使用されている。この方法は、全４倍長
語フォーマット乗算を実行するのに最小限のハードウェ
ア演算を提供し、なおも、中間結果を、１６進ベースの
設計にとって有利である１６進ベースのフォーマットで
保持する。
【０００７】本発明は、１１３ビットの仮数部を独自の
方法で分割して、４回の乗算しか要らないようにし、ま
た、１６進データフローで２進オペランドを実行するさ
らなる課題を扱う。乗数オペランドの仮数部を１ビッ
ト、５６ビットおよび５６ビットの３群に分割し、被乗
数オペランドの仮数部を５６ビットおよび６０ビットの
２群に分割する。
方法で分割して、４回の乗算しか要らないようにし、ま
た、１６進データフローで２進オペランドを実行するさ
らなる課題を扱う。乗数オペランドの仮数部を１ビッ
ト、５６ビットおよび５６ビットの３群に分割し、被乗
数オペランドの仮数部を５６ビットおよび６０ビットの
２群に分割する。
【０００８】Ｓ／３９０浮動小数点アーキテクチャは、
Ｘ＝（−１）**Ｓ*０．Ｆ*１６**（Ｘｈ−６４）（式
中、Ｘはオペランドの値であり、Ｓは１ビット符号であ
り、Ｆは仮数であり、Ｘｈは、６４のバイアスだけ減じ
られて指数を形成する標数である）によって記述される
１６進ベースのフォーマットを定義する。２進拡張フォ
ーマットは、Ｘ＝（−１）**Ｓ*１．Ｆ*２**（Ｘｂ−１
６３８３）（式中、Ｘｂは２進標数を表す）によって記
述されるフォーマットを有する。米国特許第５，６８
７，１０６号［Schwarzら］は、内部浮動小数点データ
フローを１６進浮動小数点フォーマットで使用して１６
進浮動小数点フォーマットおよび２進浮動小数点フォー
マットの両方をサポートする方法を教示している。発案
された内部データフローは、１４ビットの指数部と、Ｘ
＝（−１）**Ｓ*０．Ｆ*１６**（Ｘｉ−８１９２）（式
中、Ｘｉは内部標数を表す）によって表現することがで
きる８１９２のバイアスとを有している。２進指数を１
６進フォーマットに変換することは、標数を右に２ビッ
トだけシフトし、バイアス調節を適用することに等し
い。２進指数のうち押し出される最下位２ビットは、値
２**０、２**１、２**２または２**３を表現する。２進
設計フォーマットにおけるこの指数値は、内部１６進ベ
ースのフォーマットに入るとき、３ビットまでの仮数の
シフトに変換される。５３ビット長の２進仮数をこの１
６進フォーマットで表現するためには、全部で５６ビッ
トになるこのシフトのために三つのさらなるビットが必
要である。拡張フォーマットの場合、これには１１６ビ
ット仮数を要するであろう。
Ｘ＝（−１）**Ｓ*０．Ｆ*１６**（Ｘｈ−６４）（式
中、Ｘはオペランドの値であり、Ｓは１ビット符号であ
り、Ｆは仮数であり、Ｘｈは、６４のバイアスだけ減じ
られて指数を形成する標数である）によって記述される
１６進ベースのフォーマットを定義する。２進拡張フォ
ーマットは、Ｘ＝（−１）**Ｓ*１．Ｆ*２**（Ｘｂ−１
６３８３）（式中、Ｘｂは２進標数を表す）によって記
述されるフォーマットを有する。米国特許第５，６８
７，１０６号［Schwarzら］は、内部浮動小数点データ
フローを１６進浮動小数点フォーマットで使用して１６
進浮動小数点フォーマットおよび２進浮動小数点フォー
マットの両方をサポートする方法を教示している。発案
された内部データフローは、１４ビットの指数部と、Ｘ
＝（−１）**Ｓ*０．Ｆ*１６**（Ｘｉ−８１９２）（式
中、Ｘｉは内部標数を表す）によって表現することがで
きる８１９２のバイアスとを有している。２進指数を１
６進フォーマットに変換することは、標数を右に２ビッ
トだけシフトし、バイアス調節を適用することに等し
い。２進指数のうち押し出される最下位２ビットは、値
２**０、２**１、２**２または２**３を表現する。２進
設計フォーマットにおけるこの指数値は、内部１６進ベ
ースのフォーマットに入るとき、３ビットまでの仮数の
シフトに変換される。５３ビット長の２進仮数をこの１
６進フォーマットで表現するためには、全部で５６ビッ
トになるこのシフトのために三つのさらなるビットが必
要である。拡張フォーマットの場合、これには１１６ビ
ット仮数を要するであろう。
【０００９】分割方法は、３ビット２進シフトを一方の
オペランド、すなわち被乗数に適用するだけである。そ
して、使用する３ビットのシフトは両方の入力オペラン
ドの２進シフトの組み合わせである。乗数仮数を、合計
で１１３ビットである三つの部分、すなわち明示値１
と、５６ビットの高位部と、５６ビットの低位部とに分
ける。そして、被乗数仮数を両方の入力オペランドの２
進シフトの組み合わせで１１６ビット仮数に拡張し、５
６ビット部と６０ビット部とに分割する。したがって、
乗数は、１、ＹＨ（５６ビット）およびＹＬ（５６ビッ
ト）と指定される三つの部分を有し、被乗数は、ＸＨ
（５６ビット）およびＸＬ（６０ビット）と指定される
二つの部分を有する。
オペランド、すなわち被乗数に適用するだけである。そ
して、使用する３ビットのシフトは両方の入力オペラン
ドの２進シフトの組み合わせである。乗数仮数を、合計
で１１３ビットである三つの部分、すなわち明示値１
と、５６ビットの高位部と、５６ビットの低位部とに分
ける。そして、被乗数仮数を両方の入力オペランドの２
進シフトの組み合わせで１１６ビット仮数に拡張し、５
６ビット部と６０ビット部とに分割する。したがって、
乗数は、１、ＹＨ（５６ビット）およびＹＬ（５６ビッ
ト）と指定される三つの部分を有し、被乗数は、ＸＨ
（５６ビット）およびＸＬ（６０ビット）と指定される
二つの部分を有する。
【００１０】この分割によって拡張される２進乗算を計
算するのに４回の乗算、すなわち、ＹＬ*ＸＬ、ＹＬ*Ｘ
Ｈ、ＹＨ*ＸＬおよびＹＨ*ＸＨしか必要なく、乗数のサ
イズは５６×６０ビットでしかない。×１の乗算は計算
が不要である。このアルゴリズムのもう一つの利点は、
１６進フォーマット内での仮数の２進正規化によって２
進指数の最下位２ビットがデータフロー中に維持される
ことであり、これはまた、それらが他の２進浮動小数点
演算について維持される方法である。
算するのに４回の乗算、すなわち、ＹＬ*ＸＬ、ＹＬ*Ｘ
Ｈ、ＹＨ*ＸＬおよびＹＨ*ＸＨしか必要なく、乗数のサ
イズは５６×６０ビットでしかない。×１の乗算は計算
が不要である。このアルゴリズムのもう一つの利点は、
１６進フォーマット内での仮数の２進正規化によって２
進指数の最下位２ビットがデータフロー中に維持される
ことであり、これはまた、それらが他の２進浮動小数点
演算について維持される方法である。
【００１１】以下の詳細な説明によってこれらの改良点
および他の改良点を説明する。本発明をその利点および
特徴に関してより理解するために、以下の説明および図
面を参照されたい。
および他の改良点を説明する。本発明をその利点および
特徴に関してより理解するために、以下の説明および図
面を参照されたい。
【００１２】複数の図面を使用する場合には、説明しや
すくするため、図面をいくつかの部分に分割し、原則と
して、図面の一番上の部分を最初の紙面に配置し、その
後の紙面を下および横方向に続けていることに留意され
たい。
すくするため、図面をいくつかの部分に分割し、原則と
して、図面の一番上の部分を最初の紙面に配置し、その
後の紙面を下および横方向に続けていることに留意され
たい。
【００１３】
【発明の実施の形態】本発明をさらに詳細に見ると、好
ましい実施態様を示す図１には、１６進ベースの倍長語
フォーマットに最適化された浮動小数点ハードウェアの
ための、２進拡張精度フォーマットの浮動小数点乗算を
実行するプロセス・フローが示されている。プロセス・
フローは、特殊ケース・オペランドがないかどうか、オ
ペランドが脱正規化されているかどうかを検出するため
のサブプロセスと、符号計算ステップと、指数計算ステ
ップと、乗数仮数部および被乗数仮数部の分割ステップ
と、丸めステップと、オーバフロー検出ステップとを含
む。
ましい実施態様を示す図１には、１６進ベースの倍長語
フォーマットに最適化された浮動小数点ハードウェアの
ための、２進拡張精度フォーマットの浮動小数点乗算を
実行するプロセス・フローが示されている。プロセス・
フローは、特殊ケース・オペランドがないかどうか、オ
ペランドが脱正規化されているかどうかを検出するため
のサブプロセスと、符号計算ステップと、指数計算ステ
ップと、乗数仮数部および被乗数仮数部の分割ステップ
と、丸めステップと、オーバフロー検出ステップとを含
む。
【００１４】乗数および被乗数入力オペランドは、符
号、指数部および仮数部を含み、これらが、入力オペラ
ンドのいずれがＩＥＥＥ７５４特殊数０、ＮａＮ（非
数）または無限数に等しいかどうかを決定する決定ブロ
ック段１０に入力される。いずれかのオペランドがこれ
らの特殊数の一つであるならば、計算は、特殊数ハンド
ラ１１に進み、算術的な計算は不要である。いずれもこ
れら３種の特殊数ではないならば、プロセスは決定ブロ
ック段１２に進み、ここで、いずれかのオペランドが脱
正規化数であるかどうかを決定する。いずれかのオペラ
ンドがＩＥＥＥ７５４規格の定義によって脱正規化され
ているならば、プロセスは前正規化ブロック段に進み、
ここで、オペランドを正規化し、もう１ビットの拡張指
数範囲を生成したのち、マルチプレクサ１５に続く。決
定ブロック段１２の決定によっていずれのオペランドも
脱正規化されていないならば、処理ブロック段１４で指
数が拡張され、プロセスは、マルチプレクサ１５で前正
規化経路と合流する。
号、指数部および仮数部を含み、これらが、入力オペラ
ンドのいずれがＩＥＥＥ７５４特殊数０、ＮａＮ（非
数）または無限数に等しいかどうかを決定する決定ブロ
ック段１０に入力される。いずれかのオペランドがこれ
らの特殊数の一つであるならば、計算は、特殊数ハンド
ラ１１に進み、算術的な計算は不要である。いずれもこ
れら３種の特殊数ではないならば、プロセスは決定ブロ
ック段１２に進み、ここで、いずれかのオペランドが脱
正規化数であるかどうかを決定する。いずれかのオペラ
ンドがＩＥＥＥ７５４規格の定義によって脱正規化され
ているならば、プロセスは前正規化ブロック段に進み、
ここで、オペランドを正規化し、もう１ビットの拡張指
数範囲を生成したのち、マルチプレクサ１５に続く。決
定ブロック段１２の決定によっていずれのオペランドも
脱正規化されていないならば、処理ブロック段１４で指
数が拡張され、プロセスは、マルチプレクサ１５で前正
規化経路と合流する。
【００１５】そして、プロセスは４本の並行な経路に分
かれる。二つのオペランドの符号ビットどうしが符号計
算ブロック段１６で処理される。この処理は単に符号ど
うしの排他的論理和である。二つの１６ビット２進指数
は、２進指数１６進変換ブロック段１００によって処理
される。二つのオペランドの１６進指数は、１６進指数
計算ブロック段１０４に出力され、ここで、指数を加算
し、バイアスを減算する。１１３ビット被乗数仮数は、
ブロック段１０１により、２進指数１６進変換ブロック
段１００からの２進シフト量情報を使用して処理され
る。被乗数は、ＸＨと指定される５６ビット高位部と、
ＸＬと指定される６０ビット低位部の二つの部分に分割
される。１１６ビットが仮数に使用されて、１１３ビッ
ト被乗数と、２**０、２**−１、２**−２または２**−
３でありうる２進シフト量とを表す。乗数オペランド１
１３ビット仮数は、分割ブロック段１０２に入力され、
ここで、そのオペランドを、明示値１と、ＹＨと指定さ
れる５６ビット高位部と、ＹＬと指定される５６ビット
低位部とに分ける。
かれる。二つのオペランドの符号ビットどうしが符号計
算ブロック段１６で処理される。この処理は単に符号ど
うしの排他的論理和である。二つの１６ビット２進指数
は、２進指数１６進変換ブロック段１００によって処理
される。二つのオペランドの１６進指数は、１６進指数
計算ブロック段１０４に出力され、ここで、指数を加算
し、バイアスを減算する。１１３ビット被乗数仮数は、
ブロック段１０１により、２進指数１６進変換ブロック
段１００からの２進シフト量情報を使用して処理され
る。被乗数は、ＸＨと指定される５６ビット高位部と、
ＸＬと指定される６０ビット低位部の二つの部分に分割
される。１１６ビットが仮数に使用されて、１１３ビッ
ト被乗数と、２**０、２**−１、２**−２または２**−
３でありうる２進シフト量とを表す。乗数オペランド１
１３ビット仮数は、分割ブロック段１０２に入力され、
ここで、そのオペランドを、明示値１と、ＹＨと指定さ
れる５６ビット高位部と、ＹＬと指定される５６ビット
低位部とに分ける。
【００１６】米国特許第５，６８７，１０６号［Schwar
zら］では、２進指数変換ブロック段は、一つの２進指
数を取り出し、それを、以下の式にしたがって１６進指
数および適切なシフト量に変換することからなるもので
あった。
zら］では、２進指数変換ブロック段は、一つの２進指
数を取り出し、それを、以下の式にしたがって１６進指
数および適切なシフト量に変換することからなるもので
あった。
【００１７】
【表１】
【００１８】表中、Ｘｂは２進標数を表し、Ｘｉは、変
換された１６進内部標数を表し、Ｘｂ＞＞２は、切り捨
てによって２ビット右にシフトされたＸｂであり、||は
連結を表し、ＳＩＧＮＥＸＴは、Ｘｉの最上位ビットを
Ｘｂの最上位ビットで設定し、それ未満の有効ビットを
この補ビットで満たすことを含む。
換された１６進内部標数を表し、Ｘｂ＞＞２は、切り捨
てによって２ビット右にシフトされたＸｂであり、||は
連結を表し、ＳＩＧＮＥＸＴは、Ｘｉの最上位ビットを
Ｘｂの最上位ビットで設定し、それ未満の有効ビットを
この補ビットで満たすことを含む。
【００１９】拡張フォーマットの場合、Ｘｂは１５ビッ
トであり、シフトが最下位２ビットを切り捨てると、１
３ビットが残る。Ｘｉは１４ビットであり、１３ビット
中間結果のＳＩＧＮＥＸＴは、以下の式によって表すこ
とができる。
トであり、シフトが最下位２ビットを切り捨てると、１
３ビットが残る。Ｘｉは１４ビットであり、１３ビット
中間結果のＳＩＧＮＥＸＴは、以下の式によって表すこ
とができる。
【００２０】SIGNEXT（Ｘｂ（０：14）>>２）＝Ｘｂ
（０）||Ｘｂ（０）′||Ｘｂ（１：12） ただし、′は１の補数を表す。
（０）||Ｘｂ（０）′||Ｘｂ（１：12） ただし、′は１の補数を表す。
【００２１】２進指数１６進変換ブロック段１００は、
両方の２進指数変換の組み合わせを実行するが、形態
１、ＹＨ、ＹＬの固定乗数仮数と、両方の２進シフト量
をその仮数表現で取る被乗数とを用いる。以下の式は、
乗数が固定フォーマット仮数を有し、それが、後で被乗
数Ｙの変換に適用される補正項を要することを示す。
両方の２進指数変換の組み合わせを実行するが、形態
１、ＹＨ、ＹＬの固定乗数仮数と、両方の２進シフト量
をその仮数表現で取る被乗数とを用いる。以下の式は、
乗数が固定フォーマット仮数を有し、それが、後で被乗
数Ｙの変換に適用される補正項を要することを示す。
【００２２】
【表２】
【００２３】２進指数１６進変換ブロック段１００は、
固定乗数指数変換を実行し、補正項を被乗数指数変換に
送り、それがまた、２進シフト量信号を生成し、この信
号が被乗数仮数分割ブロック段１０１に伝送される。
固定乗数指数変換を実行し、補正項を被乗数指数変換に
送り、それがまた、２進シフト量信号を生成し、この信
号が被乗数仮数分割ブロック段１０１に伝送される。
【００２４】分割ブロック段１０１の出力ＸＨおよびＸ
Ｌならびに分割ブロック段１０２の出力１、ＹＨおよび
ＹＬは、計算ブロック段１０３に入力される。計算処理
は、４回の乗算および４回の加算の実行を含む。これら
の計算は、部分積Ｐ１、Ｐ２、Ｐ３およびＰ４、中間和
Ｓ１、Ｓ２およびＳ３ならびに最終積ＰＲを出す、以下
の式によって表すことができる。
Ｌならびに分割ブロック段１０２の出力１、ＹＨおよび
ＹＬは、計算ブロック段１０３に入力される。計算処理
は、４回の乗算および４回の加算の実行を含む。これら
の計算は、部分積Ｐ１、Ｐ２、Ｐ３およびＰ４、中間和
Ｓ１、Ｓ２およびＳ３ならびに最終積ＰＲを出す、以下
の式によって表すことができる。
【００２５】１）Ｐ１＝ＸＬ*ＹＬ ２）Ｐ２＝ＸＬ*ＹＨ ３）Ｓ１＝Ｐ２＋Ｐ１ ４）Ｐ３＝ＸＨ*ＹＬ ５）Ｓ２＝Ｓ１＋Ｐ３ ６）Ｐ４＝ＸＨ*ＹＨ ７）Ｓ３＝Ｐ４＋Ｓ２ ８）ＰＲ＝Ｓ３＋Ｘ
【００２６】積は、計算ブロック段１０３から出力さ
れ、合流ブロック段１０５で、計算ブロック段１０４か
らの１６進指数および計算ブロック段１６からの符号ビ
ットと合流する。１６進内部フォーマットで表現された
積は、計算ブロック段１０６で２進フォーマットに戻さ
れ、計算ブロック段１７で丸められる。そして、その結
果が、決定ブロック段１８で、オーバフローまたはアン
ダフロー状態に関してチェックされ、真ならば、固定ブ
ロック段１９に送られ、偽ならば、報告結果であると判
定され、処理が完了する。
れ、合流ブロック段１０５で、計算ブロック段１０４か
らの１６進指数および計算ブロック段１６からの符号ビ
ットと合流する。１６進内部フォーマットで表現された
積は、計算ブロック段１０６で２進フォーマットに戻さ
れ、計算ブロック段１７で丸められる。そして、その結
果が、決定ブロック段１８で、オーバフローまたはアン
ダフロー状態に関してチェックされ、真ならば、固定ブ
ロック段１９に送られ、偽ならば、報告結果であると判
定され、処理が完了する。
【００２７】ブロック段１０〜１９は、好ましい実施態
様に独自のものではなく、ブロック段１００〜１０６だ
けが独自のものである。発案された方法は、計算時間を
乗算４回分および加算４回分の待ち時間に減らす、仮数
部の独自の分割を提供する。中間結果は１６進フォーマ
ットで維持され、それは、ハードウェア問題をデバッグ
する容易さのため、１６進ベース浮動小数点装置にとっ
て利点である。また、１６進内部フォーマットを先にパ
イプラインの一番上に伝送して、次の順番の命令とのデ
ータ依存を解決することができる利点もある。
様に独自のものではなく、ブロック段１００〜１０６だ
けが独自のものである。発案された方法は、計算時間を
乗算４回分および加算４回分の待ち時間に減らす、仮数
部の独自の分割を提供する。中間結果は１６進フォーマ
ットで維持され、それは、ハードウェア問題をデバッグ
する容易さのため、１６進ベース浮動小数点装置にとっ
て利点である。また、１６進内部フォーマットを先にパ
イプラインの一番上に伝送して、次の順番の命令とのデ
ータ依存を解決することができる利点もある。
【００２８】好ましい実施態様の３種の代替態様が図
２、３および４に示されている。図２では、ブロック段
１０〜１９ならびにブロック段１０４および１０５が図
１と同じである第一の代替態様が示されている。指数部
および仮数部の処理ブロック段が異なる。図２における
第一の代替方法は、二つの１６ビット指数部を２進指数
１６進変換ブロック段２００に受ける。この変換ブロッ
ク段２００が、米国特許第５，６８７，１０６号［Schw
arzら］に記載の実施方法にしたがって被乗数および乗
数の２進シフト量を別個に計算し、それらのシフト量を
分割ブロック段２０１および２０２に送る。２進シフト
量が乗数および被乗数の両方で表現されるものと仮定す
ると、いずれも表現するのに１１６ビットを要し、５６
ビット部、５６ビット部および４ビット部への分割が両
方に選択され、それぞれブロック段２０１および２０２
によって実行される。被乗数の３部をＸＨ、ＸＬおよび
ＸＧと指定し、乗数部のそれらをＹＨ、ＹＬおよびＹＧ
と指定する。この結果、仮数部計算ブロック段は、Ｘの
３部分×Ｙの３部分で９回の乗算と、９個の部分積を加
算するための８回の加算とを要する。これは、好ましい
実施態様よりもかなり低い性能になるが、この方式は、
乗数および被乗数が、パイプラインに対して内部的に、
オペランドあたり１１６ビットを要する１６進フォーマ
ットで表現される場合に、それらを分割する簡潔な方法
である。
２、３および４に示されている。図２では、ブロック段
１０〜１９ならびにブロック段１０４および１０５が図
１と同じである第一の代替態様が示されている。指数部
および仮数部の処理ブロック段が異なる。図２における
第一の代替方法は、二つの１６ビット指数部を２進指数
１６進変換ブロック段２００に受ける。この変換ブロッ
ク段２００が、米国特許第５，６８７，１０６号［Schw
arzら］に記載の実施方法にしたがって被乗数および乗
数の２進シフト量を別個に計算し、それらのシフト量を
分割ブロック段２０１および２０２に送る。２進シフト
量が乗数および被乗数の両方で表現されるものと仮定す
ると、いずれも表現するのに１１６ビットを要し、５６
ビット部、５６ビット部および４ビット部への分割が両
方に選択され、それぞれブロック段２０１および２０２
によって実行される。被乗数の３部をＸＨ、ＸＬおよび
ＸＧと指定し、乗数部のそれらをＹＨ、ＹＬおよびＹＧ
と指定する。この結果、仮数部計算ブロック段は、Ｘの
３部分×Ｙの３部分で９回の乗算と、９個の部分積を加
算するための８回の加算とを要する。これは、好ましい
実施態様よりもかなり低い性能になるが、この方式は、
乗数および被乗数が、パイプラインに対して内部的に、
オペランドあたり１１６ビットを要する１６進フォーマ
ットで表現される場合に、それらを分割する簡潔な方法
である。
【００２９】図３では、ブロック段１０〜１９ならびに
ブロック段１０４および１０５が図１と同じである第二
の代替態様が示されている。図３の２進指数１６進変換
ブロック段２００は、図２における第一の代替方法のも
のと同じである。仮数部の処理ブロック段が異なり、第
二の代替方法は、乗算器ハードウェアが６０ビットの仮
数部一つをサポートすることを仮定して第一の代替方法
を最適化したものである。図３では、被乗数を分割ブロ
ック段３０１によって５６ビットと６０ビットとに分割
し、これらをＸＨおよびＸＬと指定する。乗数を分割ブ
ロック段３０２によって５６ビット、５６ビットおよび
４ビットの三つの部分に分割し、これらをそれぞれＹ
Ｈ、ＹＬおよびＹＧと指定する。二つの被乗数部および
三つの乗数部があるため、この第二の代替方法の仮数部
計算ブロック段３０３は、６回の乗算を要し、また、部
分積を加算するために５回の加算を要する。これは、第
一の代替態様を上回る改善であるが、図１に示す好まし
い実施態様よりはかなり遅い。
ブロック段１０４および１０５が図１と同じである第二
の代替態様が示されている。図３の２進指数１６進変換
ブロック段２００は、図２における第一の代替方法のも
のと同じである。仮数部の処理ブロック段が異なり、第
二の代替方法は、乗算器ハードウェアが６０ビットの仮
数部一つをサポートすることを仮定して第一の代替方法
を最適化したものである。図３では、被乗数を分割ブロ
ック段３０１によって５６ビットと６０ビットとに分割
し、これらをＸＨおよびＸＬと指定する。乗数を分割ブ
ロック段３０２によって５６ビット、５６ビットおよび
４ビットの三つの部分に分割し、これらをそれぞれＹ
Ｈ、ＹＬおよびＹＧと指定する。二つの被乗数部および
三つの乗数部があるため、この第二の代替方法の仮数部
計算ブロック段３０３は、６回の乗算を要し、また、部
分積を加算するために５回の加算を要する。これは、第
一の代替態様を上回る改善であるが、図１に示す好まし
い実施態様よりはかなり遅い。
【００３０】図４には、ブロック段１０〜１９が図１と
同じである第三の代替態様が示されている。この第三の
代替態様は、指数計算を２進指数に対して直接実行し、
対応する１６進指数なしで仮数部を１１３ビット量とし
て扱うものと仮定する。２進指数計算ブロック段４００
が２進指数どうしを加算する。１１３ビット被乗数仮数
部を分割ブロック段４０１によって１ビット、５６ビッ
トおよび５６ビットの各部に分割し、これらをそれぞれ
１、ＸＨおよびＸＬと呼ぶ。１１３ビット乗数仮数部も
また、分割ブロック段４０２によって１ビット、５６ビ
ットおよび５６ビットの各部に分割し、これらをそれぞ
れ１、ＹＨおよびＹＬと呼ぶ。仮数計算ブロック段は４
回の乗算だけで積を計算することができ、これは図１の
好ましい実施態様に等しいが、余計な暗示される１のた
め、より多くの加算を要する。また、この第三の代替態
様は、早期にデータ依存を解決する利点はなく、本来の
浮動小数点装置フォーマットが１６進である場合に中間
結果を非本来のフォーマットで含む。
同じである第三の代替態様が示されている。この第三の
代替態様は、指数計算を２進指数に対して直接実行し、
対応する１６進指数なしで仮数部を１１３ビット量とし
て扱うものと仮定する。２進指数計算ブロック段４００
が２進指数どうしを加算する。１１３ビット被乗数仮数
部を分割ブロック段４０１によって１ビット、５６ビッ
トおよび５６ビットの各部に分割し、これらをそれぞれ
１、ＸＨおよびＸＬと呼ぶ。１１３ビット乗数仮数部も
また、分割ブロック段４０２によって１ビット、５６ビ
ットおよび５６ビットの各部に分割し、これらをそれぞ
れ１、ＹＨおよびＹＬと呼ぶ。仮数計算ブロック段は４
回の乗算だけで積を計算することができ、これは図１の
好ましい実施態様に等しいが、余計な暗示される１のた
め、より多くの加算を要する。また、この第三の代替態
様は、早期にデータ依存を解決する利点はなく、本来の
浮動小数点装置フォーマットが１６進である場合に中間
結果を非本来のフォーマットで含む。
【００３１】本発明の好ましい実施態様を記載したが、
当業者であれば、現在および今後、請求の範囲に該当す
る種々の改良および機能強化を加えうることを理解する
であろう。請求の範囲は、最初に開示した本発明の適切
な保護を維持するように解釈されるべきである。
当業者であれば、現在および今後、請求の範囲に該当す
る種々の改良および機能強化を加えうることを理解する
であろう。請求の範囲は、最初に開示した本発明の適切
な保護を維持するように解釈されるべきである。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）４倍長語フォーマットのための２進拡張精度フォ
ーマットのＩＥＥＥ７５４規格によって定義される浮動
小数点乗算命令を、１６進ベース倍長語フォーマットに
最適化され、２進４倍長語フォーマットが１１３ビット
仮数部を有するように定義する浮動小数点ハードウェア
を有し、４倍長語フォーマット乗算を、一連のいくつか
の長い精度乗算および拡張精度もしくは長い精度加算と
して、コンピュータ・プロセッサにより、乗数および被
乗数入力を用いて実行しなければならないコンピュータ
・プロセッサ上で実行するための浮動小数点装置（ＦＰ
Ｕ）であって、浮動小数点乗算器を有する前記中央処理
装置によって乗算を実行するためのＦＰＵデータフロー
・パイプラインを含み、前記パイプライン中で、乗数お
よび被乗数入力オペランドが符号、指数部および仮数部
を含み、これらが決定ブロック段に入力され、決定ブロ
ック段が、前記入力オペランドのいずれかがＩＥＥＥ７
５４特殊数０、ＮａＮ（非数）または無限数に等しいか
どうかを決定し、いずれかのオペランドが前記特殊数の
一つであるならば、特殊数ハンドラによって処理され、
算術的計算は不要であるが、いずれのオペランドも前記
３種の特殊数の一つではないならば、プロセス中のデー
タフローが決定ブロック段に進み、その決定ブロック段
が、いずれかのオペランドが脱正規化数ではないかどう
かを決定し、いずれかのオペランドが、ＩＥＥＥ７５４
規格による定義で脱正規化されているならば、プロセス
は前正規化ブロック段に送られ、このブロック段が、オ
ペランドを正規化し、もう１ビットの拡張指数範囲を生
成し、プロセスが並行経路マルチプレクサ段に進むが、
前記決定ブロック段による決定でいずれのオペランドも
脱正規化されていないならば、拡張処理ブロック段で数
の指数部が拡張され、前記並行経路マルチプレクサに送
られ、このマルチプレクサが、前記前正規化経路からの
データフローと、前記拡張処理ブロック段からのデータ
フローとが合流したものを受け、そこで、前記データフ
ロープロセスが４本の並行な経路に分かれ、前記並行な
経路の一つが符号計算ブロック段を有し、前記並行な経
路の第二のものが指数変換ブロック段を有し、前記並行
な経路の第三のものが被乗数仮数分割ブロック段を有
し、前記並行な経路の第四のものが乗数仮数分割ブロッ
ク段を有し、前記二つのオペランドの符号ビットが前記
符号計算ブロック段で処理され、前記オペランドの二つ
の１６ビット符号指数が前記指数変換ブロック段によっ
て処理され、前記被乗数仮数分割ブロック段が、前記マ
ルチプレクサから入力された１１３ビット被乗数仮数を
受け、第四の経路の中で、１１３ビット乗数入力が、乗
数仮数分割ブロック段を有する前記並行な経路の第四の
ものに提供され、前記第三の経路と前記第四の経路とが
計算ブロック段で合流して、この計算ブロック段が乗算
および加算を実行して、部分積および中間和ならびに最
終的には最終積を提供し、この最終積が計算ブロック段
の出力であり、前記計算ブロック段の出力と、前記第二
の経路からの前記指数と、前記第一の経路からの前記符
号ビットとが合流ブロック段で合流して積を提供し、こ
の積が１６進内部フォーマットで表現され、計算ブロッ
ク段で２進フォーマットに戻され、丸められることを特
徴とする浮動小数点装置（ＦＰＵ）。 （２）指数変換段を有する前記並行な経路の前記第二の
ものが２進指数１６進変換ブロック段であり、前記並行
な経路の前記第三のものが被乗数仮数５６／６０ビット
分割ブロック段を有し、前記並行な経路の前記第四のも
のが乗数仮数１／５６／５６ビット分割ブロック段を有
し、前記二つのオペランドの符号ビットが前記符号計算
ブロック段によって処理され、前記オペランドの二つの
１６ビット２進指数が２進指数１６進変換ブロック段に
よって処理され、この段から、前記二つのオペランドの
１６進指数が前記第二の並行な経路の１６進指数計算ブ
ロック段に出力され、この段が、指数を加算し、バイア
スを減算し、この２進指数１６進変換ブロック段から、
シフトが、被乗数仮数ビット分割ブロック段を有する前
記第三の並行な経路に送られ、これがまた、前記マルチ
プレクサから入力される１１３ビット被乗数仮数を受
け、前記第四の経路の中で、１１３ビット乗数入力が、
乗数仮数ビット分割ブロック段を有する前記第四の経路
に提供され、前記第三の経路と前記第四の経路とが計算
ブロック段で合流して、この計算ブロック段が乗算およ
び加算を実行して部分積および中間和ならびに最終的に
は最終積を提供し、この最終積が計算ブロック段の出力
であり、前記計算ブロック段の出力と、前記第二の経路
からの前記１６進指数と、前記第一の経路からの前記符
号ビットとが合流ブロック段で合流して積を提供し、こ
の積が１６進内部フォーマットで表現され、計算ブロッ
ク段で２進フォーマットに戻され、丸められる上記
（１）記載の浮動小数点装置（ＦＰＵ）。 （３）前記被乗数の分割が、５６ビット高位部と６０ビ
ット低位部との二部である上記（２）記載の浮動小数点
装置（ＦＰＵ）。 （４）前記第四の乗数分割ブロック段の乗数オペランド
１１３ビット仮数が、前記オペランドを明示値１と、５
６ビット高位部と、５６ビット低位部とに分ける上記
（３）記載の浮動小数点装置（ＦＰＵ）。 （５）前記並行な経路の前記第三のものが被乗数仮数５
６／６０ビット分割ブロック段を有し、前記並行な経路
の前記第四のものが乗数仮数１／５６／５６ビット分割
ブロック段を有する上記（２）記載の浮動小数点装置
（ＦＰＵ）。 （６）前記計算ブロック段が４回の乗算および４回の加
算を実行して、部分積および中間和ならびに最終積を提
供する上記（５）記載の浮動小数点装置（ＦＰＵ）。 （７）前記並行な経路の前記第三のものが被乗数仮数５
６／５６／４ビット分割ブロック段を有し、前記並行な
経路の前記第四のものが乗数仮数５６／５６／４ビット
分割ブロック段を有する上記（２）記載の浮動小数点装
置（ＦＰＵ）。 （８）前記計算ブロック段が９回の乗算および８回の加
算を実行して、部分積および中間和ならびに最終積を提
供する上記（７）記載の浮動小数点装置（ＦＰＵ）。 （９）前記並行な経路の前記第三のものが被乗数仮数５
６／６０ビット分割ブロック段を有し、前記並行な経路
の前記第四のものが乗数仮数５６／５６／４ビット分割
ブロック段を有する上記（２）記載の浮動小数点装置
（ＦＰＵ）。 （１０）前記計算ブロック段が６回の乗算および５回の
加算を実行して、部分積および中間和ならびに最終積を
提供する上記（９）記載の浮動小数点装置（ＦＰＵ）。 （１１）前記並行な経路の前記第三のものが被乗数仮数
１／５６／５６ビット分割ブロック段を有し、前記並行
な経路の前記第四のものが乗数仮数１／５６／５６ビッ
ト分割ブロック段を有する上記（１）記載の浮動小数点
装置（ＦＰＵ）。 （１２）前記計算ブロック段が４回の乗算および５回の
加算を実行して、部分積および中間和ならびに最終積を
提供する上記（１１）記載の浮動小数点装置（ＦＰ
Ｕ）。
の事項を開示する。 （１）４倍長語フォーマットのための２進拡張精度フォ
ーマットのＩＥＥＥ７５４規格によって定義される浮動
小数点乗算命令を、１６進ベース倍長語フォーマットに
最適化され、２進４倍長語フォーマットが１１３ビット
仮数部を有するように定義する浮動小数点ハードウェア
を有し、４倍長語フォーマット乗算を、一連のいくつか
の長い精度乗算および拡張精度もしくは長い精度加算と
して、コンピュータ・プロセッサにより、乗数および被
乗数入力を用いて実行しなければならないコンピュータ
・プロセッサ上で実行するための浮動小数点装置（ＦＰ
Ｕ）であって、浮動小数点乗算器を有する前記中央処理
装置によって乗算を実行するためのＦＰＵデータフロー
・パイプラインを含み、前記パイプライン中で、乗数お
よび被乗数入力オペランドが符号、指数部および仮数部
を含み、これらが決定ブロック段に入力され、決定ブロ
ック段が、前記入力オペランドのいずれかがＩＥＥＥ７
５４特殊数０、ＮａＮ（非数）または無限数に等しいか
どうかを決定し、いずれかのオペランドが前記特殊数の
一つであるならば、特殊数ハンドラによって処理され、
算術的計算は不要であるが、いずれのオペランドも前記
３種の特殊数の一つではないならば、プロセス中のデー
タフローが決定ブロック段に進み、その決定ブロック段
が、いずれかのオペランドが脱正規化数ではないかどう
かを決定し、いずれかのオペランドが、ＩＥＥＥ７５４
規格による定義で脱正規化されているならば、プロセス
は前正規化ブロック段に送られ、このブロック段が、オ
ペランドを正規化し、もう１ビットの拡張指数範囲を生
成し、プロセスが並行経路マルチプレクサ段に進むが、
前記決定ブロック段による決定でいずれのオペランドも
脱正規化されていないならば、拡張処理ブロック段で数
の指数部が拡張され、前記並行経路マルチプレクサに送
られ、このマルチプレクサが、前記前正規化経路からの
データフローと、前記拡張処理ブロック段からのデータ
フローとが合流したものを受け、そこで、前記データフ
ロープロセスが４本の並行な経路に分かれ、前記並行な
経路の一つが符号計算ブロック段を有し、前記並行な経
路の第二のものが指数変換ブロック段を有し、前記並行
な経路の第三のものが被乗数仮数分割ブロック段を有
し、前記並行な経路の第四のものが乗数仮数分割ブロッ
ク段を有し、前記二つのオペランドの符号ビットが前記
符号計算ブロック段で処理され、前記オペランドの二つ
の１６ビット符号指数が前記指数変換ブロック段によっ
て処理され、前記被乗数仮数分割ブロック段が、前記マ
ルチプレクサから入力された１１３ビット被乗数仮数を
受け、第四の経路の中で、１１３ビット乗数入力が、乗
数仮数分割ブロック段を有する前記並行な経路の第四の
ものに提供され、前記第三の経路と前記第四の経路とが
計算ブロック段で合流して、この計算ブロック段が乗算
および加算を実行して、部分積および中間和ならびに最
終的には最終積を提供し、この最終積が計算ブロック段
の出力であり、前記計算ブロック段の出力と、前記第二
の経路からの前記指数と、前記第一の経路からの前記符
号ビットとが合流ブロック段で合流して積を提供し、こ
の積が１６進内部フォーマットで表現され、計算ブロッ
ク段で２進フォーマットに戻され、丸められることを特
徴とする浮動小数点装置（ＦＰＵ）。 （２）指数変換段を有する前記並行な経路の前記第二の
ものが２進指数１６進変換ブロック段であり、前記並行
な経路の前記第三のものが被乗数仮数５６／６０ビット
分割ブロック段を有し、前記並行な経路の前記第四のも
のが乗数仮数１／５６／５６ビット分割ブロック段を有
し、前記二つのオペランドの符号ビットが前記符号計算
ブロック段によって処理され、前記オペランドの二つの
１６ビット２進指数が２進指数１６進変換ブロック段に
よって処理され、この段から、前記二つのオペランドの
１６進指数が前記第二の並行な経路の１６進指数計算ブ
ロック段に出力され、この段が、指数を加算し、バイア
スを減算し、この２進指数１６進変換ブロック段から、
シフトが、被乗数仮数ビット分割ブロック段を有する前
記第三の並行な経路に送られ、これがまた、前記マルチ
プレクサから入力される１１３ビット被乗数仮数を受
け、前記第四の経路の中で、１１３ビット乗数入力が、
乗数仮数ビット分割ブロック段を有する前記第四の経路
に提供され、前記第三の経路と前記第四の経路とが計算
ブロック段で合流して、この計算ブロック段が乗算およ
び加算を実行して部分積および中間和ならびに最終的に
は最終積を提供し、この最終積が計算ブロック段の出力
であり、前記計算ブロック段の出力と、前記第二の経路
からの前記１６進指数と、前記第一の経路からの前記符
号ビットとが合流ブロック段で合流して積を提供し、こ
の積が１６進内部フォーマットで表現され、計算ブロッ
ク段で２進フォーマットに戻され、丸められる上記
（１）記載の浮動小数点装置（ＦＰＵ）。 （３）前記被乗数の分割が、５６ビット高位部と６０ビ
ット低位部との二部である上記（２）記載の浮動小数点
装置（ＦＰＵ）。 （４）前記第四の乗数分割ブロック段の乗数オペランド
１１３ビット仮数が、前記オペランドを明示値１と、５
６ビット高位部と、５６ビット低位部とに分ける上記
（３）記載の浮動小数点装置（ＦＰＵ）。 （５）前記並行な経路の前記第三のものが被乗数仮数５
６／６０ビット分割ブロック段を有し、前記並行な経路
の前記第四のものが乗数仮数１／５６／５６ビット分割
ブロック段を有する上記（２）記載の浮動小数点装置
（ＦＰＵ）。 （６）前記計算ブロック段が４回の乗算および４回の加
算を実行して、部分積および中間和ならびに最終積を提
供する上記（５）記載の浮動小数点装置（ＦＰＵ）。 （７）前記並行な経路の前記第三のものが被乗数仮数５
６／５６／４ビット分割ブロック段を有し、前記並行な
経路の前記第四のものが乗数仮数５６／５６／４ビット
分割ブロック段を有する上記（２）記載の浮動小数点装
置（ＦＰＵ）。 （８）前記計算ブロック段が９回の乗算および８回の加
算を実行して、部分積および中間和ならびに最終積を提
供する上記（７）記載の浮動小数点装置（ＦＰＵ）。 （９）前記並行な経路の前記第三のものが被乗数仮数５
６／６０ビット分割ブロック段を有し、前記並行な経路
の前記第四のものが乗数仮数５６／５６／４ビット分割
ブロック段を有する上記（２）記載の浮動小数点装置
（ＦＰＵ）。 （１０）前記計算ブロック段が６回の乗算および５回の
加算を実行して、部分積および中間和ならびに最終積を
提供する上記（９）記載の浮動小数点装置（ＦＰＵ）。 （１１）前記並行な経路の前記第三のものが被乗数仮数
１／５６／５６ビット分割ブロック段を有し、前記並行
な経路の前記第四のものが乗数仮数１／５６／５６ビッ
ト分割ブロック段を有する上記（１）記載の浮動小数点
装置（ＦＰＵ）。 （１２）前記計算ブロック段が４回の乗算および５回の
加算を実行して、部分積および中間和ならびに最終積を
提供する上記（１１）記載の浮動小数点装置（ＦＰ
Ｕ）。
【図１】好ましい実施態様の概要を示し、被乗数を５６
ビット部と６０ビット部とに分割し、乗数を１ビット
部、５６ビット部および５６ビット部に分割する、２進
拡張フォーマットのための乗算のプロセス・フローを具
体的に示す図である。
ビット部と６０ビット部とに分割し、乗数を１ビット
部、５６ビット部および５６ビット部に分割する、２進
拡張フォーマットのための乗算のプロセス・フローを具
体的に示す図である。
【図２】第一の代替態様の概要を示し、被乗数を５６ビ
ット部、５６ビット部および４ビット部に分割し、乗数
を５６ビット部、５６ビット部および４ビット部に分割
する、２進拡張フォーマットための乗算のプロセス・フ
ローを具体的に示す図である。
ット部、５６ビット部および４ビット部に分割し、乗数
を５６ビット部、５６ビット部および４ビット部に分割
する、２進拡張フォーマットための乗算のプロセス・フ
ローを具体的に示す図である。
【図３】第二の代替態様の概要を示し、被乗数を５６ビ
ット部および６０ビット部に分割し、乗数を５６ビット
部、５６ビット部および４ビット部に分割する、２進拡
張フォーマットための乗算のプロセス・フローを具体的
に示す図である。
ット部および６０ビット部に分割し、乗数を５６ビット
部、５６ビット部および４ビット部に分割する、２進拡
張フォーマットための乗算のプロセス・フローを具体的
に示す図である。
【図４】第三の代替態様の概要を示し、被乗数を１ビッ
ト部、５６ビット部および５６ビット部に分割し、乗数
を１ビット部、５６ビット部および５６ビット部に分割
する、２進拡張フォーマットための乗算のプロセス・フ
ローを具体的に示す図である。
ト部、５６ビット部および５６ビット部に分割し、乗数
を１ビット部、５６ビット部および５６ビット部に分割
する、２進拡張フォーマットための乗算のプロセス・フ
ローを具体的に示す図である。
１０ 決定ブロック段 １１ 特殊数ハンドラ １２ 決定ブロック段 １３ 前正規化ブロック段 １４ 処理ブロック段 １５ マルチプレクサ １６ 符号計算ブロック段 １７ 計算ブロック段 １８ 決定ブロック段 １９ 固定ブロック段 １００ ２進指数１６進変換ブロック段 １０１ 分割ブロック段 １０２ 分割ブロック段 １０３ 計算ブロック段 １０４ 計算ブロック段 １０５ 合流ブロック段 １０６ 計算ブロック段
Claims (12)
- 【請求項１】４倍長語フォーマットのための２進拡張精
度フォーマットのＩＥＥＥ７５４規格によって定義され
る浮動小数点乗算命令を、１６進ベース倍長語フォーマ
ットに最適化され、２進４倍長語フォーマットが１１３
ビット仮数部を有するように定義する浮動小数点ハード
ウェアを有し、４倍長語フォーマット乗算を、一連のい
くつかの長い精度乗算および拡張精度もしくは長い精度
加算として、コンピュータ・プロセッサにより、乗数お
よび被乗数入力を用いて実行しなければならないコンピ
ュータ・プロセッサ上で実行するための浮動小数点装置
（ＦＰＵ）であって、 浮動小数点乗算器を有する前記中央処理装置によって乗
算を実行するためのＦＰＵデータフロー・パイプライン
を含み、前記パイプライン中で、乗数および被乗数入力
オペランドが符号、指数部および仮数部を含み、これら
が決定ブロック段に入力され、決定ブロック段が、前記
入力オペランドのいずれかがＩＥＥＥ７５４特殊数０、
ＮａＮ（非数）または無限数に等しいかどうかを決定
し、いずれかのオペランドが前記特殊数の一つであるな
らば、特殊数ハンドラによって処理され、算術的計算は
不要であるが、いずれのオペランドも前記３種の特殊数
の一つではないならば、プロセス中のデータフローが決
定ブロック段に進み、その決定ブロック段が、いずれか
のオペランドが脱正規化数ではないかどうかを決定し、
いずれかのオペランドが、ＩＥＥＥ７５４規格による定
義で脱正規化されているならば、プロセスは前正規化ブ
ロック段に送られ、このブロック段が、オペランドを正
規化し、もう１ビットの拡張指数範囲を生成し、プロセ
スが並行経路マルチプレクサ段に進むが、前記決定ブロ
ック段による決定でいずれのオペランドも脱正規化され
ていないならば、拡張処理ブロック段で数の指数部が拡
張され、前記並行経路マルチプレクサに送られ、このマ
ルチプレクサが、前記前正規化経路からのデータフロー
と、前記拡張処理ブロック段からのデータフローとが合
流したものを受け、そこで、前記データフロープロセス
が４本の並行な経路に分かれ、前記並行な経路の一つが
符号計算ブロック段を有し、前記並行な経路の第二のも
のが指数変換ブロック段を有し、前記並行な経路の第三
のものが被乗数仮数分割ブロック段を有し、前記並行な
経路の第四のものが乗数仮数分割ブロック段を有し、前
記二つのオペランドの符号ビットが前記符号計算ブロッ
ク段で処理され、前記オペランドの二つの１６ビット符
号指数が前記指数変換ブロック段によって処理され、前
記被乗数仮数分割ブロック段が、前記マルチプレクサか
ら入力された１１３ビット被乗数仮数を受け、第四の経
路の中で、１１３ビット乗数入力が、乗数仮数分割ブロ
ック段を有する前記並行な経路の第四のものに提供さ
れ、前記第三の経路と前記第四の経路とが計算ブロック
段で合流して、この計算ブロック段が乗算および加算を
実行して、部分積および中間和ならびに最終的には最終
積を提供し、この最終積が計算ブロック段の出力であ
り、 前記計算ブロック段の出力と、前記第二の経路からの前
記指数と、前記第一の経路からの前記符号ビットとが合
流ブロック段で合流して積を提供し、この積が１６進内
部フォーマットで表現され、計算ブロック段で２進フォ
ーマットに戻され、丸められることを特徴とする浮動小
数点装置（ＦＰＵ）。 - 【請求項２】指数変換段を有する前記並行な経路の前記
第二のものが２進指数１６進変換ブロック段であり、前
記並行な経路の前記第三のものが被乗数仮数５６／６０
ビット分割ブロック段を有し、前記並行な経路の前記第
四のものが乗数仮数１／５６／５６ビット分割ブロック
段を有し、前記二つのオペランドの符号ビットが前記符
号計算ブロック段によって処理され、前記オペランドの
二つの１６ビット２進指数が２進指数１６進変換ブロッ
ク段によって処理され、この段から、前記二つのオペラ
ンドの１６進指数が前記第二の並行な経路の１６進指数
計算ブロック段に出力され、この段が、指数を加算し、
バイアスを減算し、この２進指数１６進変換ブロック段
から、シフトが、被乗数仮数ビット分割ブロック段を有
する前記第三の並行な経路に送られ、これがまた、前記
マルチプレクサから入力される１１３ビット被乗数仮数
を受け、前記第四の経路の中で、１１３ビット乗数入力
が、乗数仮数ビット分割ブロック段を有する前記第四の
経路に提供され、 前記第三の経路と前記第四の経路とが計算ブロック段で
合流して、この計算ブロック段が乗算および加算を実行
して部分積および中間和ならびに最終的には最終積を提
供し、この最終積が計算ブロック段の出力であり、 前記計算ブロック段の出力と、前記第二の経路からの前
記１６進指数と、前記第一の経路からの前記符号ビット
とが合流ブロック段で合流して積を提供し、この積が１
６進内部フォーマットで表現され、計算ブロック段で２
進フォーマットに戻され、丸められる請求項１記載の浮
動小数点装置（ＦＰＵ）。 - 【請求項３】前記被乗数の分割が、５６ビット高位部と
６０ビット低位部との二部である請求項２記載の浮動小
数点装置（ＦＰＵ）。 - 【請求項４】前記第四の乗数分割ブロック段の乗数オペ
ランド１１３ビット仮数が、前記オペランドを明示値１
と、５６ビット高位部と、５６ビット低位部とに分ける
請求項３記載の浮動小数点装置（ＦＰＵ）。 - 【請求項５】前記並行な経路の前記第三のものが被乗数
仮数５６／６０ビット分割ブロック段を有し、前記並行
な経路の前記第四のものが乗数仮数１／５６／５６ビッ
ト分割ブロック段を有する請求項２記載の浮動小数点装
置（ＦＰＵ）。 - 【請求項６】前記計算ブロック段が４回の乗算および４
回の加算を実行して、部分積および中間和ならびに最終
積を提供する請求項５記載の浮動小数点装置（ＦＰ
Ｕ）。 - 【請求項７】前記並行な経路の前記第三のものが被乗数
仮数５６／５６／４ビット分割ブロック段を有し、前記
並行な経路の前記第四のものが乗数仮数５６／５６／４
ビット分割ブロック段を有する請求項２記載の浮動小数
点装置（ＦＰＵ）。 - 【請求項８】前記計算ブロック段が９回の乗算および８
回の加算を実行して、部分積および中間和ならびに最終
積を提供する請求項７記載の浮動小数点装置（ＦＰ
Ｕ）。 - 【請求項９】前記並行な経路の前記第三のものが被乗数
仮数５６／６０ビット分割ブロック段を有し、前記並行
な経路の前記第四のものが乗数仮数５６／５６／４ビッ
ト分割ブロック段を有する請求項２記載の浮動小数点装
置（ＦＰＵ）。 - 【請求項１０】前記計算ブロック段が６回の乗算および
５回の加算を実行して、部分積および中間和ならびに最
終積を提供する請求項９記載の浮動小数点装置（ＦＰ
Ｕ）。 - 【請求項１１】前記並行な経路の前記第三のものが被乗
数仮数１／５６／５６ビット分割ブロック段を有し、前
記並行な経路の前記第四のものが乗数仮数１／５６／５
６ビット分割ブロック段を有する請求項１記載の浮動小
数点装置（ＦＰＵ）。 - 【請求項１２】前記計算ブロック段が４回の乗算および
５回の加算を実行して、部分積および中間和ならびに最
終積を提供する請求項１１記載の浮動小数点装置（ＦＰ
Ｕ）。
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|---|---|---|---|
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