JPH0484219A - 演算処理装置及び演算処理方法 - Google Patents

演算処理装置及び演算処理方法

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JPH0484219A
JPH0484219A JP2198547A JP19854790A JPH0484219A JP H0484219 A JPH0484219 A JP H0484219A JP 2198547 A JP2198547 A JP 2198547A JP 19854790 A JP19854790 A JP 19854790A JP H0484219 A JPH0484219 A JP H0484219A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 概要 産業上の利用分野 従来の技術（第１５図） 発明が解決しようとする課題（第１６図）課題を解決す
るための手段（第１〜第４図）作用 実施例 （１）第１の実施例の説明（第５図〜第１０図）（ｉｉ
）第２の実施例の説明（第１Ｉ図〜第１４図）発明の効
果 〔概　要〕 演算処理装置、特に倍精度データ用のピント線に伝送さ
れる倍精度データや単精度データに基づいて演算処理を
する装置の単精度データの演算処理を高速に行う装置に
間し、 該倍精度データ用のビット線やベクトルレジスタのメモ
リ領域に「空き」を生しさせることなく、倍精度データ
用のビット線の上位、下位ビットに分けて単精度データ
を伝送した場合であっち、該単精度データの演算処理を
高速に実行することを目的とし、 その第１の装置は、被演算データと演算データとを入力
して単精度被演算データ、単精度演算データ、倍精度被
演算データ、倍精度演算データを出力する第１のデータ
変換手段と、前記単精度被演算データと単精度演算デー
タを人力して単精度結果データを出力する単精度演算手
段と、前記倍精度被演算データと倍精度演算データを入
力して倍精度結果データを出力する倍精度演算手段と、
前記単精度結果データ及び倍精度結果データを入力して
演算結果データを出力する第２のデータ変換手段とを具
備することを含み構成し、前記装置において、前記第１
のデータ変換手段は、前記被演算データ及び演算データ
が倍精度演算モードの場合には、前記倍精度演算手段の
みに倍精度被演算データ及び倍精度演算データを出力し
、前記被演算データ及び演算データが単精度演算モード
の場合には、前記単精度演算手段に単精度被演算データ
及び単精度演算データを出力し、かつ、前記倍精度演算
手段に被演算データ及び演算データの一部をデータ変換
処理した倍精度被演算データ及び倍精度演算データを出
力することを含み構成し、 その第２の装置は、前記装置において、前記被演算デー
タ、演算データ及び演算結果データを格納する記憶手段
と、前記被演算データと演算データとを伝送する倍精度
データ用の転送手段とを具備することを含み構成し、 第２の装置において、前記記憶手段への被演算データ、
演算データ及び演算結果データの格納方法は、前記記憶
手段のビット幅に対してｎ分の１のビット幅の被演算デ
ータ、演算データ及び演算結果データがｎ個に分割され
て格納され、かつ、前記ｎ個に分割された被演算データ
、演算データ及び演算結果データの格納位置が対応付け
られていることを含み構成する。
〔産業上の利用分野〕
本発明は、演算処理装置及び演算処理方法に関するもの
であり、更に詳しく言えば倍精度／単精度データ併用の
演算処理装置の単精度データの演算処理を高速に行う装
置及び方法に関するものである。
近年、高機能、高性能化を図るコンピュータ等のデータ
処理量の増大に伴い、与えられた論理計算や科学計算等
の数値演算処理を最も効率良く、かつ、高速に行う必要
がある。これらの処理装置には、倍精度データや単精度
データをパイプライン演算処理するベクトルプロッセサ
等が使用されている。
これによれば、倍精度データ用の演算器を兼用して、単
精度データの演算処理をする場合に、倍精度データ用の
ビット線に単精度データが伝送されたり、単精度データ
が倍精度データに変換され、それが演算処理されている
。
このため、ベクトルレジスタのメモリ領域に「空き」が
生じたり、ピント線の下位ｍビットに「空き」を生して
いる。また、倍精度データ用のビット線に上位、下位ピ
ントに分けて単精度データを伝送する方法も考えられる
が、倍精度データ用の演算器１台を兼用するため、上位
ｍビットの演算処理が終了するまで下位ｍビットの演算
処理に移行することができない。このことで、倍精度／
単精度データを併用する演算処理装置の単精度データの
高速演算処理の妨げとなるという問題がある。
そこで、ベクトルレジスタのメモリ領域や倍精度データ
用のビット線に「空き」を生しさせることなく、倍精度
データ用のビット線の上位、下位ピントに分けて単精度
データを伝送した場合であっち、該単精度データの演算
処理を高速に実行することができる装置及び方法が望ま
れている。
〔従来の技術］ 第１５．１６図は、従来例に係る説明図である。
第１５図は、従来例に係る６４／３２ビツト併用演算処
理装置の構成図を示している。
図において、例えば、６４ビツト倍精度データや３２ビ
ット単精度データをパイプライン演算処理する６４／３
２ビツト併用演算処理装置（ベクトルブロンセサ等）は
、ベクトルレジスタ１．演算回路２６４ビット線３及び
バス線４等から成る。
また、演算回路２は６４／３２ビット選択入力回路２Ａ
、３２→６４ビツトフオ一マツト変換回路２Ｂ倍精度演
算器２Ｃ，６４→３２ビツトフオ一マツト変換回路２Ｄ
及び６４／３２ピント選択出力回路２Ｅから成る。
当該演算処理装置の機能は、倍精度演算モードＷの場合
には、ベクトルレジスタ１から６４ビツトの倍精度被演
算データＷＸと６４ビツトの倍精度演算データＷＹとを
６４／３２ビット選択入力回路２人により選択入力して
、該データＷＸ及びＷＹを倍精度演算器２Ｃにより演算
処理し、その倍精度結果データＷＺを６４／３２ビット
選択出力回路２Ｅによりベクトルレジスタ１に格納する
ものである。
また、単精度演算モードＳの場合には、ベクトルレジス
タｌから３２ビツトの単精度被演算データＳＸと３２ビ
ツトの単精度演算データＳＹとを該入力回路２Ａにより
選択入力して、該データＳＸ及びＳＹを一旦、３２→６
４ビツトフオ一マツト変換回路２Ｂにより形式変換処理
し、該形式変換された６４ビツトの倍精度被演算データ
ＷＳＸと６４ビツトの倍精度演算データｗｓｙとを倍精
度演算器２Ｃにより演算処理し、その結果データＷＳＺ
を６４→３２ビツトフオ一マツト変換回路２Ｄにより形
式変換処理し、該形式変換処理された単精度結果データ
ＳＺを該出力回路２Ｅを介してベクトルレジスタ１に格
納するものである。
これにより、一つの倍精度演算器２Ｃを用いて６４ビツ
ト倍精度／３２ビット単精度データの演算処理をするこ
とができる。
〔発明が解決しようとする課題〕
ところで、従来例の演算処理装置よれば６４ビツト線３
に倍精度演算器−タＷｘや倍精度演算データＷＹを転送
する倍精度演算モードＷの場合には、演算処理性能に問
題がないが、そのビット線３に単精度被演算データＳＸ
や単精度演算データＳＹを転送する単精度演算モードＳ
の場合には、第１６図のような問題がある。
すなわち、同図（ａ）において、ベクトルレジスタ１の
メモリ領域Ｍに「空き」が生ずる。これは、予め設定さ
れた２ｍビット倍精度データの格納領域にｍビットの単
精度被演算データＳＸや単精度演算データＳＹ等が格納
されるためである。
例えば、６４ビツトの並列書込み／続出し処理が可能な
ベクトルレジスタ１の場合、上位０〜３１ビ。
トに単精度被演算データＳＸ、単精度演算データＳＹ及
びその結果データＳＺが格納され、下位３２〜６４ビッ
ト分のメモリ領域Ｍに「空き」が生ずるものである。な
お、ｍは２’　　（ｎ＝１．２・・・）なる係数であり
、単精度演算モードＳの並列処理ピント数を示している
。
また、同図（ａ）の６４ビツト線３のように、その下位
ｍビットに「空き」が生ずる。
これは、予め設備された２ｍｍビット精度データ用のビ
ット線にｍピントの単精度被演算データＳＸや単精度演
算データＳＹ等が伝送されるためであり、例えば、６４
ピント線３の上位０〜３１ピントに単精度被演算データ
ＳＸ、単精度演算データＳＹが伝送され、下位３２〜６
３ビット分のビット線に「空き」が生ずるものである。
仮に、同図（ｂ）のようにベクトルレジスタ１のメモリ
「空き」領域に、下位３２〜６４ビツトに単精度被演算
データＳＸ５単精度演算データＳＹを格納し、倍精度デ
ータ用のビット線に上位、下位ビットに分けて単精度デ
ータを伝送した場合を考えると、その演算処理に多くの
時間を要することがある。
これは、倍精度演算器１台を倍精度／単精度モードの演
算処理に兼用することにより、上位ｍビットの演算処理
が終了するまで下位ｍビットの演算処理に移行すること
ができなくなるためである。
例えば、上位Ｏ〜３１ビットの単精度被演算データＳＸ
や単精度演算データＳＹを倍精度被演算データＷＳＸや
倍精度演算データＷＳＹに変換処理し、それに基づいて
倍精度演算処理をするため、その上位Ｏ〜３１ビットの
単精度被演算データＳＸや単精度演算データＳＹに係る
演算処理が終了するまで下位３２〜６３ビツトの単精度
被演算データＳＸや単精度演算データＳＹの倍精度演算
処理ができなくなるためである。
このため、倍精度／単精度データを併用する演算処理装
置の単精度データの高速演算処理の妨げとなり、マイク
ロコンピュータ等の高機能、高性能化を図ることができ
ないという問題がある。
本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、倍精度データ用のビット線やベクトルレジスタ
のメモリ領域に「空き」を生しさせることなく、倍精度
データ用のビット線の上位下位ビットに分けて単精度デ
ータを伝送した場合であっも、該単精度データの演算処
理を高速に実行することが可能となる演算処理装置及び
演算処理方法の提供を目的とする。
〔課題を解決するための手段〕
第１図は、本発明に係る第１の演算処理装置の原理図、
第２図は、本発明に係る第１の演算処理方法の原理図、
第３図は、本発明に係る第２の演算処理装置の原理図及
び第４図は、本発明に係る第２の演算処理方法の原理図
をそれぞれ示している。
その第１の装置は、第１図に示すように被演算データＸ
と演算データＹとを入力して単精度被演算データＳＸ、
単精度演算データＳＹ、倍精度被演算データＷＸ９倍精
度演算データｗｙを出力する第１のデータ変換手段１１
と、前記単精度被演算データＳＸと単精度演算データＳ
Ｙを入力して単精度結果データＳＯを出力する単精度演
算手段１２と、前記倍精度被演算データＷＸと倍精度演
算データＷＹを入力して倍精度結果データＷＯを出力す
る倍精度演算手段１３と、前記単精度結果データＳＯ及
び倍精度結果データＷＯを入力して演算結果データＺを
出力する第２のデータ変換手段１４とを具備することを
特徴とし、 前記第１の装置において、前記第１のデータ変換手段１
１は、前記被演算データＸ及び演算データＹが倍精度演
算モードＷの場合には、前記倍精度演算手段１３のみに
倍精度被演算データＷＸ及び倍精度演算データＷＹを出
力し、前記被演算データＸ及び演算データＹが単精度演
算モードＳの場合には、前記単精度演算手段１２に単精
度被演算データＳＸ及び単精度演算データＳＹを出力し
、かつ、前記倍精度演算手段１３に被演算データχ及び
演算データＹの一部をデータ変換処理した倍精度被演算
データＷＸ及び倍精度演算データＷＹを出力することを
特徴とし、 その第２の装置は、第３図に示すように前記第１の装置
において、前記被演算データＸ、演算データＹ及び演算
結果データＺを格納する記憶手段１５と、前記被演算デ
ータＸと演算データＹとを伝送する倍精度データ用の転
送手段１６とを具備することを特徴とし、　第２の装置
において、前記記憶手段１５への被演算データＸ、演算
データＹ及び演算結果データＺの格納方法は、前記記憶
手段１５のビット幅φに対してｎ分の１のビット幅すの
被演算データＸ、演算データＹ及び演算結果データＺが
ｎ個に分割されて格納され、がっ、前記ｎ個に分割され
た被演算データＸ１．Ｘ２…Ｘｎ、演算データＹ１、Ｙ
２・・・Ｙｎ及び演算結果データＺ１、Ｚ２・・・Ｚｎ
の格納位夏が対応付けられていることを特徴とし、 その第１の方法は、第２図に示すように、まず、ステッ
プＰ１で単精度／倍精度演算モードに基づいて、被演算
データＸ及び演算データＹの入力処理をし、ステップＰ
２で前記倍精度演算モードの場合には、ステップＰ３で
倍精度被演算データＷＸ及び倍精度演算データＷＹに基
づいて倍精度演算処理をし、ステップＰ２で前記単精度
演算モトの場合には、ステップＰ４単精度被演算データ
ＳＸ及び単精度演算データＳＹの一部を倍精度被演算デ
ータＷＸ及び倍精度演算データＷＹに変換処理し、次い
でステップＰ５で前記変換処理された倍精度被演算デー
タＷＸ及び倍精度演算データＷＹに基づいて倍精度演算
処理をし、併せて、ステップＰ６で前記変換処理されな
かった単精度被演算データＳＸ及び単精度演算データＳ
Ｙに基づいて単精度演算処理をし、その後、ステップＰ
７で演算結果処理をすることを特徴とし、その第２の方
法は、第４図に示すように第１の方法において、少なく
とも、ステップＰ２で単精度演算モードＳの場合には、
予め、ステップＰ４ａで前記単精度被演算データＳＸ又
は単精度演算データＳＹの並列格納処理をし、さらに、
ステップＰ４ｂで前記並列格納処理された単精度被演算
データＳＸ又は単精度演算データＳＹに基づいて並列転
送処理をし、その後、ステップＰ４以後の処理を継続す
ることを特徴とし、上記目的を達成する。
〔作　用〕
本発明の第１の装置によれば、第１図に示すように第１
のデータ変換手段１１．単精度演算手段１２、倍精度演
算手段１３及び第２のデータ変換手段１４とが具備され
ている。
例えば、被演算データＸと演算データＹとが第１のデー
タ変換手段１１に入力されると、単精度被演算データＳ
Ｘ、単精度演算データＳＹ、倍精度被演算データＷＸ１
倍精度演夏データＷＹが出力される。この際に、倍精度
演算モードＷの場合には、被演算データＸ及び演算デー
タＹに基づいて第１のデータ変換手段１１から倍精度演
算手段１３のみに倍精度被演算データＷＸ及び倍精度演
算データｗｙが出力される。
また、単精度演算モードＳの場合には、例えば、上位ビ
ットの被演算データＸ及び演算データＹに基づいて第１
のデータ変換手段１１から単精度演算手段１２に単精度
被演算データＳＸ及び単精度演算データＳＹが出力され
、かつ、倍精度演算手段１３に被演算データＸ及び演算
データＹの下位ビットを変換処理した倍精度被演算デー
タＷＸ及び倍精度演算データＷＹが出力される。
このため、単精度被演算データＳＸと単精度演算データ
ＳＹが単精度演算手段１２に入力されると、該単精度演
算手段により単精度結果データＳＯが第２のデータ変換
手段１１に出力される。これに併せて、倍精度被演算デ
ータＷＸと倍精度演算データＷＹとが倍精度演算手段１
３に入力され、該倍精度演算手段により倍精度結果デー
タＷＯが第２のデータ変換手段１１に出力される。この
ことで、倍精度データ用の転送手段（ビット線）の上位
、下位ビットに単精度被演算データＳχや単精度演算デ
ータＳＹを分けて伝送することができる。
これにより、従来例のように「空き」を生しさせること
なく倍精度データ用の転送手段をを効に使用すること、
及び単精度演算処理と倍精度演算処理とが並行演算処理
されることから単精度演算モードＳの場合であっても、
該単精度データの演算処理を高速に実行することが可能
となる。
さらに、本発明の第２の装置によれば、第３図に示すよ
う、に第１の装置において、記憶手段１５及び倍精度デ
ータ用の転送手段１６が具備されている。
例えば、記憶手段１５のビット幅φ＝６４ピントに対し
て２分の１のビット幅り＝３２ビットの被演夏デ〜りＸ
、演算データＹ及び演算結果データＺが２個に分割され
て格納され、かつ、２個に分割された被演算データＳＸ
１、　　ＳＸ２．演算データＳＹ１．　　ＳＸ２及び演
算結果データＳＺ１、　　ＳＺ２の格納位置が対応付け
られている。
このため、単精度演算モードＳの場合には、記憶手段１
５により、例えば、上位・下位ビットの被演算データＳ
ＸＬ　　ＳＸ２及び演算データＳＹ１、　　ＳＹ２の並
行格納処理や倍精度データ用の転送手段１６により演算
結果データＳＺ１．　　ＳＺ２の並列転送処理をするこ
とが可能となる。
これにより、高速かつ、高性能のベクトルプロンセサ等
の演算処理装置を製造することが可能となる。
また、本発明の第１の方法によれば、第２図に示すよう
に、少なくとも、ステップＰ２で単精度演算モードの場
合には、ステップＰ４単精度被演算データＳＸ及び単精
度演算データＳＹの一部を倍精度被演算データＷＸ及び
倍精度演算データＷＹにデータ変換処理し、次いでステ
ップＰ５で倍精度演算処理をし、併せて、ステップＰ６
で単精度演算処理をしている。
このため、従来例のように上位ピントの単精度被演算デ
ータＳＸや単精度演算データＳＹに係る演算処理の終了
を待って下位ビットの単精度被演算データＳＸや単精度
演算データＳＹに係る演算処理をすることなく、上位ビ
ットの被演算データＸ及び演算データｙと下位ピントの
被演算データＸ及び演算データＹとに基づいて同時に演
算処理に移行することができる。このことで、ステップ
Ｐ７において、単精度演算処理と倍精度演算処理とに基
づいて演算結果処理をすることが可能となる。
これにより、単精度演算モードＳの場合であっても、該
単精度データの演算処理を高速に実行することが可能と
なる。
また、本発明の第２の方法によれば、第４図に示すよう
に、ステップＰ２で単精度演算モードＳの場合には、予
め、ステップＰ４ａで単精度被演算データＳＸ又は単精
度演算データＳＹの並列格納処理をし、さらに、ステッ
プＰ４ｂで並列格納処理された単精度被演算データＳＸ
又は単精度演算データＳＹに基づいて並列転送処理をし
ている。
このため、従来例のように、倍精度データ用のピント線
の下位ビットやベクトルレジスタのメモリ領域に「空き
」を生じさせることなく有効に使用すること、及び演算
処理を高速、かつ、効率良く実行することが可能となる
。
これにより、高速かつ高性能のへクトルプロ。
セサ等の演算処理装置を製造することが可能となる。
〔実施例〕
次に図を参照しながら本発明の実施例について説明をす
る。
第５〜第１４図は、本発明の実施例に係る演算処理装置
及び演算処理方法を説明する図である。
（ｉ）第１の実施例の説明 第５図は、本発明の第１の実施例に係る演算処理装置の
構成図を示している。
図において、例えば、６４ビツト倍精度データや３２ビ
ット単精度データに基づいて加算処理する演算処理装置
は、第１のフォーマット変換回路２１単精度加算器２２
９倍精度加算器２３．第２のフォーマット変換回路２４
及び６４ビット線２６Ａ、　２６Ｂ等から成る。
すなわち、２１は第１のデータ変換手段１１の一実施例
となる第１のフォーマット変換回路であり、単精度演算
用フォーマット変換回路２１Ａ、第１の倍精度演算用フ
ォーマット変換回路２１Ｂ、第２の倍精度演算用フォー
マント変換回路２１Ｃ及び加算器入力セレクタ２１Ｄか
ら成る。
単精度演算用フォーマント変換回路２ＬＡは、被演算デ
ータＸ及び演算データＹが単精度演算モードＳの場合に
、上位３２ピントの単精度被演算データＳＸ１、単精度
演算データＳＹＩを単精度演算用のフォーマットに変換
処理して、例えば、上位ビットの被加数デ・−タＳ　Ｆ
ＸＩ及−び加数データ５ＦＹＩを単精度加算器２２に出
力するものである。
また、第１の倍精度演算用フォーマント変換回路２１Ｂ
は、同様に単精度演算モードＳの場合に、下位３２ビツ
トの単精度被演算データＳＸ２．単精度演算データＳＹ
２を倍精度演算用のフォーマットに変換処理して、例え
ば、下位ビットの被加数ブタＳ　ＦＸ２及び加数データ
Ｓ　ＰＹ２を入力セレクタ２１Ｄに出力するものである
。
さらに、第２の倍精度演算用フォーマット変換回路２１
Ｃは、被演算データＸ及び演算データＹが倍精度演算モ
ードＷの場合に、６４ピントの倍精度被演算データＷＸ
、倍精度演算データＷＹを倍精度演算用のフォーマント
に変換処理して、例えば、６４ビツトの被加数データＷ
ＦＸ及び加数データＷＦＹを入力セレクタ２１Ｄに出力
するものである。
なお、加算器入力セレクタ２１Ｄは、単精度／倍精度演
算モードＳ、Ｗに基づいて下位ピントの被加数データＷ
ＦＸ２及び加数データＷＦＹ２又は６４ビツトの被加数
データＷＦＸ及び加数データＷＦＹを倍精度加算器２３
に選択出力するものである。
２２は単精度演算手段１２の一実施例となる単精度加算
器であり、単精度演算モードＳの場合に、単精度演算用
のフォーマントに変換処理された上位ビットの被加数デ
ータ５ＦＸＩ及び加数データ５ＦＹＩを加算処理して単
精度演算結果データＳＦＯを出力するものである。
２３は倍精度演算手段１３の一実施例となる倍精度加算
器であり、単精度演算モードＳの場合に、倍精度演算用
のフォーマットに変換処理された上位ビットの被加数デ
ータ５ＦＸＩ及び加数データ５ＦＹＩや倍精度演算モー
ドＷの場合の倍精度演算用のフォーマットに変換処理さ
れた６４ビ、トの被加数データＷＦχ及び加数データＷ
ＦＹを加算処理して倍精度演算手段データＷＦＯを出力
するものである。なお、両加夏器２２．２３の内部回路
や取り扱うデータ等については、第６．第７図において
詳述する。
２４は第２のデータ変換手段１４の一実施例となる第２
のフォーマット変換回路であり、第１の単精度データ変
換回路２４Ａ、第２の単精度データ変換回路２４Ｂ２倍
精度データ変換２４Ｃ及びビット線出力セレクタ２４Ｄ
から成る。
第１の単精度データ変換回路２４Ａは、単精度演算モー
ドＳの場合に、単精度演算用のフォーマントに変換処理
されている上位３２ビツトの単精度演算結果データＳＦ
Ｏをデータ変換処理して単精度結果データＳＯをピント
線出力セレクタ２４Ｄに出力するものである。
また、第２の単精度データ変換回路２４Ｂは、同様に単
精度演算モードＳの場合に、倍精度演算用のフォーマン
トに変換処理されている下位３２ピントの倍精度演算結
果データＷＦＯをデータ変換処理して単精度結果データ
ＳＯを出力するものである。
さらに、倍精度データ変換回路２ＩＣは、倍精度演算モ
ードＷの場合に、倍精度演算用のフォーマントに変換処
理されている６４ビツトの倍精度演算結果データＷＦＯ
をデータ変換処理して倍精度結果データＷＯをビット線
出力セレクタ２４Ｄに出力するものである。
なお、ビット線出力セレクタ２４Ｄは、単精度／倍精度
演算モードＳ、Ｗに基づいて上位３２ピントの単精度結
果データＳＯ２下位３２ビツトの単精度結果データＳＯ
や倍精度結果データＷＯを結果データＺとして選択出力
するものである。
また、２６Ａ、　２６Ｂは転送手段１６の一実施例とな
る６４ビツト線であり、倍精度演算モードＷの場合に、
被演算データＸ及び演算データＹとして、６４ビツトの
倍精度被演算データＷＸ及び倍精度演算データＷＹを伝
送する。また、単精度演算モー　トＳの場合に、６４ビ
ツト線２６Ａが被演算データＸとして、上位３２ビツト
に単精度被演算データＳＸＩ及び下位３２ビ、／）に単
精度被演算データＳＸ２を伝送し、６４ビツト線２６Ｂ
が演算データＹとして上位３２ビツトに単精度演算デー
タＳＹＩ及び下位３２ビツトに単精度被演算データＳＹ
２を伝送するものである。
第６図は、本発明の各実施例に係る単精度／倍精度加算
器の構成図である。
図において、第１．第２の実施例に用いられる単精度加
算器２２及び倍精度加算器２３は、浮動少数恵方式の加
算処理をする加算器の場合、符号部制御回路２２１．指
数部比較回路２２２．仮数部選択回路２２３．シフト回
路２２４　、　ＡＬＵ　（演算器）２２５及び数値丸め
正規化回路２２６から成る。
符号部制御回路２２１は、第７図（ａ）に示すように単
精度／倍精度演算用のフォーマットに変換処理された単
精度データＳＤや倍精度データＷＤの符号部Ｓａ、Ｓｂ
の制御処理をして第１の制御信号Ｓ１を出力するもので
ある。また、指数部比較回路２２２は、同様に、単精度
データＳＤや倍精度データＷＤの指数部Ｅａ、Ｅｂの比
較処理をして第２〜第４の制御信号Ｓ２〜Ｓ４を出力す
るものである。
仮数部選択回路２２３は、指数部比較回路２２２がらの
第４の制御信号Ｓ４に基づいて単精度データＳＤや倍精
度データＷＤの加数部Ｆａ、被加数部Ｆｂの選択処理を
し、仮数部信号ＳＦａ、被加数部信号ＳＦｂを出力する
ものである。ソフト回路２２４は、指数部比較回路２２
２からの第３の制御信号Ｓ３に基づいて被加数部信号Ｓ
Ｆｂをシフトして被加数部シフト信号ＳＦＣを出力する
ものである。ＡＬＵ（演算器）２２５は、加数部信号Ｓ
Ｆａ及び被加数部シフト信号ＳＰＣを演算処理して、そ
の処理結果データＳＯＯを出力するものである。
数値丸め正規化回路２２６は、符号部制御回路２２１か
らの第１の制御信号Ｓｌと指数部比較回路２２２からの
第３の制御信号Ｓ３に基づいて、処理結果データＳＯＯ
の数値丸め正規化処理をして単精度／倍精度演算用のフ
ォーマットに変換処理された単精度演算結果データＳＦ
Ｏ及び倍精度演算結果データＷＦＯを出力するものであ
る。
第７図（ａ）〜（ｃ）は、本発明の各実施例に係るデー
タフォーマット図であり、同図（ａ）は、単精度データ
や倍精度データのフォーマント図をそれぞれ示している
。
同図（ａ）において、ＳＤは単精度データフォーマット
であり、単精度演算モードＳの場合の被演算データＸ及
び演算データＹを構成するものである。例えば、３２ピ
ントの場合、ＩＢＭ等の規格（ＩＥＥ７５４−１９８５
）　ニよれば、符号部Ｓが第０ビツト、指数部Ｅが第１
〜第８ビツト、仮数部Ｆが第９〜第３１ビツトに納めら
れている。
また、ＷＤは倍精度データフォーマントであり、倍精度
演算モードＷの場合の被演算データＸ及び演算データＹ
を構成するものである。例えば、６４ビツトの場合、同
規格によれば、符号部Ｓが第０ビツト、指数部Ｅが第１
〜第１１ビツト、仮数部Ｆが第１２〜第６３ビｙトに納
められている。
同図（ｂ）は、単精度演算モードＳ時に、倍精度データ
用のピント線２６Ａや２６Ｂに格納される単精度被演算
データＳＸ１、　　ＳＸ２及び単精度演算データＳＹ１
、　　Ｓ、Ｙ２のフォーマット図をそれぞれ示している
。
例えば、加算処理をする場合には、６４ビツト線２６Ａ
の上位Ｏ〜３１ビットに単精度被演算データＳＸＩとな
る被加数■が格納され、その下位３２〜６３ビツトに単
精度被演算データＳＸ２となる被加数■が格納される。
また、６４ピント線２６Ｂの上位０〜３１ビツトに単精
度演算データＳＹＩとなる加数■が格納され、その下位
３２〜６３ビツトに単精度演算データＳＹ２となる加数
■が格納される。
同図（ｃ）は、単精度演算モードＳ時に、倍精度データ
用のビット線２６Ａや２６Ｂに格納される単精度演算結
果データＳＺＬ　　ＳＺ２のフォーマット図をそれぞれ
示している。
例えば、加算処理結果を伝送する場合には、６４ピント
線２６Ｃの上位０〜３１ビツトに単精度演算結果データ
ＳＺＩとなる結果■が格納され、その下位３２〜６３ビ
７トに単精度演算結果データＳＸ２となる結果■が格納
される。
このようにして、本発明の実施例に係る第１の装置によ
れば、第５図に示すように第１のフォーマット変換回路
２１．単精度加算器２２１倍精度加算器２３及び第２の
フォーマット変換回路２４とが具備されている。
例えば、被演算データＸと演算データＹとが第１のフォ
ーマット変換回路２１に入力されると、単精度被演算デ
ータＳＸ、単精度演算データＳＹ倍精度被演算データＷ
Ｘ２倍精度演算データＷＹが出力される。この際に、倍
精度演算モードＷの場合には、被演算データＸ及び演算
データＹに基づいて第１のフォーマット変換回路２１か
ら倍精度加算器２３のみに倍精度被演算データＷＸ及び
倍精度演算データＷＹが出力される。
また、単精度演算モードＳの場合には、６４ビツト線２
６Ａを介して分割伝送されてくる上位０〜３１ピントの
単精度被演算データ５ＸＩ−被加数■と６４ビツト線２
６Ｂを介して分割伝送されてくる上位Ｏ〜３１ビットの
単精度演算データ５ＹＩ−加数■とが第２のフォーマッ
ト変換回路２４から単精度加算器２２に出力される。
かつ、６４ビツト線２６Ａを介して分割伝送されてくる
下位３２〜６３ピントに単精度被演算データ５Ｘ２−被
加数■と６４ビツト線２６Ｂを介して分割伝送されてく
る下位３２〜６３ビツトの単精度演算データ５ＹＩ−加
数■とが第２のフォーマント変換回路２４から倍精度加
算器２３に出力される。
このため、上位Ｏ〜３１ビットの単精度被演算データ５
ＸＩ−被加数■と上位０〜３１ビツトの単精度演算デー
タ５Ｙ１＝加数■とが単精度加算器２２に入力されると
、該単精度加算器２２により単精度結果データＳＯが第
２のフォーマット変換回路２４により出力される。これ
に併せて、下位３２〜６３ビツトの単精度被演算データ
５Ｘ２＝被加数■と下位３２〜６３ビツトの単精度演算
データ５Ｙ１−加数■とが第１のフォーマット変換回路
２２でフォーマット変換され、そのフォーマント変換れ
た倍精度被演算データＷＦＸと倍精度演算データＷＦＹ
とが倍精度加算器２３に入力される。これにより、倍精
度加算器２３より倍精度結果データＷＯが第２のフォー
マント変換回路２４に出力される。このことで、６４ビ
ツト線２６Ｃの上位、下位ビットに単精度結果データＳ
２１やＳＺ２を分けて伝送することができる。
これにより、従来例のように「空き」を生しさせること
なく倍精度データ用の６４ビ、ト線２６Ａ〜２６Ｃを有
効に使用すること、及び単精度演算処理と倍精度演算処
理とが並行演算処理されることから単精度演算モードＳ
の場合であっても、該単精度データの演算処理を高速に
実行することが可能となる。
次に、本発明の第１の実施例に係る演算処理方法につい
て当該筒１の装置の動作を補足しながら説明をする。
第８図は、本発明の第１の実施例に係る加算処理方法の
フローチャートであり、第９．第１０図は、その単精度
／倍精度演算モード時の補足説明図である。
第８図において、例えば、６４ビット倍精度デ−タや３
２ビット単精度データに基づいて加算処理する方法は、
まず、ステップＰ１で単精度／倍精度演算モードに基づ
いて、被演算データＸ及び演算データＹの入力処理をす
る。この際に、単精度演算モードＳの場合には、単精度
データフォーマノ）ＳＤに基づいて浮動少数点方弐の被
演算データＸ及び演算データＹが６４ビット線２６Ａ、
　２６Ｂにより伝送されてくる。また、倍精度演算モー
ドＷの場合には、倍精度データフォーマツ）ＷＤに基づ
いて浮動少数点方弐の被演算データＸ及び演算データＹ
が６４ビット線２６Ａ、２６Ｂにより伝送されてくる。
次に、ステップＰ２で倍精度演算モードの場合には、ス
テップＰ３で倍精度被演算データＷＸ及び倍精度演算デ
ータｗｙに基づいて倍精度加算処理をする。この際の処
理は、第５図、第９図（ａ）（ｂ）に示すように、第１
のフォーマント変換回路２１により倍精度演算用のフォ
ーマン１−に変換処理された６４ビツトの被加数データ
ＷＦｘ及び加数データＷＦＹが倍精度加算器２３により
加算処理されて、その倍精度演算結果データＷＦＯが出
力される。
次いで、ステップＰ２で単精度演算モードの場合には、
ステップＰ４で下位３２〜６３ビツトの単精度被演算デ
ータ５Ｘ２−被加数■と下位３２〜６３ビ・ノドの単精
度演算データ５Ｙ２−加数■とを倍精度被演算データＷ
ＦＸ２及び倍精度演算データＷＦＹ２に変換処理する。
この際の変換処理は、第５図、第１０図（ａ）、　　（
ｂ）に示すように、まず、第１のフォーマット変換回路
２２により、両データ５Ｘ２ＳＹＩがフォーマント変換
される。なお、第１０図（ａ）では、単精度被演算デー
タＷＦＸ２についてのみを記載している。そのフォーマ
ット変換れた倍精度被演算データＷＦＸ２と倍精度演算
データＷＦＹ２とが倍精度加算器２３に入力される。
さらに、ステップＰ５で変換処理された倍精度被演算デ
ータＷＦＸ２及び、倍精度演算データＷＦＹ２に基づい
て倍精度加算処理をする。この際の処理は、同様に、第
１のフォーマット変換回路２１により倍精度演算用のフ
ォーマントに変換処理された６４ビツトの被加数データ
ＷＦＸ２及び加数データＷＦＹ２が倍精度加算器２３に
より加算処理されて、その倍精度演算結果データＷＦＯ
が出力される（第５図、第１０図（ａ）、（ｂ）参照）
。
併せて、ステップＰ６で変換処理されなかった上位０〜
３１ピントの単精度被演算データ５ＸＩ−被加数■と上
位０〜３１ビツトの単精度演算データ５Ｙ１＝加数■と
に基づいて単精度加算処理をする。
この際の処理は、同様に、第１のフォーマット変換回路
２１により単精度演算用のフォーマントに変換処理され
た３２ビツトの被加数データＳＦＸ及び加数データＳＰ
Ｙが単精度加算器２２により加算処理されて、その単精
度演算結果データＳＦＯが出力される（第５図、第１０
図（ａ）、、、（ｂ）参照）。
その後、ステップＰ７で演算結果処理をする。
この際の処理は、第２のフォーマット変換回路２４の第
１の単精度データ変換回路２４Ａ、第２の単精度データ
変換回路２４Ｂ２倍精度データ変換２４Ｃ及びビット線
出力セレクク２４Ｄにより、単精度演算モードＳの場合
には、単精度演算用のフォーマントに変換処理されてい
る上位・下位３２ビツト×２の単精度演算結果データＳ
ＦＯがデータ変換処理されて、その単精度結果データＳ
Ｏが６４ビツト線２６Ｃに出力される。また、倍精度演
算モードＷの場合には、倍精度演算用のフォーマットに
変換処理されている６４ビツトの倍精度演算結果データ
ＷＦＯがデータ変換処理され、その倍精度結果データＷ
Ｏが６４ビツト線２６Ａに出力される（第５図、第９図
（Ｃ）、第１０図（ｃ）参照）。
これにより、６４ビツト倍精度データや３２ピント単精
度データに基づいて加算処理することができる。
このようにして、本発明の第１の実施例に係る加算処理
方法によれば、第８図に示すように、少なくとも、ステ
ップＰ２で単精度演算モードの場合には、ステップＰ４
で下位３２〜６３ビツトの単精度被演算データ５Ｘ２＝
被加数■と下位３２〜６３ピントの単精度演算データ５
Ｙ２−加数■とを倍精度被演算データＷＦＸ２及び倍精
度演算データＷＦＹ２に変換処理し、次いでステップＰ
５で倍精度加算処理をし、併せて、ステップＰ６で単精
度加算処理をしている。
このため、従来例のように上位Ｏ〜３１ビ、トの単精度
被演算データＳＸや単精度演算データＳＹに係る演算処
理の終了を待って下位３２〜６３ビツトの単精度被演算
データＳＸや単精度演算データＳＹに係る加算処理をす
ることなく、上位０〜３１ピントの単精度被演算データ
５Ｘ１＝被加数■と上位０〜３１ピントの単精度演算デ
ータ５Ｙ１＝加数■とによる単精度加算処理と、下位３
２〜６３ビツトの単精度被演算データ５Ｘ２＝被加数■
及び下位３２〜６３ビツトの単精度演算データ５Ｙ２−
加数■を倍精度被演算データＷＦχ２及び倍精度演算デ
ータＷＦ’／２にそれぞれ変換処理したデータによる倍
精度加算処理とを同時に実行することが可能となる。こ
のことで、ステップＰ７において、単精度演算処理と倍
精度演算処理とに基づいて同時に演算結果処理をするこ
とが可能となる。
これにより、単精度演算モードＳの場合であっでも、該
単精度データの演算処理を高速に実行することが可能と
なる。
（１１）第２の実施例の説明 第１１図は、本発明の第２の実施例に係る演算処理装置
の構成図である。
図において、第１の実施例と異なるのは、第２の実施例
では第１の実施例に係る演算処理装置にベクトルレジス
タ２５が付加され、ヘクトルプロノセサを構成するもの
である。
すなわち、２５は記憶手段１５の一実施例となるベクト
ルレジスタであり、被演算データＸ、演算データＹを連
続して格納し、それを順番に読み出して先の第１の実施
例に係る演算処理装置の第１のフォーマント変換回路２
１に出力するものである。また、その演算結果データＺ
を格納するものである。また、ベクトルレジスタ２５と
第１の実施例に係る演算処理装置とは、先に説明した倍
精度データ用の６４ビツト線２６Ａ〜２６Ｃにより接続
されている。
ベクトルレジスタ２５は、例えば、ビット幅φ−６４の
場合、メモリ領域ＶＲＯに被演算データＸ−要素数１６
（ＡＯ〜Ａ９．ＡＡ−ＡＦ）が格納され、メモリ領域Ｖ
ＲＩに演算データＹ＝要素数１６〔ＢＯ〜Ｂ９．ＢＡ−
ＢＦ）が格納され、メモリ領域ＶＲ２に演算結果データ
Ｚ−要素数１６〔ＣＯ〜Ｃ９，ＣＡ−ＣＦ）が格納され
る。
第１２１１ｉ１（ａ）〜（ｃ）は、本発明の第２の実施
例に係るベクトルレジスタの説明図であり、各図は、被
演算データＸ、演算データＹの要素を示すデータフォー
マット図を示している。
同図（ａ）において、ＷＤＩは浮動少数点倍精度データ
であり、ベクトルレジスタ２５のビット幅φ＝６４ビッ
トに対してＯ〜６３ピントに格納されるものである。な
お、該データはメモリ領域ＶＲＯ〜ＶＲ２の一要素にな
り、倍精度演算モードＷ時のデータとなる。
同図（ｂ）は、単精度演算モードＳ時のデータを示して
いる。同図において、５ＩＩＩは浮動少数点単精度デー
タであり、ベクトルレジスタ２５のビット幅φ−６４ビ
ットに対して２分の１のビット幅ｂ−３２ピントの被演
算テークＸ。演算データＹ及び演算結果データ２が２個
に分割されて格納され、かつ、２個に分割された被演算
データ５ＸＩＳＸ２．演算データＳＹ１、　　ＳＹ２及
び演算結果データＳＺ１、　　ＳＺ２の格納位置が対応
付けられる。すなわち、メモリ領域ＶＲＯ〜ＶＲ２の一
要素０〜６３ビットに２分割されて格納されるものであ
る。例えば、上位０〜３１ビツトに３２（０〜３１）ビ
ットの浮動少数点単精度データ１が格納され、下位３２
〜６３ビツトに３２（０〜３１）ビア）の浮動少数点単
精度データ２が格納されるものである。
同図（ｃ）は、同様に単精度演算モードＳ時の整数デー
タを示している。同図において、整数データＳＤ２は、
ベクトルレジスタ２５のメモリ領域ＶＲＯ〜ＶＲ２の一
要素０〜６３ビットの分割されて格納されるものである
。例えば、上位Ｏ〜３１ビットに３２（０〜３１）ビッ
トの整数データ１が格納され、下位３２〜６３ビツトに
３２　（０〜３１）ビットの整数データ２が格納される
ものである。
これにより、要素が異なる３２ピントデータを６４ピノ
Ｆデータ格納′ｐｒ４域に分割して格納されることから
、２種類のデータを並行読出処理することができる。
このようにして、本発明の第２の実施例に係る装置によ
れば、第１１回に示すように第１の実施例に係る演算処
理装置において、ベクトルレジスタ２５及び倍精度デー
タ用の６４ビ７ト線２６Ａ〜２６Ｃが具備されている。
このため、単精度演算モードＳの場合には、ベクトルレ
ジスタ２５により、メモリ領域ＶＲＯ〜■Ｒ２の一要素
０〜６３ピントに分割されて格納される３２（０〜３１
）ビットの浮動少数点単精度データ１、浮動少数点単精
度データ２．整数データ１及び整数データ２に基づく単
精度被演算データＳＸ及び単精度演算データＳＹの並行
格納処理や倍精度データ用の６４ビツト線２６Ａ〜２６
Ｃにより該データＳＸ及びＳＹの並列転送処理をするこ
とが可能となる。
これにより、高速かつ、高性能のへクトルプロノセサ等
の演算処理装置を製造することが可能となる。
次に、本発明の第２の実施例に係る演算処理方法につい
て当該第２の装置の動作を補足しながら説明をする。
第１３図は、本発明の第２の実施例に係る乗算処理方法
のフローチャートであり、第１４図は、その乗算処理方
法の補足説明図である。
第１３図において、例えば、３２ビット単精度被演算デ
ータＳＸ１、　　ＳＸ２及び３２ビット単精度演算デー
タＳＹ１．　　ＳＹ２に基づいてパイプライン（乗り　
処理する場合は、まず、ステップＰ１で単精度／倍精度
演算モードに基づいて、３２ピント単精度被演算データ
ＳＸＬ　　ＳＸ２及び３２ビット単精度演算データＳＹ
１、　　ＳＹ２の入力処理をする。なお、第２の実施例
に係る倍精度演算モードＷ時の動作については、倍精度
乗算パイプライン処理をするものであり、基本的な動作
は第１の実施例と同様であるため説明を省略する。
従って、ステップＰ４ａで並列格納処理されている３２
ビ７ト単精度被演算データＳＸ１．　　ＳＸ２及び３２
ビット単精度演算データＳＹ１、　　ＳＹ２の並列読出
し処理をする。この際に、ベクトルレジスタ２５のメモ
リ領域ＶＲ１、　　ＶＲ２に格納処理されている３２ビ
ア）単精度被演算データＳＸ１．　　ＳＸ２及び３２ビ
ット単精度演算データＳＹ１、　　ＳＹ２が並列読出し
処理される。
さらに、ステップＰ４ｂで並列読出し処理された３２ビ
ット単精度被演算データＳＸ１、　　ＳＸ２及び３２ピ
ント単精度演夏データＳＹ１、　　ＳＹ２の並列転送処
理をする。この際に、第１２図の浮動小数点単精度デタ
ＳＤＩのような３２ビット単精度被演算データＳＸｉ、
　　ＳＸ２及び３２ビット単精度演算データＳＹ１、　
　ＳＹ２が６４ピント線２６Ａ、２６Ｂにより伝送され
、その後、入力ランチ処理される。
次に、ステップＰ４で上位Ｏ〜３１ピントの単精度被演
算データＳＸＩと上位０〜３１ビツトの単精度演算デー
タＳＹＩとを倍精度被演算データＷＦχ１及び倍精度演
算データＷＦＹｌに変換処理する。この際の変換処理は
、第５図、第１０図（ａ）、（ｂ）に示すように、両デ
ータＳＸ１、　　ＳＹＩがフォーマット変換される。そ
のフォーマント変換れた倍精度被演算データＷＦＸＩ　
と倍精度演算データＷＦＹＩとが倍精度加算器２３に入
力される。
さらに、ステップＰ５で変換処理された倍精度被演算デ
ータＷＦＸＩ及び倍精度演算データＷＦＹＩに基づいて
倍精度乗算パイプライン処理をする。
この際の処理は、同様に、第１のフォーマント変換回路
２１により倍精度演算用のフォーマットに変換処理され
た６４ビツトの被加数データＷＦＸＩ及び加数データＷ
ＦＹＩが倍精度加算器２３により演算処理されて、その
倍精度演算結果データＷＦＯが出力される（第５図、第
１０図（ａ）、（ｂ）参照）。
併せて、ステップＰ６で変換処理されなかった下位３２
〜６３ビツトの単精度被演算データＳＸ２と下″位３２
〜６３ピントの単精度演算データＳＹ２とに基づいて単
精度乗算パイプライン処理をする。この際の処理は、同
様に、第１のフォーマント変換回路２１により単精度演
算用のフォーマットに変換処理された３２ビツトの被加
数データＳＦＸ及び加数データＳＦＹが単精度加算器２
２により演算処理されて、その単精度演算結果データＳ
ＦＯが出力される（第５回、第１０図（ａ）、　　（ｂ
）参照）。
その後、ステップＰ７で出力ラノチ処理をする。
この際の処理は、第２のフォーマント変換回路２４の第
１の単精度データ変換回路２４Ａ、第２の単精度データ
変換回路２４Ｂ２倍精度データ変換２４Ｃ及びビット線
出力セレクタ２４Ｄにより、単精度演算用のフォーマン
トに変換処理されている上位・下位３２ビツト×２の単
精度演算結果データＳＦＯがデータ変換処理されて、そ
の単精度結果データＳＺ１、　　ＳＸ２がベクトルレジ
スタ２５のメモリ領域ＶＲ２に転送格納される。
これにより、３２ビット単精度データに基づいて単精度
／倍精度乗算パイプライン並行処理をすることができる
。
このようにして、本発明の第２の実施例に係る演算処理
方法によれば第１３図に示すように、予め、ステップＰ
４ａで並列格納処理されている３２ビット単精度被／ｊ
Ｆ算データＳＸ１．　　ＳＸ２及び３２ビット単精度演
算データＳＹ１．　　ＳＹ２の並列続出し処理をし、さ
らに、ステップＰ４ｂで並列読出し処理された３２ビッ
ト単精度被演算データＳＸ１、　　ＳＸ２及び３２ビッ
ト単精度演算データＳＹ１、　　ＳＹ２の並列転送処理
をしている。
このため、従来例のように、倍精度データ用のビット線
の下位ビットやベクトルレジスタのメモリ領域に「空き
」を生じさせることなく有効に使用すること、及び演算
処理を高速、かつ、効率良く実行することが可能となる
。
これにより、高速かつ高性能のへクトルプロッセサ等の
演算処理装置を製造することが可能となる。
なお、本発明の実施例では加算及び乗算処理について述
べたが、＄ｉＸ及び除算処理についても、減算を累算処
理するだけであるため同様な効果が得られる。
〔発明の効果〕
以上説明したように、本発明の各装置によれば、第１の
データ変換手段、単精度演算手段１倍精度演算手段及び
第２のデータ変換手段とが具備されている。
このため、単精度演算モード時に、単精度被演算データ
と単精度演算データに基づいて単精度演算手段による単
精度演算処理と、これに併せて、フォーマット変換され
た倍精度被演算データと倍精度演算データとに基づいて
倍精度演算手段による倍精度演算処理とを並行して実行
することが可能となる。
また、本発明の各方法によれば、倍精度演算処理に併せ
て、単精度演算処理をしている。
このため、従来例のように上位ビットの単精度被演算デ
ータや単精度演算データに係る演算処理の終了を待って
下位ビットの単精度被演算データや単精度演算データに
係る演算処理をすることなく、単精度演算モード場合で
あっても、該単精度データの演算処理を高速に実行する
ことが可能となる。
これにより、従来例のように、倍精度データ用のビット
線の下位ビットやベクトルレジスタのメモリ領域に「空
き」を生しさせることなく有効に使用すること、及び演
算処理を高速、かつ、効率良く実行することが可能とな
る。このことで、高性能のベクトルプロッセサ等の演算
処理装置の製造に寄与するところが大きい。
【図面の簡単な説明】
第１図は、本発明に係る第１の演算処理装置の原理図、 第２図は、本発明に係る第１の演算処理方法の原理図、 第３図は、本発明に係る第２の演算処理装置の原理図、 第４図は、本発明に係る第２の演算処理方法の原理図、 第５図は、本発明の第１の実施例に係る演算処理装置の
構成図、 第６図は、本発明の各実施例に係る単精度／倍精度加算
器の構成図、 第７図は、本発明の各実施例に係るデータフォ−マノト
図、 第８図は、本発明の第１の実施例に係る加算処理方法の
フローチャート、 第９図は、本発明の第１の実施例に係る倍精度データの
演算処理方法の補足説明図、 第１０図は、本発明の第１の実施例に係る単精度データ
の演算処理装置の補足説明図、 第１１図は、本発明の第２の実施例に係る演算処理装置
の構成図、 第１２図は、本発明の第２の実施例に係るヘクトルレジ
スタの説明図、 第１３図は、本発明の第２の実施例に係る乗算処理方法
のフローチャート、 第１４図は、本発明の第２の実施例に係る乗算処理方法
の補足説明図、 第１５図は、従来例に係る６４／３２ビツト併用演算処
理装置の構成図、 第１６図は、従来例に係る問題点を説明する図である。 （符号の説明） １１・・・第１のデータ変換手段、 １２・・・単精度演算手段、 １３・・・倍精度演算手段、 １４・・・第２のデータ変換手段、 １５・・・記憶手段、 １６・・・倍精度用の転送手段、 Ｘ・・・被演算データ、 Ｙ・・・演算データ、 Ｚ・・・演算結果データ、 ＳＸ・・・単精度被演算データ、 ＳＹ・・・単精度演算データ、 ＷＸ・・・倍精度被演算データ、 ｗｙ・・・倍精度演算データ、 ＳＯ・・・単精度結果データ、 ＷＯ・・・倍精度結果データ、 φ・・・記憶手段のピント幅、 ｂ・・・被演算データ、演算データ及び演算結果データ
のピント幅、 Ｘｉ　　Ｘ２…Ｘｎ　　・・・ｎ個に分割された被演算
データ、 Ｙ１、Ｙ２・・・Ｙｎ、・・・ｎ個に分割された演算デ
ータ、 Ｚ１、Ｚ２・・・Ｚｎ、・・・ｎ個に分割さ九た演算結
果データ。

Claims (6)

    【特許請求の範囲】
  1. （１）被演算データ（Ｘ）と演算データ（Ｙ）とを入力
    して単精度被演算データ（ＳＸ）、単精度演算データ（
    ＳＹ）、倍精度被演算データ（ＷＸ）、倍精度演算デー
    タ（ＷＹ）を出力する第１のデータ変換手段（１１）と
    、 前記単精度被演算データ（ＳＸ）と単精度演算データ（
    ＳＹ）を入力して単精度結果データ（ＳＯ）を出力する
    単精度演算手段（１２）と、前記倍精度被演算データ（
    ＷＸ）と倍精度演算データ（ＷＹ）を入力して倍精度結
    果データ（ＷＯ）を出力する倍精度演算手段（１３）と
    、前記単精度結果データ（ＳＯ）及び倍精度結果データ
    （ＷＯ）を入力して演算結果データ（Ｚ）を出力する第
    ２のデータ変換手段（１４）とを具備することを特徴と
    する演算処理装置。
  2. （２）請求項１記載の演算処理装置において、前記第１
    のデータ変換手段（１１）は、前記被演算データ（Ｘ）
    及び演算データ（Ｙ）が倍精度演算モード（Ｗ）の場合
    には、前記倍精度演算手段（１３）のみに倍精度被演算
    データ（ＷＸ）及び倍精度演算データ（ＷＹ）を出力し
    、 前記被演算データ（Ｘ）及び演算データ（Ｙ）が単精度
    演算モード（Ｓ）の場合には、前記単精度演算手段（１
    ２）に単精度被演算データ（ＳＸ）及び単精度演算デー
    タ（ＳＹ）を出力し、かつ、前記倍精度演算手段（１３
    ）に被演算データ（Ｘ）及び演算データ（Ｙ）の一部を
    データ変換処理した倍精度被演算データ（ＷＸ）及び倍
    精度演算データ（ＷＹ）を出力することを特徴とする演
    算処理装置。
  3. （３）請求項１記載の演算処理装置において、前記被演
    算データ（Ｘ）、演算データ（Ｙ）及び演算結果データ
    （Ｚ）を格納する記憶手段（１５）と、前記被演算デー
    タ（Ｘ）と演算データ（Ｙ）とを伝送する倍精度データ
    用の転送手段（１６）とを具備することを特徴とする演
    算処理装置。
  4. （４）請求項３記載の演算処理装置において、前記記憶
    手段（１５）への被演算データ（Ｘ）、演算データ（Ｙ
    ）及び演算結果データ（Ｚ）の格納方法は、前記記憶手
    段（１５）のビット幅（φ）に対してｎ分の１のビット
    幅（ｂ）の被演算データ（Ｘ）、演算データ（Ｙ）及び
    演算結果データ（Ｚ）がｎ個に分割されて格納され、か
    つ、前記ｎ個に分割された被演算データ（Ｘ１、Ｘ２…
    Ｘｎ）、演算データ（Ｙ１、Ｙ２…Ｙｎ）及び演算結果
    データ（Ｚ１、Ｚ２…Ｚｎ）の格納位置が対応付けられ
    ていることを特徴とする演算処理装置。
  5. （５）単精度／倍精度演算モードに基づいて、被演算デ
    ータ（Ｘ）及び演算データ（Ｙ）の入力処理をし、 前記倍精度演算モードの場合には、倍精度被演算データ
    （ＷＸ）及び倍精度演算データ（ＷＹ）に基づいて倍精
    度演算処理をし、 前記単精度演算モードの場合には、単精度被演算データ
    （ＳＸ）及び単精度演算データ（ＳＹ）の一部を倍精度
    被演算データ（ＷＸ）及び倍精度演算データ（ＷＹ）に
    変換処理し、 前記変換処理された倍精度被演算データ（ＷＸ）及び倍
    精度演算データ（ＷＹ）に基づいて倍精度演算処理をし
    、 併せて、前記変換処理されなかった単精度被演算データ
    （ＳＸ）及び単精度演算データ（ＳＹ）に基づいて単精
    度演算処理をすることを特徴とする演算処理方法。
  6. （６）請求項５記載の演算処理方法において、少なくと
    も、単精度演算モードの場合には、予め、前記単精度被
    演算データ（ＳＸ）又は単精度演算データ（ＳＹ）の並
    列格納処理をし、前記並列格納処理された単精度被演算
    データ（ＳＸ）又は単精度演算データ（ＳＹ）に基づい
    て並列転送処理をすることを特徴とする演算処理方法。
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