JPH0573266A - 正規化回路 - Google Patents
正規化回路Info
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- JPH0573266A JPH0573266A JP3235794A JP23579491A JPH0573266A JP H0573266 A JPH0573266 A JP H0573266A JP 3235794 A JP3235794 A JP 3235794A JP 23579491 A JP23579491 A JP 23579491A JP H0573266 A JPH0573266 A JP H0573266A
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- normalization
- circuit
- bit
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- detection circuit
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Abstract
う正規化回路として、前記正規化を行う入力仮数データ
の最上位ビットから最初にある“0”までのビット数を
検出する連続零検出回路3と、前記最初にある“0”よ
り1ビット下位のビット以降に“1”が何ビット連続す
るかを判定する連続1検出回路4と、この連続1検出回
路4の判定結果が前記正規化実行時に丸め処理による仮
数データの有効桁数以上連続している場合に、前記連続
零検出回路3の出力に1を加算するシフト量補正加算回
路5とを有する。 【効果】丸め正規化処理により結果が非正規化数となる
仮数データの条件を予め検出しておき、正規化のための
シフト処理において1ビット余計にシフトすることによ
り、如何なる入力データに対しても正しい丸め正規化結
果を得ることが出来る。
Description
おける2の補数表現の浮動小数点数の丸め正規化処理を
行う正規化回路に関する。
回路は、図3のブロック図に示される。この回路は、先
行零検出回路3,バレルシフタ6,指数データ演算用加
算回路7,丸め処理用加算回路8から構成されている。
この構成による正規化回路により、55ビット(指数部
8ビット、仮数部47ビット)のデータを32ビット
(指数部8ビット、仮数部24ビット)に丸め正規化処
理を行った場合の演算例を、図4の模式図に示す。
規化処理では、まず先行零検出回路3により入力仮数デ
ータ1の最上位ビットから最初に出現する“0”までの
ビット数を算出する。図4の演算例では先行零検出回路
3の出力11は「6」となる。
回路3で算出した値「6」を指数データ演算用減算回路
7で減じて丸め正規化結果の出力指数データ9とし、先
行零検出回路3で算出した値「6」をシフト量として入
力仮数データ1をバレルシフタ6で左シフトして出力1
4とする。最後に、バレルシフタ6が出力する正規化さ
れたデータを丸め処理用加算回路8に入力し、丸め処理
の仮数データ有効桁の1ビット下位のビット(ビット2
2、但し最下位ビットをビット0とする)が“1”であ
れば、そのビットに“1”を、“0”てあれば“0”を
加えて出力15とすることで丸め処理を行い、丸め正規
化後の仮数データ10としていた。
最上位ビットから最初に出現した“0”より1ビット下
位のビットから“1”が23ビット続くため、丸め処理
によって出力仮数データ10の最上位ビットと最上位ビ
ットより1ビット下位のビットが“11”となり、正規
化処理を施したにもかかわらず非正規化数が出力され、
この値を正規化するために再度正規化処理を行わなけれ
ばならなかった。
タ1を正規化するため、先行零検出回路3で検出した値
によりバレルシフタ6で仮数データ1の左シフト処理を
行い、その結果に対して丸め処理を行うことで処理結果
の仮数データを求めていた。このため丸めによる加算処
理が行われた出力仮数データ10が正規化された値であ
るかどうかを判定することはできなかった。
路に於いては、丸め処理による加算結果をそのまま丸め
正規化結果の仮数データとしていたため、丸め処理によ
る加算処理により、加算結果が正規化数にならない場合
があるという欠点があった。
正しい丸め正規化結果が得られるようにした正規化回路
を提供することにある。
数表現の負の浮動小数点数の正規化を行う正規化回路に
おいて、前記正規化を行う入力仮数データの最上位ビッ
トから最初にある“0”までのビット数を検出する連続
零検出回路と、前記最初にある“0”より1ビット下位
のビット以降に“1”が何ビット連続するかを判定する
連続1判定回路と、この連続1判定回路の判定結果が前
記正規化実行時に丸め処理による仮数データの有効桁数
以上連続している場合に、前記連続零検出回路の出力に
1を加算するシフト量補正加算回路とを有することを特
徴とする。
り、図2は図4で使用した値を図1の回路で丸め正規化
した場合の模式図である。本実施例は、従来例に対して
連続1検出回路4およびシフト量補正用加算回路5が付
加されている。
先行零検出回路3により最上位ビットから最初に出現す
る“0”を検出し出力11とするが、この先行零検出処
理に並行して最上位ビットから最初に出現する“0”よ
り1ビット下位のビット以下に、“1”が何ビット連続
するかを判定する連続1判定回路4により判定する。図
2の場合には、入力仮数データの最上位ビットから最初
に出現する“0”の1ビット下位のビット以下23ビッ
ト“1”が連続し、丸めによる有効桁数が仮数部14で
あることから連続1判定回路4は条件が合致し、出力1
2に示すように“1”を出力する。
るため、指数データ2から減算し仮数データ1をバレル
シフタ6でシフトするシフト量は先行零検出回路3の出
力データに対しシフト量補正用加算回路5により“+
1”される。図2の場合は出力13に示すように「7」
となる。この“+1”されたシフト量により指数データ
2からの減算処理と仮数データ1のシフト処理を行い、
出力14を得る。
“1”であり、仮数データ1を1ビット余計に左シフト
しているため、丸めに使用するデータをバレルシフタ6
の出力データ・ビット12でなく、ビット13(最下位
ビットをビット0とする)とし、このビット以外を
“0”とした値と、バレルシフタ6の出力データを丸め
処理用加算回路9で加算し出力15とする。
負の浮動小数点の丸め正規化処理に於いては、正規化す
る仮数データに対するシフト処理を行った後に丸め処理
のための加算処理を行うため、加算結果が非正規化数と
なる場合があるのに対し、本実施例では、丸め正規化に
より処理結果が非正規化数となる仮数データかどうかを
あらかじめ検出しておき、仮数データの左シフト量を1
ビット余計にシフトすることができる。
回路は、丸め正規化処理により結果が非正規化数となる
仮数データの条件をあらかじめ検出しておき、正規化の
ためのシフト処理において1ビット余計にシフトするこ
とで、如何なる値に対しても正しい丸め正規化結果を得
ることが出来るという効果がある。
図。
する模式図。
Claims (1)
- 【請求項1】 2の補数表現の負の浮動小数点数の正規
化を行う正規化回路において、前記正規化を行う入力仮
数データの最上位ビットから最初にある“0”までのビ
ット数を検出する連続零検出回路と、前記最初にある
“0”より1ビット下位のビット以降に“1”が何ビッ
ト連続するかを判定する連続1判定回路と、この連続1
判定回路の判定結果が前記正規化実行時に丸め処理によ
る仮数データの有効桁数以上連続している場合に、前記
連続零検出回路の出力に1を加算するシフト量補正加算
回路とを有することを特徴とする正規化回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3235794A JP2723707B2 (ja) | 1991-09-17 | 1991-09-17 | 正規化回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3235794A JP2723707B2 (ja) | 1991-09-17 | 1991-09-17 | 正規化回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0573266A true JPH0573266A (ja) | 1993-03-26 |
JP2723707B2 JP2723707B2 (ja) | 1998-03-09 |
Family
ID=16991363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3235794A Expired - Fee Related JP2723707B2 (ja) | 1991-09-17 | 1991-09-17 | 正規化回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2723707B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5831884A (en) * | 1994-12-02 | 1998-11-03 | Mitsubishi Denki Kabushiki Kaisha | Apparatus for performing arithmetic operation of floating point numbers capable of improving speed of operation by performing canceling prediction operation in parallel |
-
1991
- 1991-09-17 JP JP3235794A patent/JP2723707B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5831884A (en) * | 1994-12-02 | 1998-11-03 | Mitsubishi Denki Kabushiki Kaisha | Apparatus for performing arithmetic operation of floating point numbers capable of improving speed of operation by performing canceling prediction operation in parallel |
Also Published As
Publication number | Publication date |
---|---|
JP2723707B2 (ja) | 1998-03-09 |
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