JPH05150947A - ７ビツト入力３ビツト出力のカウンタ - Google Patents

７ビツト入力３ビツト出力のカウンタ

Info

Publication number
JPH05150947A
JPH05150947A JP4142057A JP14205792A JPH05150947A JP H05150947 A JPH05150947 A JP H05150947A JP 4142057 A JP4142057 A JP 4142057A JP 14205792 A JP14205792 A JP 14205792A JP H05150947 A JPH05150947 A JP H05150947A
Authority
JP
Japan
Prior art keywords
bit
bits
range
sum
counter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4142057A
Other languages
English (en)
Other versions
JPH0823813B2 (ja
Inventor
Stamatis Vassiliadis
スタマテイス・バシリアデイス
Eric M Schwarz
エリツク・マーク・シユワルツ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH05150947A publication Critical patent/JPH05150947A/ja
Publication of JPH0823813B2 publication Critical patent/JPH0823813B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/607—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers number-of-ones counters, i.e. devices for counting the number of input lines set to ONE among a plurality of input lines, also called bit counters or parallel counters

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Physics (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Complex Calculations (AREA)

Abstract

(57)【要約】 【目的】 ７個のビツト入力で３個のビツト出力を発生
する（７／３）実用的なカウンタを与える。 【構成】 本発明の７／３カウンタは、入力ビツトのす
べてが負の符号を持つている場合、入力ビツトのうちの
幾つかが負の符号を持つている場合、あるいは、入力ビ
ツトには負の符号を持つビツトがない場合も含む、すべ
ての場合に適用することができる。この７／３カウンタ
は、アレイ方式乗算器に使用することができ、付加され
ねばならない行を持つマトリツクスの減小ができ、桁上
げのない加算を行なうことによつて演算速度を高めるこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デイジタル・コンピユ
ータ、あるいは、複数入力の並列カウンタ、より詳細に
言えば、多数の行を並列に加算することのできるアレイ
乗算装置や、他のマトリツクス演算に有用な一般化され
た７ビツト入力３ビツト出力のカウンタ（以下、７／３
カウンタと言う）に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】多くの
オペランドをまとめて加算する必要のあるアプリケーシ
ヨンのための２／１アダー（加算器）の代わりにカウン
タが使用される。このカウンタは、桁上げ先見加算器
（carry lookahead adder-CLA）の桁上げ伝播を回避す
る手段を与えており、従つて、縮小された段数で、加算
されるオペランドの数を縮小することができる。これ
は、３／２カウンタにおいて、３つのオペランドは、ビ
ツト的に見て２つのオペランドに縮小され、それらのオ
ペランドが、オペランドの長さに亙つて桁上げを伝播さ
せる必要がないからである。多数のオペランドが合計さ
れなければならない殆どのアプリケーシヨンにおいて、
カウンタはそれらのオペランドを２つのオペランドに縮
小するのに用いられ、次に、２つのオペランドを最終的
な和の値に縮小するためにＣＬＡが使用される。例え
ば、多数の部分積が最終積に縮小されねばならない乗算
器において、これらのカウンタに対して種々のアプリケ
ーシヨン（適用例）がある。１９６５年５月のアルタ・
フリケンザ（Alta Frequenza）第３４巻のダダ（Dadd
a）の「Some Schemes for Parallel Multipliers」と題す
る刊行物の３４９頁乃至３５６頁と、１９６５年１０月
のコンピユータに関するIEEE会報のＣ−２９巻のダダの
「Composite Parallel Counters」と題する文献の９４２
頁乃至９４６頁と、１９６４年２月の電子コンピユータ
に関するIEEE会報のＥＣ−１３巻のワラス（Wallace）
の「A Suggestion For FastMultiplier」と題する文献
の１４頁乃至１７頁とは、乗算器中の部分積の縮小に必
要とされるカウンタ・ブツク及びカウンタの段数を縮小
するために、これらのカウンタのための最適なレイアウ
トを提案している。加えて、２つのコンポーネントの乗
算器のための汎用３／２カウンタが、１９７１年４月の
コンピユータに関するIEEE会報のＣ−２０巻のペザリス
（Pezaris）の「A 40-ns 17-Bit ArrayMultiplier」と
題する文献の４４２頁乃至４４７頁に提案されている。
【０００３】３／２カウンタは多くの実験例で使用され
ている。これについては、米国特許第４５９４６７９号
と、１９７３年１２月のコンピユータに関するIEEE会報
のバウ（Baugh）等の「A Tow's Component Parallel Ar
ray Multiplication Algorithm」と題する文献の１０４
５頁乃至１０４７頁と、ワング（Hwang）の「Computer
Arithmetic Principles, Architecture, and Design」
と題する１９７９年の刊行物の１７３頁乃至１７６頁と
を参照されたい。然しながら、７／３カウンタの設計に
関連する複雑さのために、７／３カウンタの使用は避け
られていた。７／３カウンタの設計の複雑さは、一次の
桁上げビツトにより与えられる困難性に起因する。これ
に関連して説明すると、７／３カウンタは７つのビツト
入力に対して３つの出力ビツトを発生する。これらの３
つの出力とは、和のビツト出力、即ち、２0で暗示され
る乗算で置換される最下位のビツトと、一次桁上げビツ
ト出力、即ち、２1で暗示される乗算で置換される中間
位のビツトと、二次桁上げビツト出力、即ち、２2で暗
示された乗算で置換される最上位のビツトである。若
し、入力エレメントの和が奇数であれば、これは７路の
排他的オア演算（ＸＯＲ）によつて容易に実行でき、和
のビツトは１に等しい。若し、エレメントの和が４、ま
たはそれ以上であれば、二次桁上げビツトは１に等し
く、これを１つの処理段で実行するためには、４×３５
個のＡＮＤゲートとＯＲゲート（ＡＯ）が必要である。
２つの段は３５個の４路のＮＡＮＤゲートと、３５個の
入力のＡＮＤ論理演算用配線と、１個のインバータとを
必要とする。配線アンド演算を有する３つの段は５個の
８路のＡＮＤゲートと、５路のＮＡＮＤゲートによる反
転とによつて行なうことができる。一次桁上げビツトの
処理は、和のビツト、或は二次桁上げビツトの処理のい
ずれよりも難しく、それは、若し、和が２、３、６、ま
たは７に等しければ、１に等しい。これを実行するため
には、これらの和を生じるすべての組み合わせは７×６
４個のＡＯを必要とする。縮小技術を使用して、このゲ
ート数は６×４８個のＡＯに縮小されるが、これは、特
に二次桁上げビツトのために必要な４×３５個のＡＯに
比べて、容易に実行することはできない。加えて、入力
の真数及び補数の両方が必要とされ、また、それらの論
理出力は、再度の電力増強を必要とする。
【０００４】小型で、高速度のアーキテクチヤを持つ７
／３カウンタの出現が望まれている。このような７／３
カウンタによつて、縮小に必要とされる、より少ない処
理段の利点を得ることができる。例えば、複数の３／２
カウンタ及び１個のＣＬＡを用いた７段の論理回路にお
いて、１９個の項は１つの項に減小することができる
が、複数の７／３カウンタ、１個の３／２カウンタ及び
１個のＣＬＡを用いた７段の論理回路において、１８３
個の項を１つの項に減小することができる。加えて、７
／３カウンタの構成を使用すれば、３５個の項は５段で
１つの項に減小でき、１５個の項は４段で１つの項に減
小でき、そして、７個の項は３段で１つの項に減小する
ことができる。７／３カウンタを総括的に言えば、同じ
数の項に減小するために、本質的により少ない数の段し
か必要としないと言うことである。
【０００５】
【課題を解決するための手段】本発明は、従来から３／
２カウンタしか用いられていなかつた種々のアプリケー
シヨンに適用することのできる新規な７／３カウンタを
意図するものである。本発明は汎用７／３カウンタを与
えるが、特に、サブセツトとして７／３カウンタを持つ
汎用７／３カウンタを与える。本発明の１実施例におい
て、汎用７／３カウンタは４つのタイプのカウンタ回路
の実行によつて８つの組み合わせを加える能力がある。
１つの回路は、すべてが正のエレメントを持つ７／３カ
ウンタのための論理式を実行する。また、１乃至３個の
負のエレメントを持つ汎用７／３カウンタのための３つ
の回路の論理式及びデザインが与えられている。本発明
のすべての実施例は、乗算器のような多くのオペランド
の和を必要とするアプリケーシヨンに使用することがで
きる。
【０００６】
【実施例】
Ａ．７／３カウンタのタイプ カウンタによつて３個のエレメントに縮小される７個の
エレメントは、X0、X1、X2、X3、X4、X5及びX6により定
義されるバイナリ・デイジツト（「ビツト」）であり、
そして、カウンタの３個の出力エレメントはC2、C1及び
Sで定義されるビツトであると仮定する。また、上述の
エレメントのうちのすべてのエレメント、または、幾つ
かのエレメントは負であり得るし、しかも、どのエレメ
ントも負ではないことも有り得るものと仮定する。加算
の交換性（commutativity）ゆえに、エレメントXiの順
序は重み付け（significance）を持たないから、これら
のエレメントは、低い順序の添字を付すことにより、
（正の符号のエレメントがある場合には）すべての正の
符号を持つエレメントで再順序付けることができる。要
するに、図１乃至図８に示されているように、重み付け
の組合せは８個しかないと言うことである。
【０００７】これらの８個の組合せはアルフアベツト順
にＡからＨまでの記号が付されている。図１乃至図８は
以下のように解釈することができる。即ち、組合せＡは
負のエレメントは含んでおらず、組合せＢは１個の負の
エレメントを含んでおり、組合せＣは２個の負のエレメ
ントを含んでおり、組合せＤは３個の負のエレメントを
含んでおり、組合せＥは４個の負のエレメントを含んで
おり、組合せＦは５個の負のエレメントを含んでおり、
組合せＧは６個の負のエレメントを含んでおり、組合せ
Ｈは７個の負のエレメントを含んでいる。また、可能性
ある和の範囲も各組合せに対して示されている。すべて
のエレメントは符号＋、または−を持つバイナリ０か１
かの何れかだから、合計の値が最小になるのは、負のエ
レメントすべてが１であり、かつ、正のエレメントすべ
てが０の時である。和の値が最大になるのは、正のエレ
メントすべてが１であり、かつ、負のエレメントすべて
が０の時である。７個の正のエレメントがある組合せＡ
の範囲は０から（１に等しいすべての負のエレメントの
合計は０だから）＋７まで（１に等しいすべての正のエ
レメントの合計は７だから）である。従つて、すべての
組合せの範囲は容易に見出すことができる。
【０００８】また、図１乃至図８はC2、C1及びSに関す
る幾つかの組合せの群も示している。これらの群は、群
内に含まれているエレメントが負のエレメントであるこ
とを表わしている。７つの範囲すべては、正か負かの何
れかであり、そして、１か０かの値を持つている３個の
エレメントによつて表示することができる。上に述べた
ことは、以下に示す各組合せによつて証明される。
【０００９】Xi、Ci及びSについて説明すると、ｉ番目
のビツトの入力エレメント値をXiとし、i番目の桁上げ
(carry)値をCiとし、和（sum)の値をSとし、そして、そ
れらのエレメントの添字を付した小文字の表示は、xi＝
｜Xi｜、ci＝｜Ci｜及びs＝｜S｜のような大きさを持つ
ものとする。加えて、c2、c1及びsは適当に重みを付さ
れているものとする。つまり、図１乃至図８及び図９乃
至図１６において、連続する列中のこれらの文字、c2、
c1及びsの位置は、これらの文字に対して夫々22、21及
び20に重み付けされていることを意味している。
【００１０】次に、図１乃至図８の８つの組合せを考え
てみる。組合せＡ： ０から＋７の範囲 C2、C1及びSはすべて正であることを証明しなければな
らない。 この和(sum)は０、１、２、３、４、５、６、または７
に等しい。図９において、c2、c1、またはsの値は和の
値に対応して示されている。等式（１）及び（２）が常
に真であることは、代入によつて容易に検証することが
できる。
【００１１】組合せＢ： −１から＋６の範囲 C2及びC1は正であり、そしてSは負であることを証明し
なければならない。 この和は−１、０、１、２、３、４、５、または６に等
しい。図１０において、c2、c1、またはsの値は和の値
に対応して示されている。等式（３）が常に真であるこ
とは、代入によつて容易に検証することができる。
【００１２】組合せＣ： −２から＋５の範囲 C2及びSは正であり、そしてC1は負であることを証明し
なければならない。 この和は−２、−１、０、１、２、３、４、または５に
等しい。図１１において、ｃ2、ｃ1、またはｓの値は和
の値に対応して示されている。等式（４）が常に真であ
ることは、代入によつて容易に検証することができる。
【００１３】組合せＤ： −３から＋４の範囲 C1及びSは負であり、そしてC2は正であることを証明し
なければならない。 この和は−３、−２、−１、０、１、２、３、または４
に等しい。図１２において、c2、c1、またはsの値は和
の値に対応して示されている。等式（５）が常に真であ
ることは、代入によつて容易に検証することができる。
【００１４】組合せＥ： −４から＋３の範囲 Ｃ1及びSは正であり、そしてＣ2は負であることを証明
しなければならない。 この和は−４、−３、−２、−１、０、１、２、または
３に等しい。図１３において、c2、c1、またはsの値は
和の値に対応して示されている。等式（６）が常に真で
あることは、代入によつて容易に検証することができ
る。
【００１５】組合せＦ： −５から＋２の範囲 C2及びSは負であり、そしてC1は正であることを証明し
なければならない。 この和は−５、−４、−３、−２、−１、０、１または
２、に等しい。図１４において、c2、c1、またはsの値
は和の値に対応して示されている。等式（７）が常に真
であることは、代入によつて容易に検証することができ
る。
【００１６】組合せＧ： −６から＋１の範囲 C2及びC1は負であり、そしてSは正であることを証明し
なければならない。 この和は−６、−５、−４、−３、−２、−１、０、ま
たは１に等しい。図１５において、c2、c1、またはsの
値は和の値に対応して示されている。等式（８）が常に
真であることは、代入によつて容易に検証することがで
きる。
【００１７】組合せＨ： −７から０の範囲 C1、C2及びSはすべて負であることを証明しなければな
らない。 この和は−７、−６、−５、−４、−３、−２、−１、
または０に等しい。図１６において、c2、c1、またはs
の値は和の値に対応して示されている。等式（９）が常
に真であることは、代入によつて容易に検証することが
できる。
【００１８】従つて、図９乃至図１６は、３つの出力C
2、C1及びSの符号のすべての組合せに対して正しく記載
している。
【００１９】Ｂ．カウンタのタイプ間の関係 一般論として、２つのブール関数は、若し、任意の入力
に対して２つの関数が同じ値を生じるならば等価であ
る。（即ち、若し、２つのブール関数が同じ真数表を持
つているならば、それらのブール関数は等価である。）
図９乃至図１６は以下の組合せを示している。すなわ
ち、組合せＡとＨ、ＢとＧ、ＣとＦ、ＤとＥは同じ真数
表を持つている。これらの図から見て、組合せの対によ
る等価の関係は、１つの組合せのビツト符号のパターン
が他のビツト符号のパターンと論理的に逆の関係にある
と言う点で、独特であることの発見が本発明の重要な着
眼点であることに注意を喚起する必要がある。これは、
以下の事柄が真であるからである。若し、和の値の絶対
値が１、３、５及び７に等しければ、組合せＡにおい
て、Sは１（s=1）であることを示す。（即ち、若し、７
個のビツトのうちの１つのビツトが「オン」か、いずれ
かの３つのビツトが「オン」か、いずれかの５つのビツ
トが「オン」か、７ビツトすべてが「オン」であれば、
３ビツト出力は１である。）若し、和のビツトの絶対値
が１、３、５及び７であれば、組合せＨ中のsビツトは
「オン」である。（即ち、若し、７個のビツトのうちの
１つのビツトが「オン」か、いずれかの３つのビツトが
「オン」か、いずれかの５つのビツトが「オン」か、７
ビツトすべてが「オン」であれば、３ビツト出力は１で
ある。）等価性を証明するために、図９と図１６中の他
の２つのビツトに対しても、同じ手続きを適用すること
ができる。要するに、ここで説明していることは、若
し、名前付けを考慮に入れなければ（即ち、S［0,1］と
しているが、ｓ及び(ｓ)として指定されるならば）、ブ
ール論理回路の設計は組合せＡ：Ｈについては同じであ
ると言うことである。換言すれば、出力の意味を考慮に
入れなければ、この論理回路は、入力の組合せに与えら
れたのと同じ出力を発生すると言うことである。
【００２０】本質的には、論理回路の設計において、任
意の適当な組合せに対して使用することのできる単一の
回路が必要である。Ｂ：Ｇ、Ｃ：Ｆ及びＤ：Ｅの組合せ
について、図１０乃至図１５を使用して同じ証明方法を
適用することができ、各組合せに対して単一の回路が使
用できるのを証明することができる。従つて、設計の対
象となる組合せについて８個の回路を設計するのではな
く、４個の回路を設計すれば足りる。
【００２１】Ｃ．タイプ０の７／３カウンタ タイプ０の７／３カウンタは、組合せＡ及び組合せＨに
ついて使用される。このカウンタは、７個のエレメント
のうちに幾つのエレメントが１に等しいかを計算して、
二次桁上げc2、一次桁上げｃ1及び和のビツトsを通して
戻される。
【００２２】入力エレメントのすべてのグループの和の
記述が簡易に達成されるので、これは、７個の入力の和
を３個の出力で記載する時に非常に便利である。本明細
書においては、以下の表記法を使用する。Γ+ (α:β)及
びΓ+(α:β)は、αからβまでのエレメントを対象とす
る時、少なくともΓ個のエレメントが「オン」であるこ
とを表示するものである。例えば、4+(0:6)=4
+ (0:6)は、７個のエレメントのうちの少なくとも４個の
エレメントが「オン」であることを表示している。ま
た、Γ+ (α:β)'及びΓ+(α:β)'は、αからβまでのエ
レメントを対象とする時、少なくともΓ個のエレメント
が「オフ」であることを表示するものであり、Γ(α:β
)及びΓ(α:β)は、αからβまでのエレメントを対象と
する時、Γ個のエレメントが「オン」であることを表示
するものである。若し、Γが添字なしで示されたなら
ば、それは、７個のすべての入力の和のすべてに関係す
る。従つて、７つの入力すべての和を記述する際に、こ
の簡明な表記法は、入力エレメントのすべてのグループ
の和に設定され、３つの出力を表わすのに非常に便利で
ある。
【００２３】７入力３出力のカウンタについて、図１７
の組合せＡ及びＨを参照して以下に説明する。また、出
力ビツトの組合せによつて表示される和は、上述のセク
シヨンＢにおいて証明されたように、２つの組合せの等
価を立証するために示されている。
【００２４】以下のタイプ０の７／３カウンタの説明と
他のタイプの７／３カウンタの説明において、カウンタ
の種々の素子を完全に記載するために、ブール代数式が
導き出されている。これらのブール代数式において、
「+」はＯＲ演算を表わし、下付け文字はＡＮＤ演算を
表わし、そして、「V」は排他的ＯＲ演算を表わしてい
る。また、アポストロフイ「'」及び上部に直線を付し
た文字は反転を表わしており、従つて、X'はXバー（Xの
上部に−を付した記号）と同じである。
【００２５】c2、c1及びsの論理式は組合せＡについて
導き出されるが、これは、組合せＨについても同じよう
に適用することができる。図１７において、若し、すべ
てのエレメントの和が４、５、６、または７である場合
及びこの場合に限り、二次桁上げc2は１に等しい示され
ており、このとき少なくとも４個のエレメントが「オ
ン」である、即ち、c2=4+ (0:6)である。これは、以下の
ように表示される。 c2 = (4,5,6,7) = (4,5,6,7)(0:6)= 4+ (0:6)
【００２６】図１７から導き出され、以下の式で示され
るように、すべてのエレメントの和が２、３、６、また
は７に等しい場合及びこの場合に限り、一次桁上げc1は
１に等しい。 c1 ＝ (2,3,6,7) ＝ (2,3,6,7)(0:6) c1 ＝ (2,3,6,7)(0:6)
【００２７】和、即ち合計処理そのものの処理は長い遅
延を必要とするので、この式は以下のようなより速い等
価の式に書き代えられる。 c1 ＝ 4+ (0:6)'2+ (0:6) + 6+ (0:6)。 これは、２路の
ＯＲゲートに印加する２個の２路のＡＮＤゲートを意味
する。
【００２８】すべてのエレメントの和が１、３、５、ま
たは７に等しい場合及びこの場合に限り（すべての入力
の排他的ＯＲに等価である）、和sは１に等しい。これ
は以下の式で表わされる。 s ＝ (1,3,5,7)。 これはすべてのエレメントの排他的
ＯＲを意味する。これは以下の式で表わされる。 s ＝ x0Vx1Vx2Vx3Vx4Vx5Vx6
【００２９】図２１は、ビルデイング・ブロツクＡ１、
Ａ２、Ａ３、Ａ４、Ｂ１、Ｂ２、Ｄ１及びＥ１を有する
タイプ０の７／３カウンタの実施例の図である。技術的
な制限によつて、Ａレベルにおいて２ビツトのグループ
からの和の項を先ず作ることにより６ビツトのグループ
に構成されるのが好ましい。次に、２ビツトのこれらの
グループはＢレベルにおいて３ビツトのグループ及び４
ビツトのグループに組合される。Ｄレベルは、７ビツト
のグループを受け取り、そして、C2と、最終レベルＥに
おいてC1を解くために必要な３つの出力とを発生する。
通常の論理素子により形成することのできるこれらのブ
ロツクは、以下の式によつて細部を説明する。これらの
式は、論理を遂行するための論理構造を示す括弧を付し
た表示を含んでいる。この表記法における基本的な素子
は複数個の入力（複数路）を持つＡＮＤゲート及びＯＲ
ゲートである。従つて「２路」のＡＮＤゲートは２つの
入力と１つの出力を持つている。更に、記号「ＡＯ」は
ＡＮＤゲートの出力からの信号を入力とするＯＲゲート
を示す。ＡＯの標識は、標識の前にｉ×ｊの表示を持つ
ており、この場合、「ｊ」はＯＲゲートに出力するＡＮ
Ｄゲートの数を表わし、「ｉ」は各ＡＮＤゲートが持つ
ている夫々の入力の数を表わしている。幾つかのＡＯ標
識において、ＯＲ論理演算された１つ、またはそれ以上
の項が単一の変数のみを含んでおり、これらの各場合に
おいて、変数は、その項によつて表わされた２路のＡＮ
Ｄゲートを維持するために「１」とＡＮＤ演算される。
項目に付された標識「Ｉ」は、その項の反転を表わし、
従つて項目「２×３ＡＯＩ」は、２路のＡＮＤゲートの
出力に接続されている入力を持つ３路のＯＲゲートの出
力を反転することを表わしている。
【００３０】Ａ１、Ａ２、Ａ３ 2(i:i+1) ＝ xixi+1 （２路のＡＮＤ） 1+ (i:i+1) ＝ (xi+xi+1) （２路のＯＲ）Ｂ１ 4(0:3) ＝ 2(0:1)2(2:3) （２路のＡＮＤ） 3+ (0:3) ＝ 2(0:1)1+ (2:3) + 1+ (0:3)2(2:3) （２×２ＡＯ） 2+ (0:3) ＝ 2(0:1) + 1+ (0:1)1+ (2:3) + 2(2:3) （２×３ＡＯ） 1+ (0:3) ＝ 1+ (0:1) + 1+ (2:3) （２路のＯＲ）Ｂ２ 3(4:6) ＝ 2(4:5)x6 （２路のＡＮＤ） 2+ (4:6) ＝ 2(4:5) + 1+ (4:5)x6 （２×２ＡＯ） 1+ (4:6) = 1+ (4:5) + x6 （２路のＯＲ）Ｄ１ 6+ (0:6) ＝ 4(0:3)2+ (4:6) + 3+ (0:3)3(4:6) （２×２ＡＯ） 4+ (0:6) ＝ 4(0:3) + 3+ (0:3)1+ (4:6) + 2+ (0:3)2+ (4:6) + 1+ (0:3)3(4:6) （２×４ＡＯ）
【００３１】
【数１】
【００３２】 2+ (0:6) ＝ 2+ (0:3) + 1+ (0:3)1+ (4:6) + 2+ (4:6)（２×３ＡＯ）Ｅ１ c1 ＝ 4+ (0:6)'2+ (0:6) + 6+ (0:6) （２×２ＡＯ） c2 ＝ 4+ (0:6) s ＝ x0Vx1Vx2Vx2Vx3Vx4Vx5Vx6 （７路の排他的ＯＲ）
【００３３】ビルデイング・ブロツクＡ１、Ａ２、Ａ
３、Ａ４、Ｂ１、Ｂ２、Ｄ１及びＥ１は上述の論理式に
よつて完全に表わされている。然しながら、これらの論
理式の詳細を更に明らかにするために、図２５乃至図３
０において、これらのブロツクの詳細を、ＡＮＤ論理素
子、ＯＲ論理素子、排他的ＯＲ論理素子及びインバータ
素子の形式の従来の論理素子と上述の論理式との関係が
示されている。例えば、図２７に示したＡＮＤゲート１
００のような単一の値がゲートされるＡＮＤゲートにお
いて、一定の正のデイジタル・レベルを与えるために、
電圧レベル（Ｖ+）がＡＮＤゲートに印加される。
【００３４】Ｄ．タイプ１の７／３カウンタ タイプ１の７／３カウンタは、正の符号（組合せＢ）
か、または負の符号（組合せＧ）を持つ６個のエレメン
トと、これらのエレメントとは反対の符号を持つ１つの
エレメントとの和に用いられる。これは３つの出力を発
生する。即ち、それらの出力は正の符号（組合せＢ）
か、負の符号（組合せＧ）かの必ずどちらかである２つ
の桁上げビツトと、桁上げビツトの符号とは反対の符号
である１つの和のビツトである。図１８は、上述のセク
シヨンＢで証明し、図１８から明らかなように、同じ組
合せ論理回路を使用した２つの組合せのための入力及び
出力を示している。
【００３５】図１８の組合せは低位の組合せ中に負のエ
レメントを持つように再配列されている点で図２と相異
していることに注意されたい。（既に述べたように、加
算の交換性のために、Xiの順序は重み付けがない。）
【００３６】以下の式において、Γ＝（負＝Θ1、
Θ2、．．．Θn）（正＝ｙ1、ｙ2、．．．ｙn）の標識
が用いられている。この標識は、若し、Θの負のエレメ
ントと、ｙの正のエレメントがあれば、Γは１に等しい
ことを表わしている。以下の論理式は組合せＢを対象と
して導き出されているが、組合せＧに対しても同じよう
に適用することができる。
【００３７】s ＝ -1, 1, 3, 5 s ＝ (負＝0)(正=1,3,5) + (負＝1)(正＝0,2,4,6)
【００３８】
【数２】
【００３９】s ＝ x0Vx1Vx2Vx3Vx4Vx5Vx6 c1 ＝ 1, 2, 5, 6 c1 ＝ (負＝0)(正＝1,2,5,6) + (負＝1)(正＝2,3,6)
【００４０】
【数３】
【００４１】c2 ＝ 3, 4, 5, 6 c2 ＝ (負＝0)(正＝3,4,5,6) + (負＝1)(正＝4,5,6)
【００４２】
【数４】
【００４３】従つて、出力の式は０乃至５のエレメント
及び６のエレメントの項目において導き出された。どの
ようにしてこれらの数が組み合わされるかについて図２
２を参照して以下に説明する。
【００４４】Ａ１、Ａ２ 3(i:i+2) ＝ xixi+1xi+2 （３路のＡＮＤ） 2+ (i:i+2) ＝ xixi+1+xixi+2+xi+1xi+2 （２×３Ａ
Ｏ） 1+ (i:i+2) ＝ xi+xi+1+xi+2 （３路のＯＲ）
【００４５】Ｂ１ 1+ (0:5) ＝ 1+ (0:2) + 1+ (3:5) （２路のＯＲ） 2+ (0:5) ＝ 2+ (0:2) + 1+ (0:2)1+ (3:5) + 2+ (3;5) （２×３ＡＯ） 3+ (0:5) ＝ 3(0:2) + 2+ (0:2)1+ (3:5) + 1+ (0:2)2+ (3:5) + 3(3:5) （２×４ＡＯ）
【００４６】
【数５】
【００４７】 4+ (0:5) ＝ 3(0:2)1+ (3:5) + 2+ (0:2)2+ (3:5) + 1+ (0:2)3(3:5) （２×３ＡＯ）
【００４８】
【数６】
【００４９】 5+ (0:5) ＝ 3(0:2)2+ (3:5) + 2+ (0:2)3(3:5) （２×２ＡＯ） 6(0:5) ＝ 3(0:2)3(3:5) （２路のＡＮＤ）Ｄ１ s ＝ x0Vx1Vx2Vx3Vx4Vx5Vx6
【００５０】
【数７】
【００５１】Ｅ．タイプ２の７／３カウンタ タイプ２の７／３カウンタは正の符号（組合せＣ）か、
または、負の符号（組合せＦ）を持つ５個のエレメント
と、これらのエレメントの符号とは反対の符号を持つ２
個のエレメントとの和に用いられる。このカウンタは、
３つの出力を発生する。即ち、それらは、必ず正の符号
（組合せＣ）か、負の符号（組合せＦ）かのどちらかで
ある和のビツト及び二次桁上げのビツトと、和のビツト
と反対符号である一次桁上げビツトとである。図１９
は、上述のセクシヨンＢで証明し、図１９から明らかな
ように、同じ組合せ論理回路を用いた２つの組合せに関
する入力及び出力を示している。
【００５２】以下の論理式は組合せＣを対象として説明
されるが、組合せＦに対しても同じように適用すること
ができる。
【００５３】 s ＝ -1, 1, 3, 5 s ＝ (負＝0)(正＝1,3,5) + (負＝1)(正＝0,2,4) + (負＝2)(正＝1,3,5) s ＝ x0Vx1Vx2Vx3Vx4Vx5Vx6 c1 ＝ -2, -1, 2, 3 c1 ＝ (正＝0,1)(負＝2) + (正＝0)(負＝1,2) + (正＝2,3)(負＝0) + (正＝3,4)(負＝1) + (正＝4.5)(負＝2) c1 ＝ 2+ (0:4)'2(5:6) + 0(0:4)1+ (5:6) + 2+ (0:4)4+ (0:4)'0(5:6) + 3+ (0:4)5(0:4)'1(5:6) + 4+ (0:4)2(5:6) （３×５ＡＯ） c2 ＝ 2, 3, 4, 5 c2 ＝ (負＝0)(正＝2,3,4,5) + (負＝1)(正＝3,4,5) ＋ (負＝2)(正＝4,5) c2 ＝ 2+ (0:4)0(5:6) + 3+ (0:4)1(5:6) + 4+ (0:4) （２×３ＡＯ）
【００５４】従つて、エレメント０からエレメント４ま
でのグループと、エレメント５からエレメント６のグル
ープの２つのグループのエレメントにおける出力が説明
された。図２３を参照して、最終的な出力を発生するた
めに必要な初期的な項目の作成を以下に説明する。
【００５５】Ａ１ 3(i:i+2) ＝ xixi+1xi+2 （３路のＡＮＤ） 2+ (i:i+2) ＝ xixi+1 + xixi+2 + xi+1xi+2 （２×３ＡＯ） 1+ (i:i+2) ＝ xi+xi+1+xi+2 （３路のＯＲ）
【００５６】
【数８】
【００５７】Ａ２、Ａ３ 2(i:i+1) ＝ xixi+i （２路のＡＮＤ） 1+ (i:i+2) ＝ (xi+xi+1) （２路のＯＲ） 1(i:i+1) ＝ (xiVxi+1) （２路の排他的ＯＲ）
【００５８】
【数９】
【００５９】Ｂ１ 0(0:4) ＝ 0(0:2)0(3:4) （２路のＡＮＤ） 1+ (0:4) ＝ 1+ (0:2) + 1+ (3:4) （２路のＯＲ） 2+ (0:4) ＝ 2+ (0:2) + 1+ (0:2)1+ (3:4) + 2(3;4) （２×３ＡＯ）
【００６０】
【数１０】
【００６１】 3+ (0:4) ＝ 3(0:2) + 2+ (0:2)1+ (3:4) + 1+ (0:2)2(3:4) （２×３ＡＯ） 4+ (0:4) ＝ 3(0:2)1+ (3:4) + 2+ (0:2)2(3:4) （２×２ＡＯ）
【００６２】
【数１１】
【００６３】 5(0:4) ＝ 3(0:2)2(3:4) （２路のＡＮＤ）
【００６４】
【数１２】
【００６５】Ｄ１ s ＝ x0Vx1Vx2Vx3Vx4Vx5Vx6 c1 ＝ -1, -2, 2, 3 c1 ＝ 2+ (0:4)'2(5:6) + 0(0:4)1+ (5:6) + 2+ (0:4)4+ (0:4)'0(5:6) + 3+ (0:4)5(0:4)' 1(5:6) + 4+ (0:4)2(5:6) （３×５ＡＯ） c2 ＝ 2+ (0:4)0(5:6) + 3(0:4)1(5:6) + 4+ (0:4) （２×３ＡＯ）
【００６６】Ｆ．タイプ３の７／３カウンタ タイプ３の７／３カウンタは正の符号（組合せＤ）か、
または負の符号（組合せＥ）を持つ４個のエレメント
と、これらのエレメントの符号とは反対の符号を持つ３
個のエレメントとの和に使用される。このカウンタは３
個の出力を発生する。即ち、それらは、正の符号（組合
せＤ）か、または負の符号（組合せＥ）かの必ずどちら
かである二次桁上げビツトと、二次桁上げビツトの符号
と反対の符号である一次桁上げビツト及び和のビツトと
である。図２０は、上述のセクシヨンＢで証明され、図
２０から明らかなように、同じ組合せ論理回路を使用し
た２つの組合せに対する入力及び出力を示している。
【００６７】この論理式は組合せＤを対象として導き出
されるが、組合せＥについても同じように適用される。
【００６８】 s ＝ -3, -1, 1, 3 s ＝ (負＝0)(正＝1,3) + (負＝1)(正＝0,2,4) + (負＝2)(正＝1,3) + (負＝3)(正＝0,2,4) s ＝ x0Vx1Vx2Vx3Vx4Vx5Vx6 c1 ＝ -3, -2, 1, 2 c1 ＝ (正＝0),(負＝2,3) + (正＝0,1)(負＝3) + (正＝1,2)(負＝0) + (正＝2,3)(負＝1) + (正＝3,4)(負＝2) + (正＝4)(負＝2,3) c1 ＝ 0(0:3)2+ (4:6) + 2+ (0:3)'3(4:6) + 1+ (0:3)3+ (0:3)'0(4:6) + 2+ (0:3)4(0:3)'1(4:6) + 3+ (0:3)2+ (4:6)3(4;6)' + 4(0:3)2+ (4:6) （３×６ＡＯ） c2 ＝ 1, 2, 3, 4 c2 ＝ (負＝0)(正＝1,2,3,4) + (負＝1)(正＝2,3,4) + (負＝2)(正＝3,4) + (負＝3)(正＝4) c2 ＝ (負＝0)(正＝1+) + (負＝1)(正＝2+) + (負＝2)(正＝3+) + (負＝3)(正＝4) c2 ＝ 1+ (0:3)1+ (4:6)' + 2+ (0:3)2+ (4:6)' + 3+ (0:3)3+ (4;6)' + 4(0:3) （２×４ＡＯ）
【００６９】図２４は最終的な出力を発生するために必
要な初期的な項の作成を説明するための図である。図２
１の各ブロツクの細部を以下に説明する。
【００７０】Ａ１、Ａ２ 2(i:i+1) ＝ xixi+1 （２路のＡＮＤ） 1+ (i:i+1) ＝ (xi+xi+1) （２路のＯＲ） 1(i:i+1) ＝ (xiVxi+1) （２路の排他的ＯＲ）
【００７１】
【数１３】
【００７２】Ａ３ 3(i:i+2) ＝ xixi+1xi+2 （３路のＡＮＤ）
【００７３】
【数１４】
【００７４】 2+ (i:i+2) ＝ (xixi+1 + xixi+2 + xi+1xi+2) （２×３ＡＯ）
【００７５】
【数１５】
【００７６】 1+ (i:i+2) ＝ xi+xi+1+xi+2 （３路のＯＲ）
【００７７】
【数１６】
【００７８】Ｂ１ 4(0:3) ＝ 2(0:1)2(2:3) （２路のＡＮＤ）
【００７９】
【数１７】
【００８０】 3+ (0:3) ＝ 2(0:1)1+ (2:3) + 1+ (0:1)2(2:3) （２×２ＡＯ）
【００８１】
【数１８】
【００８２】 2+ (0:3) ＝ 2(0:1) + 1+ (0:1)1+ (2:3) + 2(2:3) （２×３ＡＯ）
【００８３】
【数１９】
【００８４】 1+ (0:3) ＝ 1+ (0:1) + 1+ (2:3) （２路のＯＲ） 0(0:3) ＝ 0(0:1)0(2:3) （２路のＡＮＤ）Ｄ１ s ＝ x0Vx1Vx2Vx3Vx4Vx5Vx6 c1 ＝ -2, -3, 1, 2 c1 ＝ 0(0:3)2+ (4:6) + 2+ (0:3)'3(4:6) + 1+ (0:3) 3+ (0:3)0(4:6) + 2+ (0:3)4(0:3)1(4:6) + 3+ (0:3)2+ (4:6)3(4:6)' + 4(0:3)2+ (4:6) （３×６ＡＯ） c2 ＝ 1+ (0:3)1+ (4:6)' + 2+ (0:3)2+ (4:6)' + 3+ (0:3)3(4:6)' + 4(0:3) （２×４ＡＯ）
【００８５】従つて、図２１乃至図２４の回路の実施例
は、７入力ラインx0乃至x6と、３出力ラインC2、C1及びS
と、入力ラインX0乃至X6からの組合せで７デイジツト入
力値を受け取り、そして出力ラインC2、C1及びSに３デ
イジツト出力値を発生する幾つかの段の論理素子とを示
している。データ処理システムにおいて、図２１乃至図
２４の４つの回路の実施例は、図１７乃至図２０に従つ
て７つの入力デイジツトの相次ぐグループを分類し、そ
して選択回路に入力する適当なテスト回路によつて選択
することができる。
【００８６】実際的なアプリケーシヨン 本発明の７／３カウンタの実際のアプリケーシヨンは、
図３１及び図３２を参照すれば理解できる。図３１にお
いて、２つの１６ビツト数Ａ及びＢの掛け算が示されて
いる。この表示は通常の表示法で示されており、上述の
ワングの刊行物に使用されている。乗算をされる各数字
はａ0からａ15までの昇順位の配列で数字Ａのビツトを
示す１６ビツトと、ｂ0からｂ15まで昇順位の配列で数
字Ｂのビツトを示す１６ビツトとを含んでいる。周知の
ように、乗算処理は、図３１に示されているような部分
積マトリツクスによつて表わすことができる。マトリツ
クスの各行は、ＡがＢの夫々のビツトによつて掛け合わ
せることを表わし、各行の各位は、Ａの夫々のビツトが
Ｂの夫々のビツトによつて掛け合わされることを表わ
す。通常、ａiｂjの積はＡＮＤ論理演算で表わされる。
【００８７】本発明の７／３カウンタを用いた上述のペ
ザリス形式（Pezaris-Type）のアレイ乗算器中の部分積
マトリツクスを実行する目的のために、部分積マトリツ
クスは、サブマトリツクス１乃至サブマトリツクス４か
ら成る４つのサブマトリツクスに分割される。サブマト
リツクス１、２及び３の各列は７／３カウンタの特定の
タイプによつて実行することができ、その出力は図３２
に示したようにサブマトリツクス１からサブマトリツク
ス４へ降順位にカスケードしている。
【００８８】図３２はすべてのサブマトリツクスを通し
て延びた列ｚに沿つて取られた部分積マトリツクスの垂
直方向の切片を示している。図３２から理解できるよう
に、サブマトリツクス１の列に対して７／３カウンタを
使用することは、サブマトリツクスの７つの行を縮小し
ており、他方、サブマトリツクス２及び３において７／
３カウンタを使用することは、最大４つの行を縮小して
いる。サブマトリツクス４は４／３の縮小を暗示してお
り、最終結果は、３／２カウンタを使用した３／１の縮
小によつて得られる。
【００８９】図３１のマトリツクスにおいて、列ｚ中の
すべての７／３カウンタは、サブマトリツクス１、２及
び３についてはタイプ１の７／３カウンタである。サブ
マトリツクス４のためのすべてのカウンタは、すべてタ
イプ２の７／３カウンタである。列ｚ中以外の他の７／
３カウンタは、サブマトリツクス１、２及び３のカウン
タについては、すべてタイプ０の７／３カウンタであ
る。
【００９０】図３２に示されたサブマトリツクス１にお
いて、カウンタ２００は、サブマトリツクス１中の列ｚ
の部分のすべての項を入力として受け取つている。各項
は数字Ａ及びＢの夫々のビツトの積を表わしており、こ
れらの積はＡＮＤゲート中のビツトを組合せることによ
つて作られる。例えば、ＡＮＤゲート２０１は部分積ａ
15ｂ0を発生するためにビツトａ15及びｂ0を組合せる。
サブマトリツクス１に含まれた列ｚの部分のすべての部
分積はカウンタ２００の入力として与えられる。７個の
部分積よりも少ない部分積を持つ他の列においては、特
別の入力として０を受け取る。カウンタ２００は、サブ
マトリツクス２の中の関連する７／３カウンタに送られ
る出力、S、C1及びC2を発生する。サブマトリツクス２中
の列ｚの部分において、７／３カウンタ２２０は、カウ
ンタ２００により発生されたS出力と、マトリツクス１
の行ｚ−１中のカウンタ２０２によつて発生されたC1出
力と、サブマトリツクス１の列ｚ−２の中のカウンタ２
０３によつて発生されたC2出力とを受け取る。更に、サ
ブマトリツクス２の列ｚ中のカウンタ２２０は、その列
中の４つの部分積を受け取り、そして、S、C1及びC2出
力を発生するために、上述したようにそれらを組合せ
る。サブマトリツクス３の列ｚ中のタイプ１の７／３カ
ウンタ２３０は、カウンタ２２０によつて発生されたS
出力と、サブマトリツクス２の列ｚ−１中のタイプ０の
７／３カウンタから２２２によつて発生されたC1出力
と、サブマトリツクス２の列ｚ−２の中のカウンタ２２
３のタイプ０の７／３カウンタのC2出力とを受け取る。
加えて、サブマトリツクス３の列ｚ中の４つの部分的な
項がカウンタ２３０の入力として与えられる。サブマト
リツクス４の列の部分中のカウンタは４／３の縮小を行
なう。例えば列ｚの部分にあるタイプ２の７／３カウン
タ２４０は、サブマトリツクス３の列ｚ、ｚ−１及びｚ
−２の中のカウンタ２３０、２３２及び２３３からの３
つのカウンタ出力を受け取り、サブマトリツクス４の中
の列ｚの部分にある１つの部分積ａ0ｂ15とこれらのカ
ウンタ出力とを組合せる。カウンタ２４０への残りの３
つの入力は０である。
【００９１】最終的な積Ｐは、昇順に配列されたビツト
ｐ0乃至ｐ31を含む３２ビツト数である。これらのビツ
トは、図３２に示された３／１加算演算によつて発生さ
れる。最終積の最下位のビツトｐ0は、部分積ａ0ｂ0を
発生するＡＮＤゲート１９９の出力として単純に取り出
される。他のすべてのビツトはカスケード接続された３
／２加算器（または、カウンタ）によつて発生される。
例えば、部分積マトリツクス中の列ｚの下に位置付けら
れた積のビツトｐ15は、図示されたように接続された３
／２加算器２５０及び２６０によつて発生される。加算
器２５０を含む３／２加算器の最初の行は、サブマトリ
ツクス４のすべてのカウンタと、サブマトリツクス３の
中の列ｚ−１で始まりサブマトリツクス３、２及び１を
通して上右に昇順する列中の最も低位のカウンタを含ん
で、図３１の部分積マトリツクス中の７／３カウンタに
よつて発生される出力を３／２に縮小する。加算器２５
０を含む列中の各３／２加算器は和の出力（S）及び桁
上げの出力（C）を発生するために、図示されたように
３つの入力を組合せる。これらの出力は加算器２６０を
含む３／２加算器の行中で組合せられる。これらの３つ
の３／２加算器の各々は、その真上にある３／２加算器
の出力Sを入力として受け取り、右上の加算器からの出力
Cを入力として受け取り、そして、それ自身の行の中の
右の加算器からの出力Cを入力として夫々受け取る。３
／２加算器の最も低位の行からの出力Sは積Ｐのビツト
として与えられる。
【０１００】以上、汎用７／３カウンタが示され、その
実用的な実施例が説明された。ペザリス形式の３／２カ
ウンタに対して本発明の７／３カウンタを使用すると、
２の補数のアレイ乗算器の実施例に必要とされるカウン
タの数と、カウンタの段数とを顕著に少なくすることが
できる。以上説明された本発明の実施例は、当業者によ
つて種々の変更を施すことができるのは自明である。
【０１０１】
【発明の効果】本発明は高速度で実用的な７／３カウン
タを与え、しかも、論理演算のハードウエアの段数の少
ない論理演算回路を提供することができる。
【図面の簡単な説明】
【図１】７個の入力デイジツトの交換性組合せの作表的
な表示により組合せＡを示す図である。
【図２】７個の入力デイジツトの交換性組合せの作表的
な表示により組合せＢを示す図である。
【図３】７個の入力デイジツトの交換性組合せの作表的
な表示により組合せＣを示す図である。
【図４】７個の入力デイジツトの交換性組合せの作表的
な表示により組合せＤを示す図である。
【図５】７個の入力デイジツトの交換性組合せの作表的
な表示により組合せＥを示す図である。
【図６】７個の入力デイジツトの交換性組合せの作表的
な表示により組合せＦを示す図である。
【図７】７個の入力デイジツトの交換性組合せの作表的
な表示により組合せＧを示す図である。
【図８】７個の入力デイジツトの交換性組合せの作表的
な表示により組合せＨを示す図である。
【図９】７入力デイジツトの和の組合せを表示する３デ
イジツトの出力の作表的な表示により組合せＡを示す図
である。
【図１０】７入力デイジツトの和の組合せを表示する３
デイジツトの出力の作表的な表示により組合せＢを示す
図である。
【図１１】７入力デイジツトの和の組合せを表示する３
デイジツトの出力の作表的な表示により組合せＣを示す
図である。
【図１２】７入力デイジツトの和の組合せを表示する３
デイジツトの出力の作表的な表示により組合せＤを示す
図である。
【図１３】７入力デイジツトの和の組合せを表示する３
デイジツトの出力の作表的な表示により組合せＥを示す
図である。
【図１４】７入力デイジツトの和の組合せを表示する３
デイジツトの出力の作表的な表示により組合せＦを示す
図である。
【図１５】７入力デイジツトの和の組合せを表示する３
デイジツトの出力の作表的な表示により組合せＧを示す
図である。
【図１６】７入力デイジツトの和の組合せを表示する３
デイジツトの出力の作表的な表示により組合せＨを示す
図である。
【図１７】正の符号と負の符号の組合せを持つ同じ組合
せを有し、７入力デイジツトの和の組合せを表示する３
デイジツトの出力の修正した作表的な表示により組合せ
Ａ及びＨを示す図である。
【図１８】正の符号と負の符号の組合せを持つ同じ組合
せを有し、７入力デイジツトの和の組合せを表示する３
デイジツトの出力の修正した作表的な表示により組合せ
Ｂ及びＧを示す図である。
【図１９】正の符号と負の符号の組合せを持つ同じ組合
せを有し、７入力デイジツトの和の組合せを表示する３
デイジツトの出力の修正した作表的な表示により組合せ
Ｃ及びＦを示す図である。
【図２０】正の符号と負の符号の組合せを持つ同じ組合
せを有し、７入力デイジツトの和の組合せを表示する３
デイジツトの出力の修正した作表的な表示により組合せ
Ｄ及びＥを示す図である。
【図２１】本発明に従つて構成されたタイプ０の７／３
カウンタの実施例の回路を示すブロツク図である。
【図２２】本発明に従つて構成されたタイプ１の７／３
カウンタの実施例の回路を示すブロツク図である。
【図２３】本発明に従つて構成されたタイプ２の７／３
カウンタの実施例の回路を示すブロツク図である。
【図２４】本発明に従つて構成されたタイプ３の７／３
カウンタの実施例の回路を示すブロツク図である。
【図２５】図２１に示したタイプ０の７／３カウンタに
含まれたブロツク図の細部を説明するための論理図であ
る。
【図２６】図２１に示したタイプ０の７／３カウンタに
含まれたブロツク図の細部を説明するための論理図であ
る。
【図２７】図２１に示したタイプ０の７／３カウンタに
含まれたブロツク図の細部を説明するための論理図であ
る。
【図２８】図２１に示したタイプ０の７／３カウンタに
含まれたブロツク図の細部を説明するための論理図であ
る。
【図２９】図２１に示したタイプ０の７／３カウンタに
含まれたブロツク図の細部を説明するための論理図であ
る。
【図３０】図２１に示したタイプ０の７／３カウンタに
含まれたブロツク図の細部を説明するための論理図であ
る。
【図３１】１６ビツト×１６ビツト乗算器における本発
明の７／３カウンタの実用的な実施例を説明するための
図である。
【図３２】図３１の乗算器のサブマトリツクスの相互接
続及び出力の細部を説明するための図である。
【符号の説明】
【数２０】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エリツク・マーク・シユワルツ アメリカ合衆国カリフオルニア州、スタン フオード、エスコンデイド・ビレツジ、５ エツチ バーンズ・ホール （番地なし)

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 c2、c1及びsが、符号を付された入力ビ
    ツトx6、x5、x4、x3、x2、x1及びx0を含む７ビツト入力
    の活動ビツトの数値を表示するように、和ビツト
    （S）、第１の桁上げビツト（C1）及び第２の桁上げビ
    ツト（C2）を含む３ビツト出力を発生するための７ビツ
    ト入力３ビツト出力のカウンタにおいて、 「V」は排他的ＯＲ論理演算を表わすものとして、 S ＝ x0Vx1Vx2Vx3Vx4Vx5Vx6 に従つて和ビツトを発生するために、７ビツト入力に応
    答する排他的ＯＲ手段と、 ７個のビツトの和の第１の範囲に対応する第１のビツト
    符号パターン、または、７個のビツトの和の第２の範囲
    に対応する、該第１のビツト符号パターンとは反対の符
    号パターンである第２のビツト符号パターンを有する７
    個のビツトのグループをC1及びC2に組合せる論理手段と
    からなる７ビツト入力３ビツト出力のカウンタ。
  2. 【請求項２】式Γ+ (α:β)は上記７個のビツトのうちの
    α乃至βの範囲の少なくともΓ個のビツトが「オン」で
    あることを意味し、かつ、アポストロフイ「'」は論理
    的反転を表わすものとして、 ７個のビツトの和の上記第１の範囲が０乃至７であり、
    ７個のビツトの和の上記第２の範囲が−７乃至０である
    とき、 上記論理手段は、下記の論理関係 c1 ＝ 4+ (0:6)'2+ (0:6) + 6+ (0:6)、 c2 ＝ 4+ (0:6) に従つてc1及びc2を発生することを特徴とする請求項１
    に記載の７ビツト入力３ビツト出力のカウンタ。
  3. 【請求項３】 Γ+ (α:β)は、上記７個のビツトのうち
    のα乃至βの範囲内の少なくともΓ個のビツトが「オ
    ン」であることを意味し、式Γ+ (α:β)'は、上記７個
    のビツトのうちのα乃至βの範囲内の少なくともΓ個の
    ビツトが「オフ」であることを意味し、式Γ(α:β)は
    上記７個のビツトのうちのα乃至βの範囲のうちのΓ個
    のビツトが「オン」であることを意味し、xiバーはｉ番
    目のビツトxiが「オフ」であることを意味するものとし
    て、 和の上記第１の範囲が−１乃至６であり、和の上記第２
    の範囲が１乃至−６であるとき、上記論理手段は、下記
    の論理関係、 【数１２】 に従つてc1及びc2を計算することを特徴とする請求項１
    に記載の７ビツト入力３ビツト出力のカウンタ。
  4. 【請求項４】 Γ+ (α:β)は、上記７個のビツトのうち
    のα乃至βの範囲内の少なくともΓ個のビツトが「オ
    ン」であることを意味し、式Γ+ (α:β)'は、上記７個
    のビツトのうちのα乃至βの範囲内の少なくともΓ個の
    ビツトが「オフ」であることを意味し、式Γ(α:β)は
    上記７個のビツトのうちのα乃至βの範囲のΓ個のビツ
    トが「オン」であることを意味するものとして、 和の上記第１の範囲が−２乃至５であり、和の上記第２
    の範囲が２乃至−５であるとき、上記論理手段は、下記
    の論理関係、 c1 ＝ 2+ (0:4)'2(5:6) + 0(0:4)1+ (5:6) + 2+ (0:4)4+ (0:4)' 0(5:6) + 3+ (0:4)5(0:4)'1(5:6) + 4+ (0:4)2(5:6)、 c2 ＝ 2+ (0:4)0(5:6) + 3+ (0:4)1(5:6) + 4+ (0:4)、 に従つてc1及びc2を計算することを特徴とする請求項１
    に記載の７ビツト入力３ビツト出力のカウンタ。
  5. 【請求項５】 Γ+ (α:β)は、上記７個のビツトのうち
    のα乃至βの範囲内の少なくともΓ個のビツトが「オ
    ン」であることを意味し、Γ+ (α:β)'は、上記７個の
    ビツトのうちのα乃至βの範囲内の少なくともΓ個のビ
    ツトが「オフ」であることを意味し、Γ(α:β)は上記
    ７個のビツトのうちのα乃至βの範囲のΓ個のビツトが
    「オン」であることを意味し、Γ(α:β)'は上記７個の
    ビツトのうちのα乃至βの範囲のΓ個のビツトが「オ
    フ」であることを意味するものとして、 和の上記第１の範囲が−３乃至４であり、和の上記第２
    の範囲が３乃至−４であるとき、上記論理手段は、下記
    の論理関係、 c1 ＝ 0(0:3)2+ (4:6) + 2+ (0:3)'3(4:6) + 1+ (0:3)3+ (0:3)0(4:6) + 2+ (0:3)4(0:3)'1(4:6) + 3+ (0:3)2+ (4:6)3(4:6)' + 4(0:3)2+ (4:6)、 c2 ＝ 1+ (0:3)1+ (4:6)' + 2+ (0:3)2+ (4:6)' + 3+ (0:3)3(4:6)' + 4(0:3)、 に従つてc1及びc2を計算することを特徴とする請求項１
    に記載の７ビツト入力３ビツト出力のカウンタ。
JP4142057A 1991-06-05 1992-05-08 ７ビツト入力３ビツト出力のカウンタ Expired - Lifetime JPH0823813B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/711,182 US5187679A (en) 1991-06-05 1991-06-05 Generalized 7/3 counters
US711182 1991-06-05

Publications (2)

Publication Number Publication Date
JPH05150947A true JPH05150947A (ja) 1993-06-18
JPH0823813B2 JPH0823813B2 (ja) 1996-03-06

Family

ID=24857079

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4142057A Expired - Lifetime JPH0823813B2 (ja) 1991-06-05 1992-05-08 ７ビツト入力３ビツト出力のカウンタ

Country Status (2)

Country Link
US (1) US5187679A (ja)
JP (1) JPH0823813B2 (ja)

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5541865A (en) * 1993-12-30 1996-07-30 Intel Corporation Method and apparatus for performing a population count operation
US5576765A (en) * 1994-03-17 1996-11-19 International Business Machines, Corporation Video decoder
US5642306A (en) * 1994-07-27 1997-06-24 Intel Corporation Method and apparatus for a single instruction multiple data early-out zero-skip multiplier
US6275834B1 (en) * 1994-12-01 2001-08-14 Intel Corporation Apparatus for performing packed shift operations
EP0795155B1 (en) * 1994-12-01 2003-03-19 Intel Corporation A microprocessor having a multiply operation
US6738793B2 (en) * 1994-12-01 2004-05-18 Intel Corporation Processor capable of executing packed shift operations
ZA9510127B (en) * 1994-12-01 1996-06-06 Intel Corp Novel processor having shift operations
EP1265132A3 (en) 1994-12-02 2005-02-09 Intel Corporation Microprocessor with packing operation of composite operands
US5819101A (en) * 1994-12-02 1998-10-06 Intel Corporation Method for packing a plurality of packed data elements in response to a pack instruction
US5752001A (en) * 1995-06-01 1998-05-12 Intel Corporation Method and apparatus employing Viterbi scoring using SIMD instructions for data recognition
US5721892A (en) * 1995-08-31 1998-02-24 Intel Corporation Method and apparatus for performing multiply-subtract operations on packed data
US6385634B1 (en) * 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
US7395298B2 (en) * 1995-08-31 2008-07-01 Intel Corporation Method and apparatus for performing multiply-add operations on packed data
US5983253A (en) * 1995-09-05 1999-11-09 Intel Corporation Computer system for performing complex digital filters
US6237016B1 (en) 1995-09-05 2001-05-22 Intel Corporation Method and apparatus for multiplying and accumulating data samples and complex coefficients
US6470370B2 (en) 1995-09-05 2002-10-22 Intel Corporation Method and apparatus for multiplying and accumulating complex numbers in a digital filter
US5936872A (en) * 1995-09-05 1999-08-10 Intel Corporation Method and apparatus for storing complex numbers to allow for efficient complex multiplication operations and performing such complex multiplication operations
US6058408A (en) * 1995-09-05 2000-05-02 Intel Corporation Method and apparatus for multiplying and accumulating complex numbers in a digital filter
US5822459A (en) * 1995-09-28 1998-10-13 Intel Corporation Method for processing wavelet bands
US5984515A (en) * 1995-12-15 1999-11-16 Intel Corporation Computer implemented method for providing a two dimensional rotation of packed data
US5935240A (en) * 1995-12-15 1999-08-10 Intel Corporation Computer implemented method for transferring packed data between register files and memory
US5815421A (en) * 1995-12-18 1998-09-29 Intel Corporation Method for transposing a two-dimensional array
US5757432A (en) * 1995-12-18 1998-05-26 Intel Corporation Manipulating video and audio signals using a processor which supports SIMD instructions
WO1997024681A1 (en) * 1995-12-19 1997-07-10 Intel Corporation A computer system performing a two-dimensional rotation of packed data representing multimedia information
US5835748A (en) * 1995-12-19 1998-11-10 Intel Corporation Method for executing different sets of instructions that cause a processor to perform different data type operations on different physical registers files that logically appear to software as a single aliased register file
US6792523B1 (en) 1995-12-19 2004-09-14 Intel Corporation Processor with instructions that operate on different data types stored in the same single logical register file
US5701508A (en) 1995-12-19 1997-12-23 Intel Corporation Executing different instructions that cause different data type operations to be performed on single logical register file
US5857096A (en) * 1995-12-19 1999-01-05 Intel Corporation Microarchitecture for implementing an instruction to clear the tags of a stack reference register file
US5940859A (en) 1995-12-19 1999-08-17 Intel Corporation Emptying packed data state during execution of packed data instructions
US5852726A (en) * 1995-12-19 1998-12-22 Intel Corporation Method and apparatus for executing two types of instructions that specify registers of a shared logical register file in a stack and a non-stack referenced manner
US5787026A (en) * 1995-12-20 1998-07-28 Intel Corporation Method and apparatus for providing memory access in a processor pipeline
US5907842A (en) * 1995-12-20 1999-05-25 Intel Corporation Method of sorting numbers to obtain maxima/minima values with ordering
US6036350A (en) * 1995-12-20 2000-03-14 Intel Corporation Method of sorting signed numbers and solving absolute differences using packed instructions
US5880979A (en) * 1995-12-21 1999-03-09 Intel Corporation System for providing the absolute difference of unsigned values
US5742529A (en) * 1995-12-21 1998-04-21 Intel Corporation Method and an apparatus for providing the absolute difference of unsigned values
US5983257A (en) * 1995-12-26 1999-11-09 Intel Corporation System for signal processing using multiply-add operations
US5793661A (en) * 1995-12-26 1998-08-11 Intel Corporation Method and apparatus for performing multiply and accumulate operations on packed data
US5740392A (en) * 1995-12-27 1998-04-14 Intel Corporation Method and apparatus for fast decoding of 00H and OFH mapped instructions
US5764943A (en) * 1995-12-28 1998-06-09 Intel Corporation Data path circuitry for processor having multiple instruction pipelines
US6092184A (en) * 1995-12-28 2000-07-18 Intel Corporation Parallel processing of pipelined instructions having register dependencies
US5835392A (en) * 1995-12-28 1998-11-10 Intel Corporation Method for performing complex fast fourier transforms (FFT's)
US5862067A (en) * 1995-12-29 1999-01-19 Intel Corporation Method and apparatus for providing high numerical accuracy with packed multiply-add or multiply-subtract operations
US5621674A (en) * 1996-02-15 1997-04-15 Intel Corporation Computer implemented method for compressing 24 bit pixels to 16 bit pixels
US6009191A (en) * 1996-02-15 1999-12-28 Intel Corporation Computer implemented method for compressing 48-bit pixels to 16-bit pixels
US5959636A (en) * 1996-02-23 1999-09-28 Intel Corporation Method and apparatus for performing saturation instructions using saturation limit values
US5822232A (en) * 1996-03-01 1998-10-13 Intel Corporation Method for performing box filter
US6070237A (en) * 1996-03-04 2000-05-30 Intel Corporation Method for performing population counts on packed data types
US5835782A (en) * 1996-03-04 1998-11-10 Intel Corporation Packed/add and packed subtract operations
US5831885A (en) * 1996-03-04 1998-11-03 Intel Corporation Computer implemented method for performing division emulation
US5881279A (en) * 1996-11-25 1999-03-09 Intel Corporation Method and apparatus for handling invalid opcode faults via execution of an event-signaling micro-operation
US6014684A (en) * 1997-03-24 2000-01-11 Intel Corporation Method and apparatus for performing N bit by 2*N-1 bit signed multiplication
US6125379A (en) * 1998-02-11 2000-09-26 The Research Foundation Of State University Of New York Parallel VLSI shift switch logic devices
US6081824A (en) * 1998-03-05 2000-06-27 Intel Corporation Method and apparatus for fast unsigned integral division
US6418529B1 (en) 1998-03-31 2002-07-09 Intel Corporation Apparatus and method for performing intra-add operation
US6041404A (en) 1998-03-31 2000-03-21 Intel Corporation Dual function system and method for shuffling packed data elements
US7392275B2 (en) * 1998-03-31 2008-06-24 Intel Corporation Method and apparatus for performing efficient transformations with horizontal addition and subtraction
US7395302B2 (en) 1998-03-31 2008-07-01 Intel Corporation Method and apparatus for performing horizontal addition and subtraction
US6883011B2 (en) * 2000-08-04 2005-04-19 Arithmatica Limited Parallel counter and a multiplication logic circuit
GB2365636B (en) * 2000-08-04 2005-01-05 Automatic Parallel Designs Ltd A parallel counter and a multiplication logic circuit
US20050021585A1 (en) * 2000-08-04 2005-01-27 Dmitriy Rumynin Parallel counter and a logic circuit for performing multiplication
US7136888B2 (en) * 2000-08-04 2006-11-14 Arithmatica Limited Parallel counter and a logic circuit for performing multiplication
US7155601B2 (en) * 2001-02-14 2006-12-26 Intel Corporation Multi-element operand sub-portion shuffle instruction execution
GB2373602B (en) 2001-03-22 2004-11-17 Automatic Parallel Designs Ltd A multiplication logic circuit
US7818356B2 (en) * 2001-10-29 2010-10-19 Intel Corporation Bitstream buffer manipulation with a SIMD merge instruction
US7725521B2 (en) * 2001-10-29 2010-05-25 Intel Corporation Method and apparatus for computing matrix transformations
US7631025B2 (en) * 2001-10-29 2009-12-08 Intel Corporation Method and apparatus for rearranging data between multiple registers
US7685212B2 (en) * 2001-10-29 2010-03-23 Intel Corporation Fast full search motion estimation with SIMD merge instruction
US7624138B2 (en) 2001-10-29 2009-11-24 Intel Corporation Method and apparatus for efficient integer transform
US20040054877A1 (en) 2001-10-29 2004-03-18 Macy William W. Method and apparatus for shuffling data
US7430578B2 (en) * 2001-10-29 2008-09-30 Intel Corporation Method and apparatus for performing multiply-add operations on packed byte data
US7739319B2 (en) * 2001-10-29 2010-06-15 Intel Corporation Method and apparatus for parallel table lookup using SIMD instructions
GB2383435A (en) * 2001-12-18 2003-06-25 Automatic Parallel Designs Ltd Logic circuit for performing modular multiplication and exponentiation
US7047383B2 (en) * 2002-07-11 2006-05-16 Intel Corporation Byte swap operation for a 64 bit operand
US7260595B2 (en) * 2002-12-23 2007-08-21 Arithmatica Limited Logic circuit and method for carry and sum generation and method of designing such a logic circuit
GB2398944B (en) * 2003-01-14 2005-07-20 Arithmatica Ltd A logic circuit
US7042246B2 (en) * 2003-02-11 2006-05-09 Arithmatica Limited Logic circuits for performing threshold functions
US7308471B2 (en) 2003-03-28 2007-12-11 Arithmatica Limited Method and device for performing operations involving multiplication of selectively partitioned binary inputs using booth encoding
EP1643356B1 (en) * 2003-05-23 2010-01-06 Nippon Telegraph and Telephone Corporation Parallel processing device and parallel processing method
WO2004104820A2 (en) * 2003-05-23 2004-12-02 Arithmatica Limited A sum bit generation circuit
CN101258464A (zh) * 2005-09-05 2008-09-03 Nxp股份有限公司 全加器模块和使用该全加器模块的乘法器装置
US8078836B2 (en) 2007-12-30 2011-12-13 Intel Corporation Vector shuffle instructions operating on multiple lanes each having a plurality of data elements using a common set of per-lane control bits

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59108145A (ja) * 1982-12-11 1984-06-22 Mamoru Tanaka 多入力加算器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3636334A (en) * 1969-01-02 1972-01-18 Univ California Parallel adder with distributed control to add a plurality of binary numbers
US3603776A (en) * 1969-01-15 1971-09-07 Ibm Binary batch adder utilizing threshold counters
FR2101005B1 (ja) * 1970-08-05 1976-07-09 Lekarski Simeon
US3723715A (en) * 1971-08-25 1973-03-27 Ibm Fast modulo threshold operator binary adder for multi-number additions
US3757098A (en) * 1972-05-12 1973-09-04 Rca Corp Carry generation means for multiple character adder
US4168530A (en) * 1978-02-13 1979-09-18 Burroughs Corporation Multiplication circuit using column compression
US4399517A (en) * 1981-03-19 1983-08-16 Texas Instruments Incorporated Multiple-input binary adder
FR2505581A1 (fr) * 1981-05-08 1982-11-12 Labo Cent Telecommunicat Compteur parallele et application a la realisation d'un additionneur binaire
US4589019A (en) * 1983-04-22 1986-05-13 Rca Corporation Digital adder including counter coupled to individual bits of the input
US4594679A (en) * 1983-07-21 1986-06-10 International Business Machines Corporation High speed hardware multiplier for fixed floating point operands
US4604723A (en) * 1983-10-17 1986-08-05 Sanders Associates, Inc. Bit-slice adder circuit
US4607176A (en) * 1984-08-22 1986-08-19 The United States Of America As Represented By The Secretary Of The Air Force Tally cell circuit
US4706210A (en) * 1984-12-13 1987-11-10 The Johns Hopkins University Guild array multiplier for binary numbers in two's complement notation
US4796219A (en) * 1987-06-01 1989-01-03 Motorola, Inc. Serial two's complement multiplier
US4918639A (en) * 1987-11-03 1990-04-17 International Business Machines Corporation Overlapped multiple-bit scanning multiplication system with banded partial product matrix
KR920007505B1 (ko) * 1989-02-02 1992-09-04 정호선 신경회로망을 이용한 곱셈기

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59108145A (ja) * 1982-12-11 1984-06-22 Mamoru Tanaka 多入力加算器

Also Published As

Publication number Publication date
JPH0823813B2 (ja) 1996-03-06
US5187679A (en) 1993-02-16

Similar Documents

Publication Publication Date Title
JPH05150947A (ja) ７ビツト入力３ビツト出力のカウンタ
EP0239899B1 (en) Multiplier array circuit
Stakhov Brousentsov's ternary principle, Bergman's number system and ternary mirror-symmetrical arithmetic
US5465226A (en) High speed digital parallel multiplier
US4623982A (en) Conditional carry techniques for digital processors
JPS6217770B2 (ja)
JPH05233228A (ja) 浮動小数点演算装置およびその演算方法
Hiasat A reverse converter and sign detectors for an extended RNS five-moduli set
EP2138931A1 (en) Combined polynomial and natural multiplier architecture
US5122982A (en) Carry generation method and apparatus
JPH03116326A (ja) 高速並列乗算器回路
JP3556950B2 (ja) 高速算術演算装置のけた上げ先見加算器段の数を減少させる構造及び方法
JP3256251B2 (ja) 乗算器
Dakhole et al. Multi-digit quaternary adder on programmable device: Design & verification
Goyal et al. VHDL implementation of fast multiplier based on Vedic mathematic using modified square root carry select adder
KR0152911B1 (ko) 병렬승산기
Cardarilli et al. RNS-to-binary conversion for efficient VLSI implementation
Mekhallalati et al. New high radix maximally-redundant signed digit adder
US6484193B1 (en) Fully pipelined parallel multiplier with a fast clock cycle
JPH076024A (ja) 十進数乗算器
JPH01302426A (ja) 高速並列乗算回路
JP2518548B2 (ja) 多入力加算回路
Santhi et al. Realization of parallel prefix adders for power and speed critical applications
JP3201231B2 (ja) 単位加算器
JPH07141150A (ja) 乗算器