JPS59108145A - 多入力加算器 - Google Patents
多入力加算器Info
- Publication number
- JPS59108145A JPS59108145A JP21752882A JP21752882A JPS59108145A JP S59108145 A JPS59108145 A JP S59108145A JP 21752882 A JP21752882 A JP 21752882A JP 21752882 A JP21752882 A JP 21752882A JP S59108145 A JPS59108145 A JP S59108145A
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- JP
- Japan
- Prior art keywords
- partial sum
- input
- bits
- signal
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/607—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers number-of-ones counters, i.e. devices for counting the number of input lines set to ONE among a plurality of input lines, also called bit counters or parallel counters
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多入力加算器に関する。
それぞれ又ビットから構成されるｎ個のデータ＝Ｄｏ＋
Ｄ＋、５２＝Ｓｌ＋Ｄ２． ・・・、Ｓ＝Ｓ ＝Ｓ
、、＋Ｄ として求める逐次加算方式が主流であっ
た。これに対して、各データ中のウェイトの等しいヒツ
トごとに、その和を複数の多入力加算器によって、同時
に作り出す方式はデータの故を大きく圧縮することがで
き、演算速度の向上が図れるため、近年注目を集めてい
る。
Ｄ＋、５２＝Ｓｌ＋Ｄ２． ・・・、Ｓ＝Ｓ ＝Ｓ
、、＋Ｄ として求める逐次加算方式が主流であっ
た。これに対して、各データ中のウェイトの等しいヒツ
トごとに、その和を複数の多入力加算器によって、同時
に作り出す方式はデータの故を大きく圧縮することがで
き、演算速度の向上が図れるため、近年注目を集めてい
る。
この多入力加算器は、入力信号中に存在する］”の個数
をカウントするものであるが、入力信号中での１”の分
布がランダムであるため、その構成は複雑にならざるを
得なかった。従来考案されている多入力加算器の構成法
の主なものは、フルアダーを巧妙に組み合せたものと、
“ｌ”の個数に実質的に比例した電圧なり電流なりのア
ナログ量を求め、これを八り変換して結果を得る方式の
２通りである。しかし、人力信号数が増えるにつれて、
υ’＋Ｈｆではデバイス間の配線が複雑になり、後者で
はＡＤ変換器の構成が困難なものとなる。
をカウントするものであるが、入力信号中での１”の分
布がランダムであるため、その構成は複雑にならざるを
得なかった。従来考案されている多入力加算器の構成法
の主なものは、フルアダーを巧妙に組み合せたものと、
“ｌ”の個数に実質的に比例した電圧なり電流なりのア
ナログ量を求め、これを八り変換して結果を得る方式の
２通りである。しかし、人力信号数が増えるにつれて、
υ’＋Ｈｆではデバイス間の配線が複雑になり、後者で
はＡＤ変換器の構成が困難なものとなる。
本発明は、前者に比べ、その構成法が単純かつ規則的で
あり、後者に比べては、信号の取り扱いかデジタル的で
あってＡＤ変換器を必要としないという利点をもつ。
あり、後者に比べては、信号の取り扱いかデジタル的で
あってＡＤ変換器を必要としないという利点をもつ。
本発明では、多入力加算器への入力信号を分割し、分割
された人力信号中に含まれる′ｌ°の（固数ｊを部分和
として、次のように表して用いる。
された人力信号中に含まれる′ｌ°の（固数ｊを部分和
として、次のように表して用いる。
但し−ｍは一つの分割された入力信号の組に含まれる人
力信号数である。このとき、部分和信号はｍ＋ｌヒツト
になる。この信号は、０からｍまでのウェイトを持つｍ
ｌ−１ビツトを一力の端からλｌｌ′ｊに並べたもので
、その中の一つたけか１”となる。
力信号数である。このとき、部分和信号はｍ＋ｌヒツト
になる。この信号は、０からｍまでのウェイトを持つｍ
ｌ−１ビツトを一力の端からλｌｌ′ｊに並べたもので
、その中の一つたけか１”となる。
第１図は、従来の如く表された、ｍ＝４の二つの部分和
信号を加算する回路である。各信号線の所にある数字は
、その位置のヒｙ ｔ−のウニ、４ トを示している。
信号を加算する回路である。各信号線の所にある数字は
、その位置のヒｙ ｔ−のウニ、４ トを示している。
第２図は、第１図の１のセルの構造を示したものである
。この部分和加算回路では、二つの入力部分和信号のう
ち、“１”となっているヒソ（・の信号線が交叉する点
にあるセルのＡＮＤとそれに続く横一列のＯＲのみがア
クティブとなる。従って、出力信号は前記の部分和信号
と同一の形式を持ちまた、セルを追加接続していくこと
により、どのようなビット数の入力部分和信号にも対応
できる。入力部分和信号のヒント数がＩＴ＋ ＋→−１
１ｍ２−１−１であるときは、出力部分和信死−のヒ゛
・ノド数はｍ＋十ｍ２→−１となる。
。この部分和加算回路では、二つの入力部分和信号のう
ち、“１”となっているヒソ（・の信号線が交叉する点
にあるセルのＡＮＤとそれに続く横一列のＯＲのみがア
クティブとなる。従って、出力信号は前記の部分和信号
と同一の形式を持ちまた、セルを追加接続していくこと
により、どのようなビット数の入力部分和信号にも対応
できる。入力部分和信号のヒント数がＩＴ＋ ＋→−１
１ｍ２−１−１であるときは、出力部分和信死−のヒ゛
・ノド数はｍ＋十ｍ２→−１となる。
第３図は、二つのｍ＝２の人力部分和信号を持つ部分和
加算回路をＮＭＯ３で構成した例である。
加算回路をＮＭＯ３で構成した例である。
さて、第１図と同様な回路を何段か組み合せ０行くこと
により、最終部分和か得られる。第４図は８人力の場合
の本発明の一実施例である。ここでは、入力信号は１ヒ
ツトずつに分割されている。
により、最終部分和か得られる。第４図は８人力の場合
の本発明の一実施例である。ここでは、入力信号は１ヒ
ツトずつに分割されている。
これは、分割された入力を１ビツトデコートしたものか
、前記の部分和信号の表現と同じであり、複数のビット
をランダムログ・ツクで、部分和信号に変換するよりも
、必要とする（コシツク数が少なくて済むことによる。
、前記の部分和信号の表現と同じであり、複数のビット
をランダムログ・ツクで、部分和信号に変換するよりも
、必要とする（コシツク数が少なくて済むことによる。
２はｍ＝１３はｍ−２゜４はｍ＝４の人力部分和信号を
それぞれ二つ持つ、部分和加算回路を示す。こうして得
た最に＠ ９１ｉ分和信号の２准看号への変換は、グイ
オートアレイのような簡単な回路で容易に行える。
それぞれ二つ持つ、部分和加算回路を示す。こうして得
た最に＠ ９１ｉ分和信号の２准看号への変換は、グイ
オートアレイのような簡単な回路で容易に行える。
第５図は、本発明による多入力加算器の入力数と、それ
に必要なセル数との関係を表したものである。３２人力
の多入力加算器のセル数は７００個で弱である。
に必要なセル数との関係を表したものである。３２人力
の多入力加算器のセル数は７００個で弱である。
以上の如く、本発明は単純かつ規則的な構造によって入
力数の大きな多入力加算器でも容易に実現かできる。ま
た、出力までのトランジスタ段数が第３図のように回路
を構成した場合、２ （１＋（ｌｏｇ２Ｐ） ）と弗素
に少なく済むことより高速性も有している。Ｐは入力数
、（Ｉｏｇ２Ｐ）はｌｏｇ２Ｐを越えない最大の整数を
表す。さらに、最終部分和を変換する回路を変えること
により、任意のスレッショールド関数をも実現すること
ができる。
力数の大きな多入力加算器でも容易に実現かできる。ま
た、出力までのトランジスタ段数が第３図のように回路
を構成した場合、２ （１＋（ｌｏｇ２Ｐ） ）と弗素
に少なく済むことより高速性も有している。Ｐは入力数
、（Ｉｏｇ２Ｐ）はｌｏｇ２Ｐを越えない最大の整数を
表す。さらに、最終部分和を変換する回路を変えること
により、任意のスレッショールド関数をも実現すること
ができる。
第１図は部分和加算回路を説明するための回路図、第２
図は第１図のセルの構造を示す図、第３図は部分和加算
回路の一構成例、第４図は本発明の一実施例、第５図は
本発明による多入力加算器の人力数に対するセル数を示
したグラフである。 ■・・・部分和加算器セル、 ２，３．４・・・口
１（分相加算回路。 特許出願人 １）中 ＩＱｊ 代理人弁理士 大 菅 義 之 手続補正書 昭和５８年５月３０日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年特許願 第２１７５２８号
２、発明の名称 多入力加算器 ３、補正をする者 事件との関係 特許出願人 住所 東京都千代田区紀尾井町７−１ 上智大学理工学部電気電子工学科内 氏名 １）中 衛（ほか１名） ４、代理人 ◎１００ 童（０３） ５９１−８７
１６５、補正命令の日付 昭和５８年３月９日 ６、補正の対象 第５図
図は第１図のセルの構造を示す図、第３図は部分和加算
回路の一構成例、第４図は本発明の一実施例、第５図は
本発明による多入力加算器の人力数に対するセル数を示
したグラフである。 ■・・・部分和加算器セル、 ２，３．４・・・口
１（分相加算回路。 特許出願人 １）中 ＩＱｊ 代理人弁理士 大 菅 義 之 手続補正書 昭和５８年５月３０日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年特許願 第２１７５２８号
２、発明の名称 多入力加算器 ３、補正をする者 事件との関係 特許出願人 住所 東京都千代田区紀尾井町７−１ 上智大学理工学部電気電子工学科内 氏名 １）中 衛（ほか１名） ４、代理人 ◎１００ 童（０３） ５９１−８７
１６５、補正命令の日付 昭和５８年３月９日 ６、補正の対象 第５図
Claims (1)
- 【特許請求の範囲】 ｎビットの２進入力信号に対し、その信号を構成する“
０”と“１′のどちらか一方の個数ｋを表す、少なくと
も２ヒントの２進符号信号を出力する多入力加算器にお
いて、 前記入力信号を適当な幾つかの組に分割し、分割された
ｎｌヒツトの人力信号を、該入力信号中に含まれる０′
′とパ１”のどらちか一方の個数ｊに対応したヒツトの
み“１”となり、他のビットはすべて“′Ｏ゛′となる
ようなｍ＋１ビツトの部分和２進信号に変換する変換手
段と、 ｍｌ−ト１ヒツトとｍ ２ ＋ ｌヒツトの二つの前記
部分和信号の内容を加算して、新しいＩ’Ｔｌ １−Ｆ
ｍ ２→−１ビツトの部分和信号を得る加算手段と、
前記加算手段を必要なだけ繰り返すごとによって得られ
たｎ＋ｌビットの最終部分和信号を、少な（とも２ピノ
ｌ−の２進符号信号に変換する符号変換手段とを含むこ
とを特徴とする多入力加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21752882A JPS59108145A (ja) | 1982-12-11 | 1982-12-11 | 多入力加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21752882A JPS59108145A (ja) | 1982-12-11 | 1982-12-11 | 多入力加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59108145A true JPS59108145A (ja) | 1984-06-22 |
| JPS6235690B2 JPS6235690B2 (ja) | 1987-08-03 |
Family
ID=16705653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21752882A Granted JPS59108145A (ja) | 1982-12-11 | 1982-12-11 | 多入力加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59108145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05150947A (ja) * | 1991-06-05 | 1993-06-18 | Internatl Business Mach Corp <Ibm> | ７ビツト入力３ビツト出力のカウンタ |
-
1982
- 1982-12-11 JP JP21752882A patent/JPS59108145A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05150947A (ja) * | 1991-06-05 | 1993-06-18 | Internatl Business Mach Corp <Ibm> | ７ビツト入力３ビツト出力のカウンタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6235690B2 (ja) | 1987-08-03 |
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