JP2687699B2 - 集積回路の並列配線処理方法 - Google Patents
集積回路の並列配線処理方法Info
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- JP2687699B2 JP2687699B2 JP2211227A JP21122790A JP2687699B2 JP 2687699 B2 JP2687699 B2 JP 2687699B2 JP 2211227 A JP2211227 A JP 2211227A JP 21122790 A JP21122790 A JP 21122790A JP 2687699 B2 JP2687699 B2 JP 2687699B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路の並列配線処理方法に関し、特に複
数の演算装置を持つ電子計算機を用いて、概略配線およ
び詳細配線の二段階配線処理を行なう集積回路の配線処
理方法に関する。
数の演算装置を持つ電子計算機を用いて、概略配線およ
び詳細配線の二段階配線処理を行なう集積回路の配線処
理方法に関する。
従来、集積回路の配線処理は電子計算機の自動処理で
広く行われているが、集積回路の大規模化に伴い、計算
時間が大きくなってきている。特に、概略配線に対する
詳細配線はそのデータ量の増加が膨大であり、計算時間
が急激に増加している。また、集積回路と電子計算機の
進歩により電子計算機の費用が低下し、高速化のために
並列に複数の処理を行う汎用の計算機が現れ、集積回路
の設計の自動化に並列計算の利用が容易となっている。
広く行われているが、集積回路の大規模化に伴い、計算
時間が大きくなってきている。特に、概略配線に対する
詳細配線はそのデータ量の増加が膨大であり、計算時間
が急激に増加している。また、集積回路と電子計算機の
進歩により電子計算機の費用が低下し、高速化のために
並列に複数の処理を行う汎用の計算機が現れ、集積回路
の設計の自動化に並列計算の利用が容易となっている。
従来、多くの自動配線処理は１つの演算装置を持つ電
子計算機で行われ、概略配線経路を決定し、その後で概
略経路内で詳細配線経路を求める二段階配線が採用され
ている。この二段階配線においても、概略配線内の詳細
配線を順次行っている。また、従来の配線の並列化手方
としては、例えば、Leeのアルゴリズムを用いた迷路法
の波面伝搬を並列に行っている例もある。この方法はア
ルゴリズム内の処理の並列性を利用して行うものであ
り、具体的には情報処理学会論文誌（Vol.27 NO.6 pp.6
39−647 1986）における並列ルーティングプロセッサの
試作研究等で明らかである。
子計算機で行われ、概略配線経路を決定し、その後で概
略経路内で詳細配線経路を求める二段階配線が採用され
ている。この二段階配線においても、概略配線内の詳細
配線を順次行っている。また、従来の配線の並列化手方
としては、例えば、Leeのアルゴリズムを用いた迷路法
の波面伝搬を並列に行っている例もある。この方法はア
ルゴリズム内の処理の並列性を利用して行うものであ
り、具体的には情報処理学会論文誌（Vol.27 NO.6 pp.6
39−647 1986）における並列ルーティングプロセッサの
試作研究等で明らかである。
上述した従来の集積回路の並列配線処理方法は、並列
処理を行なった場合でも並列に進める処理の割合が少な
く配線処理に要する時間がかかりすぎるという欠点があ
る。
処理を行なった場合でも並列に進める処理の割合が少な
く配線処理に要する時間がかかりすぎるという欠点があ
る。
本発明の目的は、かかる配線時間を短縮できる集積回
路の並列配線方法を提供することにある。
路の並列配線方法を提供することにある。
本発明の集積回路の並列配線処理方法は、それぞれが
ローカルな記憶領域を対応して持つとともに、並列に処
理可能なマスタCPUおよび複数個のスレーブCPUと、前記
マスタCPUおよび前記複数個のスレーブCPUにバスを介し
て接続される共通記憶領域とを備える電子計算機を有
し、前記マスタCPUは、前記共通記憶領域に貯わえてあ
る配線要求に対するチップ上での複数個の概略配線経路
を決定し、しかる後に前記スレーブCPUは前記マスタCPU
から指示された前記複数個の概略配線経路内で配線要求
の詳細な配線を求める二段階配線にあたり、前記マスタ
CPUは前記複数個のスレーブCPUに対し、互いにチップ上
で前記概略配線経路が交差部を持たないものを前記複数
個のスレーブCPUに割り当て、前記概略配線経路の配線
の詳細経路を求めるように構成される。
ローカルな記憶領域を対応して持つとともに、並列に処
理可能なマスタCPUおよび複数個のスレーブCPUと、前記
マスタCPUおよび前記複数個のスレーブCPUにバスを介し
て接続される共通記憶領域とを備える電子計算機を有
し、前記マスタCPUは、前記共通記憶領域に貯わえてあ
る配線要求に対するチップ上での複数個の概略配線経路
を決定し、しかる後に前記スレーブCPUは前記マスタCPU
から指示された前記複数個の概略配線経路内で配線要求
の詳細な配線を求める二段階配線にあたり、前記マスタ
CPUは前記複数個のスレーブCPUに対し、互いにチップ上
で前記概略配線経路が交差部を持たないものを前記複数
個のスレーブCPUに割り当て、前記概略配線経路の配線
の詳細経路を求めるように構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を説明するための複数の記
憶領域と複数のCPUを備えた電子計算機のブロック図で
ある。
憶領域と複数のCPUを備えた電子計算機のブロック図で
ある。
第１図に示すように、本実施例のシステム全体はマス
タCPU2と複数個のスレーブCPU3からなり、各CPUはロー
カルな記憶領域１を有する。また、各CPUはバス５を介
して共通記憶領域４を有し、この共通記憶領域４にはす
べての配線要求やマスタCPU2で求めた概略配線経路など
を貯える。マスタCPU2は概略配線経路を求めたり、以後
の処理の管理などを行なう他に、スレーブCPU3に対する
概略配線経路内の配線を指示する。一方、スレーブCPU3
はローカルな記憶領域１、あるいは共通記憶領域４を用
いて、概略配線経路内の詳細配線15の処理を行なう。す
なわち、本実施例の並列配線方式では、１つの演算装置
であるマスタCPU2に全体の制御および管理をさせ、他の
複数の演算装置であるスレーブCPU3で各概略配線の交差
部を持たない配線の詳細配線を並列に実行させる。尚、
設計データは各CPUで共有する。
タCPU2と複数個のスレーブCPU3からなり、各CPUはロー
カルな記憶領域１を有する。また、各CPUはバス５を介
して共通記憶領域４を有し、この共通記憶領域４にはす
べての配線要求やマスタCPU2で求めた概略配線経路など
を貯える。マスタCPU2は概略配線経路を求めたり、以後
の処理の管理などを行なう他に、スレーブCPU3に対する
概略配線経路内の配線を指示する。一方、スレーブCPU3
はローカルな記憶領域１、あるいは共通記憶領域４を用
いて、概略配線経路内の詳細配線15の処理を行なう。す
なわち、本実施例の並列配線方式では、１つの演算装置
であるマスタCPU2に全体の制御および管理をさせ、他の
複数の演算装置であるスレーブCPU3で各概略配線の交差
部を持たない配線の詳細配線を並列に実行させる。尚、
設計データは各CPUで共有する。
まず、各配線要求に対し、マスタCPU2でチップ上での
おおよその配線経路、すなわち概略配線経路を求める。
次に、この概略配線経路のうち交差部を持たない複数個
の配線経路を複数個のスレーブCPU3で探索し、詳細配線
経路を並列に処理する。
おおよその配線経路、すなわち概略配線経路を求める。
次に、この概略配線経路のうち交差部を持たない複数個
の配線経路を複数個のスレーブCPU3で探索し、詳細配線
経路を並列に処理する。
この時、概略配線経路が交差部を持たす、概略配線経
路内で詳細配線経路を探索するため、スレーブCPU3は他
のスレーブCPU3と全く独立に処理が可能であり、並列性
を高めている。
路内で詳細配線経路を探索するため、スレーブCPU3は他
のスレーブCPU3と全く独立に処理が可能であり、並列性
を高めている。
一本の配線がスレーブCPU3のみで完結すると、マスタ
CPU2は現在処理中の配線と概略配線の交差部を持たない
配線をのスレーブCPU3に割当て、全ての配線が完結する
までこの処理を継続する。
CPU2は現在処理中の配線と概略配線の交差部を持たない
配線をのスレーブCPU3に割当て、全ての配線が完結する
までこの処理を継続する。
第２図は第１図における電子計算機の処理フロー図で
ある。
ある。
第２図に示すように、各配線要求に対し、マスタCPU2
でチップ上でのおおよその概略配線経路を求め、すべて
の配線経路が終了すれば処理は終了する。次に、未配線
の配線があれば、現在スレーブCPU3で処理中の配線と概
略配線経路の交差部を持たない配線を選択し、その概略
配線経路内で詳細配線経路をスレーブCPU3でその探索を
する。空きのスレーブCPU3がなくなるまでこの割当てを
行う。また、処理中の詳細配線が終了すれば、次の割当
て操作を繰り返す。
でチップ上でのおおよその概略配線経路を求め、すべて
の配線経路が終了すれば処理は終了する。次に、未配線
の配線があれば、現在スレーブCPU3で処理中の配線と概
略配線経路の交差部を持たない配線を選択し、その概略
配線経路内で詳細配線経路をスレーブCPU3でその探索を
する。空きのスレーブCPU3がなくなるまでこの割当てを
行う。また、処理中の詳細配線が終了すれば、次の割当
て操作を繰り返す。
第３図は第１図に示す電子計算機を用いて具体的な配
線経路を決定するチップ概略図である。
線経路を決定するチップ概略図である。
第３図に示すようにまず配線要求のある端子、例とし
て12〜14に対し概略配線経路11をマスタ２を使って求め
る。同様の操作を他の配線要求端子についても行い、概
略配線経路７〜10を求める。次に、概略配線経路内の詳
細配線15を並列に各スレーブCPU3に割当てる。いま、ス
レーブCPU3が４台の場合を考えてみる。すると、概略配
線経路７〜10は概略配線経路が交差部を持たないので、
これらの詳細配線15を４台のスレーブCPU3に割当て並列
に処理し、概略配線経路10に対しては詳細配線15を求め
る。次に、概略配線経路７の詳細配線が終了すれば、概
略配線経路11は概略配線経路８〜10のどれとも交差部を
持たないため、概略配線７内の詳細経路を求めた同一ス
レーブCPU3で処理するように割当を行なう。このように
してすべての配線要求に対して実行する。
て12〜14に対し概略配線経路11をマスタ２を使って求め
る。同様の操作を他の配線要求端子についても行い、概
略配線経路７〜10を求める。次に、概略配線経路内の詳
細配線15を並列に各スレーブCPU3に割当てる。いま、ス
レーブCPU3が４台の場合を考えてみる。すると、概略配
線経路７〜10は概略配線経路が交差部を持たないので、
これらの詳細配線15を４台のスレーブCPU3に割当て並列
に処理し、概略配線経路10に対しては詳細配線15を求め
る。次に、概略配線経路７の詳細配線が終了すれば、概
略配線経路11は概略配線経路８〜10のどれとも交差部を
持たないため、概略配線７内の詳細経路を求めた同一ス
レーブCPU3で処理するように割当を行なう。このように
してすべての配線要求に対して実行する。
以上説明したように、本発明の集積回路の並列配線処
理方法は、配線処理にあたり交差部を持たない概略配線
経路の配線を並列に処理ることにより、配線に要する時
間を短縮できるという効果がある。
理方法は、配線処理にあたり交差部を持たない概略配線
経路の配線を並列に処理ることにより、配線に要する時
間を短縮できるという効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例を説明するための複数の記憶
領域とCPUを備えた電子計算機のブロック図、第２図は
第１図における処理フロー図、第３図は第１図に示す電
子計算機を用いて具体的な配線経路を決定するチップ概
略図である。 １……ローカル記憶領域、２……マスタCPU、３……ス
レーブCPU、４……共通記憶領域、５……バス、６……
チップ、７〜11……概略配線経路、12〜14……端子、15
……詳細配線。
領域とCPUを備えた電子計算機のブロック図、第２図は
第１図における処理フロー図、第３図は第１図に示す電
子計算機を用いて具体的な配線経路を決定するチップ概
略図である。 １……ローカル記憶領域、２……マスタCPU、３……ス
レーブCPU、４……共通記憶領域、５……バス、６……
チップ、７〜11……概略配線経路、12〜14……端子、15
……詳細配線。
Claims (1)
- 【請求項１】それぞれがローカルな記憶領域を対応して
持つとともに、並列に処理可能なマスタCPUおよび複数
個のスレーブCPUと、前記マスタCPUおよび前記複数個の
スレーブCPUにバスを介して接続される共通記憶領域と
を備える電子計算機を有し、前記マスタCPUは、前記共
通記憶領域に貯わえてある配線要求に対するチップ上で
の複数個の概略配線経路を決定し、しかる後に前記スレ
ーブCPUは前記マスタCPUから指示された前記複数個の概
略配線経路内で配線要求の詳細な配線を求める二段階配
線にあたり、前記マスタCPUは前記複数個のスレーブCPU
に対し、互いにチップ上で前記概略配線経路が交差部を
持たないものを前記複数個のスレーブCPUに割り当て、
前記概略配線経路の配線の詳細経路を求めることを並列
に行うことを特徴とする集積回路の並列配線処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211227A JP2687699B2 (ja) | 1990-08-09 | 1990-08-09 | 集積回路の並列配線処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211227A JP2687699B2 (ja) | 1990-08-09 | 1990-08-09 | 集積回路の並列配線処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0494151A JPH0494151A (ja) | 1992-03-26 |
| JP2687699B2 true JP2687699B2 (ja) | 1997-12-08 |
Family
ID=16602391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211227A Expired - Fee Related JP2687699B2 (ja) | 1990-08-09 | 1990-08-09 | 集積回路の並列配線処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687699B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2885897B2 (ja) * | 1990-07-09 | 1999-04-26 | 株式会社東芝 | 自動配線方式 |
-
1990
- 1990-08-09 JP JP2211227A patent/JP2687699B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0494151A (ja) | 1992-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |