JPH06266860A

JPH06266860A - ベクトル処理プロセッサ

Info

Publication number: JPH06266860A
Application number: JP5613993A
Authority: JP
Inventors: Taizo Sato; 泰造佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-03-16
Filing date: 1993-03-16
Publication date: 1994-09-22

Abstract

(57)【要約】【目的】高速演算処理を行なうベクトル処理プロセッ
サに関し、高性能で、かつ、コンパクトなベクトル処理
プロセッサを提供することを目的とする。【構成】１つのベクトル処理プロセッサ１１を４個の
ベクトルユニット１２〜１５及びスカラーユニット１８
で構成し、１つのベクトルユニットを加算器３２、乗算
器３３、除算器３４、論理器３５よりなる複数の演算器
及び、ベクトルデータのエレメント単位で４分割された
ベクトルレジスタ３１で構成し、４個のベクトルユニッ
ト１２〜１５を並列動作させて、ベクトルデータの処理
を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はベクトル処理プロセッサ
に係り、特に、高速演算処理を行うベクトル処理プロセ
ッサに関する。

【０００２】科学技術計算の分野では例えば配列のよう
な複数のデータからなるデータ集合に対して演算を行う
処理を行うことが多く、データ集合に対して演算を高速
に行うことが要求されている。

【０００３】一般的なプロセッサではデータ集合に対し
て演算を行う場合、ループ処理で行なわれるため、高速
で演算を行なうことができない。このため、データ集合
の演算を１命令でパイプライン処理することにより高速
に処理できるベクトル処理プロセッサなるものが開発さ
れている。

【０００４】しかしながら、ベクトル処理プロセッサは
現在非常に大きなもので、よりコンパクトなものが要求
されている。

【０００５】

【従来の技術】図９にベクトル処理ユニットを有するコ
ンピュータシステムのブロック構成図を示す。同図中、
７１はメモリ装置（ＭＳＵ）を示す。ＭＳＵ７１はメモ
リ制御装置（ＭＣＵ）７２に接続され、ＭＣＵ７２によ
りアクセスを制御される。

【０００６】ＭＣＵ７２にはスカラー演算を行なうプロ
セッサであるスカラーユニット（ＳＵ）７３及びベクト
ル演算を行なうベクトルユニット（ＶＵ）７４が接続さ
れ、ＭＳＵ７１記憶されたデータにアクセスし、ＳＵ７
３及びＶＵ７４によりスカラー演算及びベクトル演算を
実行し、再びＭＳＵ７１に記憶させる等の制御を行な
う。

【０００７】図１０に従来のベクトル処理ユニットの構
成図を示す。ベクトル処理ユニットはベクトルデータを
演算する演算器７５、ベクトルデータを一時保持するベ
クトルレジスタ部７６、ＭＳＵ７１とのアクセス制御を
行なうアクセス制御部７７、ＭＣＵ７２との接続を行な
う主記憶インタフェース部７８より構成され、演算器７
５、ベクトルレジスタ部７６は夫々複数個のＬＳＩチッ
プにより構成されていた。

【０００８】従来のベクトル処理ユニットで演算の高速
化を計るには演算器７５の個数を増やして同時に処理で
きるデータ量を増やす方法が取られており、数十個から
数百個のＬＳＩチップで構成されていた。

【０００９】

【発明が解決しようとする課題】しかるに、従来のベク
トル処理プロセッサのように、高速化を計るための演算
器を多数のチップで構成すると非常に大きなものとなっ
てしまい、また、コンパクト化のため数百〜数十個のＬ
ＳＩチップを演算器、ベクトルレジスタ部、アクセス制
御部、主記憶インタフェース部という機能ブロック毎に
数個のチップに分割すると各チップ間の配線本数が大き
く増大するため、配線本数が１つのチップに許される配
線本数を大きく越えてしまい、実現できなくなる等の問
題点があった。

【００１０】また、コンパクト化のため、すべてを１つ
のＬＳＩチップ内に収めたものもあるが、このようなも
のでは十分な性能が得られない等の問題点があった。

【００１１】本発明は上記の点に鑑みてなされたもの
で、高性能で、かつ、コンパクトなベクトル処理プロセ
ッサを提供することを目的とする。

【００１２】

【課題を解決するための手段】図１に本発明の原理図を
示す。ベクトルレジスタ部２は内部がベクトルデータの
構成要素であるエレメント単位で、ｎ（ｎは２以上の整
数）個に分割されている。

【００１３】演算部３はベクトルレジスタ部２に保持さ
れたベクトルデータに対して並列演算を実行する。ｎ個
のベクトルユニット４は夫々が上記ベクトルレジスタ部
３及び複数の演算部３を有しベクトルデータをベクトル
データの構成要素であるエレメント単位でｎ個のベクト
ルユニット４夫々のベクトルレジスタ部２に所定の配列
で分配して、保持し、ｎ個のベクトルユニット４の演算
部３で同時に演算処理される。

【００１４】

【作用】ベクトルデータをエレメント単位でｎ個のベク
トルユニット夫々の前記ベクトルレジスタ部に所定の配
列で分配して、保持し、ｎ個のベクトルユニットで同時
に演算を行なうため、演算を高速で行なえると共にベク
トルユニット毎に動作するため、ベクトルユニット間の
データのやり取りがなくて済み、接続配線を減少させる
ことができ、したがって、ベクトル処理プロセッサをコ
ンパクトにまとめることができる。

【００１５】

【実施例】図２は本発明の一実施例のブロック図を示
す。同図中、１１はベクトル処理プロセッサを示す。本
実施例のベクトル処理プロセッサ１１はベクトルユニッ
ト１２，１３，１４，１５及びスカラーユニット１８よ
り構成される。ベクトルユニット１２，１３，１４，１
５は１つの半導体チップで構成され、主記憶装置１６か
ら主記憶インタフェース部１７を介して入力された集合
データ（ベクトルデータ）をスカラーユニット１８から
入力される命令データに応じてベクトル演算処理する。

【００１６】スカラーユニット１８は１つの半導体チッ
プで構成されており、ベクトル処理プロセッサ１１と同
様に主記憶インタフェース部１７を介して主記憶装置１
６と接続されており、主記憶装置１６からのデータに応
じてスカラーデータの処理を行うと共にベクトル処理プ
ロセッサ１１の命令実行の制御を行なう。

【００１７】主記憶インタフェース部１７はアドレス制
御ユニット１９、データ出力制御ユニット２０、データ
入力制御ユニット２１よりなる。アドレス制御ユニット
１９は主記憶装置１６へのアクセスの要求と、受けたア
ドレスに優先順位を付けて主記憶装置１６へのデータの
割り振りを行う。また、データ出力制御ユニット２０は
アドレス制御ユニット１９で割り振られたアドレスに従
って主記憶装置１６に書込むべきデータを割り振る。デ
ータ入力制御ユニット２１は主記憶装置１６からアドレ
ス制御ユニット１９に要求されたアドレスに基づいてデ
ータを読み出し、ベクトル処理プロセッサ１１及びスカ
ラーユニット１８に供給する。

【００１８】図３に本発明の一実施例のスカラーユニッ
トのブロック構成図を示す。端子Ｔ ₁には主記憶装置１
６よりデータ入力制御ユニット２１を介して命令及びス
カラーデータが入力される。命令キャッシュメモリ１２
はデータ入力制御ユニット２１を介して主記憶装置１６
から供給される命令を内部に保持する。命令キャッシュ
メモリ１２に保持された命令はプログラムカウンタ２３
からのカウントデータに応じて出力され命令デコーダ２
４に供給される。命令デコーダ２４は命令のデコードを
行ない、スカラー命令である場合にはスカラーユニット
８内部の命令実行制御を行ない、ベクトル命令である場
合にはベクトル命令をベクトル命令転送部２５に供給す
る。

【００１９】ベクトル命令転送部２５は命令デコーダ２
４より供給されたベクトル命令を端子Ｔ₂よりベクトル
処理プロセッサ１１に対して転送する。このとき、ベク
トル命令転送部２５は必要であればベクトル命令にスカ
ラーレジスタ部２６よりスカラーデータが供給され、入
力されたスカラーデータを端子Ｔ₂より出力する。

【００２０】スカラーレジスタ部２６はスカラーデータ
を一時保持するブロックで、スカラーレジスタ部２６の
出力スカラーデータはベクトル命令転送部２５に供給さ
れると共に演算器２７、データキャッシュメモリ２８に
供給される。演算器２７はスカラーレジスタ部２６から
供給されたスカラーデータの演算を行う。

【００２１】スカラーレジスタ部２６には端子Ｔ₃より
供給されるベクトル処理プロセッサ１１からのスカラー
データがスカラー入力部２９を介して入力されると共に
データキャッシュメモリ２８からスカラーデータが入力
される。データキャッシュメモリ２８は端子Ｔ₁からス
カラーデータを入力し、スカラー演算を行って端子Ｔ₄
から出力しデータ出力制御ユニット２０を介して主記憶
装置１６に供給する。このとき、データキャッシュメモ
リ２８からはアドレスを端子Ｔ₅より出力し、アドレス
制御ユニット１９に供給する。

【００２２】このようにスカラーユニット１８はベクト
ル処理プロセッサ１１へベクトル命令を供給し、ベクト
ル演算の実行制御を行なうと共にスカラーデータの演算
を行なう。

【００２３】図４に本発明の一実施例のベクトルユニッ
ト１２，１３，１４，１５のブロック構成図を示す。端
子Ｔ₆はスカラーユニット１８の端子Ｔ₂と接続され、
スカラーユニット１８よりベクトル命令が供給される。
端子Ｔ₆にはベクトル命令デコーダ３０が接続されてい
て、ベクトル命令デコーダ３０は端子Ｔ₆より入力され
たベクトル命令をデコードして、ベクトルユニット内の
実行制御を行なう。アドレス加算器３８は主記憶装置１
６のアクセスのためのアドレスを計算するブロックで、
ベクトル命令デコーダ３０及びベクトルレジスタ部３１
からアドレスが供給され、その計算結果のアドレスはア
クセス制御部３９を介して端子Ｔ₁₁よりアドレス制御ユ
ニット１９に供給される。ベクトルレジスタ部３１はベ
クトルデータを一時保持するブロックで、ベクトルレジ
スタ部３１の内部はベクトルデータのエレメント単位で
４つに分割されている。ベクトルレジスタ部３１には端
子Ｔ₇を介してデータ出力制御ユニット２０、端子Ｔ₈
を介してデータ入力制御ユニット２１と接続され、主記
憶装置１６とベクトルデータがやりとりされると共に加
算器３２、乗算器３３、除算器３４、論理器３５が接続
されこれらの演算器により内部に保持されたベクトルデ
ータに各種演算が実行される。加算器３２、乗算器３
３、除算器３４、論理器３５にはベクトルレジスタ部３
１からベクトルデータが供給されると共にベクトル命令
デコーダ３０よりスカラーデータが供給される。

【００２４】加算器３２はベクトルレジスタ部３１から
供給されたベクトルデータ同志を加算すると共にベクト
ルレジスタ部３１から供給されたベクトルデータにスカ
ラーユニット１８から供給されたスカラーデータを加算
し、その加算結果を再びベクトルレジスタ部３１に供給
する。

【００２５】乗算器３３はベクトルレジスタ部３１から
供給されたベクトルデータ同志を乗算すると共にベクト
ルレジスタ部３１から供給されたベクトルデータにスカ
ラーユニット１８から供給されたスカラーデータを乗算
し、その乗算結果を再びベクトルレジスタ部３１に供給
する。

【００２６】乗算器３４はベクトルレジスタ部３１に保
持されたベクトルデータ同志の除算及びベクトルレジス
タ部３１に保持されたベクトルデータとスカラーユニッ
ト１８から供給されたスカラーデータとの除算が行なわ
れ、その除算結果を再びベクトルレジスタ部３１に供給
する。

【００２７】論理器３５はベクトルレジスタ部３１に保
持されたベクトルデータ同志の論理演算及びベクトルレ
ジスタ部３１に保持されたベクトルデータとスカラーユ
ニット１８から供給されたスカラーデータとの論理演算
が行なわれ、その結果を再びベクトルレジスタ部３１に
供給する。

【００２８】また、加算器３２にはスカラー入力手段３
６及びスカラー出力手段３７が接続され、ベクトルユニ
ット１２〜１５間にまたがる演算が実行可能な構成とさ
れている。ベクトルユニット１２〜１５間にまたがる演
算を行なう場合には、まずベクトルユニット１５の加算
器３２の演算結果（スカラーデータ）をスカラー出力手
段３７を介して端子Ｔ₁₀より出力する。

【００２９】ベクトルユニット１５の端子Ｔ₁₀はベクト
ルユニット１４の端子Ｔ₉に接続され、ベクトルユニッ
ト１５の加算器３２の演算結果は、スカラー入力手段３
６を介してベクトルユニット１４の加算器３２に供給さ
れる。ベクトルユニット１４の加算器３２はベクトルユ
ニット１５の演算結果とベクトルユニット１４の演算結
果とを加算してスカラー出力手段３７を介して端子Ｔ₁₀
より出力する。

【００３０】ベクトルユニット１４の端子Ｔ₁₀はベクト
ルユニット１３の端子Ｔ₉と接続されていて、ベクトル
ユニット１４の加算器３２の演算結果はベクトルユニッ
ト１３のスカラー入力手段３６を介してベクトルユニッ
ト１３の加算器３２に供給される。

【００３１】ベクトルユニット１３の加算器３２はベク
トルユニット１５及びベクトルユニット１４の演算結果
を加算した演算結果にベクトルユニット１３のベクトル
データを加算してスカラー出力手段３７を介して端子Ｔ
₁₀より出力する。

【００３２】ベクトルユニット１３の端子Ｔ₁₀はベクト
ルユニット１２の端子Ｔ₉に接続されており、ベクトル
ユニット１３の加算器３２の演算結果はスカラー入力手
段３６を介してベクトルユニット１２の加算器３２に供
給される。

【００３３】ベクトルユニット１２の加算器３２はベク
トルユニット１３の加算器３２の演算結果となるベクト
ルユニット１５，１４，１３夫々の演算結果を加算した
演算結果にベクトルユニット１２の演算結果を加算して
スカラー出力手段３７を介して端子Ｔ₁₀より出力する。

【００３４】ベクトルユニット１２の端子Ｔ₁₀はスカラ
ーユニット１８の端子Ｔ₃に接続されていて、ベクトル
ユニット１２の加算器３２の演算結果はベクトルユニッ
ト１２〜１５にまたがる演算の演算結果としてスカラー
ユニット１８のスカラー入力手段２９を介してスカラー
レジスタ部２６に保持される。スカラーレジスタ部２６
に保持されたベクトルユニット１２〜１５にまたがる演
算の演算結果はスカラーレジスタ部２６からデータキャ
ッシュ２８を介して主記憶装置１６に供給される。

【００３５】このとき、一連のベクトルデータは四つの
ベクトルユニット１２，１３，１４，１５のベクトルレ
ジスタ部３１に分割されて収納され、演算が実行され
る。

【００３６】図５にベクトルレジスタ部３１の分割構成
図を示す。同図中、ＶＲＯ〜ＶＲ２５５はベクトルレジ
スタ番号で、ベクトル命令で指定される番号である。ま
た、Ｅ０〜Ｅ１５はベクトルデータのエレメント番号で
ベクトルレジスタ中のエレメントを特定する。エレメン
トはベクトルデータを構成する要素で、各エレメント毎
に演算が実行される。本実施例では１６個のエレメント
（エレメント番号Ｅ０〜Ｅ１５）で一つのベクトルデー
タを構成している。

【００３７】各ベクトルユニット１２，１３，１４，１
５のベクトルレジスタ部３１は一レジスタ番号内がエレ
メント単位で四分割されており、ベクトルユニット１２
のベクトルレジスタ部３１には一連のベクトルデータの
エレメント番号Ｅ０〜Ｅ１５のうちエレメント番号Ｅ
０，Ｅ４，Ｅ８，Ｅ１２が割り振られ、ベクトルユニッ
ト１３のベクトルレジスタ部３１にはベクトルデータの
エレメント番号Ｅ０〜Ｅ１５のうちエレメント番号Ｅ
１，Ｅ５，Ｅ９，Ｅ１３が割り振られ、ベクトルユニッ
ト１４のベクトルレジスタ部３１にはベクトルデータの
エレメント番号Ｅ０〜Ｅ１５のうちエレメント番号Ｅ
２，Ｅ６，Ｅ１０，Ｅ１４が割り振られ、ベクトルユニ
ット１５のベクトルレジスタ部３１にはベクトルデータ
のエレメント番号Ｅ０〜Ｅ１５のうちエレメント番号Ｅ
３，Ｅ７，Ｅ１１，Ｅ１５が割り振られている。

【００３８】ここで、例えば、ベクトルデータＡ＝（ａ
₁，ａ₂，ａ₃，ａ₄）に対してスカラーデータＫを乗
算する演算ＫＡ＝Ｋ（ａ₁，ａ₂，ａ₃，ａ₄）＝（Ｋ
ａ₁，Ｋａ₂，Ｋａ₃，Ｋａ₄）を実行しようとする場
合について説明する。このとき、データａ₁はベクトル
ユニット１２のベクトルレジスタ部３１のアドレス番号
ＶＲ₀，エレメント番号Ｅ₀に保持され、データａ₂は
ベクトルユニット１３のベクトルレジスタ部３１のアド
レス番号ＶＲ₀、エレメント番号Ｅ₁に保持され、デー
タａ₃はベクトルユニット１４のベクトルレジスタ部３
１のアドレス番号ＶＲ₀、エレメント番号Ｅ₂に保持さ
れ、データａ₄はベクトルユニット１５のベクトルレジ
スタ部３１のアドレス番号ＶＲ₀、エレメント番号Ｅ₃
に保持される。

【００３９】次にスカラーユニット１８からのベクトル
命令に応じてベクトルユニット１２〜１５が制御され、
スカラーユニット１８から供給されたスカラーデータＫ
がベクトルユニット１２〜１５の乗算器３３に供給され
ると共にベクトルユニット１２の乗算器３３にはベクト
ルレジスタ部３１のアドレス番号ＶＲ₀、エレメント番
号Ｅ₀からデータａ₁が供給され、ベクトルユニット１
３の乗算器３３にはベクトルレジスタ部３１のアドレス
番号ＶＲ₀、エレメント番号Ｅ₁からデータａ ₂が供給
され、ベクトルユニット１４の乗算器３３にはベクトル
レジスタ部３１のアドレス番号ＶＲ₀、エレメント番号
Ｅ₀からデータａ₃が供給され、ベクトルユニット１５
の乗算器３３にはベクトルレジスタ部３１のアドレス番
号ＶＲ₀、エレメント番号Ｅ₀からデータａ₄が供給さ
れ、乗算が実行される。

【００４０】このため、ベクトルユニット１２の乗算器
３３では演算Ｋ×ａ₁、ベクトルユニット１３の乗算器
３３では演算Ｋ×ａ₂、ベクトルユニット１４の乗算器
３３では演算Ｋ×ａ₃、ベクトルユニット１５の乗算器
３３では演算Ｋ×ａ₄が同時に実行される。また、ベク
トルユニット１２の乗算器３３の演算結果Ｋａ₁はベク
トルユニット１２のベクトルレジスタ部３１内の例え
ば、アドレス番号ＶＲ₁、エレメント番号Ｅ₀に保持さ
れ、ベクトルユニット１３の乗算器３３の演算結果Ｋａ
₂はベクトルユニット１３のベクトルレジスタ部３１内
の例えば、アドレス番号ＶＲ₁、エレメント番号Ｅ₁に
保持され、ベクトルユニット１４の乗算器３３の演算結
果Ｋａ₃はベクトルユニット１４のベクトルレジスタ部
３１内の例えば、アドレス番号ＶＲ₁、エレメント番号
Ｅ₂に保持され、ベクトルユニット１５の乗算器３３の
演算結果Ｋａ₄はベクトルユニット１５のベクトルレジ
スタ部３１内の例えば、アドレス番号ＶＲ₁、エレメン
ト番号Ｅ₃に保持され、ベクトルデータＡの演算ＫＡが
終了する。

【００４１】このように、ベクトルデータＡの各データ
ａ₁，ａ₂，ａ₃，ａ₄をベクトルユニット１２〜１５
で同時に演算処理できるため、高速に処理できる。

【００４２】また、他のベクトル演算においてもベクト
ルデータを構成する各要素を４つのベクトルユニット１
２〜１５で同時演算処理できるため、高速演算処理が可
能となる。

【００４３】図６にアドレス制御ユニット１９のブロッ
ク構成図を示す。スカラーアドレス入力手段３９はスカ
ラーユニット８の端子Ｔ₅と接続され、スカラーユニッ
ト８からアドレス及びアクセス要求を受け取り、必要と
するアクセスが可能な主記憶装置１６のバンクと接続さ
れた主記憶バンク出力手段４０〜４３に振り分ける。ベ
クトルアドレス入力手段４４はベクトルユニット１２の
端子Ｔ₁₁と接続され、ベクトルユニット１２からアドレ
ス及びアクセス要求を受け取り、必要とするアクセスが
可能な主記憶装置１６のバンクと接続された主記憶バン
ク出力手段４０〜４３に振り分ける。

【００４４】ベクトルアドレス入力手段４５はベクトル
ユニット１３の端面Ｔ₁₁と接続され、ベクトルユニット
１３からアドレス及びアクセス要求を受け取り、主記憶
バンク出力手段４０〜４３に振り分ける。

【００４５】ベクトルアドレス入力手段４６はベクトル
ユニット１４の端子Ｔ₁₁と接続され、ベクトルユニット
１４からアドレス及びアクセス要求を受け取り、主記憶
バンク出力手段４０〜４３に振り分ける。

【００４６】ベクトルアドレス入力手段４７はベクトル
ユニット１５の端子Ｔ₁₁と接続され、ベクトルユニット
１４からアドレス及びアクセス要求を受け取り、主記憶
バンク出力手段４０〜４３に振り分ける。

【００４７】主記憶バンク出力手段４０〜４３はスカラ
ーアドレス入力手段３９及びベクトルアドレス入力手段
４４〜４７からのアドレス及びアクセス要求に応じて夫
々に接続された主記憶装置１６にアクセスする。

【００４８】このとき、主記憶装置１６はアドレスに応
じて４つのバンクＢ０〜Ｂ３に分割されており、主記憶
バンク出力手段４０はバンクＢ０、主記憶バンク出力手
段４１はバンクＢ１、主記憶バンク出力手段４２はバン
クＢ２、主記憶バンク出力手段４３はバンクＢ３に夫々
アクセスする。

【００４９】図７にデータ出力制御ユニットの構成図を
示す。書込データ出力手段４８はスカラーユニット１８
より書込みスカラーデータを入力し、アドレス制御ユニ
ット１９から供給されるアドレス位置情報に従って書込
スカラーデータを主記憶バンク出力手段４９〜５２に振
り分ける。書込ベクトルデータ出力手段５３はベクトル
ユニット１２より書込ベクトルデータを入力し、アドレ
ス制御ユニット１９から供給されるアドレス位置情報に
従って書込ベクトルデータを主記憶バンク出力手段４９
〜５２に振り分ける。

【００５０】ベクトル書込データ入力手段５４はベクト
ルユニット１３より書込ベクトルデータを入力し、アド
レス制御ユニット１９から供給されるアドレス位置情報
に従って書込ベクトルデータを主記憶バンク出力手段４
９〜５２に振り分ける。ベクトル書込データ出力手段５
５はベクトルユニット１４より書込ベクトルデータを入
力し、アドレス制御ユニット１９から供給されるアドレ
ス位置情報に従って書込ベクトルデータを主記憶バンク
出力手段４９〜５２に振り分ける。ベクトル書込データ
入力手段５６はベクトルユニット１５より書込ベクトル
データを主記憶バンク出力手段４９〜５２に振り分け
る。

【００５１】主記憶バンク出力手段４９〜５２はアドレ
ス位置情報に従ってスカラー書込データ入力手段４８及
びベクトル書込データ入力手段５３〜５６からの書込ス
カラーデータ及び書込ベクトルデータを主記憶装置１８
に転送する。

【００５２】このとき、主記憶バンク出力手段４９はバ
ンクＢ０、主記憶バンク出力手段５０はバンクＢ１、主
記憶バンク出力手段５１はバンクＢ２、主記憶バンク出
力手段５３はバンクＢ３に夫々アクセスする。

【００５３】図８にデータ入力制御ユニット２１の構成
図を示す。主記憶バンク入力手段５７〜６０は主記憶装
置１８を四分割してなるバンクに接続され、アドレス制
御ユニット１９からのアドレス及びアクセス要求に応じ
てスカラーデータ及びベクトルデータを読み出し、スカ
ラー読出データ出力手段６１及び、ベクトル読出データ
出力手段６２〜６５に割振る。

【００５４】スカラー読出データ出力手段６１はスカラ
ーユニット１８に接続されていて、入力されたスカラー
データをスカラーユニット１８に供給する。

【００５５】ベクトル読出データ出力手段６２はベクト
ルユニット１２に接続されていて、入力されたベクトル
データをベクトルユニット１２に供給する。ベクトル読
出データ出力手段６３はベクトルユニット１３に接続さ
れていて入力されたベクトルデータをベクトルユニット
１３に供給する。ベクトル読出データ出力手段６４はベ
クトルユニット１４に接続されていて入力されたベクト
ルデータをベクトルユニット１４に供給する。

【００５６】ベクトル読出データ出力手段６５はベクト
ルユニット１５に接続されていて入力されたベクトルデ
ータをベクトルユニット１５に供給する。

【００５７】次にベクトル処理プロセッサ１１の動作に
ついて説明する。まず、ベクトル処理プロセッサ１１に
よりベクトル演算しようとする場合、主記憶装置１６よ
りスカラーユニット１８の命令キャッシュ２２にベクト
ル処理命令がコピーされる。以後、命令キャッシュ２２
内の命令に従ってベクトル処理プロセッサ１１演算処理
が実行される。このため、主記憶装置１６より命令を読
み出す必要がなく、高速で命令を実行できる。

【００５８】また、ベクトルユニット１２〜１５の各ベ
クトルレジスタ部３１にはベクトル演算を行なおうとす
るベクトルデータが保持される。このとき、ベクトルデ
ータは図５に示すように分割され保持される。

【００５９】命令キャッシュ２２からベクトル命令が出
力されるとこのベクトル命令をベクトルユニット１２〜
１５が受け、ベクトルユニット１２〜１５はこのベクト
ル命令に従って演算を実施する。

【００６０】このとき、各ベクトルユニット１２〜１５
は並列に演算を実施するため、ベクトルデータを高速に
演算できる。また、ベクトルユニット１２〜１５夫々に
は、加算器３２、乗算器３３、除算器３４、論理器３５
の異なる演算を行なう演算器が設けられており、夫々の
演算器は並列動作可能とされている。

【００６１】このため、各ベクトルユニット１２〜１５
で、異なる演算を同時に実行することができ、高速にベ
クトル演算を行ない得る。

【００６２】また、ベクトルユニット１２〜１５間にま
たがる演算命令は、一般にスカラーデータを最終結果と
して得る命令であるため、本実施例ではベクトルユニッ
ト１２〜１５及びスカラーユニット１８をスカラー入力
手段２９，３６及びスカラー出力手段３７により直列に
接続し、各ベクトルユニット１２〜１５で演算を実施
し、演算により得られたスカラーデータを順次、次段の
ユニットに転送していくことにより、これに対応し、ベ
クトルユニット１２〜１５及びスカラーユニット１８間
の配線を簡略化している。なお、このような演算は使用
頻度が少なく、演算の高速化を妨げることはない。

【００６３】以上のような構成とすることにより、ベク
トルユニット１２〜１５夫々を、１チップのＬＳＩに収
めても少ないチップ間の配線で、高速な演算処理が行な
え、高性能を維持しつつ、コンパクト化が可能となる。

【００６４】なお、本実施例は、４個のベクトルユニッ
トで構成したがこれに限ることはなく、通常は２^m（ｍ
は１以上の整数）個のベクトルユニットで構成すればよ
く、このとき内部ベクトルレジスタ部はエレメント単位
で２^mに分割される。

【００６５】

【発明の効果】上述の如く、本発明によれば、内部がベ
クトルデータのエレメント単位で、ｎ個に並列動作する
ように分割されたベクトルレジスタ部と、夫々が異なる
複数のベクトル演算を実行する複数の演算部とを夫々が
有するｎ個のベクトルユニットを並列動作するように配
設することにより、異なる複数のベクトル演算を同時に
実行すると共に同種のベクトル演算もｎ個のエレメント
を同時に処理することができるため、ベクトルデータを
高速で処理することができ、また、１つのベクトルユニ
ットを１つの半導体チップで構成すれば、ｎ個の半導体
チップで構成でき、しかも、各ベクトルユニットは並列
動作する構成であるため、半導体チップ間の配線は少な
くなると共に、１つの半導体チップのリード数が少なく
てすみ、従って、ボード面積及びチップ面積を減少させ
ることができるため、コンパクト化が可能となる等の特
長を有する。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施例のブロック図である。

【図３】本発明の一実施例のスカラーユニットのブロッ
ク図である。

【図４】本発明の一実施例のベクトルユニットのブロッ
ク図である。

【図５】本発明の一実施例のベクトルレジスタ部の構成
図である。

【図６】本発明の一実施例のアドレス制御ユニットのブ
ロック構成図である。

【図７】本発明の一実施例の書込データ制御ユニットの
ブロック構成図である。

【図８】本発明の一実施例の読出データ制御ユニットの
ブロック構成図である。

【図９】ベクトル処理ユニットを有するコンピュータシ
ステムのブロック構成図である。

【図１０】従来のベクトル処理ユニットの一例の構成図
である。

【符号の説明】

１ベクトル処理プロセッサ２，３，４，５ベクトルユニット６主記憶装置７主記憶インタフェース８スカラーユニット９アドレス制御ユニット１０データ出力制御ユニット１１データ入力制御ユニット

Claims

【特許請求の範囲】

【請求項１】主メモリ（１）より読み出されたベクト
ルデータを演算するベトクル処理プロセッサにおいて、内部が前記ベクトルデータの構成要素であるエレメント
単位で、ｎ（ｎは２以上の整数）個に分割されたベクト
ルレジスタ部（２）と、前記ベクトルレジスタ部（２）に保持されたデータに対
して並列演算を実行する複数の演算部（３）とを有する
ｎ個のベクトルユニット（４）よりなり、前記ベクトルデータを前記エレメント単位で前記ｎ個の
ベクトルユニット（４）夫々の前記ベクトルレジスタ部
（２）に所定の配列で分配して、保持し、前記ｎ個のベ
クトルユニット（４）で同時に演算を行なうことを特徴
とするベクトル処理プロセッサ。
【請求項２】前記ベクトルユニット（４）は１つの半
導体チップに収められていることを特徴とする請求項１
記載のベクトル処理プロセッサ。
【請求項３】前記ベクトルユニット（４）の個数ｎは
２のｍ（ｍは１以上の整数）乗個であることを特徴とす
る請求項１又は請求項２記載のベクトル処理プロセッ
サ。
【請求項４】スカラーデータの演算処理を行うと共
に、該スカラーデータの演算処理制御及び前記ｎ個のベ
クトルユニット（４）の動作制御を行なうスカラーユニ
ット（５）を有することを特徴とする請求項１又は請求
項２又は請求項３記載のベクトル処理プロセッサ。
【請求項５】前記ｎ個のベクトルユニット（４）は各
ベクトルユニットで演算したスカラーデータを転送する
スカラー転送手段（６）を有し、前記ｎ個のベクトルユ
ニット（４）をスカラー転送手段（６）により直列に接
続し、各ベクトルユニットで演算した該スカラーデータ
を順次転送することによりスカラー演算を行うことを特
徴とする請求項１乃至４のうちいずれか一項記載のベク
トル処理プロセッサ。