JPS62212882A

JPS62212882A - 並列計算機システム

Info

Publication number: JPS62212882A
Application number: JP61057329A
Authority: JP
Inventors: Masaaki Oota; 太田　雅明; Nobuyuki Hiraoka; 信之平岡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-03-14
Filing date: 1986-03-14
Publication date: 1987-09-18
Anticipated expiration: 2010-08-23
Also published as: JPH0778806B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術と発明が解決しようとする問題点問題点を解
決するための手段作用実施例発明の効果〔概要〕階層化プロ７り構造を記述できる言語で記述された階層
化論理プロ・ツクに対して行う配置・配線（レイアウト
）の設計処理において、該階層的レイアウト設計手法に
おいて通常行われる設計対象全体の設計面積（フロアプ
ラン）の決定から、該設計対象を、上記階層化論理ブロ
ックを示す情報に基づいて複数に分割した各論理ブロッ
クに対する設計面積の決定、その又内部の分割された各
論理ブロックに対する設計面積の決定処理へと、トップ
ダウンで進む設計面積の自動決定処理と。

最下層の論理ブロックについて、上記与えられた設計面
積において行われた配置・配線処理の結果に基づいて、
上位の階層化論理ブロックについて、与えられた設計面
積を用いて行われる配置・配線処理へとボトムアップで
進める配置・配線処理とを、上記各階層における論理ブ
ロック間での処理と、各論理ブロックでの処理とに分割
し、複数個の計算機（セル）上で並列に動作させるよう
にしたものである。

〔産業上の利用分野〕

本発明は、階層化ブロック構造を記述できる言語で記述
された階層化論理ブロックに対して行う配置・配ｖＡ（
レイアウト）の設計処理を、複数個の計算機（セル）で
並列に実行させる並列レイアウト方式に関する。

自動レイアウト設計は、近年の超高集積化（ＶＬＳＩ）
回路での素子数の増大により、益々重要な技術となって
きている。

又、該素子数の増大は、自動レイアウト設計を行う時の
計算機（セル）での、処理時間の大幅増大に繋がってお
り、１００％レイアウト、高密度レイアウトの為の設計
面積（フロアプラン）の再定義、配置・配ｖＡ（レイア
ウト）結果を元にした再自動配置等、その処理量は指数
関数的に増大していく動向にある。

この為、該レイアウト設計の密度を落とすことなく、短
い処理時間でレイアウト設計が行う方式が要求される。

一方、膨大な処理時間を必要とする、例えばレイアウト
処理等を高速に実行するする手段として、多数の計算機
（セル）を、例えば、階層的に接続し、それぞれの計算
機（セル）が上位、又は下位の計算機（セル）からの設
計情報によって自主的。

且つ協調的に反応し、結果として統一されたシステムと
して動作する所謂“ホロン（ｌｏｌｏｎ）の概念゛を備
えた並列の計算機システムが知られている。

一般に、上記のように配置・配線処理は、設計情報が与
えられると、予め定められたアルゴリズムによって自立
的に処理できることに着目すると、上記自律動作と、協
調動作による並列システムによって、上記膨大な処理時
間を必要とする配置・配線処理を高速に実行できること
が期待できる。

〔従来の技術と発明が解決しようとする問題点〕第３図
は、従来の自動レイアウト実行方式を説明する図であり
、（ａ）は逐次型計算機で行う場合を示し、Ｃｂ”）は
並列の計算機システムで行う場合を示している。

（ａ）の逐次型は現在一般に行われている方式で、設計
対象のチップが、例えば、論理ブロック＾、Ｂに分割で
き、各論理ブロックＡ、Ｂは、それぞれ、更に論理ブロ
ックＡ１〜Ａ３と、Ｂｌ、Ｂ２に分割できる場合の配置
・配線処理の手順を示したものである。

従来の逐次型で処理される場合、自動フロアプラン（設
計面積の決定）処理１から、各論理ブロックでのレイア
ウト　（配置・配線）処理２ａ＋〜。

２ｂ、〜、を順番に処理してゆき、各階層での論理ブロ
ック間２ａ、２ｂ、２での自動配置・配線処理も逐次型
で実行している。

更に、各処理２ａ＋〜等において、１００％の配置・配
線ができない時には、該配置・配線の再処理。

或いは、上位のフロアプランの処理１から再実行するこ
とも、総て逐次処理で行っている。

従って、該逐次型自動レイアウト処理においては、階層
化された各論理ブロック間の配置・配線処理の並列性を
生かすことがない為、論理回路の大規模化に伴い、各論
理ブロックでの配置・配線の繰り返しの上に、階層化さ
れた論理ブロックの上層部でのフロアプランの変更によ
る、各論理ブロックでの配置・配線の再処理等、その処
理時間は指数関数的に増大し、現実的でなくなってくる
と云う問題があった。

次に、（ｂ）で示した、従来の並列レイアウト方式につ
いて説明する。

ここで示した並列レイアウト方式は、所謂迷路法と呼ば
れている配線手法を複数個の計算機（セル）で実行させ
るもので、要約すると以下の通りとなる。

先ず、（ｂ）図の（ロ）で示したように、配線領域をグ
リッドと呼ぶ最小単位に分割しておき、該グリッドの群
、例えば、本例では、３×４グリツド（大枠で示す）群
毎を、各計算ａ（セル＞　（ＣＰＵＯ〜１５）に割り当
て、それぞれの領域において、各計算機（セル）（ＣＰ
［Ｉ　Ｏ〜１５）が、それぞれの領域内で、上記迷路法
による配線処理を行う。

該迷路法では、★印で示した配線ターゲットに対して、
グリッド単位に、特定の手順（例えば、右廻りで、配線
ターゲットに対する配線方向（矢印°−”で示す）を決
定する等）で、図示の如き配線方向を決定する。

該各グリッドでの配線方向が決まると、始点の配線ター
ゲットから、該矢印°−゛　に従って、各グリッドを追
跡し、最短距離で終点の配線ターゲット迄の経路を決定
する。

従って、（ａ）図で示した複数個の計算機（セル）（Ｃ
ＰＵ　Ｏ〜１５）において、各計算機（セル）に割り当
てられている配線領域に存在する、３×４グリツド内で
の各グリッド単位の配線方向を決定する場合、隣接する
計算機（セル）から、該隣接しているグリッドでの配線
方向データを受信して、当該配線領域内での、各グリッ
ドの配線方向を決定する必要があり、各計算機（セル）
に割り当てられる分割単位が小さくなる程、隣接計算機
（セル）との通信盪が増加してしまうと云う問題があっ
た。

本発明は上記従来の欠点に鑑み、階層化設計における、
各論理ブロックでの配置・配線処理の間に存在する並列
性に着目し、各階層での各論理ブロックでの配置・配線
設計を、それぞれ１つの計算機（セル）で行わせる方法
を提供することを目的とするものである。

〔問題点を解決するための手段〕

第１図は本発明による並列レイアウト方式の原理図であ
り、（ａ）は全体の処理の流れを示し、（ｂ）は１つの
計算機（セル）における処理を示している。

本発明においては、複数個の計算機（セル）間で通信機
能を有する計算・機（セル）を、階層的に。

或いは共通バスを介して接続した並列計算機システムを
用いて、階層化ブロック構造を記述できる言語で記述さ
れた各階層化論理ブロックに対する配置・配線（レイア
ウト）処理を並列に行う方式各計算機（セル）　２１．
２２．〜が上位の計算機（セル）　２０，２１．〜から
与えられた、上記階層化ブロック構造で記述された論理
回路図情報に基づいて、複数個の論理ブロックに分割で
きる場合には、当該論理ブロックに分割して、それぞれ
の論理ブロックに、設計面積（フロアプラン）を決定し
た後、空いている計算機（セル）　２１，２２．〜を選
択して、該計算機（セル）　２１，２２．〜に上記論理
ブロック情報と、設計面積（フロアプラン）からなる設
計情報を通知し、配置・配線命令を発行して、配置・配
線処理を行わせる第１の手段［１］と、上記各計算機（
セル）　２１．２２．〜で配置・配線を行った結果を、
上記上位の計算機（セル）　２０．２１゜〜に通知する
第２の手段［２］と、上記各計算機（セル’）　２０，２１．〜で配置・配線
を行った結果、１００％の配置・配線ができている場合
には、当該配置・配線結果情報に基づいて、或いは上位
の計算機（セル）　２０．２１．〜から与えられた論理
回路図を複数個の論理ブロックに分割できない場合には
、標準セルに関する設計情報に基づいて、上記下位の論
理ブロック、或いは標準セル間について自動配置・自動
配線処理を行い、その配置・配線結果を上位の計算ｍ（
セル”）　２０，２１．〜に通知する第３の手段［３］
と、上記各計算機（セル）　２１，２２．〜で配置・配線を
行った結果、１００％の配置・配線ができなかったこと
を通知された計算機（セル＞　２０．２１．〜　は、上
記複数個に分割した各論理ブロックに対する設計面積（
フロアプラン）を変更して、再度下位計算機（セル’）
　２１，２２．〜に上記論理ブロックの回路図情報と、
該変更した設計面積（フロアプラン）からなる設計情報
を通知して、配置・配線命令を発行し、配置・配線処理
を行わせる第４の手段■と、を設けて、上記複数個の計算機（セル）２０，２１゜〜
がそれぞれ、並列に上記第１の手段［１］〜第４の手段
［４］を実行することによって、１つの論理回路図に対
する配置・配線処理を並列に行うように構成する。

〔作用〕

即ち、本発明によれば、階層化ブロック構造を記述でき
る言語で記述された階層化論理ブロックに対して行う配
置・配線（レイアウト）の設計処理において、該階層的
レイアウト設計手法において通常行われる設計対象全体
の設計面積（フロアプラン）の決定から、該設計対象を
上記階層化論理ブロックを示す情報に基づいて、複数に
分割した各論理ブロックに対する設計面積の決定、その
又内部の分割された各論理ブロックに対する設計面積の
決定処理へと、トップダウンで進む設計面積の自動決定
処理と、最下層の論理ブロックについて、上記与えられ
た設計面積において行われた配置・配線処理の結果に基
づいて、上位の階層化論理ブロックについて、与えられ
た設計面積を用いて行われる配置・配線処理へとボトム
アップで進める配置・配線処理とを、上記各階層におけ
る論理ブロック間での処理と、各論理ブロックでの処理
とに分割し、複数個の計算機（セル）上で並列に動作さ
せるようにしたものであるので、１つの計算機（セル）
での配置・配線処理が終了しないと、上位の計算機（セ
ル）との通信を行うことがな（、各計算機（セル）での
処理の均一化が図られ、且つ高速に配置・配線処理がで
きる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第２図は本発明の一実施例をブロック図で示した図であ
り、共通バス３による計算機（セル’）　（ＣＰＵＯ〜
９）間の通信手段と、該共通バスアービタ（ＣＡＢ）３
１が本発明を実施するのに必要な手段である。尚、全図
を通して同じ符号は同じ対象物を示している。

以下、第１図を参照しながら、第２図によって、本発明
による並列レイアウト方式を説明する。

先ず、ホスト計算機（ＨＯ５Ｔ）　２０’は配置・配線
処理を行いたいユーザデータを持っていて、該データ　
（論理回路図）を各計算機（セルＸＣＰｔ１０２０〜Ｃ
ＰＵ９２２）で示す並列レイアウトシステムに送出する
ことにより、後はそれぞれの計算機（セル”）　（ＣＰ
Ｕ０２０〜ＣＰＵ９２２）が、それぞれ予め定められた
手順により、独立、且つ並列にフロアプラン処理と。

配置・配線（レイアウト）処理を行う。

上記ユーザデータは、階層化ブロック構造を記述できる
特定の言語で記述された論理回路図情報であって、各計
算機（セル）（ＣＰＵＯ２０〜ＣＰＵ９２２）は、該ユ
ーザデータを見ることにより、ある階層での論理ブロッ
クが、より下位の論理ブロックに分割できるかどうかを
認識することができる。

次に、該レイアウトシステムの最上位の計算機（セル）
（ＣＰＵＯ）　２０が、ホスト計算機（ＩＩＯ５Ｔ）　
２０’からチップ全体の論理回路と、チップ面積を受は
取り、該チップが階層化設計されているならば、各論理
ブロックに対するフロアプランを行い、該論理ブロック
の論理回路図と設計面積を他の計算機（セル）（ＣＰＵ
Ｉ）　２１〜に送出■する。

上記論理回路図と設計面積のデータを受は取った計算機
（セル）（ＣＰＵＩ）　２１〜は、その論理ブロックが
階層化設計されていて、更に分割できるならば、上位の
計算機（セル）（ＣＰＵＯ）　２０〜と同じ動作をし、
該データが最下層のデータであると、例えば、標準セル
間についての自動配置、自動配線処理■を行い、その配
置・配線結果を、上記データを貰った上位の計算機（セ
ル）（ＣＰＵＩ）　２０〜へ返送■する。

論理回路図と設計面積のデータを分配した各計算ａ（セ
ル）　２１．２２〜から配置・配線結果が返ってくると
、上位の計算機（セル）２０．２１〜は、それらの論理
ブロックを使用して、当該階層における論理ブロック間
の配置・配線処理を行う。

若し、返送されてきた結果の中に、１００％配線のでき
ていないものがあると、他の論理ブロックの配置・配線
密度を参照しながら、設計面積の決定（フロアプラン）
の変更を行い、再び他の計算機（セル）（ＣＰＵＩ）　
２１〜に配置・配線処理を依頼■する。

この処理の繰り返しにより、自己のレイアウトが完成す
れば、又は１００％できなくても、その結果を更に上位
の計算機（セル）（ＣＰＵＯ）　２０〜に返送■する。

このように、トップダウン、ボトムアップの設計情報の
通信を計算機（セル）間同士で自動的に行う。

この時の計算機（セル）間通信は、本レイアウトシステ
ムの最上位にある計算機（セル）　（ＣＰＵＯ）２０が
、例えば、各計算機（セル）２１．２２．〜が共通バス
３の特定ビットで示す空き表示フラグを検知したとき、
共通バスアービタ（ＣＢＡ）　３１に、該共通バス３に
対するバス獲得要求を送出し、共通バス使用権が得られ
ると、当該計算機（セル）間で上記通信を行う。

本実施例においては、共通バス３を介しての通信方式を
示したが、この方式に限るものではなく、例えば、第１
図（ａ）に示したように階層的に上位の計算機（セル）
、下位の計算機（セル）間で通信路を形成する方式を採
っても良いことは云う迄もないことである。

又、該計算機（セル）間の接続を、格子状に。

且つ階層的に接続路を設けて計算機（セル）間通信を行
う方法もある。

何れの方式においても、本発明においては、１つの計算
機（セル）が、他の空いている計算機（セル）を検知９
選択して、該計算機（セル）に配置・配線処理用の設計
情報（論理回路図情報と。

設計面積情報）を送出する所にポイントがある。

次に、該選択された１つの計算機（セル）　（ＣＰＵｌ
）２１〜内での処理を以下に説明する。

先ず、何も仕事を頁っていない時は、前述の空き表示フ
ラグを“オン゛　として空き計算機（セル）であること
を立候補する。例えば、第２図の共通バス３の特定のビ
ットにフラグを立てる。

ここで、上位の計算機（セル）、例えば、ｃｐｕ。

２０から論理回路図と、設計面積情報が与えられると、
その中で使用している論理ブロックデータを取り出し、
フロアプランを行った後、下位の計算機（セル）群の中
で、上記空き表示を行っている計算機（セル）（ＣＰＵ
５）　２２〜を選択しく第１図（ａ）参照）、各論理ブ
ロックに対応した論理回路図と。

設計面積情報とを、それぞれの計算機（セル）　（ＣＰ
Ｕ５）　２２〜に与える。

ここで、若し空いている計算機（セル）が検知できなけ
れば、自計算機（セル）内の１つのタスクとしてマルチ
タスクの形式で、該複数個の論理ブロックに対する配置
・配線処理を行う。

このようにして、自計算機（セル）（ＣＰ［Ｉ５）　２
２〜での配置・配線の実行条件が整うとく例えば、配置
に使用する要素が総て標準セルか、或いは該処理を依頼
した論理ブロックの設計が総て１００％レイアウト完了
した場合等）、当該標準セル間、或いは、レイアウトの
完了した論理ブロック間において、自動配置、配線■を
行って、そのレイアウト結果を、当該設計データを受は
取った上位の計算機（セル）（ＣＰＵＩ）　２１〜に返
送■する。

配置・配線処理を依頼した計算機（セル）　（ＣＰＵ５
）２２〜等の中に、１００％のレイアウトが出来なかっ
たものがあれば、前述のように、その他の論理ブロック
のレイアウトの混雑度から、当該階層を構成している論
理ブロック全体の設計面積の変更処理［４］を行い、該
設計面積の変更のあった論理ブロックに対して、再度空
き計算機（セル”）　（ＣＰＵ５）２２〜を選択して、
再度配置・配線処理の依頼■を行う。

このように、本発明は、階層化論理ブロック構造を認識
できる言語で記述された階層化論理ブロックに対するレ
イアウト処理を行うのに、該階層化論理ブロックの回路
図情報を受は取った計算機（セル）が、該階層を構成し
ている複数の論理ブロックに分割し、それぞれの論理ブ
ロックに対する設計面積を決定し、下位の計算機（セル
）に送出して、レイアウト処理を依頼する。

各計算機（セル）では、該依頼された設計情報（論理回
路図と、設計面積）に基づいて、レイアウト処理を独立
に実行し、結果を上記設計情報を受けた上位の計算機（
セル）に返送する。

若し、該レイアウト処理で１００％のレイアウトが出来
なかった論理ブロックを認識すると、他の論理ブロック
を含めて、当該論理ブロックに対する設計面積を変更し
、再度レイアウト処理を依頼するが、１００％のレイア
ウトができている場合、或いは最下層でのレイアウト処
理では、該レイアウトを完了している論理ブロック間、
或いは標準セルについて自動配置・配線処理を行うこと
を繰り返すことにより、複数の計算ａ（セル）で、独立
に、且つ並列に、フロアプラン、レイアウト処理を行う
ようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の並列レイアウト
方式は、階層化ブロック構造を記述できる言語で記述さ
れた階層化論理ブロックに対して行う配置・配線（レイ
アウト）の設計処理において、該階層的レイアウト設計
手法において通常行われる設計対象全体の設計面積（フ
ロアプラン）の決定から、該設計対象を上記階層化論理
ブロックを示す情報に基づいて、複数に分割した各論理
ブロックに対する設計面積の決定、その又内部の分割さ
れた各論理ブロックに対する設計面積の決定処理へと、
トップダウンで進む設計面積の自動決定処理と、最下層
の論理ブロックについて、上記与えられた設計面積にお
いて行われた配置・配線処理の結果に基づいて、上位の
階層化論理ブロックについて、与えられた設計面積を用
いて行われる配置・配線処理へとボトムアップで進める
配置・配線処理とを、上記各階層における論理ブロック
間での処理と、各論理ブロックでの処理とに分割し、複
数個の計算ｉ（セル）上で並列に動作させるようにした
ものであるので、１つの計算機（セル）での配置・配線
処理が終了しないと、上位の計算機（セル）との通信を
行うことがなく、各計算機（セル）での処理の均一化が
図られ、且つ高速に配置・配線処理ができる効果がある
。

【図面の簡単な説明】

第１図は本発明による並列レイアウト方式の原理図。第２図は本発明の一実施例をブロック図で示した図。第３図は従来の自動レイアウト実行方式を説明する図。である。図面において、１．２ａ＋　〜＋２ｂ＋〜ｔ２ａ＋２ｂ＋２は従来のレ
イアウト処理、。２０．２１．２２〜は計算ｉ　１ル）（ＣＰＵＯ，ＣＰ
ＵＩ、　〜、ＣＰＵ５〜）。２０”　はホスト計算機（ＨＯＳＴ）　。［１］〜■は本発明のレイアウト処理。をそれぞれ示す。４宛明９−大陸側とズＤ、ツノ図Ｚ−ｉ、　ｔ　ｔ−図
第２図

Claims

【特許請求の範囲】複数個の計算機（セル）間で通信機能を有する計算機（
セル）を、階層的に、或いは共通バスを介して接続した
並列計算機システムを用いて、階層化ブロック構造を記
述できる言語で記述された各階層化論理ブロックに対す
る配置・配線（レイアウト）処理を並列に行う方式にお
いて、各計算機（セル）（２１、２２、〜）が上位の計算機（
セル）（２０、２１、〜）から与えられた、上記階層化
ブロック構造で記述された論理回路図情報に基づいて、
複数個の論理ブロックに分割できる場合には、当該論理
ブロックに分割して、それぞれの論理ブロックに、設計
面積（フロアプラン）を決定した後、空いている計算機
（セル）（２１、２２、〜）を選択して、該計算機（セ
ル）（２１、２２、〜）に上記論理ブロック情報と、設
計面積（フロアプラン）からなる設計情報を通知し、配
置・配線命令を発行して、配置・配線処理を行わせる第
１の手段［１］と、上記各計算機（セル）（２１、２２
、〜）で配置・配線を行った結果を、上記上位の計算機
（セル）（２０、２１、〜）に通知する第２の手段［２
］と、上記各計算機（セル）（２０、２１、〜）で配置・配線
を行った結果、１００％の配置・配線ができている場合
には、当該配置・配線結果情報に基づいて、或いは上位
の計算機（セル）（２０、２１、〜）から与えられた論
理回路図を複数個の論理ブロックに分割できない場合に
は、標準セルに関する設計情報に基づいて、上記下位の
論理ブロック、或いは標準セル間について自動配置・自
動配線処理を行い、その配置・配線結果を上位の計算機
（セル）（２０、２１、〜）に通知する第３の手段［３
］と、上記各計算機（セル）（２１、２２、〜）で配置・配線
を行った結果、１００％の配置・配線ができなかったこ
とを通知された計算機（セル）は、上記複数個に分割し
た各論理ブロックに対する設計面積（フロアプラン）を
変更して、再度下位計算機（セル）（２１、２２、〜）
に上記論理ブロックの論理回路図情報と、該変更した設
計面積（フロアプラン）からなる設計情報を通知して、
配置・配線命令を発行し、配置・配線処理を行わせる第
４の手段［４］と、を設けて、上記複数個の計算機（セル）（２０、２１、
〜）がそれぞれ、並列に上記第１の手段［１］〜第４の
手段［４］を実行することによって、１つの論理回路図
に対する配置・配線処理を行うことを特徴とする並列レ
イアウト方式。