JPH0951075A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0951075A JPH0951075A JP7219604A JP21960495A JPH0951075A JP H0951075 A JPH0951075 A JP H0951075A JP 7219604 A JP7219604 A JP 7219604A JP 21960495 A JP21960495 A JP 21960495A JP H0951075 A JPH0951075 A JP H0951075A
- Authority
- JP
- Japan
- Prior art keywords
- control terminal
- fuse
- terminal
- input
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 コントロール端子を有する半導体装置におい
て、配線パターンを変更せずに、仕様に応じてコントロ
ール端子を有効または無効にすることを可能とする。 【解決手段】 ＣＥ２のコントロール端子１を、入力バ
ッファ２の入力端子と接続するとともに、ヒューズ３を
介して電源電圧Ｖｃｃを供給する電源と接続する。この
状態ではＣＥ２のコントロール端子１は無効であるが、
仕様に応じてＣＥ２のコントロール端子１を有効とした
いときは、ヒューズ３をレーザー光などの照射により切
断する。
て、配線パターンを変更せずに、仕様に応じてコントロ
ール端子を有効または無効にすることを可能とする。 【解決手段】 ＣＥ２のコントロール端子１を、入力バ
ッファ２の入力端子と接続するとともに、ヒューズ３を
介して電源電圧Ｖｃｃを供給する電源と接続する。この
状態ではＣＥ２のコントロール端子１は無効であるが、
仕様に応じてＣＥ２のコントロール端子１を有効とした
いときは、ヒューズ３をレーザー光などの照射により切
断する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、コントロール端子を含む複数の入出力端子を
有する半導体装置に関する。
し、特に、コントロール端子を含む複数の入出力端子を
有する半導体装置に関する。
【０００２】
【従来の技術】半導体メモリなどの半導体装置において
は、その動作および停止を制御するために、コントロー
ル端子、すなわちコントロールピンが設けられている。
例えば、図５はスタティックＲＡＭのピン配置の一例を
示すが、この例ではコントロールピンとしてＣＥ１バー
およびＣＥ２が設けられている。このスタティックＲＡ
Ｍにおいては、ＣＥ１バーおよびＣＥ２のコントロール
ピンをともに有効とする場合と、ＣＥ１バーのコントロ
ールピンを有効とし、ＣＥ２のコントロールピンは無効
とする場合とがある。
は、その動作および停止を制御するために、コントロー
ル端子、すなわちコントロールピンが設けられている。
例えば、図５はスタティックＲＡＭのピン配置の一例を
示すが、この例ではコントロールピンとしてＣＥ１バー
およびＣＥ２が設けられている。このスタティックＲＡ
Ｍにおいては、ＣＥ１バーおよびＣＥ２のコントロール
ピンをともに有効とする場合と、ＣＥ１バーのコントロ
ールピンを有効とし、ＣＥ２のコントロールピンは無効
とする場合とがある。
【０００３】従来、このような二つの場合に対応するた
めには、ウェハーの製造工程において、アルミニウム
（Ａｌ）配線のパターンを作り分けていた。すなわち、
ＣＥ１バーのコントロールピンおよびＣＥ２のコントロ
ールピンをともに有効とする場合は、これらのコントロ
ールピン用のボンディングパッドがそれぞれ内部回路と
接続されるようにＡｌ配線が設けられ、ＣＥ１バーのコ
ントロールピンのみを有効とし、ＣＥ２のコントロール
ピンは無効とする場合には、ＣＥ１バーのコントロール
ピン用のボンディングパッドのみが内部回路と接続され
るようにＡｌ配線が設けられる。
めには、ウェハーの製造工程において、アルミニウム
（Ａｌ）配線のパターンを作り分けていた。すなわち、
ＣＥ１バーのコントロールピンおよびＣＥ２のコントロ
ールピンをともに有効とする場合は、これらのコントロ
ールピン用のボンディングパッドがそれぞれ内部回路と
接続されるようにＡｌ配線が設けられ、ＣＥ１バーのコ
ントロールピンのみを有効とし、ＣＥ２のコントロール
ピンは無効とする場合には、ＣＥ１バーのコントロール
ピン用のボンディングパッドのみが内部回路と接続され
るようにＡｌ配線が設けられる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
ようにコントロールピンの有効または無効に応じてＡｌ
配線のパターンを作り分けるためには、Ａｌ配線の形成
のために２種類のマスクパターンが必要となり、それだ
け製造コストが増大する。
ようにコントロールピンの有効または無効に応じてＡｌ
配線のパターンを作り分けるためには、Ａｌ配線の形成
のために２種類のマスクパターンが必要となり、それだ
け製造コストが増大する。
【０００５】したがって、この発明の目的は、配線パタ
ーンを変更せずに、仕様に応じて所定のコントロール端
子を有効または無効にすることができる半導体装置を提
供することにある。
ーンを変更せずに、仕様に応じて所定のコントロール端
子を有効または無効にすることができる半導体装置を提
供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、この発明における第１の発明は、コントロール端子
を含む複数の入出力端子を有する半導体装置において、
コントロール端子がヒューズを介して所定の電源に接続
され、ヒューズの切断または未切断によりコントロール
端子を有効または無効にすることを特徴とするものであ
る。
に、この発明における第１の発明は、コントロール端子
を含む複数の入出力端子を有する半導体装置において、
コントロール端子がヒューズを介して所定の電源に接続
され、ヒューズの切断または未切断によりコントロール
端子を有効または無効にすることを特徴とするものであ
る。
【０００７】この発明における第２の発明は、コントロ
ール端子を含む複数の入出力端子を有する半導体装置に
おいて、第１の入力端子および第２の入力端子を有する
入力バッファと、その一端が接地され、他端が所定の電
源に接続されたヒューズを含み、ハイレベルまたはロー
レベルの信号を出力する回路とを有し、コントロール端
子は入力バッファの第１の入力端子と接続され、回路の
出力端子は入力バッファの第２の入力端子と接続され、
ヒューズの切断または未切断により入力端子を有効また
は無効にすることを特徴とするものである。
ール端子を含む複数の入出力端子を有する半導体装置に
おいて、第１の入力端子および第２の入力端子を有する
入力バッファと、その一端が接地され、他端が所定の電
源に接続されたヒューズを含み、ハイレベルまたはロー
レベルの信号を出力する回路とを有し、コントロール端
子は入力バッファの第１の入力端子と接続され、回路の
出力端子は入力バッファの第２の入力端子と接続され、
ヒューズの切断または未切断により入力端子を有効また
は無効にすることを特徴とするものである。
【０００８】この発明における第２の発明の一実施形態
においては、その一端が接地され、他端が所定の電源に
接続されたヒューズを含み、ハイレベルまたはローレベ
ルの信号を出力する回路は、ラッチ回路からなる。
においては、その一端が接地され、他端が所定の電源に
接続されたヒューズを含み、ハイレベルまたはローレベ
ルの信号を出力する回路は、ラッチ回路からなる。
【０００９】この発明において、ヒューズは、例えば多
結晶シリコンやポリサイドにより形成される。
結晶シリコンやポリサイドにより形成される。
【００１０】上述のように構成されたこの発明による半
導体装置によれば、Ａｌ配線のパターンを変更せずに、
仕様に応じてヒューズの切断または未切断によりコント
ロール端子を有効または無効にすることができる。ま
た、仕様に応じてＡｌ配線を作り分ける必要がないの
で、仕様の変更にフレキシブルに対応することができ
る。
導体装置によれば、Ａｌ配線のパターンを変更せずに、
仕様に応じてヒューズの切断または未切断によりコント
ロール端子を有効または無効にすることができる。ま
た、仕様に応じてＡｌ配線を作り分ける必要がないの
で、仕様の変更にフレキシブルに対応することができ
る。
【００１１】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明をする。
て図面を参照しながら説明をする。
【００１２】図１はこの発明の第１の実施形態によるス
タティックＲＡＭを示し、特にそのＣＥ２のコントロー
ル端子付近の接続を示す回路図である。このスタティッ
クＲＡＭのパッケージング後のピン配置は、例えば図５
に示すと同様である。
タティックＲＡＭを示し、特にそのＣＥ２のコントロー
ル端子付近の接続を示す回路図である。このスタティッ
クＲＡＭのパッケージング後のピン配置は、例えば図５
に示すと同様である。
【００１３】図１に示すように、この第１の実施形態に
よるスタティックＲＡＭにおいては、ウェハー状態で、
ＣＥ２のコントロール端子１は、入力バッファ２の入力
端子と接続されているとともに、ヒューズ３を介して電
源電圧Ｖｃｃを供給する電源と接続されている。入力バ
ッファ２の出力端子は内部回路と接続されている。ここ
では、ＣＥ２のコントロール端子１はボンディングパッ
ドである。また、ヒューズ３は、レーザー光などの照射
により切断することが可能なものであり、例えば多結晶
シリコンにより形成される。
よるスタティックＲＡＭにおいては、ウェハー状態で、
ＣＥ２のコントロール端子１は、入力バッファ２の入力
端子と接続されているとともに、ヒューズ３を介して電
源電圧Ｖｃｃを供給する電源と接続されている。入力バ
ッファ２の出力端子は内部回路と接続されている。ここ
では、ＣＥ２のコントロール端子１はボンディングパッ
ドである。また、ヒューズ３は、レーザー光などの照射
により切断することが可能なものであり、例えば多結晶
シリコンにより形成される。
【００１４】この第１の実施形態によるスタティックＲ
ＡＭにおいては、ヒューズ３の切断または未切断によ
り、ＣＥ２のコントロール端子１を有効または無効に設
定する。
ＡＭにおいては、ヒューズ３の切断または未切断によ
り、ＣＥ２のコントロール端子１を有効または無効に設
定する。
【００１５】すなわち、図１に示す状態では、ＣＥ２の
コントロール端子１はヒューズ３を介して電源電圧Ｖｃ
ｃを供給する電源と接続されているため、ＣＥ２のコン
トロール端子１の電位は常にＶｃｃとなっており、電位
がＶｃｃの状態をハイレベル、接地電位の状態をローレ
ベルとすると、入力バッファ２の入力端子には常にハイ
レベルの信号が入力されている。この場合、ＣＥ２のコ
ントロール端子１からは、このスタティックＲＡＭの動
作および停止の制御ができない。言い換えれば、ＣＥ２
のコントロール端子１は無効である。
コントロール端子１はヒューズ３を介して電源電圧Ｖｃ
ｃを供給する電源と接続されているため、ＣＥ２のコン
トロール端子１の電位は常にＶｃｃとなっており、電位
がＶｃｃの状態をハイレベル、接地電位の状態をローレ
ベルとすると、入力バッファ２の入力端子には常にハイ
レベルの信号が入力されている。この場合、ＣＥ２のコ
ントロール端子１からは、このスタティックＲＡＭの動
作および停止の制御ができない。言い換えれば、ＣＥ２
のコントロール端子１は無効である。
【００１６】次に、仕様に応じてＣＥ２のコントロール
端子１を有効としたいときは、図２に示すように、ヒュ
ーズ３をレーザー光の照射などにより切断する。この場
合、ＣＥ２のコントロール端子１と電源電圧Ｖｃｃを供
給する電源とが短絡状態でなくなるので、ＣＥ２のコン
トロール端子１に入力される電圧によって、このスタテ
ィックＲＡＭの動作および停止の制御が可能となる。言
い換えれば、ＣＥ２のコントロール端子１は有効とな
る。なお、ヒューズ３の切断は、通常、ウェハーの特性
テストの段階で行う。
端子１を有効としたいときは、図２に示すように、ヒュ
ーズ３をレーザー光の照射などにより切断する。この場
合、ＣＥ２のコントロール端子１と電源電圧Ｖｃｃを供
給する電源とが短絡状態でなくなるので、ＣＥ２のコン
トロール端子１に入力される電圧によって、このスタテ
ィックＲＡＭの動作および停止の制御が可能となる。言
い換えれば、ＣＥ２のコントロール端子１は有効とな
る。なお、ヒューズ３の切断は、通常、ウェハーの特性
テストの段階で行う。
【００１７】図３は、この第１の実施形態によるスタテ
ィックＲＡＭにおけるヒューズ３の具体的な構造の一例
を示す。ここで、図３Ａはヒューズ３の付近の構造を示
す平面図、図３Ｂは図３ＡのＢ−Ｂ線に沿っての断面図
である。
ィックＲＡＭにおけるヒューズ３の具体的な構造の一例
を示す。ここで、図３Ａはヒューズ３の付近の構造を示
す平面図、図３Ｂは図３ＡのＢ−Ｂ線に沿っての断面図
である。
【００１８】図３に示すように、例えば二酸化シリコン
（ＳｉＯ2 ）膜のような層間絶縁膜４上に、例えば多結
晶Ｓｉからなるヒューズ３が設けられている。符号５
は、例えばＳｉＯ2 膜のような層間絶縁膜を示す。ヒュ
ーズ３の両端には、この層間絶縁膜５に設けられたコン
タクトホール５ａ、５ｂ、５ｃ、５ｄを介して、例えば
Ａｌからなる配線６ａ、６ｂが接続されている。図示は
省略するが、これらの配線６ａ、６ｂのうち、配線６ａ
はＣＥ２のコントロール端子１と接続され、配線６ｂは
電源電圧Ｖｃｃを供給する電源と接続されている。符号
７は保護膜を示す。保護膜７および層間絶縁膜５には、
ヒューズ３の中央部が露出するように開口８が設けられ
ている。ヒューズ３を切断するためには、この開口８を
通してヒューズ３に、例えばレーザー光などを照射す
る。
（ＳｉＯ2 ）膜のような層間絶縁膜４上に、例えば多結
晶Ｓｉからなるヒューズ３が設けられている。符号５
は、例えばＳｉＯ2 膜のような層間絶縁膜を示す。ヒュ
ーズ３の両端には、この層間絶縁膜５に設けられたコン
タクトホール５ａ、５ｂ、５ｃ、５ｄを介して、例えば
Ａｌからなる配線６ａ、６ｂが接続されている。図示は
省略するが、これらの配線６ａ、６ｂのうち、配線６ａ
はＣＥ２のコントロール端子１と接続され、配線６ｂは
電源電圧Ｖｃｃを供給する電源と接続されている。符号
７は保護膜を示す。保護膜７および層間絶縁膜５には、
ヒューズ３の中央部が露出するように開口８が設けられ
ている。ヒューズ３を切断するためには、この開口８を
通してヒューズ３に、例えばレーザー光などを照射す
る。
【００１９】以上のように、この第１の実施形態による
スタティックＲＡＭによれば、ＣＥ２のコントロール端
子１がヒューズ３を介して電源電圧Ｖｃｃを供給する電
源と接続され、このヒューズ３が未切断であればＣＥ２
のコントロール端子１を無効とし、ヒューズ３を切断す
ればＣＥ２のコントロール端子１を有効とすることがで
きるので、仕様に応じて、ウェハーの製造工程において
Ａｌ配線パターンを作り分ける必要がない。このため、
ＣＥ２のコントロール端子１の有効、無効に応じてＡｌ
配線形成用のマスクパターンを２種類用意する必要がな
い。
スタティックＲＡＭによれば、ＣＥ２のコントロール端
子１がヒューズ３を介して電源電圧Ｖｃｃを供給する電
源と接続され、このヒューズ３が未切断であればＣＥ２
のコントロール端子１を無効とし、ヒューズ３を切断す
ればＣＥ２のコントロール端子１を有効とすることがで
きるので、仕様に応じて、ウェハーの製造工程において
Ａｌ配線パターンを作り分ける必要がない。このため、
ＣＥ２のコントロール端子１の有効、無効に応じてＡｌ
配線形成用のマスクパターンを２種類用意する必要がな
い。
【００２０】また、ヒューズ３の切断または未切断によ
り、ＣＥ２のコントロール端子１を有効または無効にす
ることができるので、仕様の変更に対してフレキシブル
に対応することができる。
り、ＣＥ２のコントロール端子１を有効または無効にす
ることができるので、仕様の変更に対してフレキシブル
に対応することができる。
【００２１】図４はこの発明の第２の実施形態によるス
タティックＲＡＭを示し、特にＣＥ２のコントロール端
子付近の接続を示す回路図である。
タティックＲＡＭを示し、特にＣＥ２のコントロール端
子付近の接続を示す回路図である。
【００２２】図４に示すように、この第２の実施形態に
よるスタティックＲＡＭにおいては、ウェハー状態で、
ＣＥ２のコントロール端子１１は、２入力のＮＯＲ型の
論理ゲートからなる入力バッファ１２の第１の入力端子
と接続されている。この入力バッファ１２の第２の入力
端子はラッチ回路２０の出力端子と接続されている。入
力バッファ１２の出力端子は内部回路と接続されてい
る。
よるスタティックＲＡＭにおいては、ウェハー状態で、
ＣＥ２のコントロール端子１１は、２入力のＮＯＲ型の
論理ゲートからなる入力バッファ１２の第１の入力端子
と接続されている。この入力バッファ１２の第２の入力
端子はラッチ回路２０の出力端子と接続されている。入
力バッファ１２の出力端子は内部回路と接続されてい
る。
【００２３】ラッチ回路２０は、ｐチャネルＭＯＳトラ
ンジスタ２１、ｐチャネルＭＯＳトランジスタ２２、イ
ンバータ２３、インバータ２４およびヒューズ２５から
なる。ｐチャネルＭＯＳトランジスタ２１のソースおよ
びドレインはともに電源電圧Ｖｃｃを供給する電源と接
続され、ゲートはｐチャネルＭＯＳトランジスタ２２の
ソースと接続されている。ｐチャネルＭＯＳトランジス
タ２２のドレインは電源電圧Ｖｃｃを供給する電源と接
続され、ソースはヒューズ２５を介して接地されてい
る。また、ｐチャネルＭＯＳトランジスタ２２のソース
は、インバータ２３、２４を介してラッチ回路２０の出
力端子と接続されている。インバータ２３の出力端子は
ｐチャネルＭＯＳトランジスタ２２のゲートと接続され
ている。
ンジスタ２１、ｐチャネルＭＯＳトランジスタ２２、イ
ンバータ２３、インバータ２４およびヒューズ２５から
なる。ｐチャネルＭＯＳトランジスタ２１のソースおよ
びドレインはともに電源電圧Ｖｃｃを供給する電源と接
続され、ゲートはｐチャネルＭＯＳトランジスタ２２の
ソースと接続されている。ｐチャネルＭＯＳトランジス
タ２２のドレインは電源電圧Ｖｃｃを供給する電源と接
続され、ソースはヒューズ２５を介して接地されてい
る。また、ｐチャネルＭＯＳトランジスタ２２のソース
は、インバータ２３、２４を介してラッチ回路２０の出
力端子と接続されている。インバータ２３の出力端子は
ｐチャネルＭＯＳトランジスタ２２のゲートと接続され
ている。
【００２４】この第２の実施形態によるスタティックＲ
ＡＭにおいては、ヒューズ２５が未切断の状態では、Ｃ
Ｅ２のコントロール端子１１は有効となっている。すな
わち、ヒューズ２５が未切断の状態では、図４における
ノード２６はヒューズ２５を介して接地されているの
で、その電位は常に０となる。この場合、ラッチ回路２
０の出力も常にローレベルとなるので、ＣＥ２のコント
ロール端子１１に入力されるＣＥ２信号によりスタティ
ックＲＡＭの動作および停止を制御することが可能であ
る。つまり、ヒューズ２５が未切断のときは、ＣＥ２の
コントロール端子１１は有効である。
ＡＭにおいては、ヒューズ２５が未切断の状態では、Ｃ
Ｅ２のコントロール端子１１は有効となっている。すな
わち、ヒューズ２５が未切断の状態では、図４における
ノード２６はヒューズ２５を介して接地されているの
で、その電位は常に０となる。この場合、ラッチ回路２
０の出力も常にローレベルとなるので、ＣＥ２のコント
ロール端子１１に入力されるＣＥ２信号によりスタティ
ックＲＡＭの動作および停止を制御することが可能であ
る。つまり、ヒューズ２５が未切断のときは、ＣＥ２の
コントロール端子１１は有効である。
【００２５】次に、仕様に応じてＣＥ２のコントロール
端子１１を無効としたいときは、ヒューズ２５をレーザ
ー光などの照射により切断する。このとき、図４におけ
るノード２６はフローティングの状態となっている。こ
こで、ソースおよびドレインが電源電圧Ｖｃｃを供給す
る電源と接続されたｐチャネルＭＯＳトランジスタ２１
による容量カップリングにより、ｐチャネルＭＯＳトラ
ンジスタ２１のゲートと接続されたノード２６の電位は
Ｖｃｃと等しくなる。これによってｐチャネルＭＯＳト
ランジスタ２２のゲートの電位がローレベルとなってオ
ンの状態になるため、ノード２６はＶｃｃの電位に安定
に保持される。このとき、２段のインバータ２３、２４
を介したラッチ回路２０の出力は常にハイレベルとな
る。この場合、ＣＥ２のコントロール端子１１からはス
タティックＲＡＭの動作および停止の制御ができないの
で、このＣＥ２のコントロール端子１１は無効となる。
端子１１を無効としたいときは、ヒューズ２５をレーザ
ー光などの照射により切断する。このとき、図４におけ
るノード２６はフローティングの状態となっている。こ
こで、ソースおよびドレインが電源電圧Ｖｃｃを供給す
る電源と接続されたｐチャネルＭＯＳトランジスタ２１
による容量カップリングにより、ｐチャネルＭＯＳトラ
ンジスタ２１のゲートと接続されたノード２６の電位は
Ｖｃｃと等しくなる。これによってｐチャネルＭＯＳト
ランジスタ２２のゲートの電位がローレベルとなってオ
ンの状態になるため、ノード２６はＶｃｃの電位に安定
に保持される。このとき、２段のインバータ２３、２４
を介したラッチ回路２０の出力は常にハイレベルとな
る。この場合、ＣＥ２のコントロール端子１１からはス
タティックＲＡＭの動作および停止の制御ができないの
で、このＣＥ２のコントロール端子１１は無効となる。
【００２６】以上のように、この第２の実施形態による
スタティックＲＡＭによれば、第１の実施形態と同様
に、ヒューズ２５が未切断であればＣＥ２のコントロー
ル端子１１は有効であり、ヒューズ２５を切断すればＣ
Ｅ２のコントロール端子１１を無効とすることができる
ので、仕様に応じて、ウェハーの製造工程においてＡｌ
配線パターンを作り分ける必要がない。このため、ＣＥ
２のコントロール端子１１の有効、無効に応じてＡｌ配
線形成用のマスクパターンを２種類用意する必要がな
い。
スタティックＲＡＭによれば、第１の実施形態と同様
に、ヒューズ２５が未切断であればＣＥ２のコントロー
ル端子１１は有効であり、ヒューズ２５を切断すればＣ
Ｅ２のコントロール端子１１を無効とすることができる
ので、仕様に応じて、ウェハーの製造工程においてＡｌ
配線パターンを作り分ける必要がない。このため、ＣＥ
２のコントロール端子１１の有効、無効に応じてＡｌ配
線形成用のマスクパターンを２種類用意する必要がな
い。
【００２７】また、ヒューズ２５の切断または未切断に
よりＣＥ２のコントロール端子１１を無効または有効に
することができるので、仕様の変更に対してフレキシブ
ルに対応することができる。
よりＣＥ２のコントロール端子１１を無効または有効に
することができるので、仕様の変更に対してフレキシブ
ルに対応することができる。
【００２８】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００２９】例えば、上述の第２の実施形態において用
いたラッチ回路２０の構成は一例に過ぎず、他の構成の
ものを用いてもよい。
いたラッチ回路２０の構成は一例に過ぎず、他の構成の
ものを用いてもよい。
【００３０】また、上述の第１および第２の実施形態に
おいては、この発明をスタティックＲＡＭに適用した場
合について説明をしたが、この発明は、コントロール端
子を有する各種の半導体装置に適用することが可能であ
る。
おいては、この発明をスタティックＲＡＭに適用した場
合について説明をしたが、この発明は、コントロール端
子を有する各種の半導体装置に適用することが可能であ
る。
【００３１】
【発明の効果】以上説明したように、この発明による半
導体装置によれば、ヒューズの切断または未切断により
コントロール端子を有効または無効にするようにしてい
るので、配線パターンを変更せずに、仕様に応じてコン
トロール端子を有効または無効にすることができる。
導体装置によれば、ヒューズの切断または未切断により
コントロール端子を有効または無効にするようにしてい
るので、配線パターンを変更せずに、仕様に応じてコン
トロール端子を有効または無効にすることができる。
【図１】 この発明の第１の実施形態によるスタティッ
クＲＡＭを示す回路図である。
クＲＡＭを示す回路図である。
【図２】 この発明の第１の実施形態によるスタティッ
クＲＡＭにおいてヒューズを切断した状態を示す回路図
である。
クＲＡＭにおいてヒューズを切断した状態を示す回路図
である。
【図３】 この発明の第１の実施形態によるスタティッ
クＲＡＭにおけるヒューズの具体的な構造の一例を示す
平面図および断面図である。
クＲＡＭにおけるヒューズの具体的な構造の一例を示す
平面図および断面図である。
【図４】 この発明の第２の実施形態によるスタティッ
クＲＡＭを示す回路図である。
クＲＡＭを示す回路図である。
【図５】 スタティックＲＡＭのピン配置の一例を示す
略線図である。
略線図である。
１、１１ ＣＥ２のコントロール端子 ２、１２ 入力バッファ ３、２５ ヒューズ ８ 開口 ２０ ラッチ回路 ２１、２２ ｐチャネルＭＯＳトランジスタ ２３、２４ インバータ
Claims (3)
- 【請求項１】 コントロール端子を含む複数の入出力端
子を有する半導体装置において、 上記コントロール端子がヒューズを介して所定の電源に
接続され、 上記ヒューズの切断または未切断により上記コントロー
ル端子を有効または無効にすることを特徴とする半導体
装置。 - 【請求項２】 コントロール端子を含む複数の入出力端
子を有する半導体装置において、 第１の入力端子および第２の入力端子を有する入力バッ
ファと、 その一端が接地され、他端が所定の電源に接続されたヒ
ューズを含み、ハイレベルまたはローレベルの信号を出
力する回路とを有し、 上記コントロール端子は上記入力バッファの上記第１の
入力端子と接続され、上記回路の出力端子は上記入力バ
ッファの上記第２の入力端子と接続され、 上記ヒューズの切断または未切断により上記コントロー
ル端子を有効または無効にすることを特徴とする半導体
装置。 - 【請求項３】 上記回路はラッチ回路からなることを特
徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7219604A JPH0951075A (ja) | 1995-08-04 | 1995-08-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7219604A JPH0951075A (ja) | 1995-08-04 | 1995-08-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0951075A true JPH0951075A (ja) | 1997-02-18 |
Family
ID=16738141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7219604A Pending JPH0951075A (ja) | 1995-08-04 | 1995-08-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0951075A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998048528A1 (en) * | 1997-04-24 | 1998-10-29 | Ntt Mobile Communications Network Inc. | Mobile communication method and mobile communication system |
-
1995
- 1995-08-04 JP JP7219604A patent/JPH0951075A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998048528A1 (en) * | 1997-04-24 | 1998-10-29 | Ntt Mobile Communications Network Inc. | Mobile communication method and mobile communication system |
| US7236787B1 (en) | 1997-04-24 | 2007-06-26 | Ntt Mobile Communications Network, Inc. | Method and system for mobile communications |
| US7383045B2 (en) | 1997-04-24 | 2008-06-03 | Ntt Mobile Communications Network, Inc. | Method and system for mobile communications |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3807818B2 (ja) | 半導体装置用モード設定回路 | |
| JPH02232960A (ja) | 集積回路チップ | |
| JP3592885B2 (ja) | 半導体集積回路装置 | |
| GB2302953A (en) | Semiconductor fuse circuit | |
| US5610865A (en) | Semiconductor memory device with redundancy structure | |
| KR100378198B1 (ko) | 반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체메모리 장치 | |
| JPH0951075A (ja) | 半導体装置 | |
| JP3737908B2 (ja) | フューズラッチ回路 | |
| JPH0212027B2 (ja) | ||
| KR100665632B1 (ko) | 반도체 집적 회로 및 반도체 집적 회로의 특성 조정 방법 | |
| JPS59167049A (ja) | 半導体装置 | |
| US6850451B2 (en) | Zero static power fuse for integrated circuits | |
| KR100448703B1 (ko) | 메이크 링크 퓨즈를 구비한 회로 및 이를 이용한 반도체장치 | |
| KR100445500B1 (ko) | 스위칭 회로 | |
| JPH11297837A (ja) | 半導体装置 | |
| JPH11328991A (ja) | メモリ素子用アンチヒューズ安定化装置 | |
| JPH1168038A (ja) | 半導体集積回路装置における静電破壊保護回路 | |
| JPH097391A (ja) | 半導体メモリ装置のヒューズ素子回路 | |
| JP2002231886A (ja) | Ｅｓｄ保護回路および半導体集積回路装置 | |
| KR20000017384A (ko) | 표면 커버링을 갖는 반도체칩 | |
| JP2786152B2 (ja) | 半導体集積回路装置 | |
| JP2000243907A (ja) | 半導体チップとパッケージ | |
| KR940005698B1 (ko) | 반도체 메모리장치의 리던던트 디코더 | |
| KR940005001Y1 (ko) | 메모리 보호회로 | |
| KR100541797B1 (ko) | 반도체 장치의 테스트 제어회로 |