JPH02232960A - 集積回路チップ - Google Patents

集積回路チップ

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JPH02232960A
JPH02232960A JP2004397A JP439790A JPH02232960A JP H02232960 A JPH02232960 A JP H02232960A JP 2004397 A JP2004397 A JP 2004397A JP 439790 A JP439790 A JP 439790A JP H02232960 A JPH02232960 A JP H02232960A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［従来の技術］ 本発明は一般に電子的データ処理システム用集積回路チ
ップに関し、特に集積回路チップの被保護領域でストア
されたり処理された被保護データの検査や修正を防止す
ることを指図する。
被保護データを処理しストアする集積回路チップは被保
護データを処理しストアする回路要素をもった被保護領
域と、非保護データと制御信号を処理しストアする回路
要素をもつ非被保護領域とを備えている集積回路チップ
は回路要素を形成する拡散部を有する半導体層と、回路
要素を形成する部品を内部接続するために前記半導体層
と接続された第１導電層を具備する。すべての新しい集
積回路チップは代表的には回路要素と部品を相互接続す
るために１つ或はそれ以上の導電層を有する。一般的に
これ等の層は制御信号とパワー信号両者を伝えるのに使
われ、信号の相互接続の密度を最大とし、そのような相
互接続に要な面積を減少させることを目標としている。
この被保護領域は更に、被保護領域内にあるデータ処理
回路要素により被保護データを処理するために被保護領
域内のデータパスへ非被保護データと制御信号を転送す
る回路要素を有する、被保護領域内の回路要素は非被保
護データと制御信号を非被保Ｗ１領域と被保護領域内の
データパス間に被保護領域内のデータ処理回路要素によ
り発生された制御信号に応じて転送することができる。
［発明が解決しようとする課題］ それにも拘わらず、被保護データでさえこのような集積
回路チップでは被保護領域から非被保護領域への転送は
容易には出来ず、被保護領域内にストアされたか、処理
中の被保護データに例えば走査形電子顕微鏡（ＳＥＭ）
やここから被保護データがアクセス出来る被保護領域内
で与えられたノードで顕微鏡に接続されたブローブのよ
うな診断装置を使った検査によりアクセスをすることが
できる。又特定の制御信号を被領域内のロジック回路要
素に送ることによりプローブのような方法でロジック回
路が被保護データを被保護領域内の非被保護と被保護再
データを被保護領域内のデータ処理回路要素により処理
するため、データパスから非被保護領域へ転送すること
が出来るかもしれない。或は被保護領域内のストアされ
た被保護データはチップの保護を疑わしくされることを
意味することが出来内密のデータによりおきかえられる
かもしれない。
［課題を解決するための手段］ この発明は、回路要素部品を形成する拡散部分を有する
半導体層と、 被保護データを配分、ストア、処理並びに／又は変更を
するための回路要素を形成する要素相互を接続するよう
に前記半導体層と結合される第一導電層と、前記中で、
回路要素が検査からシｉルドされた被保護領域を形成す
るように回路要素を覆うと共に、回路要素の予期機能に
対し、必須の所定の信号を回路要素に送り込むために回
路要素と接続された第２導電層とを具備し、前記第２導
電層の除去は、所定の必須の信号が回路要素へ送られる
ことを妨げ、予期機能をはばむ、被保護データが処理並
びに／又はストアされる被保護領域を有する集積回路チ
ップを提供する。
この発明の一態様においては、前記所定の信号がパワー
信号である。この一態様に係わる実施例においては、前
記第１の導電層のシールドされた回路要素が被保護デー
タをストアするための揮発性ランダムアクセスメモリ（
ＲＡＭ）を有し、このメモリは所定のパワー信号で動か
され、この結果、メモリの検査を可能にする第２の導電
層の除去はバワー一がメモリーから除去される。メモリ
が揮発性のために、これからパワーを除去するのはメモ
リにストアされている被保護データを消去することにな
る。
前記一実施例において、前記複数の揮発性メモリが夫々
個別に、夫々のメモリと第２導電層の重りだ場所のみか
ら所定のパワー信号を受けられるように第２導電層のそ
の場所のみと接続され、この結果、メモリを検査するた
めためにメモリを覆っでいる第２の導電層の部分のみの
除去は、この除去により露出したメモリからパワーが除
去されるので、不都合である。
この発明に係わる集積回路チップにおいては、さらに非
被保護データと制御信号が処理並びに／又はストアされ
、前記のシールドされた回路要素は被保護領域と非被保
護領域間の非被保護データ並びに／又は制御信号のトラ
ンスファーを可能にする第２の導電層により与えられる
所定のパワー信号で動作するロジック回路要素を含むよ
うな非被保護領域をさらに具備する。この結果、被保護
データがチップの非被保護領域に被保護領域から伝達さ
れるのを可能にするブローブのような手段により、制御
信号がロジヅク回路要素に送られるのを可能にするため
の第２の導電層の除去は、このような第２の導電層の除
去がまたロジック回路要素からパワーを除去するので、
好ましくない。
このような実施例において、前記のロジック回路要素が
夫々個別に第２導電層の重なった場所からのみ所定のパ
ワー信号を受けるようにロジック回路要素と重った第２
導電層のその場所に別々に接続されている。
この発明の別の態様において、前記の第１導電層のシー
ルドされた回路要素は被保護データをストアするための
メモリと、そのメモリにストアされる駆動データ用のロ
ジック回路を有し，その第２導電層はロジック回路の駆
動機能にとって必須である信号を導き、しかもこの第２
導電層の除去はこのメモリにデータがストアされること
を妨げる。この結果、秘密データがチップの意図とした
保護を損なう被保護データにメモリで代わられるのを可
能とするロジック回路に制御信号を送るための第２の導
電層の除去は、この第２の導電層の除去がロジック回路
によってメモリにストフされるデータとなることを妨げ
るので好ましくない。
〔実施例］ 第１図に於で、本発明の集積回路チップ１０の好ましい
実施例は被保護・領域１１と非被保護領域１２とを備え
ている。チップ１０はＶＬＳＩ（Ｖｅｒｙ　Ｌａｒｇｅ
　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ）回路チップであ
る。このチップ１０は被保護領域１１内に次の回路要素
を形成している。即ち、被保護データを処理するマイク
ロプロセッサー１４と、被保護データをストアする複数
のメモリＭ１，Ｎ２，Ｍ．と、被保護データバス１６と
、被保護アドレスバス１７と、移転ロジック回路１８と
、被保護ク・ロック並びにパワー制御回路２０とである
。このチップ１０はこのような回路要素の特別な混ぜ合
せである必要はなく、その中で被保護データが無承諾の
読み取り或は被保護データ並びに／又は指令の変更に対
し保護されているような回路要素の或る組合せであって
もよい。このメモリＭｌ　，　Ｍ２　，Ｍ．はどんなタ
イプでもよく、例えばＲＡＭ　（ランダムアクセスメモ
リ）　、ＲＯＭ　（読みとり専用メモリ）　、ＥＦＲＯ
Ｍ　（電気的書込可能な読み取り専用メモリ）　、ＥＥ
ＦＲＯＭ　（電気的消去書込可能な読み取り専用メモリ
）等や、レジスタファイルやＦＩＦＯ（ファストイン／
ファストアウト）バッファ等である。
導電層ＣＮ２は回路要素１４，Ｍ．，Ｍ２　，Ｍ．，１
６．１７、１６、２０を検査からシールドするためにこ
れらを覆っておりこうして被保護領域１１を形成してい
る。
非被保護領域１２の中で、チップ１０は次の如き回路要
素を形成している。即ち、メモリ２４とロジック回路２
６と非被保護データバス２８とを形成している。
ＭＯＳ回路要素を含むチップ１０の実施例では第２図と
第３図とに示す如く、このチップは半導体基板層ＳＣと
第１絶縁層ＤＥ，と、第１導電層Ｃ　Ｎ　ｒと、第２絶
縁層ＤＥ２と、第２導電層ＣＮ２と、第ｎ番目の絶縁層
ＤＥＮと、ｎ番目の導電層ＣＮ．とを有する。半導体基
板層ＳＣの中の拡散部分ＳとＤは、ソースとドレンを形
成し、それ等はゲート導体Ｇと組合され第１導電層ＣＮ
Ｉにより相互で接続されることでチップ１０の回路要素
を形成するために勢揃いしている相補性ＭＯＳ電界効果
トランジスタを形成している。
第１導電層Ｃ　Ｎ　ｓは第１絶縁層ＤＥ１の孔を通し、
導体３０によりソースＳとドレンＤと接続されている。
第２導電層Ｃ　Ｎ　２は第２絶縁層ＤＥ２にある孔を通
し、導体３１により、シールドされた回路要素の予期機
能に必須である所定の信号を回路要素に伝えるため第１
導電層と接続されている。
第２導電層ＣＮ２を除去することはこの回路要素に所定
の必須の信号を伝えることを妨げ、従って予期機能もは
ばむことになるであろう。第２導電層ＣＮ２は回路要素
を覆い、その中で回路要素が検査からシールドされた被
保護領域１１を形成している。
バイポーラ回路要素を有するチップ１０の実施例では、
第４図に示す如く、このチップは半導体基板層ＳＣと、
第１絶縁層ＤＥ．と、第１導電層ＣＮ．と、第２絶縁層
ＤＥ２と、第２導電層ＣＮ２と、第ｎ番目の絶縁層ＤＥ
．と、ｎ番目の導電層ＣＮ．とを有している。半導体層
ＳＣ内の拡散部ＣとＢとＥは、コレクタと、ベースと、
エミッタとを形成し、これらはチップ１０の回路要素を
形成勢揃いしているバイポーラトランジスタを形成する
ために第１導電層ＣＮ．により相互接続されている。第
１導電層ＣＮ，は第１絶縁層ＤＥＩにある孔を通し、導
体３２によりシールドされた回路要素の予期機能に必須
である所定の信号を回路要素に伝えるためコレクタＣと
、ベースとに接続されている。第２導電層ＣＮ２は第２
絶縁層ＤＥ，にある孔を通じ導体３３によりシールドさ
れた回路要素の予期機能に必須である所定の信号を回路
要素に伝えるため第１導電層Ｃ　Ｎ　ｒ　と接続されて
いる。
第２導電層ＣＮ２の除去は、この回路要素に所定の必須
の信号を伝えることを妨げ従って予期機能もはばむこと
になるであろう。第２導電層ＣＮ，は回路要素を覆い、
その中で回路要素が検査からシールドされた被保護領域
１１を形成している。
被保護データを配分し、ストアし処理し或は影響を与え
るチップ１０のすべての回路要素は、相互接続層ＣＮ，
の如き、あらかじめ作り込まれ、層ＣＮ２の如く、シー
ルドの特性を持ち、被保護領域１１の境界を形成してい
る導電層の下に位置する導電層を利用している。
第２導電層ＣＮ２は機械的とＳＥＭ（走査型電子顕微鏡
）のプロビングに対するシールドとしての機能と、その
下にある回路要素を動作不能にすることなしに除去出来
ぬ所定の必須信号を伝達する層としての機能とを有する
。所定の必須信号はパワー信号でも命令の如き制御信号
でもよい。所定の必須信号がパワー信号である場合検査
の目的でのシールド層ＣＮ２の除去は機械的であれ化学
的であれ或はその他の手段であれ下にある回路要素から
パワーを除くこととなり動作不能にし更に多分同じ回路
要素にストアされている何かのデータやロジックステー
トを失わせることになるだろう。
この技術は、特に揮発性ＲＡＭの如き揮発性メモリにス
トアされている被保護データを守るのに有効である。そ
の中のメモリＭｌとＭ２とが揮発性メモリであるチップ
１０の実施例に於で、このメモリＭ１とＭ２は夫々検査
からシールドするため第２導電層ＣＮ２により覆われて
いる。そして、パワー信号は別々に夫々のメモリＭ　１
，　Ｍ　２と重っている第２導電層ＣＮ２のポーション
から夫々のメモリＭ，，Ｍ２に分配される。この分配は
第５図に示され、第２導電層ＣＮ２は揮発性メモリの中
のトランジスタのソースＳに導体３４によりメモリバワ
ーを配分するため接続されている。夫々のメモリＭ，，
Ｍ２を検査するため第２導電層ＣＮ２の重ったポーショ
ンを除去することは、夫々のメモリＭ，，Ｍ２からパワ
ーを除くこととなる。メモリＭ，，Ｍ２は揮発性である
からそこからパワーを除くことはその中にストアされた
被保護データを削除することとなる。従ってメモリＭ，
，Ｍ２の内容をそのメモリに重っている第２導電層ＣＮ
２のボーションのみを除くことで検査しようと試みても
無駄であろう。
第６図に示した他の実施例に於で、パワー信号ＶＣＣは
第２導電層ＣＮ２から複数の揮発性メモリ要素Ｍに前述
の実施例よりも少ない大きさですむ方法、その中ではパ
ワーは夫々のメモリ要素と重った第２導電層のポーショ
ンのみからメモリ要素に別々に配分されるような方法で
配られる。この実施例では夫々のメモリ要素Ｍの列は下
にある別々の第１導電層ＣＮ，を経由して重った第２導
電層ＣＮ２からパワーを受けとる。この第２導電層ＣＮ
２は夫々の第１導電層ＣＮ，に導体３５により接続され
ている。この実施例が面積効率を上げるため多少の安全
を失ってもこれ等のメモリ要素Ｍを、第２導電層ＣＮ２
の除去によるパワー損失によるデータの消去を起すこと
なしに検査しようとすることはすべての中間層接続導体
３５とそれにパワーを供給する第２導電層ＣＮ２のポー
ションに触れずにすると同時に非常に高い分解精度のあ
る第２導電層の除去が求められるであろう。
今一度第１図に於で、非被保護領域１２の中ではロジッ
ク要素２６とメモリ２４とは非保護データと制御信号を
処理しストアする。非保護データと制御信号は非被保護
データバス２８から被保護領域１１にある被保護データ
バスｌ６に移転ロジック回路１８により転送される。移
転ロジック回路１８は非被保護データと制御信号を被保
護領域１１にある被保護データバス１６にマイクロプロ
セッサ１４により被保護データと処理するために転送す
る。転送ロジック回路１８は非被保護データが被保護デ
ータバス１６にある時に示すマイクロプロセッサ１４に
より起される制御信号に呼応して非被保護データと制御
信号が非保護データパス２８と被保護データバス１６の
間に移転出来るようにする。マイクロプロセッサ１４は
被保護データバス１６にあるデータ信号をモニターしロ
ジック回路１８が、データ信号と制御信号を非被保護デ
ータバス２８と被保護データバス１６の間に、非被保護
データが被保護データバス１６上にある間のみ転送可能
とする制御信号を発生する。
上述の如く、導電層ＣＮ，は移転ロジック回路１８を検
査からシールドする為に移転ロジック回路１８に重って
いる。この導電層ＣＮ２は又バワー信号を移転ロジック
回路１８に伝える。従って、移転ロジック回路１８を検
査する目的で導電層ＣＮ２を除去することは移転ロジッ
ク回路１８からパワーを除くことになり移転ロジック回
路１８が何かのデータ或は制御信号を被保護データバス
１６と非被保護データバス２８の間に移転することを妨
げる。
この技術は逆方向にも拡張出来る。従って秘密のデータ
は非被保護領域１２から被保護メモリＭ．，Ｍ２，Ｍ．
に書き込まれることはない。マイクロプロセッサ１４は
被保護データバス１６にあるデータをメモリＭ，，Ｍ２
，Ｍ．にストア出来るようにするメモリアクセスロジッ
ク回路を備えており、シールドしている導電層ＣＮ２は
パワー信号をマイクロプロセッサ１４に伝える。従って
、制御信号をマイクロプロセッサ１４のメモリアクセス
ロジック回路に伝えるため、従ってこのことはメモリＭ
，，Ｍ２，Ｍ．の中に内密のデータを被保護データの代
りにすることが出来、従ってチップの予期された安全を
危くすることとなるが、このためにシールドしている導
電層ＣＮ２を除去することは、この除去がマイクロプロ
セッサ１４からパワーを除き従ってメモリアクセスロジ
ック回路がメモリＭ１，Ｍ２，Ｍ，にデータをストアさ
せることをさまたげるから無意味である。
１つの実施例に於では被保護領域内のシールドされたロ
ジック回路１４．１８は夫々別々にシールドしている導
電層ＣＮ，の重っているポーションのみからパワー信号
を受けとるためにそのロジック回路１４．１８に重って
いるシールドしている導電層ＣＮ２の夫々のポーション
のみに接続されている。
第７図に示す実施例に於で、被保護信号はシールド層Ｃ
Ｎ２とＣＮ．の下にある導電層ＣＮ，に配分される。そ
してシールド信号（必須の制御或はパワー信号）は上に
覆っているシールド層ＣＮ２とＣＮ．に別々に配分され
る。１つのシールドしている導電層ＣＮ，の境界は図中
では実線で示され、他のシールドしている導電層ＣＮ２
の境界は図中に破線で示され、下にある導電層ＣＮ，は
図中ポカしで示される。下にある導電層ＣＮ，は完全に
１つか或は他のシールドしている導電層ＣＮ２とＣＮ．
によりシールドされている。
そして下にある導電層ＣＮ，の１つのボーションはシー
ルドしている導電層ＣＮ２とＣＮ．の両者によりシール
ドされている。
このシールド層ＣＮ２とＣＮ．を化学的或は普通のレー
ザ或はマイクロブローブで導電層ＣＮ，中の被保護信号
にアクセスするために切断すると言う試みは導電層ＣＮ
，に於でシールド層ＣＮ２とＣＮ．へ接続（短絡）され
るか導電層ＣＮ，とＣＮ２とＣＮ．で形成される回路で
オープン回路が出来こととなる。従って、被保護信号と
必須の信号の配分をばらばらにさせ導電層ＣＮＩとＣＮ
２とＣＮ．に接続されている回路要素の所期機能をチッ
プ１０の所期機能を害するように変化させる。
チップ１０にストアされたある被保護データがそのチッ
プの入った製品の製造中にその被保護データがストアさ
れたあとは変更されないと云うことは極めて重要である
。この目的を成就するため、チップ１０は所定のメモリ
ロケーションにストアされた被保護データの変更を妨げ
るためのシステムを有している。このような予防システ
ムの他の実施例を第８図と第９図とに示す。
第８図のシステムはメモリＭと、メモリ制御ロジック回
路３８と、デテクタ４０と、フユーズ要素４２と、フユ
ーズ変更素子４４を有する。このシステムはメモリＭに
適用されその中に被保護データがストアされる夫々のメ
モリＭ１　，　Ｍ２　，Ｍ．がメモリＭとして含まれて
いる。
このメモリＭはデータバス１６からの変更不能なデータ
をストアする所定のロケーションである複数のメモリロ
ケーションを持っている。
メモリ制御ロジック回路３８はアドレスバス４６により
“書込み“信号がライン４７上でメモリ制御ロジック回
路３８から被保護メモリＭに与えられた場合ユーズデー
夕がアドレスバス４６に与えられたアドレス信号により
指示されたメモリＭのロケーションにストアされるため
にメモリＭに接続されている。
フユーズ要素４２は最初の状態と非可逆的に変化した状
態を持っている。“フユーズ要素“と云う言葉はフユー
ズとアンチフユーズを云っている。
フユーズ要素はチップ１０の中で金属性導電層とポリシ
リコンの導電層の組合せで形成される。アンチフユーズ
要素はチップの中で金属性導電層或はポリシリコンの導
電層或は両者の組合せで形成される。アンチフユーズ要
素はチップの半導体層の中は導体／酸化物導体構造或は
導体／アモルファスシリコン／導体構造により形成され
るＰ”／Ｎ＋半導体接合のダイオードとＰ−　／Ｎ一半
導体接合のダイオードとにより作られる。
フユーズ変更素子４４は被保護領域１１より外にあるタ
ーミナル５０からライン４８に来る所定の制御信号に呼
応してフユーズ要素４２の状態を非可逆的に変化させる
ためにフニーズ要素４２と接続されている。更にライン
４８の制御信号は被保護領域１１の内部にあるターミナ
ル（図示していない）から供給される。
デテクター４０はフユーズ要素４２の状態とアドレスバ
ス４６のアドレス信号をモニターするためとメモリ制御
回路３８が所定のメモリロケーションが、アドレス信号
によりアドレスバス４６上に示される時は何時でもフユ
ーズ要素の状態が非可逆的に変更してしまったあとでメ
モリＭの所定のメモリロケーションにコージングデー夕
がストアされるのを防ぐためにフユーズ要素４２とメモ
リ制御回路３８とアドレスバス４６とに接続されている
。
第２導電層ＣＮ２は、メモリＭとメモリ制御ロジック回
路３８とデテクター４０とフユーズ要素４２とを外部か
らの直接アクセスからシールドしている。
メモリＭとメモリ制御ロジック回路３８とデテクター４
０は第２導電層ＣＮ２から来るパワー信号によって働か
されるようにすべて第２導電層Ｃ　Ｎ　２に接続されて
いる。
第８図のシステムはメモリＭの所定のロケーションに最
初からストアされた被保護データの変更を防ぐのに使わ
れる。フユーズ要素４２の状態が非可逆的に変化した場
合、デテクター４０はアドレスバス４６のアドレス信号
により示された所定のメモ゜リロケーションに何らかの
追加データが書込まれるのを防ぐ。
第８図のシステム中のフユーズ要素４２は又このチップ
を使っている製品がその使用者にとどく時に先だっての
み適用出来るある予備的な被保護データ処理機能、例え
ば被保護データの予備的処理或は被保護データを処理す
るインストラクションのローディングを行ったりそれに
影響したりする他のシールドされた回路要素（図に示さ
れていない）に接続されることもある。デテクター４０
の如きものはフユーズ要素をモニターするためと、フユ
ーズ要素の状態が非可逆的に変化したあとでは他のシー
ルドされた回路要素の予期された機能を妨げるためにフ
ユーズ要素４２と他のシールドされた回路要素に接続さ
れている。
多くのフユーズ技術は、被保護集積回路チップの製造工
程中工場でのみフユーズすることを可能にする。例えば
、ある工場は素子のよりよい長期信頼性を得るためにフ
エーズが溶けたあと、ポリシリコン（或は他のフユーズ
材料）上に酸化物を成長させることを要求している。第
９図にシステムは、別の製造者が工場でのフユージンク
の後、被保護メモリＭへ被保謹データを入力することを
可能にしているが、被保護メモリＭの内容の変更を妨げ
ている。
第９図のシステムはメモリＭと、ＥＰＲＯＭ或はＥＥＲ
ＯＭ　（電気的消去可能なＲＯＭ）の如き消去可能なメ
モリ５２と、メモリ制御ロジック回路５４と、エネーブ
リング回路（駆動回路）５５と、フユーズ要素５６と、
ＡＮＤゲート５７と、フユーズ変更素子５８とを有する
。メモリ制御ロジック回路５４はＡＮＤゲート６０と、
ＡＮＤゲート６０と消去可能なメモリ５２とを結ぶイン
バータ６２、並びに配線を含むＮ接続とを備えている。
インバータ６２はＡＮＤゲート６０への選ばれた入力と
ＡＮＤゲート６０を働かせるには必要な消去可能メモリ
５２中に所定のデータパターンを形成する如き消去可能
なメモリ５２中の選ばれたメモリロケーションとの間に
接続されている。
メモリＭは変更不能な被保護データをストアする所定の
ロケーションである複数のメモリロケーションを持って
いる。
駆動回路５５は、書込駆動信号がライン６３を通じ駆動
回路５５に加えられたとき、消去可能メモリ５２にデー
タパターンをストアされるようにする。
メモリ制御ロジック回路５４は消去可能なメモリ５２が
所定のデータパターンを入れている時は何時でもヲィン
８４からＡＮＤゲート６０への書込み信号に呼ルして第
１メモリＭの所定のロケーションにデータがストアされ
るようにメモリＭと消去可能なメモリ５２と接続されて
いる。
消去可能なメモリ５２の内容はチップ１０の被保護領域
１１の外部にある消去ターミナル６６から“消去”の制
御信号が与えられることで消され得る。
フユーズ要素５６は、最初の状態と非可逆的に変化した
状態とを持っている。フユーズ変更素子５８は被保護領
域１１の外部にあ・るターミナル６８からライン６７に
与えられる所定の制御信号に呼応してフユーズ要素５６
の状態を非可逆的に変化させるためにフユーズ要素５６
に接続されている。更にライン６７の制御信号は被保護
領域１１の内部にあるターミナル（図示していない）か
ら供給される。
データパターンはデータターミナル６９から供給されＡ
ＮＤゲート５７を通じ消去可能なメモリに供給される。
ＡＮＤゲート５７はフユーズ要素５６が最初の状態にあ
る間のみ消去可能メモリ５２にデータを書込ませること
が出来るようにフユーズ要素５６につながる１つの入力
をもっている。
フユーズ要素５６は又フユーズ要素５６の状態が非可逆
的に変化変化する前のみ消去可能なメモリ５２に所定の
データパターンをストアさせられるように駆動回路５５
と接続されている。
消去可能なメモリ５２はＮビットが必要である。
工場では、消去可能なメモリ５２とＡＮＤゲート６０と
に接続されたインバータ６２に対応して所定の１．０の
パターンがＡＮＤゲート６０がライン８４を通じメモリ
Ｍに“書込み”制御信号がパ？出来るように消去可能な
メモリ５２に入れられる。１．０の所定のパターンが消
去可能なメモリ５２に入れられたあと、フユーズ要素５
６の状態が非可逆的に変化されると所定のパターンは変
更出来ない。この点で集積回路チップ１０の処理やバッ
ケージングは接続可能となり消去可能なメモリ５２にス
トアされ■た所定のパターンを乱すことなく最終処理と
パッケージングが出来るようになる。
チップ１０が別の製造者に出荷されたあと被保護データ
は被保護メモリＭにストアされる。それは消去可能なメ
モリ５２にストアされた所定のパターンは、インバータ
６２によりメモリ制御ロジック回路５４に入れられた所
定のパターンに匹適しているからである。
被保護データが被保護メモリＭにストアされると“消去
゜信号が消去可能なメモリ５２の内容を消去するために
消去ターミナル６６に加えられても被保護メモリＭの中
の被保護データは変化しない。第２導電層ＣＮ２はメモ
リＭと、消去可能なメモリ５２と、メモリ制御ロジック
回路５４と、駆動回路５５と、フユーズ要素５６とを直
接的外部からのアクセスからシールドしている。
この技術は第９図のシステムをチップ１０のカバー層を
通し消去可能なメモリ５２を遠くからプログラム仕直せ
るような非常に正確なＸ線ビームのショットや他の複雑
な手段から守ることが出来る。この技術の安全はＥＥＲ
ＯＭやＦＰＲＯＭの内容を遠くからプログラムし直すこ
と或はとけたフユーズを再接続することは非常に困難だ
と云うことに由っている。若し非常に強力な焦点の定ま
らない或は発散性Ｘ線或は他の手段が、ＥＥＲＯＭ或は
ＥＰＲＯＭの内容を本質的に無作為化することが出来る
とすれば、攻撃者は駆動パターンを完成させる企をくり
かえすこととなる。
従って安全はＥＥＲＯＭ或はＥＰＲＯＭセルがこれ等の
状態によって偏よって設けられる。
第９図に示すシステムのフユーズ要素５６は、所定の前
被保護データプロセス機能を果たすように、他のシール
ド回路要素（図示せず）に接続され得る。この機能は、
被保護データの前処理や被保護データの処理のための検
査のように、チップを含む製品が製品の使用者に渡る前
にのみ適用できる。フユーズ要素５６は、フユーズ要素
５６の状態が非可逆的に変更される前にのみ、他のシー
ルド回路要素の意図した機能が果たせるように、他のシ
ールド回路要素に接続される。
第８図並びに第９図に示す被保護データ変更防止システ
ムは″Ｐｒｅｖｅｎｔｉｏｎ　ｏｆ’＾Ｉｔｅｒｎａｔ
１ｏｎ　ｏｆＤａｔａ　Ｓｔｏｒｅｄ　ｉｎ　Ｓｅｃｕ
ｒｅ　Ｉｎｔｅｇｒａｔｅｄ　ＣｉｒｃｕｉｔＣｈｉｐ
　Ｍｅｍｏｒｙ　　と題する同じ出願人による先願の主
題である。
複雑な集積回路の製造は、全ての回路素子が正確に動作
するようにするテスト操作の間、内部回路素子への完全
なアクセスを必要とする。しかし、テストのための高い
アクセス可能性は、被保護データもしくは変更されない
データを含むチップに対しては問題である。
第１０図は、テスト動作が完了した後に、テスト信号バ
スを永久的に無能にし、この結果チップの外部ビンから
の内部被保護データ回路要素へアクセスをさらにする必
要を無くすシステムを示す。このシステムはフユーズ要
素７０と、第１並びに第２のインバータ７２．７４と、
抵抗７５と、第１並びに第２のＮＡＮＤゲート７６．７
８と、フユーズ変更装置７９とを有する。
前記フユーズ要素７０は最初の状態と、非可逆できに変
化した状態とを呈する。フユーズ変更装置７９はフユー
ズ要素７０に接続され、被保護領域１１の外部のターミ
ナル８１からライン８０により受信する所定の制御信号
に応答して、フユーズ要素７０の状態を非可逆的に変化
させる。代わって、ライン８０への制御信号は被保護領
域１１の内部のターミナル（図示せず）から受信する。
前記フユーズ要素７０とインバータ７２，７４とは第１
のＮＡＮＤゲート７６への１つの入力に直列に接続され
ている。このＮＡＮＤゲート７６の出力信号は外部テス
トデータ出力ターミナルに与えられる。
前記フユーズ要素７０とインバータ７２，７４とは、ま
た第２のＮＡＮＤゲートの出力ターミナル８２の１つの
入力に直列に接続されている。
前記第２のＮＡＮＤゲート７８は、チップ゛１０の被保
護領域１１内のテストコマンド人カノード８６への外部
テストコマンド入力ターミナル８４からのテストコマン
ド信号を通す。テストコマンド入力信号がテストコマン
ド人カノード８６に与えられるのに応答して、テストデ
ータがチツブ１０の被保護領域１１内のテストコマンド
出力ノード３８に与えられる。内部テストデータ出力タ
ーミナルに与えられるテストデータは、回路要素１４，
　Ｍｌ　，　Ｍ２　，　Ｍ．　，　１６，　１７．　１
８．２０（第１図に示す）のようなチップ１０の被保護
データ要素からアクセスされ得る。
前記テストデータは、フユーズ要素７０が最初の状態の
ときにのみ、テストコマンド出力ノード３８から、第１
のＮＡＮＤゲート７６を介して、外部テストデータ出力
ターミナル８２に与えられる。
また、テストコマンド入力信号は、フユーズ要索が最初
の状態の時にのみ、外部テストコマンド入力ターミナル
８４から内部テストコマンド人カノード８６に与えられ
る。
前記第２の導電層ＣＮ２は、直接的な外部アクセスから
、フユーズ要素７０と、インバータ７２．７４と、抵抗
７５と、ＮＡＮＤゲート７６，７８とをシールドする。
前記インバータ７２．７４と、抵抗７５と、ＮＡＮＤゲ
ート７６．７８とは、全て第２の導電層Ｃ　Ｎ　２に接
続され、第２の導電層ＣＮ２からのパワー信号により駆
動される。
ブローブによる被害を防止するように、可能な限りチッ
プ１０内に深く、フユーズ要素７０から第１並びに第２
のＮＡＮＤゲー｝７６．７８への信号バスを埋め込むこ
とにより、付加的保護がなされる。かくして、フユーズ
要素７０から第１並びに第２のＮＡＮＤゲート７６．７
８への信号パスは、主として、Ｎ”，Ｐ＋拡散により形
成される。同様に最小の保護で、ポリシリコン並びに他
の導電層が使用され得る。最上の導電層ＣＮｎ，Ｃ　Ｎ
　ｎ−１の使用は避けることが好ましい。
【図面の簡単な説明】
第１図は本発明による集積回路チップのブロックダイヤ
グラムである。 第２図は本発明による集積回路チップにおけるＭＯＳ回
路要素を示す断面図である。 第３図は回路要素をシールドしシールドされたＭＯＳ’
回路要素へ所定の信号を送る重りだ導電層を示す平面図
である。 第４図は本発明の集積回路チップにおけるバイボーラ回
路要素のシールデングを示す断面図である。 第５図は回路要素をシールドしシールドされた回路要素
に電力を供給するための重りだ導電層を示す断面図であ
る。 第６図は複数の揮発性メモリをシールドしている別の実
施例のブロッダダイヤグラムである。 第７図は回路要素の機能へ必須信号を送る重りだ導電層
を示す平面図である。 第８図は被保護領域内で所定のロケーションにストアさ
れた被保護データを変更することを妨げるシステムの実
施例のブロックダイヤグラムである。 第９図は被保護領域内で所定のメモリロケーションにス
トアされた被保護データの変更を防ぐシステムの別の実
施例のブロックダイヤグラムを示す。 第１０図は被保護領域がテストのためにアクセスされた
時に制限を加えるチップ内被保護領域でのシステムの適
当な実施例のブロックダイヤグラムである。 １０・・・チップ、１１・・一被保護領域、１４・・・
マイクロプロセッサー、Ｍ　１＋　Ｍ２　１　Ｍ　Ｉ１
・・・メモリ、１６・・・被保謹データパス、１７・・
・被保護アドレスバス、１８・・・移転ロジック回路、
２０・・・パワー制御回路、ＳＣ・・・半導体基板層、
ＤＥ，・・・第１絶縁層、ＣＮ，・・・第１導電層、Ｄ
Ｅ２・・・第２絶縁層、ＣＮ２・・・第２導電層、Ｓ，
Ｄ・・・拡散部分。 出願人代理人　弁理士　鈴江武彦 ＦＩＧ． ＦＩＧ．

Claims (24)

    【特許請求の範囲】
  1. （１）被保護データが処理並びに／又はストアされる被
    保護領域（１１）を有する集積回路チップ（１０）であ
    り、 回路要素部品を形成する拡散部分（Ｓ、Ｄ）を有する半
    導体層（ＳＣ）と、 被保護データを配分、ストア、処理並びに／又は変更を
    するための回路要素（１４、１６、１７、１８、２０、
    Ｍ＿１、Ｍ＿２、Ｍ＿Ｎ）を形成する要素相互を接続す
    るように前記半導体層と結合される第一導電層（ＣＮ＿
    １）と、 前記回路要素が検査からシールドされた被保護領域（１
    １）を形成するように回路要素を覆うと共に、回路要素
    の予期機能に対し、必須の所定の信号を回路要素に送り
    込むために回路要素と接続された第２導電層（ＣＮ＿２
    ）とを具備し、前記第２導電層の除去は、所定の必須の
    信号が回路要素へ送られることを妨げ、予期機能をはば
    む集積回路チップ。
  2. （２）前記所定の信号がパワー信号である請求項（１）
    に記載の集積回路チップ。
  3. （３）前記シールドされた回路要素が被保護データをス
    トアするための揮発性メモリ（Ｍ＿１、Ｍ＿２、Ｍ＿Ｎ
    ）を有し、このメモリは所定のパワー信号で動かされる
    請求項（２）に記載の集積回路チップ。
  4. （４）前記揮発性メモリ（Ｍ＿１、Ｍ＿２、Ｍ＿Ｎ）が
    夫々個別に、夫々のメモリと第２導電層（ＣＮ＿２）の
    重った場所のみから所定のパワー信号を受けられるよう
    に第２導電層のその場所のみと接続されたメモリである
    請求項（３）に記載の集積回路チップ。
  5. （５）非被保護データと制御信号が処理並びに／又はス
    トアされ、前記のシールドされた回路要素は被保護領域
    （１１）と非被保護領域（１２）間の非被保護データ並
    びに／又は制御信号のトランスファーを可能にする所定
    のパワー信号で動作するロジック回路要素（１８）を含
    むような非被保護領域（１２）をさらに具備した請求項
    （２）に記載した集積回路チップ。
  6. （６）前記のロジック回路要素（１８）が夫々個別に第
    ２導電層の重なった場所からのみ所定のパワー信号を受
    けるようにロジック回路要素と重った第２導電層（ＣＮ
    ＿２）のその場所に別々に接続されている請求項（５）
    に記載した集積回路チップ。
  7. （７）前記のシールドされた回路要素（１４、１６、１
    ７、１８、２０、Ｍ＿１、Ｍ＿２、Ｍ＿Ｎ）が夫々個別
    に第２導電層の重った場所のみからのみ所定のパワー信
    号を受けるようにシールドされた回路要素と重った第２
    導電層（ＣＮ＿２）のその場所に別々に接続されている
    請求項（２）に記載した集積回路チップ。
  8. （８）前記の第１導電層のシールドされた回路要素は被
    保護データをストアするためのメモリ（Ｍ＿１、Ｍ＿２
    、Ｍ＿ａ）と、そのメモリにストアされる駆動データ用
    のロジック回路（１４）を有し、その第２導電層（ＣＮ
    ＿２）はロジック回路の駆動機能にとって必須である信
    号を導き、そしてこの第２導電層の除去はこのメモリに
    データがストアされることを妨げるような請求項（１）
    に記載の集積回路チップ。
  9. （９）前記のシールドされた回路要素が変更不能な被保
    護データをストアするための所定の夫々場所としてメモ
    リロケーションをもったメモリ（Ｍ）と、 アドレスバスに伝えられたアドレス信号により指示され
    たメモリの場所にデータがストアされるためにこのメモ
    リとアドレスバス（４６）に接続されたメモリ制御ロジ
    ック回路（３８）と、 最初の状態と非可逆的に変化した状態を持つフューズ要
    素（４２）と、 所定の制御信号（４８）に呼応してフューズ要素の状態
    を非可逆的に変化させるためのフューズ要素に接続され
    たもの（４４）と、 フューズ要素の状態と所謂アドレス信号をモニターする
    ためと、何時でも所定のメモリロケーションがアドレス
    バス上でアドレス信号により示されるが、ヒューズ要素
    が非可逆的に変化してしまったあとではメモリ制御回路
    がデータを所定のメモリロケーションにストアさせるの
    を妨げるためにフューズ要素とメモリ制御回路とアドレ
    スバスとに接続されたデテクター（４０）と を備えた請求項（１）に記載された集積回路チップ。
  10. （１０）前記第２導電層（ＣＮ＿２）が更にメモリ（Ｍ
    ）と、メモリ制御ロジック回路（３８）と、デテクター
    （４０）と、フューズ要素（４２）とを直接的外部から
    のアクセスからシールドしている請求項（９）に記載さ
    れた集積回路チップ。
  11. （１１）前記所定の信号が、メモリ（Ｍ）と、メモリ制
    御ロジック回路（３８）と、デテクター（４０）とが所
    定のパワー信号で動作されるようなパワー信号である請
    求項（９）に記載された集積回路チップ。
  12. （１２）前記所定の信号がパワー信号であり、メモリ（
    Ｍ）は所定のパワー信号で動作する揮発性メモリである
    請求項（９）に記載された集積回路チップ。
  13. （１３）前記シールドされた回路要素が、 変更不能な被保護データをストアするための所定のメモ
    リロケーションを持っている第１メモリ（Ｍ）と、 第２メモリ（５２）と、 第２メモリにデータパターンをストアさせる手段（５５
    ）と、 第２メモリが所定のデータパターンを持っている時は何
    時でも書込み信号（８４）に呼応して第１メモリの所定
    のロケーションにデータをストアさせられるように第１
    と第２メモリに接続されたメモリ制御ロジック回路（５
    ５）と、 第２メモリの内容を消去出来るように第２メモリに接続
    された手段（６６）と、 最初の状態と非可逆的に変化した状態をもつヒューズ要
    素（５０）と、 所定の制御信号（６７）に呼応してフューズ要素を非可
    逆的に変化させるフューズ要素に接続されている手段（
    ５８）と、 フューズ要素の状態が非可逆的に変化する前にのみ所謂
    データパターンがストア出来るようにするデータパター
    ンを第２メモリにストアするものに接続されたフューズ
    要素とを備えた請求項（１）に記載された集積回路チッ
    プ。
  14. （１４）前記第２導電層（ＣＮ＿２）が更にメモリ（Ｍ
    、５２）と、メモリ制御ロジック回路（５４）と、スト
    レッチ用部品とフューズ要素とを直接的外部からのアク
    セスからシールドしている請求項（１３）に記載の集積
    回路チップ。
  15. （１５）前述の所定の信号がパワー信号であり、メモリ
    （Ｍ、５２）とメモリ制御ロジック回路（５４）と、ス
    トレッチをさせる部品とが所定のパワー信号で動く請求
    項（１３）に記載の集積回路チップ。
  16. （１６）前述の所定の信号がパワー信号であり、第１メ
    モリ（Ｍ）が所定のパワー信号で動作する揮発性メモリ
    である請求項（１３）に記載の集積回路チップ。
  17. （１７）シールドされた回路要素が、 被保護データをストア出来る動作部品（６０）と、最初
    の状態と非可逆的に変化した状態をもつフューズ要素（
    ５６）と、 所定の制御信号に呼応してフューズ要素の状態を非可逆
    的に変化させる、フューズ要素に接続された手段（５８
    ）とを備え、 そのフューズ要素がその状態が非可逆的変化をする前に
    のみ所謂被保護データをストア出来るようにする手段と
    接続されているような請求項（１）に記載の集積回路チ
    ップ。
  18. （１８）前記の所定の信号が、パワー信号であり、動作
    部品（６０）は所定のパワー信号で動作する請求項（１
    ７）に記載の集積回路チップ。
  19. （１９）所謂テスト回路要素に対するアクセス回路要素
    に対する部品（７８）と、 最初の状態と非可逆的に変化した状態をもつフューズ要
    素（７０）と、 所定の制御信号（８０）に呼応してフューズ要素の状態
    を変化させる、フューズ要素に接続された部品（７４）
    とを備え、 そのフューズ要素が、その状態が非可逆的に変化する前
    にのみ所謂テストのためにアクセス出来る手段に接続さ
    れているような請求項（１）に記載の集積回路チップ。
  20. （２０）前記所定の信号はパワー信号であり、作動部品
    （７２、７４）は第２導電層により外部よりのアクセス
    からシールドされ、所定のパワー信号で動作する請求項
    （１９）に記載の集積回路チップ。
  21. （２１）前記のシールドされた回路要素に、被保護デー
    タをストアし、処理し、処理に影響を与える前述の回路
    要素（Ｍ）と、 最初の状態と非可逆的に変化した状態をもつフューズ要
    素（４２）と、 所定の制御信号（４８）に呼応してフューズ要素の状態
    を非可逆的に変化させる、フューズ要素に接続された部
    品（４４）と、 フューズ要素（４２）と前記回路要素（Ｍ）に接続され
    、 フューズ要素の状態をモニターするためと、フューズ要
    素の状態が非可逆的に変化してしまったあとで回路要素
    の予期状態を妨げるための手段（４０）が含まれる請求
    項（１）に記載された集積回路チップ。
  22. （２２）シールドされた回路要素には、 被保護データをストアし、処理し、処理に影響を与える
    前述の回路要素（Ｍ）と、 最初の状態と非可逆的に変化した状態をもつフューズ要
    素（４２、５６）と、 フューズ要素に接続され、所定の制御信号（４８、６７
    ）に呼応してフューズ要素の状態を変化させる部品（４
    ４、５８）を有し、 このフューズ要素は、その状態が非可逆的に変化する前
    にのみその回路要素の予期機能が可能となるように回路
    要素と接続されている請求項（１）に記載した集積回路
    チップ。
  23. （２３）シールドされた回路要素に更に被保護データを
    ストア並びに／又は処理するシールドされた回路要素（
    １４、Ｍ＿１、Ｍ＿２、Ｍ＿ｎ）への供給パワーを制御
    する手段（２０）を有する請求項（１）に記載の集積回
    路チップ。
  24. （２４）シールドされた回路要素に更にクロック信号を
    発生させそのクロック信号を被保護データをストア並び
    に／又は処理するシールドされた回路要素（１４、Ｍ＿
    １、Ｍ＿２、Ｍ＿ｎ）に供給する手段（２０）を有する
    請求項（１）もしくは（２３）に記載された集積回路チ
    ップ。
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