KR0180521B1 - 집적 회로 칩 - Google Patents

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KR0180521B1
KR0180521B1 KR1019900000211A KR900000211A KR0180521B1 KR 0180521 B1 KR0180521 B1 KR 0180521B1 KR 1019900000211 A KR1019900000211 A KR 1019900000211A KR 900000211 A KR900000211 A KR 900000211A KR 0180521 B1 KR0180521 B1 KR 0180521B1
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씨. 길버그 로버트
엠. 노우레스 리처드
모로네이 폴
앨린 슈메이트 월리암
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토마스 에이. 두미트
넥스트레벨 시스템즈 인코포레이티드
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Abstract

본원은 피보호 데이타가 처리 및 기억되는 피보호 영역(11)을 포함하는 집적 회로 칩(10)에 있어서, 회로 구성 요소를 형성하는 확산 부분(S, D)을 포함하는 반도체층(SC)과, 상기 반도체층에 결합되어서, 피보호 데이타를 분배, 기억, 처리 및/또는 변경하기 위해 회로 소자(14, 16, 17, 18, 20, M1, M2,Mn)를 형성하는 상기 구성 요소를 상호 접속하는 제1 전도층(CN1)과, 상기 회로 소자가 검사로부터 차폐되는 피보호 영역(11)을 형성하도록 회로 소자를 피복함과 동시에, 회로 소자의 의도된 기능에 필수적인 소정의 신호를 회로 소자에 전도하기 위해서 회로 소자에 접속된 제2 전도층(CN2)을 포함하며, 상기 제2 전도층의 제거는 소정의 필수 신호가 회로 소자에 제공되는 것을 방지하여 의도된 기능을 막고, 상기 차폐된 회로 소자는, 클럭 신호를 발생하고, 피보호 데이타를 기억 및/또는 처리하는 상기 차폐된 회로 소자(14, M1, M2,Mn)에 상기 클럭 신호를 분배하는 수단(20)을 더 구비하는 집적 회로 칩을 제공한다.

Description

집적 회로 칩
제1도는 본 발명에 따른 집적 회로 칩을 도시한 블럭도.
제2도는 본 발명에 따른 집적 회로 칩에서의 MOS 회로 소자 구성 요소의 차폐를도시하는 단면도.
제3도는 회로 소자 구성 요소를 차폐하고 그 차폐된 MOS 회로 소자에 소정의 신호를 전도하기 위해 피복 전도층(overlying conductive layer)을 이용하는 것을 도시한 평면도.
제4도는 본 발명에 따른 집적 회로 칩에서의 이극 회로 소자 구성 요소의 차폐를 도시하는 단면도.
제5도는 회로 소자를 차폐하고 차폐된 회로 소자에 전력을 전도하기 위해 피복 전도층을 이용하는 것을 도시한 단면도.
제6도는 다수의 휘발성 메모리를 차폐하고 있는 다른 양호한 실시예를 도시하는 블럭도.
제7도는 회로 소자의 기능에 필수적 신호를 전송하기 위해 피복 전도층을 이용하는 것을 도시하는 평면도.
제8도는 칩의 피보호 영역에 있어서 소정의 메모리 위치에 기억된 피보호 데이타의 변경을 방지하기 위한 시스템의 양호한 실시예를 도시한 블럭도.
제9도는 칩의 피보호 영역에 있어서 소정의 메모리 위치에 기억된 피보호 데이타의 변경을 방지하기 위한 시스템의 또다른 양호한 실시예를 도시한 블럭도.
제10도는 칩의 피보호 영역에 있어서 피보호 영역이 시험을 위해 액세스될 수 있는 경우를 제한하기 위한 시스템의 양호한 실시예를 도시한 블럭도.
* 도면의 주요부분에 대한 부호의 설명
10 : 집적 회로 칩 11 : 피보호 영역
12 : 비피보호 영역 14 : 마이크로 프로세서
16 : 피보호 데이타 버스 17 : 피보호 어드레스 버스
18 : 전송 논리 회로 20 : 클럭 및 전력 제어 회로
24 : 비피보호 메모리 26 : 비피보호 논리
28 : 비피보호 데이타 버스 38 : 메모리 제어 논리
40 : 디코더 42, 56, 70 : 휴즈 소자
44, 58, 79 : 퓨즈 변경 장치 52 : 소거(지움) 가능 메모리
[발명의 배경]
본 발명은 일반적으로 전자적 데이타 처리 시스템용 집적 회로 칩에 관한 것으로서, 구체적으로는 집적 회로 칩의 피보호 영역에서 기억되거나 처리된 피보호 데이타의 검사 및/또는 수정을 방지하는 것에 관한 것이다.
피보호 데이타를 처리하여 기억하는 집적 회로 칩은, 피보호 데이타를 처리하고 기억하는 회로 소자를 갖는 피보호 영역과, 비피비호 데이타 및 제어 신호를 처리하고 기억하는 회로 소자를 갖는 비피보호 영역을 구비한다. 집적 회로 칩은, 회로 소자 구성 요소를 형성하는 확산부를 포함하는 반도체층과 회로 소자를 형성하는 구성 요소를 내부 접속하도록 상기 반도체층과 접속된 제1 전도층을 포함하고 있다. 최근의 모든 집적 회로 칩은, 통상적으로 회로 소자 및 그 구성 요소를 상호 접속하기 위해 하나 이상의 전도층을 구비한다. 일반적으로 이들 전도층은 제어 신호와 전력 신호 양자를 전달하는데 사용되며, 신호의 상호 접속 밀도를 최대로 하고, 그러한 상호 접속에 필요한 면적을 감소시키는 것을 목표로 하고 있다.
이 피보호 영역은 또한, 피보호 영역내에 있는 데이타 처리 회로 소자에 의해 피보호 데이타를 처리하기 위해서 피보호 영역내의 데이타 버스로 비피보호 데이타 및 제어 신호를 전송(轉送)하는 회로 소자를 더 포함한다. 피보호 영역내의 논리 회로 소자는, 비피보호 데이타와 제어 신호를, 비피보호 영역과 피보호 영역내의 데이타 버스 사이에서, 피보호 영역내의 데이타 처리 회로 소자에 의해 발생된 제어 신호에 응답하여 전송할 수 있다.
그럼에도 불구하고, 피보호 데이타조차 이러한 집적 회로 칩에서는 피보호 영역으로부터 비피보호 영역으로의 전송은 용이하지 않지만, 피보호 영역내에 기억된, 또는 처리중인 피보호 데이타에 대해, 예컨대 주사형 전자 현미경(SEM) 또는 피보호 데이타를 액세스할 수 있는 피보호 영역내에서 부여된 노드에 오실로스코프를 접속하는 프로브(probe)등의 진단 장치를 사용하여 검사함으로써 액세스할 수 있다. 또한, 프로브 등의 수단에 의해 적절한 제어 신호를 피보호 영역내의 논리 회로 소자에 전함으로써, 논리 회로에 의해서 피보호 영역내의 데이타 처리 회로 소자로 처리하기 위하여 비피보호 및 피보호 데이타를 전달하는 피보호 영역내의 데이타 버스로부터 피보호 데이타를 비피보호 영역으로 전송될 수 있게 하는 것이 가능해지거나, 또는 피보호 영역내에 기억된 피보호 데이타는 의도하는 칩의 보호에 손상을 줄 수도 있는 비밀 데이타로 대체될 수도 있다.
[발명의 개요]
본 발명은, 피보호 데이타가 처리 및/또는 기억되는 피보호 영역을 갖는 집적 회로 칩에 있어서, 회로 소자 구성 요소를 형성하는 확산 부분을 갖는 반도체층과, 피보호 데이타를 배분, 기억, 처리 및/또는 처리에 영향을 부여하기 위한 회로 소자를 형성하는 구성 요소를 상호 접속하도록 상기 반도체층과 결합되는 제1 전도층과, 상기 회로 소자가 검사로부터 차폐되는 피보호 영역을 형성하도록 회로 소자를 피복(overlie)함과 동시에, 차폐된 회로 소자의 의도한 기능에 대해 필수적인 소정 신호를 회로 소자에 전도하기 위해 회로 소자와 접속된 제2 전도층을 포함하며, 상기 제2 전도층의 제거는 소정의 필수 신호가 회로 소자로 전송되는 것을 방지하고, 의도한 기능을 저지하는 집적 회로 칩을 제공한다.
본 발명의 한 양태에 있어서, 상기 소정의 신호는 전력 신호이다. 본 발명의 이런 양태에 따른 한 실시예에 있어서, 제1 전도층의 차폐된 회로 소자는 피보호 데이타를 기억하는 휘발성 랜덤 액세스 메모리(RAM)등의 휘발성 메모리를 포함하며, 이 메모리는 소정의 전력 신호로 구동되고, 이것에 의해 메모리의 검사를 가능케 하는 제2 전도층의 제거 결과 전력이 메모리로부터 제거된다. 메모리가 휘발성이기 때문에, 전력을 제거한 결과 메모리에 기억된 피보호 데이타를 지우게 된다.
상기와 같은 한 실시예에 있어서, 제1 전도층내의 복수의 그러한 휘발성 메모리 각각은, 제2 전도층이 피복된 부분만으로부터 소정의 전력 신호를 수신하도록 상기와 같은 메모리를 피복하는 제2 전도층의 그 부분에만 개별적으로 접속되고, 이 결과로 메모리를 검사하기 위한 목적으로 메모리를 피복하고 있는 제2 전도층 부분만의 제거는 이러한 제거에 의해 노출되는 각각의 메모리로부터 전력이 제거되기 때문에 무익하게 된다.
본 발명에 따른 집적 회로 칩에 있어서, 상기 칩은, 비피보호 데이타 및 제어 신호가 처리 및/또는 저장되고, 차폐된 회로 소자가 피보호 영역 및 비피보호 영역간에 비피보호 데이타 및/처리 제어 신호의 전송을 가능케 하는 논리 회로 소자를 포함하는 비피보호 영역을 더 포함하며, 상기 차폐된 논리 회로 소자는 제2 전도층에 의해 제공된 소정의 전력 신호로 구동된다. 이 결과, 피보호 데이타가 칩의 비피보호 영역으로 피보호 영역에서 전송되는 것을 가능케 하는 프로브 등의 수단에 의해서 제어 신호가 논리 회로 소자에 전송되는 것을 가능케 하기 위한 제2 전도층의 제거는, 제2 전도층의 이러한 제거 역시 논리 회로 소자로부터 전력을 제거하기 때문에 무익해진다. 이러한 실시예에 있어서, 복수의 상기 차폐된 논리 회로 소자들 각각은 제2 전도층이 피복된 부분으로부터만 소정의 전력 신호를 수신하도록 그러한 논리 회로 소자를 피복하는 제2 전도층의 그 부분에만 개별적으로 접속된다.
본 발명의 또다른 양태에 의하면, 상기 차폐된 회로 소자는 피보호 데이타를 기억시키기 위한 메모리와, 상기 메모리에 기억되게 하는 구동 데이타용 논리 회로를 구비하며, 제2 전도층은 논리 회로의 구동 기능에 필수인 신호를 전도한다. 따라서, 비밀 데이타가 칩의 의도한 보호를 손상하는 피보호 데이타로 메모리에서 변경되는 것을 가능케 하는 논리 회로에 제어 신호를 전송하기 위한 제2 전도층의 제거는, 이 제2 전도층의 제거가 논리 회로에 의해서 구동 데이타가 메모리에 기억되는 것을 방지하므로 좋지 않다.
본 발명의 부가적인 특징들에 대해 양호한 실시예의 설명과 관련하여 기술한다.
[양호한 실시예의 상세한 설명]
제1도를 참조하면, 본 발명의 집적 회로 칩(10)에 대한 양호한 실시예는 피보호 영역(11)과 비피보호 영역(12)을 포함하고 있다. 상기 칩(10)은 VLSI(Very Large Scale Integrated) 회로 칩이다. 이 칩(10)은 피보호 영역(11)내에서 다음과 같은 회로 소자들을 형성한다. 즉, 피보호 데이타를 처리하는 마이크로 프로세서(14), 피보호 데이타를 기억하는 복수의 메모리(M1, M2, Mn), 피보호 데이타 버스(16), 피보호 어드레스 버스(17), 전송 논리 회로(18), 및 피보호 클럭 및 전력 제어 회로(20)가 있다. 이 칩(10)은 이러한 회로 소자들의 특정한 혼합에 국한시킬 필요는 없으며, 피보호 데이타 및/또는 명령의 인가받지 않은 판독이나 변경 행위에 대해 피보호 데이타를 보호하도록 하는 회로 소자들의 모든 조합을 포함할 수도 있다. 이 메모리(M1, M2, Mn)는 모든 형이 다 가능하며, 예컨대, RAM(랜덤 액세스 메모리), ROM(판독 전용 메모리), EPROM(전기적으로 프로그램 가능한 ROM), EEPROM(전기적으로 소거 가능하고 프로그램 가능한 ROM), 및 기타 다른 레지스터 파일, FIFO(선입선출) 버퍼 등의 형으로 할수 있다.
전도층(CN2)은 회로 소자(14, M1, M2, Mn, 16, 17, 18, 20)를 검사로부터 차폐하기 위해 그러한 회로 소자를 피복함으로써, 피보호 영역(11)을 형성하고 있다.
비피보호 영역(12)내에서, 칩(10)은 다음 회로 소자, 즉 메모리(24), 논리 회로(26) 및 비피보호 데이타 버스(28)를 형성하고 있다.
제2도 및 제3도에 도시된 바와 같이, MOS 회로 소자를 포함하는 칩(10)의 실시예에 있어서, 상기 칩은, 반도체 기판층(SC), 제1 유전체층(DE1), 제1 전도층(CN1), 제2 유전체층(DE2), 제2 전도층(CN2), 제n번째 유전체층(DEn), 및 제 n번째 전도층(CNn)을 포함한다. 반도체 기판층(SC)내의 확산부분(S, D)은 소스와 드레인을 형성하고, 이들은 게이트 도체(G)와 조합되고 제1 전도층(CN1)에 의해 상호 접속되는 것으로 칩(10)의 회로 소자를 형성하기 위해 배열되는 상보형 MOS 전계 효과 트랜지스터를 형성하고 있다. 제1 전도층(CN1)은 제1 유전체층(DE1)의 구멍을 통하여 전도성 접촉부(30)에 의해 소스(S) 및 드레인(D)과 접속된다. 제2 전도층(CN2)은 제2 유전체층(DE2)의 구멍을 통하여 접촉부(31)에 의해, 차폐된 회로 소자의 의도된 기능에 필수 불가결한 소정의 신호를 회로 소자에 전하기 위해 제1 전도층(CN1)과 접속되어 있다.
제2 전도층(CN2)의 제거는 소정의 필수 신호가 회로 소자에 제공되는 것을 방지함으로써 의도된 기능을 막는다. 제2 전도층(CN2)은, 회로소자가 검사로부터 차폐되는 피보호 영역(11)을 형성하기 위해, 회로 소자를 피복하고 있다.
제4도에 도시된 바와같이, 이극 회로 소자를 구비하는 칩(10)의 실시예에 있어서, 이 칩은 반도체 기판층(SC), 제1 유전체층(DE1), 제1 전도층(CN1), 제2 유전체층(DE2), 제2 전도층(CN2), 제n번째 유전체층(DEn), 및 제n번째 전도층(CNn)을 포함한다. 반도체층(SC)내의 확산부(C, B, E)는 에미터, 베이스, 및 콜렉터를 형성하고, 이들은 칩(10)의 회로 소자를 형성하도록 배열되어 있는 이극 트랜지스터를 형성하기 위해 제1 전도층(CN1)에 의해 상호 접속되어 있다. 제1 전도층(CN1)은 제1 유전체층(DE1)의 구멍을 통하여, 차폐된 회로 소자의 의도된 기능에 필수적인 소정의 신호를 회로 소자로 전달하기 위해 전도성 접촉부(32)에 의해서 콜렉터(C) 및 베이스(B)와 접속되어 있다. 제2 전도층(CN2)은 제2 유전체층(DE2)의 구멍을 통하여 차폐된 회로 소자의 의도된 기능에 필수적인 소정의 신호를 회로 소자로 전달하기 위해 접촉부(33)에 의해 제1 전도층(CN1)과 접속되어 있다.
제2 전도층(CN2)의 제거는 소정의 필수 신호가 회로 소자에 제공되는 것을 방지함으로써 의도된 기능을 막는다. 제2 전도층(CN2)은, 회로 소자가 검사로부터 차폐된 피보호 영역(11)을 형성하기 위해 회로 소자를 피복하고 있다.
피보호 데이타를 분배, 기억, 처리 또는 처리에 영향을 부여하는 칩(10)의 모든 회로 소자는, 상호 접속층(CN1)과 같이 이미 제조되어 있고, 층(CN2)과 같이 차폐 특성을 지니고 피보호 영역(11)의 경계를 형성하고 있는 전도층의 밑에 위치하는 전도층을 이용하고 있다.
제2 전도층(CN2)은 기계적이고 SEM(주사형 전자 현미경)의 프로빙(probing)에 대한 차폐로서의 기능과, 그 밑에 있는 회로 소자를 동작 불능케 하는 것 외에 제거될 수 없는 소정의 필수 신호를 전달하는 층으로서의 기능을 갖는다. 소정의 필수 신호를 명령 등의 전력 신호나 제어 신호중의 어느 하나이다. 소정의 필수 신호가 전력 신호일 때에는, 검사 목적의 기계적, 화학적, 또는 기타 다른 수단에 의한 차폐층(CN2)의 제거는, 밑에 있는 회로 소자로부터 전력을 제거하게 되고, 동작 불능으로 되며, 또한 동일 회로 소자에 기억되어 있는 모든 데이타나 논리 상태를 잃게 될 것이다.
이 기술은 휘발성 RAM 등의 휘발성 메모리 내에 기억되어 있는 피보호 데이타를 보호하는데 특히 효과적이다. 메모리(M1, M2)가 휘발성 메모리인 칩(10)의 실시예에 있어서, 이러한 메모리(M1, M2) 각각은 검사로부터 메모리(M1, M2)를 차폐하기 위해 제2 전도층(CN2)에 의해 피복되고, 전력 신호는 각각의 메모리(M1, M2)를 피복하고 있는 제2 전도층(CN2)의 부분으로부터 메모리(M1, M2)의 각각에 개별적으로 분배된다. 이러한 분배는 제5도에 도시되어 있는데, 제2 전도층(CN2)은 전력을 메모리에 제공하기 위해 휘발성 메모리내에 구비된 트랜지스터의 소스(S)와 접촉부(34)에 의해서 접속되어 있다. 각각의 메모리(M1, M2)를 검사할 수 있도록 제2 전도층(CN2)의 피복 부분의 제거로 인해 각각의 메모리(M1, M2)로부터 전력이 제거된다. 메모리(M1, M2)는 휘발성이기 때문에, 그로부터 전력을 제거하는 것은 그 속에 기억된 피보호 데이타를 삭제하는 결과가 된다. 따라서, 메모리(M1, M2)중 어느 하나의 내용을, 그 메모리를 피복하고 있는 제2 전도층(CN2)의 부분만을 제거함으로써 검사하려는 시도는 무익해질 것이다.
제6도에 도시된 또다른 실시예에 있어서, 상술한 실시예보다 더 적은 공간을 취하는 방법으로 제2 전도층(CN2)으로부터 복수의 휘발성 메모리 소자(M)에 전력 신호(Vcc)가배분되며, 상기 전력은 상기와 같은 메모리 소자(M)를 피복하는 제2 전도층의 부분만으로부터 각각의 메모리 소자(M)에 개별적으로 배분된다. 이 실시예에 있어서, 각각의 행의 메모리 소자(M)는 밑에 있는 독립된 제1 전도층(CN1)을 거쳐 피복 제2 전도층(CN2)으로부터 전력을 수신한다. 이 제2 전도층(CN2)은 전도성 접촉부(35)에 의해 각각의 제1 전도층(CN1)에 접속된다. 비록 이 실시예가 면적 효율을 높이기 위해 다소 안전성을 잃더라도, 제2 전도층(CN2)의 제거에 의한 전력 손실에 의한 데이타가 삭제됨이 없이 상기 메모리 소자(M)를 검사하려는 시도는, 모든 층간 전도성 접촉부(35)와 이 접촉부(35)에 전력을 배분하는 제2 전도층(CN2)의 부분을 원상 그래도 방치함과 동시에 상당히 높은 분해 정밀도로 제2 전도층(CN2)을 제거해야 한다.
이 실시예에서는 전도층의 어떠한 결합도 사용될 수 있다. 칩의 수직 길이에서 가장 높이 묻혀진 전도층을 차폐 전도층으로서의 사용하는 것이 가장 안전하다.
다시 제1도를 참조하면, 비피보호 영역(12)내에서, 논리 소자(26) 및 메모리(24)는 비피보호 데이타 및 제어 신호를 처리하여 기억한다. 비피보호 데이타및 제어신호는 비피보호 데이타 버스(28)에서 피보호 영역(11)내의 피보호 데이타 버스(16)로 전송 논리 회로(18)에 의해 전송된다. 전송 논리 회로(18)는 비피보호 데이타 및 제어 신호를 마이크로 프로세서(14)에 의해 피보호 데이타와 함께 처리하기 위해 피보호 영역(11)내의 피보호 데이타 버스(16)로 전송한다. 전송 논리 회로(18)는, 비피보호 데이타가 피보호 데이타 버스(16)상에 있게 되는 경우를 나타내는 마이크로 프로세서(14)에 의해 발생된 제어 신호에 응답하여 제어 신호와 비피보호 데이타가 비피보호 데이타 버스(28) 및 피보호 데이타 버스(16)간에 전송되게 한다. 마이크로 프로세서(14)는, 피보호 데이타 버스(16)상의 데이타 신호의 상태를 감시하고, 비피보호 데이타 버스(28)와 피보호 데이타 버스(16) 간에 비피보호 데이타가 피보호 데이타 버스(16)상에 존재하는 기간 동안에만 논리 회로(18)가 데이타 신호 및 제어 신호를 전송 가능케 하는 제어 신호를 발생한다.
상술한 바와 같이, 전도층(CN2)은 전송 논리 회로를 피복하여 검사로부터 전송 논리 회로(18)를 차폐한다. 상기 전도층(CN2)은 또한 전력 신호를 전송 논리 회로(18)에 전달한다. 따라서, 전송 논리 회로(18)를 검사할 목적으로 전도층(CN2)을 제거하는 것은, 전송 논리 회로(18)로부터 전력을 제거하는 것이 되고 전송 논리 회로(18)에 의해 피보호 데이타 버스(16)와 비피보호 데이타 버스(28)간에 임의의 데이타 또는 제어 신호가 전송되는 것을 방지한다. 그밖에, 피보호 데이타가 피보호 영역(11)으로부터 칩(10)의 비피보호 영역(12)까지 전송되도록 하는 프로브등의 수단에 의해 제어 신호를 전송 논리 회로(18)에 전달할 수 있게 하기 위한 전도층(CN2)의 제거는 차폐 전도층(CN2)의 그러한 제거가 전송 논리 회로(18)로부터 전력을 또한 제거하기 때문에 무익하게 된다.
이 기술은 역방향으로 확장 가능하다. 따라서 비밀 데이타는 비피보호 영역(12)으로부터 피보호 메모리(M1, M2,Mn)로 가입되지 않는다. 마이크로 프로세서(14)는 피보호 데이타 버스(16)상의 테이타를 메모리(M1, M2,Mn)에 기억할 수 있게 하는 메모리 액세스 논리 회로를 제공하고, 차폐 전도층(CN2)은 전력 신호를 상기 마이크로 프로세서(14)에 전한다. 따라서, 제어 신호를 마이크로 프로세서(14)의 메모리 액세스 논리 회로에 전하게 되므로, 비밀 데이타가 메모리(M1, M2,Mn)에서 피보호 데이타로 대체할 수 있게 하여 칩의 의도된 피보호성에 손상을 줄 수도 있는 차폐 전도층(CN2)의 제거는, 이 제거가 마이크로프로세서(14)로부터 전력을 제거하게 되고 이에 따라서 메모리 액세스 논리 회로가 메모리(M1, M2,Mn)내에 데이타가 기억되는 것을 방지하게 되므로 무의미해진다.
한 실시예로서, 피보호 영역내의 차폐된 논리 회로(14, 18) 각각은, 차폐 전도층(CN2)이 피복하고 있는 부분만으로부터 전력 신호를 수신하기 위해 상기 논리 회로(14, 18)를 피복하고 있는 차폐 전도층(CN2)의 그 부분에만 개별적으로 접속되어 있다.
제7도에 도시된 실시예에 있어서, 피보호 신호는 차폐증(CN2, CNn)의 기초가 되는 전도층(CN1)에 배분되고, 차폐 신호(필수 제어 신호 또는 전력 신호등)는 피복하고 있는 차폐증(CN2, CNn)에 각각 배분된다. 하나의 차폐하고 있는 전도층(CNn)의 경계는 도면에서는 굵은 선으로 도시되어 있으며, 또다른 차폐하고 있는 전도층(CN2)의 경계는 도면에서 파선으로 도시되어 있고, 밑에 있는 전도층(CN1)은 도면에서 명암법으로 도시되어 있다. 밑에 있는 전도층(CN1)은 상기 두 차폐하고 있는 전도층(CN2, CNn)중 어느 하나에 의해 완전히 차폐되어 있고, 밑에 있는 전도층(CN1)의 한 부분은 상기 두 차폐하고 있는 전도층(CN2, CNn)에 의해 차폐되어 있다.
전도층(CN1)내의 피보호 신호에 대해 액세스 하기 위해 상기 차폐층(CN2, CNn)을 화학적 또는 종래의 레이저 또는 마이크로 프로브로 절단하려는 시도는, 전도층(CN1)이 차폐층(CN2, CNn)과 접속(단락)되던가, 전도층(CN1, CN2, CNn)으로 형성되는 회로 경로에서 개방 회로가 생성되거나 한다. 이에 따라서 피보호 신호와 필수 신호의 배분을 흩어지게 하고 전도층(CN1, CN2, CNn)에 접속되어 있는 회로 소자의 의도한 기능을 변경시켜 칩(10)의 의도한 기능에 손상을 준다.
칩(10)에 기억된 어떤 피보호 데이타가 그 칩이 들어간 제품의 제조중에 그 피보호 데이타가 기억된 후에는 변경되지 않는다고 하는 것은 극히 중요하다. 이 목적을 달성하기 위하여, 칩(10)은 소정의 메모리 위치에 기억된 피보호 데이타의 변경을 방지하는 시스템을 구비하고 있다. 제8도 및 제9도에는 이러한 방지 시스템이 다른 실시예가 도시되어 있다.
제8도의 시스템은 메모리(M), 메모리 제어 논리 회로(38), 디코더(40), 퓨즈 소자(42), 및 퓨즈 변경 장치(44)를 포함한다. 이 시스템은 메모리(M)에 적용되며, 그 중에 피보호 데이타가 기억되는 각각의 메모리(M1, M2,Mn)가 메모리(M)로서 포함되어 있다.
이 메모리(M)는 데이타 버스(16)로부터의 변경할 수 없는 피보호 데이타를 기억하는 소정의 위치와 더불어, 복수의 메모리 위치를 갖는다.
메모리 제어 논리 회로(38)는, 기입 신호가 라인(47)상에서 메모리 제어 논리 회로(38)로부터 피보호 메모리(M)로 제공되는 경우, 데이타가 어드레스 버스(46)상에 제공된 어드레스 신호에 의해서 지시된 메모리(M)의 위치에 기억되도록 어드레스 버스(46)에 의해서 메모리(M)에 접속되어 있다.
퓨즈 소자(42)는 최초 상태 및 비가역적으로 변화한 상태를 갖고 있다. 용어 퓨즈 소자라 함은 퓨즈(fuses)와 앤티퓨즈(antifuses)를 가리킨다. 퓨즈 소자는 금속성 전도층과 폴리실리콘 전도층의 조합에 의해 칩(10)에서 형성된다. 앤티퓨즈 소자는, 금속성 전도층, 폴리실리콘 전도층 또는 양자의 조합으로 칩에서 형성될 수 있다. 앤티퓨즈 소자는, 칩에 있어서 도체/산화물 도체 구조 또는 도체/비결정질 실리콘/도체 구조에 의해 칩의 반도체층에서 형성되는 P+/N+반도체 접합 다이오드 및 P-/N-반도체 접합 다이오드에 의해 형성된다.
퓨즈 변경 장치(44)는, 피보호 영역(11) 외부에 있는 단자(50)로부터 라인(48)상에 수신된 소정의 제어 신호에 응답하여 퓨즈 소자(42)의 상태를 비가역적으로 변화하기 위해 퓨지 소자(42)와 접속되어 있다. 대안적으로, 라인(48)의 제어신호는 피보호 영역(11) 내부에 있는 단자(도시되어 있지 않음)로부터 수신된다.
디코더(40)는, 퓨즈 소자(42)의 상태와 어드레스 버스(46)의 어드레스 신호를 감시하기 위해, 그리고 소정의 메모리 위치가 어드레스 신호에 의해 어드레스 버스(46)상에 나타날 때에는 언제라도 퓨즈 소자(42)의 상태가 비가역적으로 변경된 후에 메모리(M)의 소정의 메모리 위치에 메모리 제어 회로(38)에 의해 데이타가 기억되는 것을 방지 위해, 퓨즈 소자(42), 메모리 제어 회로(38), 및 어드레스 버스(46)에 접속되어 있다.
제2 전도층(CN2)은, 메모리(M), 메모리 제어 논리 회로(38), 디코더(40), 및 퓨즈 소자(42)를 외부로부터의 직접 액세스로부터 차폐한다.
메모리(M), 메모리 제어 논리 회로(38), 및 디코더(40)는, 제2 전도층(CN2)으로부터 오는 전력 신호에 의해 전력이 제공되도록 모두 제2 전도층(CN2)에 접속되어 있다.
제8도의 시스템은 메모리(M)의 소정의 위치에 최초로 기억된 피보호 데이타의 변경을 방지하는데 사용된다. 일단 퓨즈 소자(42)의 상태가 비가역적으로 변화되면, 디코더(40)는 어드레스 버스(46)의 어드레스 신호에 의해 지시된 소정의 메모리 위치에 임의의 추가 데이타가 기입되는 것을 막는다.
또한, 제8도의 시스템내의 퓨즈 소자(42)는, 이 칩을 포함하고 있는 제품이 그 제품의 사용자에게 인도되기 이전에만 적용할 수 있는 어떤 예비적인 피보호 데이타 처리 기능, 즉 예컨대 피보호 데이타의 예비적 처리 또는 피보호 데이타를 처리하는 명령의 로딩(loading)을 행하기도 하고 영향을 끼치기도 하는 다른 차폐된 회로 소자(도시되어 있지 않음)에 접속될 수도 있다. 디코더(40)와 같은 수단은, 퓨즈 소자의 상태를 감시하기 위해서, 그리고 퓨즈 소자의 상태가 비가역적으로 변화한 후에 다른 차폐된 회로 소자의 의도된 기능을 막기 위해서, 퓨즈 소자(42) 및 다른 차폐된 회로 소자에 접속되어 있다.
대다수 퓨즈 기술은 피보호 집적 회로 칩 제조 공정중 공장에서만 퓨즈할 수 있게 한다. 예컨대, 어떤 공장은 소자의 보다 좋은 장기 신뢰성을 얻도록 퓨즈를 녹인 후 폴리실리콘(또는 기타 다른 퓨즈재료)상에 산화물을 성장시키는 것을 필요로 한다. 제9도의 시스템은 다른 제조자가 공장에서의 퓨징(fusing)후에, 피보호 메모리(M)내에 피보호 데이타를 로딩할 수 있게 하지만, 메모리(M)의 내용 변경을 방지하고 있다.
제9도의 시스템은, 메모리(M), EPROM 또는 EEROM(전기적으로 소거 가능한 ROM)등의 소거(지움) 가능 메모리(52), 메모리 제어 논리 회로(54), 인에이블 회로(55), 퓨즈 소자(56), AND 게이트(57) 및 퓨즈 변경 장치(58)를 포함하고 있다. 메모리 제어 논리 회로(54)는, AND 게이트(60),이 AND 게이트(60)와 소거 가능 메모리(52)를 결합하는 인버터(62) 및 배선을 포함하는 N개의 접속을 포함하고 있다. 인버터(62)는, AND 게이트(60)로의 선택된 입력과, AND 게이트(60)를 구동하시키는데 필요한 소거 가능 메모리(52)에 소정의 데이타 패턴을 형성하기 위해 소가 가능 메모리(52)내에 선택된 메모리 위치와의 사이에 접속되어 있다.
메모리(M)는 변경할 수 없는 피보호 데이타를 기억하는 소정의 위치인 복수의 메모리 위치를 갖는다.
인에이블 회로(55)는 기입 인에이블 신호가 라인(63)을 거쳐 인에이블 회로(55)에 인가될 때, 소거 가능 메모리(52)에 데이타 패턴이 기억되게 한다.
메모리 제어 논리 회로(54)는, 소거 가능 메모리(52)가 소정의 데이타 패턴을 포함하고 있을 때마다 라인(64)에서 AND 게이트(60)로의 기입 신호에 응답하여 제1 메모리(M)의 소정 위치에 데이타가 기억되도록 하는 방식으로 메모리(M)를 소거 가능 메모리(52)에 접속한다.
소거 가능 메모리(52)의 내용은 칩(10)의 피보호 영역(11)의 외부에 위치해 있는 소거 단자(66)에서 소거 제어 신호를 제공함으로써 지워진다.
퓨즈 소자(56)는 최초 상태 및 비가역적으로 변화한 상태를 갖고 있다. 퓨즈 변경 장치(58)는, 피보호 영역(11)의 외부에 있는 단자(68)로부터 라인(67)상에 수신되는 소정의 제어 신호에 응답하여 퓨즈 소자(56)의 상태를 비가역적으로 변화시키기 위해 퓨즈 소자(56)에 접속되어 있다. 대안적으로는, 라인(67)의 제어 신호는 피보호 영역(11)의 내부에 있는 단자(도시되어 있지 않음)로부터 수신된다.
데이타 패턴은 데이타 단자(69)로부터 제공되고, AND 게이트(57)를 거쳐서 소거 가능 메모리로 공급된다. AND 게이트(57)는 퓨즈소자(56)가 최초 상태로 있는 동안에만 소거 가능 메모리(52)에 데이타를 기입할 수 있도록 퓨즈 소자(56)에 접속된 하나의 입력을 갖고 있다.
또한 상기 퓨즈 소자(56)는 퓨즈 소자(56)의 상태가 비가역적으로 변화하기 전에만 소거 가능 메모리(52)에 소정의 데이타 패턴을 기억시키도록 인에이블 회로(55)와 접속되어 있다.
소거 가능 메모리(52)는 N비트가 필요하다. 공장에서는 소거 가능 메모리(52)를 AND 게이트(60)에 접속하는 인버터(62)의 패턴에 대응하여 소정의 1 및 0의 패턴이, AND 게이트(60)가 라인(64)을 통해 메모리(M)에 기입 제어 신호를 통과시킬 수 있도록 소거 가능 메모리(52)에 입력된다. 1, 0의 소정의 패턴이 소거 가능 메모리(52)에 입력된 다음, 퓨즈 소자(56)의 상태가 비가역적으로 변화되므로 소정의 패턴은 변경될 수 없다. 이 점에 있어서, 집적 회로 칩(10)의 처리 및 패키징은 계속 할 수 있으며, 소거 가능 메모리(52)에 기억된 소정의 패턴을 교란시키지 않고 최종 처리 및 패키징 단계를 가능케 한다.
칩(10)이 다른 제조자에게 출하된 후, 피보호 데이타는 피보호 메모리(M)내에 기억된다. 그것은 소거 가능 메모리(52)에 기억된 소정의 패턴이 인버터(62)에 의해 메모리 제어 논리 회로(54)에 입력된 소정의 패턴에 필적하고 있기 때문이다.
일단 피보호 데이타가 피보호 메모리(M)에 기억되면, 소거신호는 소거 가능 메모리(52)의 내용을 소거하기 위해 소거 단자(66)에 인가됨으로써, 피보호 메모리(M)에 기억된 피보호 데이타는 변화하지 않는다.
제2 전도층(CN2)은 메모리(M), 소거 가능 메모리(52), 메모리 제어 논리 회로(54), 인에이블 회로(55), 및 퓨즈 소자(56)를 외부로부터의 직접적인 액세스로 부터 차폐하고 있다.
이 기술은 제9도의 시스템을, 칩(10)의 피복층을 통해 소거 가능 메모리(52)를 원격적으로 재프로그램하는데 이용되는 상당히 정확한 X선 빔이나 다른 복잡한 수단의 임의의 공격 쇼트(attack short)로부터 안전하게 한다. 이 기술의 안전성은 EEROM 또는 EPROM의 내용을 원격적으로 재프로그램하거나 녹인 퓨즈 소자를 재접속하는 것이 어렵다는 사실에 관련되어 있다. 만일 상당히 강력한 초점이 맞추어지지 않거나 발산형 X선 또는 기타 다른 수단이 EEROM 또는 EPROM 내용을 본질적으로 랜덤화(randomize)할 수 있다면, 공격자는 인에이블 패턴을 완성하기 위한 시도를 되풀이하게 될 것이다. 따라서, 안전성 또한 EEROM 또는 EPROM셀이, 이들 상태에 따라 바이어스되도록, 바꾸어 말하면, 모두 1 또는 모두 0의 양호한 패턴으로 바이어스되도록 설계되는 것이 필요하다. 따라서, 초점이 맞추어지지 않은 임의의 빔은, 메모리(M)에 데이타를 기억하도록 하는 소정의 패턴보다도 오히려 양호한 패턴으로 고능률로 그 내용을 구동한다. 비트수 N을 더 늘리고 소정의 패턴을 더 길게 하면 안정성 또한 높일 수 있다.
메모리(M), 소거 가능 메모리(52), AND 게이트(60), 및 인에이블 회로(55)는 모두 제2 전도층(CN2)에 의해 전달되는 전력신호에 의해 전력을 공급받기 위해 제2 전도층(CN2)에 접속되어 있다.
제9도의 시스템의 퓨즈 소자(56)는, 또한 소정의 전피보호 데이타 처리 기능을 행하거나 영향을 미치는 다른 차폐된 회로 소자(도시하지 않음)에 접속될 수 있다. 이 전피보호 데이타 처리 기능은, 피보호 데이타의 전처리나 피보호 데이타의 처리를 위한 명령 입력과 같이, 칩을 포함하는 제품이 그 제품의 사용자에게 인도되기 전에만 적용될 수 있다. 퓨즈 소자(56)는, 퓨즈 소자의 상태가 비가역적으로 변경되기 전에만 다른 차폐된 회로 소자의 의도된 기능을 인에이블하도록 다른 차폐된 회로 소자에 접속된다.
제8도 및 제9도의 피보호 데이타 변경 방지 시스템은, 발명의 명칭을 피보호 집적 회로 칩 메모리에 기억된 데이타 변경 방지로하여 본원과 함께 동일자로 특허출원되어서 공통으로 양도되어 함께 계류중인 특허출원의 요지이다.
복잡한 집적 회로 칩의 제조는 구비된 모든 회로 소자가 정확하게 동작하도록 하는 시험 조작 동안에 내부 회로 소자에 대한 액세스가 완전해야 한다. 그러나, 시험을 위한 높은 액세스 가능성은 일반적으로 피보호 데이타 또는 변경될 수 없는 데이타를 포함하는 칩에 대해서는 안전성의 단점이 된다.
제10도는 시험 동작이 완료된 후에, 시험 신호 경로를 영구히 무능하게 하고, 그 결과 칩의 외부 핀으로부터 내부 피보호 회로 소자로의 추가적인 액세스가 전혀 불가능한 시스템을 도시하고 있다. 이 시스템은, 퓨즈 소자(70), 제1 및 제2 인버터(72, 74), 저항(75), 제1 및 제2 NAND 게이트(76, 78), 및 퓨즈 변경 장치(79)를 포함하고 있다.
이 퓨즈 소자(70)는 최초 상태 및 비가역적으로 변화한 상태를 갖는다. 퓨즈 변경 장치(79)는 퓨즈 소자(70)에 접속되고, 피보호 영역(11) 외부의 단자(81)로부터 라인(80)상에 수신된 소정에 제어 신호에 응답하여 퓨즈 소자(70)의 상태를 비가역적으로 변화시킨다. 대안적으로, 라인(80)상의 제어 신호는 피보호 영역(11) 내부의 단자(도시되어 있지 않음)로부터 수신된다.
퓨즈 소자(70)는 제1 및 제2 NAND 게이트(76, 78)에 접속되어 칩(10)의 피보호 영역이 퓨즈 소자(70)의 상태가 비가역적으로 변경되기 전에만 시험을 위해 액세스될 수 있게 한다.
이 퓨즈 소자(70)와 인버터(72, 74)는 제1 NAND 게이트(76)의 하나의 입력에 직렬로 접속되어 있다. 이 제1 NAND 게이트(76)의 출력은 외부 시험 출력 단자(82)에 인가된다.
퓨즈 소자(70) 및 인버터(72, 74)는 또한 제2 NAND 게이트(78)의 한 입력에 직렬로 접속되어 있다.
제2 NAND 게이트(78)는 칩(10)의 피보호 영역(11)내의 시험 지령 입력 노드(86)로의 외부 시험 지령 입력 단자(84)로부터 시험 지령 신호를 통과시킨다. 시험 데이타는, 내부 시험 지령 입력 노드(86)에 제공되고 있는 시험 지령 입력 신호에 응답하여 칩(10)의 피보호 영역(11)내의 내부 시험 데이타 출력 노드(88)에 제공된다. 상기 내부 시험 데이타 출력 단자에 제공된 시험 데이타는, 회로 소자(14, M1, M2, Mn, 16, 17, 18, 20(제1도))등의 칩(10)의 피보호 회로 소자로부터 액세스된다.
시험 데이타는 퓨즈 소자(70)가 최초 상태로 있을 때에만 내부 시험 데이타 출력 노드(88)로부터 제1 NAND 게이트(76)를 통해 외부 시험 데이타 출력 단자(82)에 제공된다.
또한, 시험 지령 입력 신호는 퓨즈가 최초 상태로 있는 동안에만 외부 시험 지령 입력 단자(84)로부터 내부 시험 지령 입력 노드(86)에 제공된다.
제2 전도층(CN2)은 외부로부터의 직접적인 액세스로부터 퓨즈 소자(70), 인버터(72, 74), 저항(75) 및 NAND 게이트(76, 78)를 차폐한다.
인버터(72, 74), 저항(75), 및 NAND 게이트(76, 78)는 모두 제2 전도층(CN2)에 접속되어, 제2 전도층(CN2)으로부터의 전력 신호에 의해 구동된다.
프로브에 의한 피해를 방지하기 위해서, 가능한한 칩(10)내에 깊게, 퓨즈 소자(70)로부터 제1 및 제2 NAND 게이트(76, 78)로의 신호 경로를 매립함으로써 부가적인 보호가 이루어진다. 그러므로, 퓨즈 소자(70)로부터 제1 및 제2 NAND 게이트(76, 78)까지의 신호 경로는 주로 N+ 또는 p+확산에 의해 형성된다. 마찬가지로 최소 보호로 폴리실리콘 및 다른 전도층이 사용될 수도 있다. 최상의 전도층(CNn, CNn-1)의 사용은 피하는 것이 좋다.

Claims (13)

  1. 피보호 데이타가 처리 및/또는 기억되는 피보호 영역(11)을 포함하는 집적 회로 칩(10)에 있어서, 회로 구성 요소를 한정하는 확산 부분(S, D)을 포함하는 반도체층(SC)과, 상기 반도체층에 결합되어서, 피보호 데이타를 분배, 기억, 처리 및/또는 처리에 영향을 주는 회로 소자(14, 16, 17, 18, 20, M1, M2,Mn)를 한정하도록 상기 구성 요소를 상호 접속하는 제1 전도층(CN1)과, 상기 회로 소자가 검사로부터 차폐되는 피보호 영역(11)을 한정하도록 상기 회로 소자를 피복하고, 상기 회로 소자의 의도된 기능에 필수적인 소정의 신호를 상기 회로 소자에 전도하기 위해서 상기 회로 소자에 접속된 제2 전도층(CN2)으로서, 상기 제2 전도층의 제거는 소정의 필수 신호가 회로 소자에 제공되는 것을 방지하여 의도된 기능을 막게 하는 제2 전도층(CN2)을 포함하며, 상기 차폐된 회로 소자는, 클럭 신호를 생성하고, 피보호 데이타를 기억 및/또는 처리하는 상기 차폐된 회로 소자(14, M1, M2,Mn)에 상기 클럭 신호를 분배하는 수단(20)을 더 구비하는 집적 회로 칩.
  2. 피보호 데이타가 처리 및/또는 기억되는 피보호 영역(11)을 포함하는 집적 회로 칩(10)에 있어서, 회로 구성 요소를 한정하는 확산 부분(S, D)을 포함하는 반도체층(SC)과, 상기 반도체층에 결합되어서, 피보호 데이타를 분배, 기억, 처리 및/또는 처리에 영향을 주는 회로 소자(14, 16, 17, 18, 20, M1, M2,Mn)를 한정하도록 상기 구성 요소를 상호 접속하는 제1 전도층(CN1)과, 상기 회로 소자가 검사로부터 차폐되는 피보호 영역(11)을 한정하도록 회로 소자를 피복하고, 상기 회로 소자의 의도된 기능에 필수적인 소정의 신호를 회로 소자에 전도하기 위해서 회로 소자에 접속된 제2 전도층(CN2)으로서, 상기 제2 전도층의 제거는 소정의 필수 신호가 회로 소자에 제공되는 것을 방지하여 의도된 기능을 막게 하는 제2 전도층(CN2)을 포함하되, 상기 소정의 신호는 전력 신호이며, 비피보호 데이타와 제어 신호가 처리 및/또는 기억되는 비피보호 영역(12)을 포함하되, 상기 차폐된 회로 소자가 피보호 영역(11) 및 비피보호 영역간에 비피보호 데이타 및/또는 제어 신호의 전송을 가능케 하는 논리 회로 소자를 구비하고 상기 논리 회로 소자는 소정의 전력 신호에 의해 전력이 공급되는 집적 회로 칩.
  3. 피보호 데이타가 처리 및/또는 기억되는 피보호 영역(11)을 포함하는 집적 회로 칩(10)에 있어서, 회로 구성 요소를 한정하는 확산 부분(S, D)을 포함하는 반도체층(SC)과, 상기 반도체층에 결합되어서, 피보호 데이타를 분배, 기억, 처리 및/또는 처리에 영향을 주는 회로 소자(14, 16, 17, 18, 20, M1, M2,Mn)를 한정하도록 상기 구성 요소를 상호 접속하는 제1 전도층(CN1)과, 상기 회로 소자가 검사로부터 차폐되는 피보호 영역(11)을 형성하도록 회로 소자를 피복하고, 상기 회로 소자의 의도된 기능에 필수적인 소정의 신호를 회로 소자에 전도하기 위해서 회로 소자에 접속된 제2 전도층(CN2)으로서, 상기 제2 전도층의 제거는 소정의 필수 신호가 회로 소자에 제공되는 것을 방지하여 의도된 기능을 막게 하는 제2 전도층(CN2)을 포함하며, 상기 소정의 신호는 전력 신호이고, 복수의 논리 회로 소자(18) 각각은, 논리 회로 소자를 피복하는 상기 제2 전도층(CN2) 부분에만 개별적으로 결합되어, 상기 제2 전도층의 피복하고 있는 부분만으로부터 상기 소정의 전력 신호를 수신하는 집적 회로 칩.
  4. 피보호 데이타가 처리 및/또는 기억되는 피보호 영역(11)을 포함하는 집적 회로 칩(10)에 있어서, 회로 구성 요소를 한정하는 확산 부분(S, D)을 포함하는 반도체층(SC)과, 상기 반도체층에 결합되어서, 피보호 데이타를 분배, 기억, 처리 및/또는 처리에 영향을 주는 회로 소자(14, 16, 17, 18, 20, M1, M2,Mn)를 한정하도록 상기 구성 요소를 상호 접속하는 제1 전도층(CN1)과, 상기 회로 소자가 검사로부터 차폐되는 피보호 영역(11)을 형성하도록 회로 소자를 피복하고, 상기 회로 소자의 의도된 기능에 필수적인 소정의 신호를 회로 소자에 전도하기 위해서 회로 소자에 접속된 제2 전도층(CN2)으로서, 상기 제2 전도층의 제거는 소정의 필수 신호가 회로 소자에 제공되는 것을 방지하여 의도된 기능을 막게 하는 제2 전도층(CN2)을 포함하며, 상기 제1 전도층의 차폐된 회로 소자는, 피보호 데이타를 기억하는 메모리(M1, M2,Mn)와, 상기 메모리 내에 데이타가 기억되도록 하는 논리 회로(14)를 포함하고, 상기 제2 전도층(CN2)은 논리 회로의 인에이블 기능에 필수적인 신호를 전도함으로써 상기 제2 전도층의 제거는 데이타가 상기 메모리 내에 기억되는 것을 막는 집적 회로 칩.
  5. 피보호 데이타가 처리 및/또는 기억되는 피보호 영역(11)을 포함하는 집적 회로 칩(10)에 있어서, 회로 구성 요소를 한정하는 확산 부분(S, D)을 포함하는 반도체층(SC)과, 상기 반도체층에 결합되어서, 피보호 데이타를 분배, 기억, 처리 및/또는 처리에 영향을 주는 회로 소자(14, 16, 17, 18, 20, M1, M2,Mn)를 한정하도록 상기 구성 요소를 상호 접속하는 제1 전도층(CN1)과, 상기 회로 소자가 검사로부터 차폐되는 피보호 영역(11)을 한정하도록 회로 소자를 피복하고, 상기 회로 소자의 의도된 기능에 필수적인 소정의 신호를 회로 소자에 전도하기 위해서 회로 소자에 접속된 제2 전도층(CN2)으로서, 상기 제2 전도층의 제거는 소정의 필수 신호가 회로 소자에 제공되는 것을 방지하여 의도된 기능을 막게 하는 제2 전도층(CN2)을 포함하며, 상기 차폐된 회로 소자는, 변경 불가능한 피보호 데이타를 기억하기 위한 소정의 위치를 구비한, 복수의 메모리 위치를 갖는 메모리(M)와, 상기 메모리 및 어드레스 버스(46)에 결합되어, 상기 어드레스 버스에 제공된 어드레스 신호에 의해서 지시되는 메모리의 위치에 데이타가 기억되게 하는 메모리 제어 논리 회로(38)와, 초기상태 및 비가역적으로 변화한 상태를 갖는 퓨즈 소자(42)와, 상기 퓨즈 소자에 결합되어, 소정의 제어 신호(48)에 응답해서 퓨즈 소자의 상태를 비가역적으로 변화시키는 수단(44)과, 상기 퓨즈 소자, 상기 메모리 제어 회로, 및 상기 어드레스 버스에 결합되어, 상기 퓨즈 소자 및 상기 어드레스 신호의 상태를 모니터하고, 소정의 메모리 위치가 상기 어드레스 버스의 어드레스 신호에 의해서 지시될 때마다 상기 퓨즈 소자의 상태가 비가역적으로 변화한 후 상기 메모리 제어 회로가 데이타를 상기 소정의 메모리 위치에 기억시키는 것을 방지하는 디코더(40)를 포함하는 집적 회로 칩.
  6. 피보호 데이타가 처리 및/또는 기억되는 피보호 영역(11)을 포함하는 집적 회로 칩(10)에 있어서, 회로 구성 요소를 한정하는 확산 부분(S, D)을 포함하는 반도체층(SC)과, 상기 반도체층에 결합되어서, 피보호 데이타를 분배, 기억, 처리 및/또는 처리에 영향을 주는 회로 소자(14, 16, 17, 18, 20, M1, M2,Mn)를 한정하도록 상기 구성 요소를 상호 접속하는 제1 전도층(CN1)과, 상기 회로 소자가 검사로부터 차폐되는 피보호 영역(11)을 한정하도록 회로 소자를 피복하고, 상기 회로 소자의 의도된 기능에 필수적인 소정의 신호를 회로 소자에 전도하기 위해서 회로 소자에 접속된 제2 전도층(CN2)으로서, 상기 제2 전도층의 제거는 소정의 필수 신호가 회로 소자에 제공되는 것을 방지하여 의도된 기능을 막게 하는 제2 전도층(CN2)을 포함하며, 상기 제2 전도층(CN2)은 또한 외부로부터의 직접적인 액세스로부터 메모리(M), 메모리 제어 논리 회로(38), 디코더(40), 및 퓨즈 소자(42)를 차폐하는 집적 회로 칩.
  7. 피보호 데이타가 처리 및/또는 기억되는 피보호 영역(11)을 포함하는 집적 회로 칩(10)에 있어서, 회로 구성 요소를 한정하는 확산 부분(S, D)을 포함하는 반도체층(SC)과, 상기 반도체층에 결합되어서, 피보호 데이타를 분배, 기억, 처리 및/또는 처리에 영향을 주는 회로 소자(14, 16, 17, 18, 20, M1, M2,Mn)를 한정하도록 상기 구성 요소를 상호 접속하는 제1 전도층(CN1)과, 상기 회로 소자가 검사로부터 차폐되는 피보호 영역(11)을 한정하도록 회로 소자를 피복하고, 상기 회로 소자의 의도된 기능에 필수적인 소정의 신호를 회로 소자에 전도하기 위해서 회로 소자에 접속된 제2 전도층(CN2)으로서, 상기 제2 전도층의 제거는 소정의 필수 신호가 회로 소자에 제공되는 것을 방지하여 의도된 기능을 막게 하는 제2 전도층(CN2)을 포함하며, 상기 차폐된 회로 소자는, 변경 불가능한 피보호 데이타를 기억하는 소정의 위치를 구비한, 복수의 메모리 위치를 갖는 제1 메모리(M)와, 제2 메모리(52)와, 상기 제2 메모리에 데이타 패턴이 기억되게 하는 수단(55)과, 상기 제1 및 제2 메모리에 결합되어 상기 제2 메모리가 소정의 데이타 패턴을 포함할 때마다 기입 신호(64)에 응답해서 데이타가 상기 제1 메모리의 소정의 위치에 기억되게 하는 메모리 제어 논리 회로(55)와, 상기 제2 메모리에 결합되어, 제2 메모리의 내용을 소거 가능하게 하는 수단(66)과, 초기 상태 및 비가역적으로 변화한 상태를 갖는 퓨즈 소자(56)와, 상기 퓨즈 소자에 결합되어, 소정의 제어 신호(67)에 응답해서 상기 퓨즈 소자의 상태를 비가역적으로 변화시키는 수단(58)을 포함하며, 상기 퓨즈 소자(56)는, 퓨즈 소자의 상태가 비가역적으로 변화하기 전에만 데이타 패턴이 기억될 수 있도록 하기 위해 상기 데이타 패턴이 상기 제2 메모리 내에 기억되게 하는 수단에 결합되는 집적 회로 칩.
  8. 피보호 데이타가 처리 및/또는 기억되는 피보호 영역(11)을 포함하는 집적 회로 칩(10)에 있어서, 회로 구성 요소를 한정하는 확산 부분(S, D)을 포함하는 반도체층(SC)과, 상기 반도체층에 결합되어서, 피보호 데이타를 분배, 기억, 처리 및/또는 처리에 영향을 주는 회로 소자(14, 16, 17, 18, 20, M1, M2,Mn)를 한정하도록 상기 구성 요소를 상호 접속하는 제1 전도층(CN1)과, 상기 회로 소자가 검사로부터 차폐되는 피보호 영역(11)을 한정하도록 회로 소자를 피복하고, 상기 회로 소자의 의도된 기능에 필수적인 소정의 신호를 회로 소자에 전도하기 위해서 회로 소자에 접속된 제2 전도층(CN2)으로서, 상기 제2 전도층의 제거는 소정의 필수 신호가 회로 소자에 제공되는 것을 방지하여 의도된 기능을 막게 하는 제2 전도층(CN2)을 포함하며, 상기 제2 전도층(CN2)은 또한 외부로부터의 직접적인 액세스로부터 메모리(M, 52), 메모리 제어 논리 회로(54), 기억 인에이블 수단, 및 퓨즈 소자를 더 차폐하는 집적 회로 칩.
  9. 피보호 데이타가 처리 및/또는 기억되는 피보호 영역(11)을 포함하는 집적 회로 칩(10)에 있어서, 회로 구성 요소를 한정하는 확산 부분(S, D)을 포함하는 반도체층(SC)과, 상기 반도체층에 결합되어서, 피보호 데이타를 분배, 기억, 처리 및/또는 처리에 영향을 주는 회로 소자(14, 16, 17, 18, 20, M1, M2,Mn)를 한정하도록 상기 구성 요소를 상호 접속하는 제1 전도층(CN1)과, 상기 회로 소자가 검사로부터 차폐된 피보호 영역(11)을 형성하도록 회로 소자를 피복하고, 상기 회로 소자의 의도된 기능에 필수적인 소정의 신호를 회로 소자에 전도하기 위해서 회로 소자에 접속된 제2 전도층(CN2)으로서, 상기 제2 전도층의 제거는 소정의 필수 신호가 회로 소자에 제공되는 것을 방지하여 의도된 기능을 막게 하는 제2 전도층(CN2)을 포함하며, 상기 차페된 회로 소자는, 상기 피보호 데이타의 기억을 인에이블 하는 수단(60)과, 초기 상태 및 비가역적으로 변화한 상태를 갖는 퓨즈 소자(56)와, 상기 퓨즈 소자에 결합되어, 소정의 제어 신호에 응답해서 상기 퓨즈 소자의 상태를 비가역적으로 변화시키는 수단(58)을 포함하고, 상기 퓨즈 소자는 상기 기억 인에이블 수단에 결합하여, 퓨즈 소자의 상태가 비가역적으로 변화하기 이전에만 상기 피보호 데이타를 기억할 수 있게 하는 집적 회로 칩.
  10. 피보호 데이타가 처리 및/또는 기억되는 피보호 영역(11)을 포함하는 집적 회로 칩(10)에 있어서, 회로 구성 요소를 한정하는 확산 부분(S, D)을 포함하는 반도체층(SC)과, 상기 반도체층에 결합되어서, 피보호 데이타를 분배, 기억, 처리 및/또는 처리에 영향을 주는 회로 소자(14, 16, 17, 18, 20, M1, M2,Mn)를 한정하도록 상기 구성 요소를 상호 접속하는 제1 전도층(CN1)과, 상기 회로 소자가 검사로부터 차폐되는 피보호 영역(11)을 형성하도록 회로 소자를 피복하고, 상기 회로 소자의 의도된 기능에 필수적인 소정의 신호를 회로 소자에 전도하기 위해서 회로 소자에 접속된 제2 전도층(CN2)으로서, 상기 제2 전도층의 제거는 소정의 필수 신호가 회로 소자에 제공되는 것을 방지하여 의도된 기능을 막게 하는 제2 전도층(CN2)과, 상기 회로 소자를 시험하기 위해 상기 회로 소자를 액세스 하는 수단(78)과, 초기 상태 및 비가역적으로 변화한 상태를 갖는 퓨즈 소자(70)와, 상기 퓨즈 소자에 결합되어, 소정의 제어신호(80)에 응답해서 상기 퓨즈 소자의 상태를 비가역적으로 변화시키는 수단(79)을 포함하고, 상기 퓨즈 소자는 상기 액세스 수단에 결합하여 퓨즈 소자의 상태가 비가역적으로 변화하기 전에만 시험을 위한 상기 액세스를 인에이블하게 하는 집적 회로 칩.
  11. 피보호 데이타가 처리 및/또는 기억되는 피보호 영역(11)을 포함하는 집적 회로 칩(10)에 있어서, 회로 구성 요소를 한정하는 확산 부분(S, D)을 포함하는 반도체층(SC)과, 상기 반도체층에 결합되어서, 피보호 데이타를 분배, 기억, 처리 및/또는 처리에 영향을 주는 회로 소자(14, 16, 17, 18, 20, M1, M2,Mn)를 한정하도록 상기 구성 요소를 상호 접속하는 제1 전도층(CN1)과, 상기 회로 소자가 검사로부터 차폐되는 피보호 영역(11)을 형성하도록 회로 소자를 피복하고, 상기 회로 소자의 의도된 기능에 필수적인 소정의 신호를 회로 소자에 전도하기 위해서 회로 소자에 접속된 제2 전도층(CN2)으로서, 상기 제2 전도층의 제거는 소정의 필수 신호가 회로 소자에 제공되는 것을 방지하여 의도된 기능을 막게 하는 제2 전도층(CN2)을 포함하며, 상기 차폐된 회로 소자는, 피보호 데이타를 기억하거나, 처리하거나, 처리에 영향을 주는 소정의 회로 소자(M)와, 초기 상태 및 비가역적으로 변화한 상태를 갖는 퓨즈 소자(42)와, 상기 퓨즈 소자(42)에 결합되어, 소정의 제어 신호(48)에 응답해서 퓨즈 소자의 상태를 비가역적으로 변화시키는 수단(44)과, 상기 퓨즈 소자(42) 및 상기 소정의 회로 소자(M)에 결합되어, 상기 퓨즈 소자의 상태를 모니터하고, 상기 퓨즈 소자의 상태가 비가역적으로 변화한 후에는 상기 소정의 회로 소자의 의도된 기능을 막는 수단(40)을 포함하는 집적 회로 칩.
  12. 피보호 데이타가 처리 및/또는 기억되는 피보호 영역(11)을 포함하는 집적 회로 칩(10)에 있어서, 회로 구성 요소를 한정하는 확산 부분(S, D)을 포함하는 반도체층(SC)과, 상기 반도체층에 결합되어서, 피보호 데이타를 분배, 기억, 처리 및/또는 처리에 영향을 주는 회로 소자(14, 16, 17, 18, 20, M1, M2,Mn)를 한정하도록 상기 구성 요소를 상호 접속하는 제1 전도층(CN1)과, 상기 회로 소자가 검사로부터 차폐되는 피보호 영역(11)을 형성하도록 회로 소자를 피복하고, 상기 회로 소자의 의도된 기능에 필수적인 소정의 신호를 회로 소자에 전도하기 위해서 회로 소자에 접속된 제2 전도층(CN2)으로서, 상기 제2 전도층의 제거는 소정의 필수 신호가 회로 소자에 제공되는 것을 방지하여 의도된 기능을 막게 하는 제2 전도층(CN2)을 포함하며, 상기 차폐된 회로 소자는, 피보호 데이타를 기억하거나, 처리하거나, 처리에 영향을 주는 소정의 회로 소자(M)와, 초기 상태 및 비가역적으로 변화한 상태를 갖는 퓨즈 소자(42, 56)와, 상기 퓨즈 소자에 결합되어, 소정의 제어 신호(48, 67)에 응답해서 퓨즈 소자의 상태를 비가역적으로 변화시키는 수단(44, 58)을 포함하고, 상기 퓨즈 소자는 상기 소정의 회로 소자에 결합되어서, 퓨즈 소자의 상태가 비가역적으로 변화하기 전에만 상기 소정의 회로 소자의 의도된 기능을 가능케 하는 집적 회로 칩.
  13. 제3항에 있어서, 상기 차폐된 회로 소자는, 피보호 데이타를 기억 및/또는 처리하는 상기 차폐된 회로 소자(14, M1, M2, Mn)로의 전력 공급을 제어하는 수단(20)을 더 포함하는 집적 회로 칩.
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