NO303808B1 - Integrert kretsbrikke med sikret databehandlings- og/eller lagringsomrÕde - Google Patents

Integrert kretsbrikke med sikret databehandlings- og/eller lagringsomrÕde Download PDF

Info

Publication number
NO303808B1
NO303808B1 NO900114A NO900114A NO303808B1 NO 303808 B1 NO303808 B1 NO 303808B1 NO 900114 A NO900114 A NO 900114A NO 900114 A NO900114 A NO 900114A NO 303808 B1 NO303808 B1 NO 303808B1
Authority
NO
Norway
Prior art keywords
storage
circuits
data
state
protection element
Prior art date
Application number
NO900114A
Other languages
English (en)
Other versions
NO900114L (no
NO900114D0 (no
Inventor
Robert C Gilberg
Richard M Knowles
Paul Moroney
William Allen Shumate
Original Assignee
Gen Instrument Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gen Instrument Corp filed Critical Gen Instrument Corp
Publication of NO900114D0 publication Critical patent/NO900114D0/no
Publication of NO900114L publication Critical patent/NO900114L/no
Publication of NO303808B1 publication Critical patent/NO303808B1/no

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/86—Secure or tamper-resistant housings
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y04—INFORMATION OR COMMUNICATION TECHNOLOGIES HAVING AN IMPACT ON OTHER TECHNOLOGY AREAS
    • Y04S—SYSTEMS INTEGRATING TECHNOLOGIES RELATED TO POWER NETWORK OPERATION, COMMUNICATION OR INFORMATION TECHNOLOGIES FOR IMPROVING THE ELECTRICAL POWER GENERATION, TRANSMISSION, DISTRIBUTION, MANAGEMENT OR USAGE, i.e. SMART GRIDS
    • Y04S40/00—Systems for electrical power generation, transmission, distribution or end-user application management characterised by the use of communication or information technologies, or communication or information technology specific aspects supporting them
    • Y04S40/20—Information technology specific aspects, e.g. CAD, simulation, modelling, system security
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/922—Active solid-state devices, e.g. transistors, solid-state diodes with means to prevent inspection of or tampering with an integrated circuit, e.g. "smart card", anti-tamper

Description

Foreliggende oppfinnelse angår integrerte kretsbrikker for elektroniske databehandlings-systemer og gjelder særlig en integrert kretsbrikke som har et sikret område hvor sikrede data behandles og/eller lagres, slik at det oppnås et vern mot innsyn i, og/eller endring av, de data som lagres og/eller behandles innenfor det sikrede område på brikken.
Integrerte kretsbrikker som behandler eller lagrer sikrede data har et sikret område som inneholder kretser for behandling og lagring av de sikrede data, og et usikret område som inneholder kretser for behandling og lagring av usikrede data og styresignaler. En integrert kretsbrikke har et halvledende lag med diffusjonselementer som utgjør komponenter i kretsene, og et første ledende lag tilkoblet det halvledende lag for å forbinde komponentene som derved utgjør kretsene. Alle moderne integrerte kretsbrikker har et eller flere ledende lag som typisk anvendes for å sammenkoble kretsene og deres komponenter. Generelt brukes disse lag til å fordele både styre- og effektsignaler på en måte som skal gi størst mulig sammenkoblingstetthet mens det påkrevde areal for sammenkoblingene gjøres så lite som mulig.
Det sikrede område inneholder videre kretser for overføring av usikrede data og styresignaler til en databuss for, innenfor det sikrede område, å behandle disse med sikrede data ved hjelp av databehandlingskretser i det sikrede område. Logiske kretser i det sikrede område gjør det mulig, som reaksjon på styresignaler frembragt av databehandlingskretser i det sikrede område, å overføre de usikrede data og styresignal-ene fra det usikrede område til databussen og inn i det sikrede område.
Selv om sikrede data i en slik integrert kretsbrikke ikke uten videre kan overføres fra det sikrede område til det usikrede, er det imidlertid mulig å få adgang til de sikrede data som lagres eller behandles innenfor det sikrede område ved å undersøke det sikrede område med et egnet diagnoseverktøy som f.eks. et avsøkende elektronmikroskop eller en sonde som kobler et oscilloskop til et gitt knutepunkt i det sikrede område, slik at man får tilgang til de sikrede data. Ved å tilføre passende styresignaler, f.eks. ved hjelp av en sonde, til de logiske kretser som befinner seg i det sikrede område, kan det være mulig å få den logiske krets til å åpne for overføring av sikrede data til det usikrede område fra en databuss i det sikrede område, som fører både usikrede og sikrede data for behandling av databehandlingskretser i det sikrede område, eller å åpne for at de sikrede data som lagres i det sikrede område erstattes med hemmelige data som kan forpurre den tilsiktede sikkerhet ved kretsbrikken.
Det er derfor er formål for den foreliggende oppfinnelse å overvinne de ovenfor nevnte ulemper ved tidligere kjent teknikk.
Oppfinnelsen gjleder således en integrert kretsbrikke som har et sikret område hvor sikrede data behandles og/eller lagres, og som omfatter: - et halvledende lag som inneholder diffusjonselementer som danner kretskomponenter, - et første ledende lag tilkoblet det halvledende lag og innrettet for å sammenkoble komponentene for derved å danne kretser som er innrettet for fordeling, lagring og/eller behandling av sikrede data, eller for å påvirke behandlingen av nevnte sikrede
data, og
- et andre ledende lag som ligger over kretsene for derved å danne et sikret område i hvilket kretsene er skjermet fra innsyn, og som er tilkoblet kretsene for å lede til kretsene et forutbestemt signal som er vesentlig for kretsenes tiltenkte funksjon, hvorved fjerning av det andre lag vil hindre det forutbestemte og vesentlige signal fra å bli tilført kretsene og derved hindre den tiltenkte funksjon.
På denne bakgrunn av prinsipielt kjent teknikk, særlig fra publikasjonene EP 0 169 941 og EP 0 221 351, har da den intergrerte kretsbrikke i henhold til oppfinnelsen som særtrekk at de skjermede kretser også omfatter utstyr for å frembringe klokke- eller • taktsignaler og fordele disse til de skjermede kretser som lagrer og/eller behandler sikrede data.
Tidligere oppfatninger innebar at en klokkekrets som benyttes for å frembringe klokke-eller taktsignaler ikke nødvendigvis er like manipulerbar som f.eks. en mikroprosessor eller en lagringsenhet, fordi klokkekretsen vanligvis ikke bærer noe styresignal og vanligvis heller ikke har noen forbindelse til en data- eller adressebuss. Følgelig har det blitt betraktet å være uaktuelt å gjøre tiltak for å skjerme klokkekretsen. Når de skjermede kretser i henhold til oppfinnelsen spesifiseres til også å omfatte det utstyr som benyttes for å frembringe og fordele klokke- eller taktsignaler, er imidlertid dette ikke et rent tilfeldig valg for bare å beskytte mer av den integrerte brikke kretsløp enn det tilfellet er ved tidligere kjent teknikk. Ved i henhold til oppfinnelsen å sørge for at de skjermende tiltak også omfatter det utstyr som frembringer og fordeler klokke- eller taktsignaler, oppnås nemlig den fordel at skjermningen hindrer en inntrenger fra å få tilgang til dette utstyr i den hensikt å manipulere klokkesignalene på en slik måte at sikrede data kan gjenvinnes fra de skjermede kretser som lagrer og/eller behandler de sikrede data. Med den foreliggende oppfinnelse er det også mulig å skjerme sådanne logiske kretser som har som oppgave å gjøre det mulig å overføre usikrede data og/eller styresignaler mellom et sikret område og et usikret område, i det tilfelle det forutbestemte signal som er vesentlig for kretsenes tiltenkte funksjon, er effekt som tilføres disse logiske kretser. Det vil da være til ingen nytte fjerne det andre ledende lag i et forsøk på å tilføre styresignaler til styrekretsene ved hjelp av f.eks. en sonde, for derved å forsøke å gjøre det mulig å overføre sikrede data fra det sikrede område til det usikrede område på brikken, fordi ved fjerningen av det andre ledende lag, tas også effekten vekk fra de logiske kretser. I en fordelaktig utførelse er da de respektive logiske kretser hver for seg tilkoblet bare det parti av det andre ledende lag som ligger over vedkommende logiske krets og slik at kretsen bare mottar effektsignal fra det overliggende parti av det andre ledende lag.
Ytterligere særtrekk og fordeler ved oppfinnelsen vil fremgå av den etterfølgende beskrivelse av foretrukne utførelseseksempler gitt med henvisning til de vedføyde tegninger, på hvilke: Fig. 1 er et blokkskjema av en integrert kretsbrikke i henhold til foreliggende oppfinnelse,
fig. 2 er et snitt gjennom en integrert kretsbrikke i henhold til foreliggende oppfinnelse,
og viser skjerming av MOS-kretskomponter,
fig. 3 viser et overliggende ledende lag, sett ovenfra, og som anvendes til å skjerme kretskomponenter og til å føre et forutbestemt signal til de skjermede MOS-kretser,
fig. 4 er et snitt gjennom en integrert kretsbrikke i henhold til foreliggende oppfinnelse,
og viser skjerming av bipolare kretskomponenter,
fig. 5 er et snitt som viser anvendelse av et overliggende ledende lag for å skjerme
kretser og å føre effekt til de skjermede komponenter,
fig. 6 er et blokkskjema av et alternativt foretrukket utførelseseksempel for skjerming
av flere flyktige lågere,
fig. 7 viser anvendelse av et overliggende ledende lag, sett ovenfra, for føring av et
signal som er vesntlig for funksjonen til en krets,
fig. 8 er et blokkskjema av et foretrukket utførelseseksempel av en anordning i det sikrede område av en kretsbrikke for vern mot endring av sikrede data lagret i en forutbestemt lagerposisjon,
fig. 9 er et blokkskjema av et alternativt foretrukket utførelseseksempel av en anordning i det sikrede område av en kretsbrikke for vern mot endring av sikrede
data lagret i en forutbestemt lagerposisjon, og
fig. 10 er et blokkskjema av et foretrukket utførelseseksempel av en anordning i det sikrede område av en kretsbrikke for begrensning av tilgang til det sikrede område ved utprøvning.
Det henvises til fig. 1 som viser et foretrukket utførelseseksempel på en integrert kretsbrikke 10 i henhold til den foreliggende oppfinnelse, og som inneholder et sikret område 11 og et usikret område 12. Brikken er en VLSI-kretsbrikke (Very Large Scale Integrated Circuit Chip). Innenfor det sikrede område 11 på brikken finnes følgende kretser: en mikroprosessor 14 for behandling av sikrede data, et antall lågere M1, M2, ... Mn for lagring av sikrede data, en beskyttet adressebuss 17, logiske overføringskretser 18, samt en sikret taktgiver- og effektstyringskrets 20. Brikken 10 trenger ikke være begrenset til en slik spesiell sammensetning av kretser, men kan inneholde enhver blanding av kretser hvor sikrede data enten skal beskyttes mot uautoriserte inngrep i form av avlesning eller modifisering av de sikrede data og/eller instruksjoner. Lagrene M1, M2, ... Mn kan f.eks. være av typen RAM (Random Access Memory), ROM (Read-Only Memory), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable Programmable ROM), eller av andre typer som f.eks. registere, FIFO-buffere (First-ln / First-Out), osv.
Et ledende lag CN2 dekker over kretsene 14, M1, M2, ... Mn, 16, 17, 18, 20 for å skjerme disse mot innsyn, og utgjør derved det sikrede område 11.
Innen det usikrede område 12 på brikken 10 finnes følgende kretser: et lager 24, en logisk krets 26 og en usikret databuss 28.
I en MOS-krets-utførelse av brikken 10, slik som vist i fig. 2 og 3, har brikken et lag SC av et halvleder-substrat, et første dielektrisk lag DE1 og et første ledende lag CN1, et andre dielektrisk lag DE2 og et andre ledende lag CN2, et n-te dielektrisk lag DEn og et n-te ledende lag CNn. Diffusjonselementer S og D i det halvledende substratlag SC danner "kilder og avløp" som er kombinert med portledere G og koblet sammen ved hjelp av det første ledende lag CN1 slik at de rekkevis danner komplementære MOS-felttransistorer som så utgjør kretsene på brikken 10. Det første ledende lag CN1 er koblet til en kilde S og et avløp D ved hjelp av ledende kontaktbroer 30 gjennom hull i det første dielektriske lag DE1. Det andre ledende lag CN2 er koblet til det første ledende lag CN1 ved hjelp av en kontaktbro 31 gjennom et hull i det andre dielektriske lag DE2 for til de skjermede kretser å lede et forutbestemt signal som er vesentlig for deres tiltenkte funksjon.
Fjerning av det andre ledende lag CN2 vil forhindre at det forutbestemte vesentlige signal avgis til kretsene og derved hindre den tiltenkte funksjon. Det andre ledende lag CN2 ligger over kretsene og danner således det sikrede område 11 hvor kretsene er skjermet mot innsyn.
I en utførelse av brikken 10 som omfatter bipolare kretser og som er vist i fig. 4, har brikken et halvledende substratlag SC, et første dielektrisk lag DE1 og et første ledende lag CN1, et andre dielektrisk lag DE2 og et andre ledende lag CN2, et n-te dielektrisk lag DEn og et n-te ledende lag CNn. Diffusjonselementer C, B og E i det halvledende lag SC danner kollektorer, basiser og emittere som er koblet sammen ved hjelp av det første ledende lag CN1 slik at de rekkevis danner bipolare transistorer som så utgjør kretsene på brikken 10. Det første ledende lag CN1 er koblet til en kollektor C og en basis B ved hjelp av ledende kontaktbroer 32 gjennom hull i det første dielektriske lag DE1, for til de skjermede kretser å lede et forutbestemt signal som er vesentlig for deres tiltenkte funksjon. Det andre ledende lag CN2 er koblet til det første ledende lag CN1 ved hjelp av en kontaktbro 33 gjennom et hull i det andre dielektriske lag DE2, for til de skjermede kretser å lede et forutbestemt signal som er vesentlig for deres tiltenkte funksjon.
Fjerning av det andre ledende lag CN2 vil forhindre at det forutbestemte vesentlige signal avgis til kretsene og derved hindre den tiltenkte funksjon. Det andre ledende lag CN2 ligger over kretsene og danner således det sikrede område 11 hvor kretsene er skjermet mot innsyn.
Alle kretser på brikken 10 som fordeler, lagrer eller behandler sikrede data, eller påvirker deres behandling, utnytter ledende lag, som f.eks. sammenkoblingslaget CN1 som er fremstilt før og ligger under det ledende lag, som f.eks. CN2 hvis funksjon er å danne en skjerm som utgjør ytterkanten av det sikrede område 11.
Det andre ledende lag CN2 virker både som skjerm overfor mekanisk undersøkelse og avsøkning med elektronmikroskop, og som bærer av et forutbestemt vesentlig signal som ikke kan fjernes uten å gjøre de underliggende kretser uvirksomme. Det forutbestemte vesentlige signal kan enten være et effektsignal eller et styresignal, som f.eks. en instruksjon. Når det forutbestemte vesentlige signal er et effektsignal, vil fjerning av skjermlaget CN2 ved hjelp av mekaniske, kjemiske eller andre midler i den hensikt å få adgang til de underliggende kretser, føre til at effekten tas vekk fra de underliggende kretser slik at de gjøres uvirksomme og også tvinges til å miste de data eller den logsike tilstand som eventuelt er lagret i dem.
Denne teknikk er særlig effektiv for å beskytte sikrede data lagret i flyktige lågere, som f.eks. flyktig RAM-hukommelse. I en utførelse av brikken 10 hvor lagrene M1 og M2 er flyktige hukommelser, er hvert av lagrene tildekket med det andre ledende lag CN2 for å skjerme lagrene M1, M2 mot innsyn, og effektsignal tilføres lagrene M1, M2 hver for seg fra det parti av det ledende lag CN2 som ligger over vedkommende lager M1, M2. Slik fordeling av effektsignal er vist i fig. 5 hvor det andre ledende lag CN2 over en kontaktbro 34 er tilkoblet en transistors kilde S i en flyktig hukommelse, for å tilføre effekt til hukommelsen. Fjerning av det overliggende parti av det andre ledende lag CN2 for å få adgang til et av lagrene M1, M2, fører til at effekten tas vekk fra vedkommende lager M1, M2. Siden lageret M1, M2 er flyktig vil fjerning av effekten føre til sletting av de sikrede data som er lagret i lageret. På tilsvarende måte vil et forsøk på å undersøke innholdet i et av lagrene M1, M2 ved å fjerne bare det parti av det andre ledende lag CN2 som ligger over vedkommende lager, være nytteløst.
I en alternativ utførelse og som er vist i fig. 6, fordeles effektsignalene Vcc fra det andre ledende lag CN2 til flere flyktige hukommelser M på en måte som opptar mindre plass enn i utførelsen beskrevet ovenfor og hvor effekt tilføres hver hukommelse for seg bare fra det parti av det andre ledende lag som ligger over vedkommende hukommelse. I utførelsen i fig. 6 mottar hver rekke av hukommelser M effekt fra det overliggende andre ledende lag CN2 via et separat underliggende første ledende lag CN1. Det andre ledende lag CN2 er forbundet med de respektive første ledende lag CN1 ved hjelp av kontaktbroer 35. Selv om denne utførelse reduserer noe av sikkerheten ved det sikrede område, vil et forsøk på å undersøke hukommelsene M uten å forårsake sletting av data pga. effektutfall ved fjerning av det andre ledende lag CN2, kreve svært nøyaktig fjerning av andre ledende lag CN2 og slik at alle ledende kontaktbroer 35 mellom lagene, samt det parti av det andre ledende lag CN2 som tilfører effekt til disse kontaktbroer, bevares intakt.
Hvilken som helst kombinasjon av ledende lag kan anvendes i denne utførelsesform. Størst sikkerhet oppnås ved å anvende skjermende ledende lag i form av ledende lag som i høy grad er innleiret i brikkens vertikale retning.
Det henvises igjen til fig. 1 hvor det i det usikrede område 12 befinner seg en logsik krets 26 og et lager 24 som behandler og lagrer usikrede data og styresignaler. De usikrede data og styresignaler overføres ved hjelp av den logiske overføringskrets 18 fra den usikrede databuss 28 til den beskyttede databuss 16 i det sikrede område 11. Overføringskretsen 18 overfører usikrede data og styresignaler til den beskyttede databuss 16 innenfor det sikrede område 11 for behandling med sikrede data ved hjelp av mikroprosessoren 14. Overføringskretsen 18 muliggjør overføring av usikrede data og styresignaler fra den usikrede databuss 28 til den beskyttede databuss 16 som reaksjon på styresignaler frembragt av mikroprosessoren 14 og som angir når usikrede data er tilstede på den beskyttede databuss 16. Mikroprosessoren 14 overvåker statusen til datasignalene på den beskyttede databuss 16 og frembringer styresignaler som setter den logiske krets 18 i stand til å overføre data- og styresignaler fra den usikrede databuss 28 til den sikrede databuss 16, bare mens usikrede data befinner seg på den beskyttede databuss 16.
Som beskrevet ovenfor ligger det ledende lag CN2 over overføringskretsen 18 for å skjerme overføringskretsen mot innsyn. Det ledende lag CN2 leder også et effektsignal til overføringskretsen 18, slik at fjerning av det ledende lag CN2 i den hensikt å undersøke den logiske overføringskrets 18, fører til at effekten tas vekk fra overførings-kretsen 18 og forhindrer at overføringskretsen 18 overfører data eller styresignaler fra den beskyttede databuss 16 til den usikrede databuss 28. Likeledes vil fjerning av det ledende lag CN2 for, ved hjelp av slike midler som f.eks. en sonde, å la styresignaler bli tilført overføringskretsen 18 for derved å gjøre det mulig å overføre sikrede data fra det sikrede område 11 til det usikrede område 12 på brikken 10, være nytteløst fordi en slik fjerning av det skjermende ledende lag CN2 også tar vekk effekten til overføringskretsen 18.
Denne teknikk kan utvides i den motsatte retning, slik at hemmelige data ikke kan skrives inn i et beskyttet lager M1, M2, ... Mn fra det usikrede område 12. Mikroprosessoren 14 har lagertilgangslogikk som klarerer lagring i lagrene M1, M2, ... Mn av data på den sikrede databuss 16, mens det skjermende ledende lag CN2 leder et effektsignal til mikroprosessoren 14. Fjerning av det skjermende ledende lag CN2 for å tilføre styresignaler til lagertilgangslogikken i mikroprosessoren 14 og som i sin tur ville gjøre det mulig erstatte de sikrede data i lagrene M1, M2, ... Mn med hemmelige data og dermed forpurre brikkens tilsiktede sikkerhet, vil være nytteløst fordi fjerning av det skjermende ledende lag CN2 også tar vekk effekten til mikroprosessoren 14, og derved hindres dens lagertilgangslogikk i å klarere lagring av data i lagrene M1, M2, ... Mn.
I en utførelse er hver av de skjermede logiske kretser 14, 18 i det sikrede område koblet hver for seg til bare det parti av det skjermende ledende lag CN2 som ligger over vedkommende logiske krets 14, 18, idet kretsen mottar et effektsignal bare fra det overliggende parti av det skjermende ledende lag CN2.
I en utførelse som er vist i fig. 7 fordeles et sikret signal i et ledende lag CN1 som ligger under skjermende lag CN2 og CNn, mens skjermende signaler (som f.eks. vesentlige styre- eller effektsignaler) fordeles gjennom de overliggende skjermende lag CN2, henholdsvis CNn. Ytterkantene av et skjermende ledende lag CNn er vist på tegningen ved hjelp av heltrukne linjer og ytterkantene av det annet skjermende ledende lag CN2 er vist på tegningen ved hjelp av stiplede linjer, mens det underliggende ledende lag CN1 er vist på tegningen ved hjelp av skyggelegging. Det underliggende ledende lag CN1 er i sin helhet skjermet av enten det ene eller det annet skjermende ledende lag CN2, CNn, og et parti av det underliggende ledende lag CN1 er skjermet av begge de skjermende ledende lag CN2, CNn.
Forsøk på å skjære igjennom de skjermende lag CN2, CNn ved hjelp av kjemikalier, konvensjonelle lasere eller mikrohoder for å få tilgang til det sikrede signal i det ledende lag CN1, fører enten til at det ledende lag CN1 kommer i kontakt med (kortslutter med) de skjermende lag CN2, CNn, eller at en åpning dannes i kretsbanene som utgjøres av de ledende lag CN1, CN2, CNn, hvilket derved avbryter fordelingen av det sikrede signal og det vesentlige signal, samt endrer den tiltenkte funksjon til den krets som er forbundet med de ledende lag CN1, CN2, CNn og således svekker brikkens tilsiktede funksjon. Under utforming av et produkt er det av avgjørende viktighet at visse sikrede data lagret på brikken 10 i produktet, ikke endres etter at de er lagret. For å oppnå dette inneholder brikken 10 en anordning som forhindrer endring av sikrede data lagret i en forutbestemt posisjon i lageret. Fig. 8 og 9 viser alternative utførelseseksempler på en slik fore-byggende anordning.
Anordningen i fig. 8 inneholder et lager M, en lagerstyringskrets 38, en dekoder 40, et verne-element 42 og en anordning 44 for endring av vernet. Lageret M i denne anordning tilsvarer og omfatter alle lågere M1, M2, ... Mn i hvilke sikrede data lagres. Lageret M har flere lagerposisjoner, og en forutbestemt posisjon er beregnet for lagring av sikrede data som ikke skal kunne endres, og som tilføres lageret fra databussen 16. Lagerstyringen 38 er tilkoblet lageret M over en buss 46 for å bevirke at data lagres i lageret M i posisjoner som angis av adressesignaler på adressebussen 46 når et skrivesignal er tilstede på en linje 47 fra lagerstyringen 38 til det beskyttede lager M.
Verne-elementet 42 har en innledende og en irreversibel endret tilstand. Uttrykket "verne-element" står både for "sikring" og "anti-sikring". Sikringselementer dannes på brikken 10 ved hjelp av en kombinasjon av et ledende lag av metallisk material og et ledende lag av polysilisium-material. Anti-sikringselementer kan dannes på brikken ved hjelp av ledende lag av metallisk material, polysilisium material, eller begge deler. Anti-sikringselementene utgjøres av dioder med P<+>/N<+->halvlederovergang og dioder med P7N"-halvlederovergang dannet i et halvlederlag på brikken ved hjelp av leder/oksyd-lederstrukturer, eller ved hjelp av leder/amorft silisium/lederstrukturer på brikken.
Anordningen 44 for endring av vernet er tilkoblet verne-elementet 42 for irreversibelt, som reaksjon på et forutbestemt styresignal mottatt på en linje 48 fra en tilkoblingskontakt 50 som ligger utenfor det sikrede område 11, å endre verne-elementets tilstand. Alternativt kan styresignalet mottas fra en tilkoblingskontakt (ikke vist) som befinner seg innenfor det sikrede område 11.
Dekoderen 40 er tilkoblet verne-elementet 42, lagerstyringskretsen 38 og adressebussen 46 for å overvåke verne-elementets tilstand og adressesignalene på adressebussen, og for, etter at vernelementets tilstand er blitt irreversibelt endret, å forhindre lagerstyringen i å bevirke at data lagres i den forutbestemte lagerposisjon når den forutbestemte lagerposisjon angis av et adressesignal på adressebussen 46.
Det andre ledenede lag CN2 skjermer lageret M, lagerstyringen 38, dekoderen 40 og verne-elementet 42 mot direkte adgang utenfra. Lageret M, lagertyringen 38 og dekoderen 40 er alle tilkoblet det andre ledende lag CN2 således at de tilføres effekt ved hjelp av et effektsignal som føres av det andre ledende lag CN2.
Anordningen i fig. 8 benyttes til å avverge endring av sikrede data som innledningsvis er lagret i forutbestemte posisjoner i lageret M. Straks tilstanden til verne-elementet 42 er irreversibelt endret, hindrer dekoderen 40 at det skrives ytterligere data inn i de forutbestemte posisjoner som angis av adressesignalene på adressebussen 46. Verneelemenetet 42 i anordningen i fig. 8 kan også være tilkoblet en annen skjermet krets (ikke vist) som utfører eller påvirker visse forberedende funksjoner for datasikrings-behandling som utføres før produktet som inneholder brikken distribueres til brukerne av produktet, og som f.eks. omfatter forberedende behandling av de sikrede data eller opplasting av intruksjoner for behandling av disse. Utstyr som f.eks. dekoderen 40, kobles mellom verne-elementet 42 og en slik annen skjermet krets for å overvåke verne-elementets tilstand og for å hindre den tiltenkte funksjon til den annen skjermede krets, når vernelementets tilstand er blitt irreversibelt endret.
Mange sikrings-teknikker gjør det mulig å skape vern bare ved støping under fremstilling-en av den sikrede integrerte kretsbrikke. For eksempel vil det ved visse støpingsteknikk-er være påkrevd å la det gro et oksyd på et polysilisium-material (eller annet sikrings-material) etter at sikringen er blitt endret, for derved å gi innretningen bedre pålitelighet over lang tid. Anordningen i fig. 2 gjør det mulig for en frittstående produsent å foreta lagring av sikrede data i det beskyttede lager M etter at sikringen er støpt, og likevel forhindrer anordningen at innholdet i lageret M endres.
Anordningen i fig. 9 inneholder et lager M, et slettbart lager 52 som f.eks. en EPROM eller EEPROM (elektrisk slettbar ROM), en logisk lagerstyringskrets 54, en klarsignal-krets 55, et verne-element 56, en OG-port 57 og en anordning 58 for endring av vernet. Lagerstyringskretsen 54 har en OG-port 60 og et antall N tilkoblinger som omfatter ledninger og invertorer 62, og som forbinder OG-porten 60 med det slettbare lager 52. Invertorene 62 er innkoblet mellom utvalgte inntak til OG-porten 60 og utvalgte lagerposisjoner i det slettbare lager 52, således at det i det slettbare lager 52 fastlegges et forutbestemt datamønster som må være tilstede for at OG-porten 60 skal kunne aktiveres.
Lageret M har flere lagerposisjoner, hvorav en forutbestemt posisjon er beregnet for lagring av sikrede data som ikke skal kunne endres.
Klarsignalkretsen 55 gjør det mulig å lagre et datamønster i det slettbare lager 52 når et skrivesignal som aktiverer klarsignalkretsen 55 tilføres på en line 63.
Lagerstyringen 54 kobler lageret M til det slettbare lager 52 på en slik måte at den, som reaksjon på et skrivesignal på linjen 64 til OG-porten 60, bevirker at data lagres i den forutbestemte posisjon i det første lager M når det slettbare lager 52 inneholder et forutbestemt datamønster. Innholdet i det slettbare lager 52 kan slettes ved at det ved en slette-tilkoblingskontakt 66 som ligger utenfor det sikrede område 11 på brikken, gis et "slette"-styresignal.
Verne-elementet 56 har en innledende og en irreversibel endret tilstand. Anordningen 58 for endring av vernet er tilkoblet verne-elementet 56 for irreversibelt, som reaksjon på et forutbestemt styresignal mottatt på en linje 67 fra en tilkoblingskontakt 68 som ligger utenfor det sikrede område 11, å endre verne-elementets tilstand. Alternativt kan styresignalet på linjen 67 mottas fra en tilkoblingskontakt (ikke vist) som befinner seg innenfor det sikrede område 11.
Et datamønster som frembringes ved en data-tilkoblingkontakt 69 tilføres det slettbare lager gjennom en OG-port 57. Denne OG-port 57 har et inntak knyttet til verne-elementet 56, slik at det bare er mulig å skrive inn data i det slettbare lager 52 mens vernelementet 56 er i sin innledende tilstand. Vernelementet 56 er tilkoblet klarsignalkretsen 55 på en slik måte at det forutbestemte datamønster bare kan lagres i det slettbare lager 52 før tilstanden til verne-elementet 56 blir irreversibelt endret.
Det er påkrevd at den slettbare lagerkapasitet er på et antall N biter. Under støpingen lastes det forutbestemte mønster av enere og nuller som tilsvarer mønsteret av invertorer 62 som forbinder det slettbare lager 52 med OG-porten 60, inn i det slettbare lager 52 slik at OG-porten 60 kan formidle et "skrive"-styresignal på linjen 64 til lageret M. Når det forutbestemte mønster av enere og nuller er lastet inn i det slettbare lager 52, endres irreversibelt tilstanden til verne-elementet 56 slik at det forutbestemte mønster ikke kan bli endret. Fra nå av kan behandlingen og pakkingen av den integrerte kretsbrikke 10 fortsette, såsant de avsluttende behandlings- og pakketrinn ikke ødelegger det lagrede forutbestemte mønster i det slettbare lager 52.
Etter at brikken er sendt til en frittstående produsent kan sikrede data lagres i det beskyttede lager M, fordi det forutbestemte mønster lagret i det slettbare lager 52 stemmer overens med det forutbestemte mønster som utgjøres av den faste lednings-føring av invertorene 62 i lagerstyringskretsen 54. Såsnart de sikrede data er lagret i det beskyttede lager M, tilføres et "slette"-signal til slette-kontakten 66 for å slette innholdet av det slettbare lager 52 og derved forhindre endring av de sikrede data lagret i det beskyttede lager M.
Det andre ledende lag CN2 skjermer lageret M, det slettbare lager 52, lagerstyringskretsen 54, klarsignalkretsen 55 og verne-elementet 56 mot direkte adgang utenfra.
Denne teknikk gjør at anordningen i fig. 9 er sikret mot ethvert inngrep, unnatt fra en ekstremt presis røntgenstråle eller andre kompliserte midler som fra fjernt hold kan brukes til å omprogrammere det slettbare lager 52 igjennon brikkens tildekkende lag. Sikkerheten ved denne teknikk bygger på det faktum at det er vanskelig fra fjernt hold å omprogrammere innholdet i en EEPROM eller EPROM, eller å gjeninnkoble en sikring som er røket. Selv om en kraftig, samlet eller spredt røntgenstråle, eller andre midler, vil kunne gi uregelmessig omforming av innholdet i en EEPROM eller EPROM, vil en angriper måtte gjøre adskillige gjentatte forsøk for å oppnå det aktiverende mønster.
Sikkerhetshensyn kan likevel gjøre det påkrevd at cellene i EEPROM-en eller EPROM-en utføres for å forspennes til en bestemt tilstand, f.eks. forspennes til et foretrukket mønster bestående av bare enere, eller bare nuller. En spredt stråle vil da med stor sannsynlighet påvirke innholdet i retning av det foretrukne mønster i stedet for det forutbestemte mønster som gjør det mulig å lagre data i lageret M. Sikkerheten kan også bedres ved å bruke et lengre forutbestemt mønster med et større antall N biter. Lageret M, det slettbare lager 52, OG-porten 60 og klarsignalkretsen 44 er alle tilkoblet det andre ledende lag CN2 således at de tilføres effekt ved hjelp av et effektsignal som føres av det ledende lag CN2.
Verneelemenetet 56 i anordningen i fig. 9 kan også være tilkoblet en annen skjermet krets (ikke vist) som utfører eller påvirker visse forberedende funksjoner for datasikrings-behandling som utføres før produktet som inneholder brikken distribueres til brukerne av produktet, og som f.eks. omfatter forberedende behandling av de sikrede data eller opplasting av intruksjoner for behandling av disse. Verne-elementet 56 tilkobles en slik annen skjermet krets slik at den tiltenkte funksjon til den annen skjermede krets bare kan utføres før verne-elementets tilstand er blitt irreversibelt endret.
Den anordning for forhindring av endring av data, som er vist i fig. 8 og 9, er emnet i en annen NO-patentsøknad, nemlig søknad nr. 900115, med tittel "Integrert kretsbrikke som forhindrer endring av lagrede data", innlevert av samme søker 10. januar 1990.
Under produksjon av komplekse integrerte kretsbrikker er det nødvendig å ha full tilgang til alle indre kretser mens utprøvning pågår, slik at det kan stadfestes at alle kretser virker som de skal. Imidlertid er høy grad av tilgjengelighet for utprøvningsformål generelt en sikkerhetssvakhet for brikker som inneholder sikrede data eller data som ikke skal modifiseres.
Fig. 10 viser en anordning for å gjøre prøvesignalbaner permanent ubrukelige etter at utprøvning er fullført, slik at fortsatt tilgang fra ytre kontaktpinner til indre bekyttede kretser på brikken ikke er mulig. Denne anordning omfatter et verne-element 70, en første og en andre invertor 72, 74, en motstand 75, en første og en andre IKKE-OG-port 76, 78, samt en anordning 79 for endring av vernet. I denne sammenheng henvises det også til avdelt NO-patentsøknad nr. 975981.
Verne-elementet 70 har en innledende og en irreversibel endret tilstand. Anordningen 79 for endring av vernet er tilkoblet verne-elementet 70 for irreversibelt, som reaksjon på et forutbestemt styresignal mottatt på en linje 80 fra en tilkoblingskontakt 81 som ligger utenfor det sikrede område 11, å endre verne-elementets tilstand. Alternativt kan styresignalet på linjen 80 mottas fra en tilkoblingskontakt (ikke vist) som befinner seg innenfor det sikrede område 11.
Verne-elementet 70 er tilkoblet den første og andre IKKE-OG-port 76, 78 på en slik måte at det bare er mulig å få adgang til utprøvning av de sikrede områder på brikken før verne-elementets tilstand blir irreversibelt endret. Verne-elementet 70 og invertorene 72, 74 er koblet i serie med en av inngangene på den første IKKE-OG-port 76. Utgangen fra den første IKKE-OG-port 76 er forbundet med en ytre tilkoblingskontakt 82 for prøvedata. Verne-elementet 70 og invertorene 72, 74 er også koblet i serie med en av inngangene på den andre IKKE-OG-port 78.
Den andre IKKE-OG-port 78 videresender et innkommende prøvningskommando-signal fra en ytre prøvningskommando-tilkoblingskontakt 84 til et kommando-knutepunkt 86 i det sikrede område 11 på brikken 10. Som reaksjon på et innkommende prøvnings-kommando-signal til det indre kommando-knutepunkt 86, tilføres utgående prøvedata et indre prøvedata-knutepunkt 88 innenfor det sikrede område 11 på brikken 10. Prøvedataene ved det indre utgangsknutepunkt 88 er tilgjengelige for brikkens sikrede kretser, som f.eks. kretsene 14, M1, M2, ... Mn, 16, 17, 18, 20 (i fig. 1).
Prøvedata kan bare føres fra det indre prøvedata-knutepunkt 88 gjennom den første IKKE-OG-port 76 og til den ytre tilkoblingskontakt 82 for prøvedata, mens verne-elementet 70 befinner seg i sin innledende tilstand. Det innkommende prøvnings-kommando-signal kan dessuten bare føres fra den ytre prøvningskommando-tilkoblingskontakt 84 til det indre kommando-knutepunkt 86, mens vernet har sin innledende tilstand.
Det andre ledende lag CN2 skjermer verne-elementet 70, invertorene 72, 74, motstanden 75 og IKKE-OG-portene 76, 78 mot direkte adgang utenfra. Invertorene 72, 74, motstanden 75 og IKKE-OG-portene 76, 78 er alle tilkoblet det andre ledende lag CN2 slik at de tilføres effekt ved hjelp av det effektsignal som ledes av det andre ledende lag CN2.
Tilleggsbeskyttelse kan oppnås ved å skjule signalbanene fra verne-elementet 70 til den første og andre IKKE-OG-port 76, 78 så langt nede i brikken 10 som mulig, for derved ytterligere å utelukke sonde-inngrep. Derfor er signalbanene fra verne-elementet 70 til den første og andre IKKE-OG-port 76, 78 fortrinnsvis lagt ut i et N<+->eller P+<->diffusjons-element. Polysilisium og andre typer ledende lag kan også benyttes, men med redusert sikkerhet. Det bør unngås å benytte de aller øverste lag CNn, CNn-1.

Claims (13)

1. Integrert kretsbrikke (10) som har et sikret område (11) hvor sikrede data behandles og/eller lagres, og som omfatter: - et halvledende lag (SC) som inneholder diffusjonselementer (S, D) som danner kretskomponenter, - et første ledende lag (CN1) tilkoblet det halvledende lag og innrettet for å sammenkoble komponentene for derved å danne kretser (14, 16, 17, 18, 20, M1, M2, ... Mn) som er innrettet for fordeling, lagring og/eller behandling av sikrede data, eller for å påvirke behandlingen av nevnte sikrede data, og - et andre ledende lag (CN2) som ligger over kretsene for derved å danne et sikret område (11) i hvilket kretsene er skjermet fra innsyn, og som er tilkoblet kretsene for å lede til kretsene et forutbestemt signal som er vesentlig for kretsenes tiltenkte funksjon, hvorved fjerning av det andre lag vil hindre det forutbestemte og vesentlige signal fra å bli tilført kretsene og derved hindre den tiltenkte funksjon,karakterisert vedat de skjermede kretser også omfatter utstyr (20) for å frembringe klokke- eller taktsignaler og fordele disse til de skjermede kretser (14, M1, M2, ... Mn) som lagrer og/eller behandler sikrede data.
2. Integrert kretsbrikke som angitt i krav 1, og hvor det forutbestemte signal er et effektsignal, karakterisert vedat den også har et usikret område (12) hvor usikrede data og styresignaler behandles og/eller lagres, og hvor de skjermede kretser omfatter logiske kretser (18) innrettet for å gjøre det mulig å overføre usikrede data og/eller styresignaler mellom det sikrede område (11) og det usikrede område, idet nevnte logiske kretser tilføres effekt fra det forutbestemte effektsignal.
3. Integrert kretsbrikke som angitt i krav 1, og hvor det forutbestemte signal er et effektsignal, karakterisert vedat hver enkelt av et antall av de logiske kretser (18) hver for seg er tilkoblet bare det parti av det andre ledende lag (CN2) som ligger over vedkommende logiske krets og slik at kretsen bare mottar effektsignal fra nevnte overliggende parti av det andre ledende lag.
4. Integrert kretsbrikke som angitt i krav 1, karakterisert vedat de skjermede kretser tilknyttet det første ledende lag omfatter et lager (M1, M2, ... Mn) for lagring av sikrede data og en logisk krets (14) for å åpne for lagring av data i lageret, og hvor det andre ledende lag (CN2) er tilpasset for å føre et signal som er vesentlig for utførelse av den logiske krets' åpningsfunksjon, således at fjerning av det andre lag vil hindre lagring av data i lagerert.
5. Integrert kretsbrikke som angitt i krav 1, karakterisert vedat de skjermede kretser omfatter: - et lager (M) med et antall lagerposisjoner, hvorav en forutbestemt posisjon er beregnet på lagring av sikrede data som ikke skal kunne endres, - en logisk lagerstyringskrets (38) tilkoblet nevnte lager og en adressebuss (46), og innrettet for å bevirke at data blir lagret i lagerposisjoner angitt av adressesignaler som er frembragt på adressebussen, - et verneelement (42) med en innledende tilstand og en irreversibel endret tilstand, - utstyr (44) tilkoblet nevnte verneelement for irreversibelt å endre verneelementets tilstand som reaksjon på et forutbestemt styresignal (48), og - en dekoder (40) tilkoblet nevnte verneelement, lagerstyringskrets og adressebuss for å overvåke verneelementets tilstand og nevnte adressesignaler, samt innrettet for, etter at verneelementets tilstand er blitt irreversibelt endret, å hindre lagerstyringskretsen fra å bevirke at data blir lagret i den forutbestemte posisjon når den forutbestemte lagerposisjon angis av et adressesignal på adressebussen.
6. Kretsbrikke som angitt i krav 5, karakterisert vedat det andre ledende lag (CN2) også skjermer nevnte lager (M), lagerstyringskrets (38), dekoder (40) og verneelement (42) mot direkte adgang utenfra.
7. Integrert kretsbrikke som angitt i krav 1, karakterisert vedat de skjermede kretser omfatter: - et første lager (M) med et antall lagerposisjoner, hvorav en forutbestemt posisjon er beregnet på lagring av sikrede data som ikke skal kunne endres, - et andre lager (52), - utstyr (55) for å åpne for lagring av et datamønster i nevnte andre lager, - en logisk lagerstyringskrets (54) tilkoblet nevnte første og andre lager, og innrettet for å bevirke at data, som reaksjon på et skrivesignal (64), blir lagret i posisjoner i det første lager når det andre lager inneholder et forutbestemt datamønster, - utstyr (66) tilkoblet nevnte andre lager for å muliggjøre sletting av innholdet i det andre lager, - et verneelement (56) med en innledende tilstand og en irreversibel endret tilstand, og - utstyr (58) tilkoblet nevnte verneelement for irreversibelt å endre verneelementets tilstand som reaksjon på et forutbestemt styresignal (67), idet verneelementet (56) er tilkoblet utstyret (55) som åpner for lagring av et datamønster i det andre lager på en sådan måte at det bare er mulig å lagre nevnte datamønster før verneelementets tilstand er blitt irreversibelt endret.
8. Kretsbrikke som angitt i krav 7, karakterisert vedat det andre ledende lag (CN2) også skjermer nevnte lågere (M, 52), lagerstyringskrets (54), muliggjøringsutstyr og verneelement mot direkte adgang utenfra.
9. Integrert kretsbrikke som angitt i krav 1, karakterisert vedat de skjermede kretser omfatter: - utstyr (60) for å åpne for lagring av sikrede data, - et verneelement (56) med en innledende tilstand og en irreversibel endret tilstand, og - utstyr (58) tilkoblet nevnte verneelement for irreversibelt å endre verneelementets tilstand som reaksjon på et forutbestemt styresignal, idet verneelementet er tilkoblet utstyret (60) som åpner for lagring på en sådan måte at det bare er mulig å lagre nevnte sikrede data før verneelementets tilstand er blitt irreversibelt endret.
10. Integrert kretsbrikke som angitt i krav 1, karakterisert vedat den også omfatter: - utstyr (78) for tilgang til nevnte kretser og utprøvning disse, - et verneelement (70) med en innledende tilstand og en irreversibel endret tilstand, og - utstyr (79) tilkoblet nevnte verneelement for irreversibelt å endre verneelementets tilstand som reaksjon på et forutbestemt styresignal (80), idet verneelementet er tilkoblet nevnte tilgangsutstyr (78) på en sådan måte at det bare er mulig å få tilgang for utprøvning før verneelementets tilstand er blitt irreversibelt endret.
11. Integrert kretsbrikke som angitt i krav 1, karakterisert vedat de skjermede kretser omfatter: - en gitt krets (M) som lagrer eller behandler de sikrede data, eller påvirker deres behandling, - et verneelement (42) med en innledende tilstand og en irreversibel endret tilstand, - utstyr (44) tilkoblet nevnte verneelement for irreversibelt å endre verneelementets tilstand som reaksjon på et forutbestemt styresignal (48), og - utstyr (40) tilkoblet nevnte verneelement (42) og den gitte krets (M) for å overvåke verneelementets tilstand og som er innrettet for, etter at verneelementets tilstand er blitt irreversibelt endret, å hindre den gitte krets' tiltenkte funksjon.
12. Integrert kretsbrikke som angitt i krav 1, karakterisert vedat de skjermede kretser omfatter: - en gitt krets (M) som lagrer eller behandler de sikrede data, eller påvirker deres behandling, - et verneelement (42, 56) med en innledende tilstand og en irreversibel endret tilstand, - utstyr (44, 58) tilkoblet nevnte verneelement for irreversibelt å endre verneelementets tilstand som reaksjon på et forutbestemt styresignal (48, 67), idet verneelementet er tilkoblet nevnte gitte krets på en sådan måte at utførelse av den gitte krets' tiltenkte funksjon bare er mulig før verneelementets tilstand er blitt irreversibelt endret.
13. Integrert kretsbrikke som angitt i krav 1, karakterisert vedat de skjermede kretser også omfatter utstyr (20) for styring av effekttilførselen til de skjermede kretser (14, M1, M2, ... Mn) som lagrer og/eller behandler sikrede data.
NO900114A 1989-01-12 1990-01-10 Integrert kretsbrikke med sikret databehandlings- og/eller lagringsomrÕde NO303808B1 (no)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/297,472 US4933898A (en) 1989-01-12 1989-01-12 Secure integrated circuit chip with conductive shield

Publications (3)

Publication Number Publication Date
NO900114D0 NO900114D0 (no) 1990-01-10
NO900114L NO900114L (no) 1990-07-13
NO303808B1 true NO303808B1 (no) 1998-08-31

Family

ID=23146461

Family Applications (2)

Application Number Title Priority Date Filing Date
NO900114A NO303808B1 (no) 1989-01-12 1990-01-10 Integrert kretsbrikke med sikret databehandlings- og/eller lagringsomrÕde
NO975981A NO975981L (no) 1989-01-12 1997-12-19 Integrert kretsbrikke med sikret område for databehandling/lagring

Family Applications After (1)

Application Number Title Priority Date Filing Date
NO975981A NO975981L (no) 1989-01-12 1997-12-19 Integrert kretsbrikke med sikret område for databehandling/lagring

Country Status (11)

Country Link
US (1) US4933898A (no)
EP (2) EP0920057B1 (no)
JP (1) JPH0787237B2 (no)
KR (1) KR0180521B1 (no)
AU (1) AU617026B2 (no)
CA (1) CA2007469C (no)
DE (2) DE69033241T2 (no)
DK (2) DK0378306T3 (no)
ES (2) ES2214760T3 (no)
IE (1) IE62793B1 (no)
NO (2) NO303808B1 (no)

Families Citing this family (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5185717A (en) * 1988-08-05 1993-02-09 Ryoichi Mori Tamper resistant module having logical elements arranged in multiple layers on the outer surface of a substrate to protect stored information
US5502315A (en) * 1989-09-07 1996-03-26 Quicklogic Corporation Electrically programmable interconnect structure having a PECVD amorphous silicon element
US5989943A (en) * 1989-09-07 1999-11-23 Quicklogic Corporation Method for fabrication of programmable interconnect structure
US5027397A (en) * 1989-09-12 1991-06-25 International Business Machines Corporation Data protection by detection of intrusion into electronic assemblies
US5237610A (en) * 1990-02-01 1993-08-17 Scientific-Atlanta, Inc. Independent external security module for a digitally upgradeable television signal decoder
US5029207A (en) * 1990-02-01 1991-07-02 Scientific-Atlanta, Inc. External security module for a television signal decoder
US5199008A (en) * 1990-03-14 1993-03-30 Southwest Research Institute Device for digitally measuring intervals of time
US5780323A (en) * 1990-04-12 1998-07-14 Actel Corporation Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug
US5181096A (en) * 1990-04-12 1993-01-19 Actel Corporation Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayer
US5381035A (en) * 1992-09-23 1995-01-10 Chen; Wenn-Jei Metal-to-metal antifuse including etch stop layer
US5614756A (en) * 1990-04-12 1997-03-25 Actel Corporation Metal-to-metal antifuse with conductive
US5270983A (en) * 1990-09-13 1993-12-14 Ncr Corporation Single element security fusible link
US5086410A (en) * 1990-09-14 1992-02-04 National Semiconductor Corporation Non-erasable eprom cell for redundancy circuit
US5053992A (en) * 1990-10-04 1991-10-01 General Instrument Corporation Prevention of inspection of secret data stored in encapsulated integrated circuit chip
JP2960560B2 (ja) 1991-02-28 1999-10-06 株式会社日立製作所 超小型電子機器
FR2674060B1 (fr) * 1991-03-14 1993-05-28 Gemplus Card Int Procede de programmation pour memoire integree, notamment pour carte a memoire.
US5196724A (en) * 1991-04-26 1993-03-23 Quicklogic Corporation Programmable interconnect structures and programmable integrated circuits
US5072331A (en) * 1991-04-26 1991-12-10 Hughes Aircraft Company Secure circuit structure
US5557136A (en) * 1991-04-26 1996-09-17 Quicklogic Corporation Programmable interconnect structures and programmable integrated circuits
US5701027A (en) * 1991-04-26 1997-12-23 Quicklogic Corporation Programmable interconnect structures and programmable integrated circuits
WO1992021154A1 (en) * 1991-05-10 1992-11-26 Quicklogic Corporation Amorphous silicon antifuses and methods for fabrication thereof
US5243226A (en) * 1991-07-31 1993-09-07 Quicklogic Corporation Programming of antifuses
US5327024A (en) * 1992-07-02 1994-07-05 Quicklogic Corporation Field programmable antifuse device and programming method therefor
US5302546A (en) * 1991-07-31 1994-04-12 Quicklogic Corporation Programming of antifuses
US5544070A (en) * 1991-07-31 1996-08-06 Quicklogic Corporation Programmed programmable device and method for programming antifuses of a programmable device
KR940005696B1 (ko) * 1991-11-25 1994-06-22 현대전자산업 주식회사 보안성 있는 롬(rom)소자
US5233563A (en) * 1992-01-13 1993-08-03 Ncr Corporation Memory security device
US5610981A (en) * 1992-06-04 1997-03-11 Integrated Technologies Of America, Inc. Preboot protection for a data security system with anti-intrusion capability
US5327497A (en) * 1992-06-04 1994-07-05 Integrated Technologies Of America, Inc. Preboot protection of unauthorized use of programs and data with a card reader interface
US5293133A (en) * 1992-08-27 1994-03-08 Quicklogic Corporation Method of determining an electrical characteristic of an antifuse and apparatus therefor
US5455455A (en) * 1992-09-14 1995-10-03 Badehi; Peirre Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US5465341A (en) * 1992-10-23 1995-11-07 Vlsi Technology, Inc. Verifiable security circuitry for preventing unauthorized access to programmed read only memory
US5444780A (en) * 1993-07-22 1995-08-22 International Business Machines Corporation Client/server based secure timekeeping system
US5394106A (en) * 1993-08-31 1995-02-28 Gadzoox Microsystems Apparatus and method for synthesis of signals with programmable periods
IL106892A0 (en) * 1993-09-02 1993-12-28 Pierre Badehi Methods and apparatus for producing integrated circuit devices
US5533123A (en) * 1994-06-28 1996-07-02 National Semiconductor Corporation Programmable distributed personal security
US6117707A (en) * 1994-07-13 2000-09-12 Shellcase Ltd. Methods of producing integrated circuit devices
US5495181A (en) * 1994-12-01 1996-02-27 Quicklogic Corporation Integrated circuit facilitating simultaneous programming of multiple antifuses
US5535168A (en) * 1994-12-01 1996-07-09 Motorola, Inc. Method and apparatus for selectively erasing memory to extend battery life
US5552720A (en) * 1994-12-01 1996-09-03 Quicklogic Corporation Method for simultaneous programming of multiple antifuses
AU6502896A (en) * 1995-07-20 1997-02-18 Dallas Semiconductor Corporation Single chip microprocessor, math co-processor, random number generator, real-time clock and ram having a one-wire interface
US5824571A (en) * 1995-12-20 1998-10-20 Intel Corporation Multi-layered contacting for securing integrated circuits
US5861652A (en) * 1996-03-28 1999-01-19 Symbios, Inc. Method and apparatus for protecting functions imbedded within an integrated circuit from reverse engineering
US5602053A (en) * 1996-04-08 1997-02-11 Chartered Semidconductor Manufacturing Pte, Ltd. Method of making a dual damascene antifuse structure
DE19634135C2 (de) * 1996-08-23 1998-07-02 Siemens Ag Halbleiterschaltung, insbesondere zur Verwendung in einem integrierten Baustein
DE19639033C1 (de) * 1996-09-23 1997-08-07 Siemens Ag Analysierschutz für einen Halbleiterchip
US5898776A (en) * 1996-11-21 1999-04-27 Quicklogic Corporation Security antifuse that prevents readout of some but not other information from a programmed field programmable gate array
US5959466A (en) 1997-01-31 1999-09-28 Actel Corporation Field programmable gate array with mask programmed input and output buffers
US5861662A (en) * 1997-02-24 1999-01-19 General Instrument Corporation Anti-tamper bond wire shield for an integrated circuit
US6150837A (en) * 1997-02-28 2000-11-21 Actel Corporation Enhanced field programmable gate array
JPH1116365A (ja) * 1997-06-20 1999-01-22 Oki Micro Design Miyazaki:Kk アドレスデコーダおよび半導体記憶装置、並びに半導体装置
US7246098B1 (en) * 1997-07-15 2007-07-17 Silverbrook Research Pty Ltd Consumable authentication protocol and system
US7743262B2 (en) * 1997-07-15 2010-06-22 Silverbrook Research Pty Ltd Integrated circuit incorporating protection from power supply attacks
US7249109B1 (en) * 1997-07-15 2007-07-24 Silverbrook Research Pty Ltd Shielding manipulations of secret data
US7249108B1 (en) * 1997-07-15 2007-07-24 Silverbrook Research Pty Ltd Validation protocol and system
US6137318A (en) * 1997-12-09 2000-10-24 Oki Electric Industry Co., Ltd. Logic circuit having dummy MOS transistor
DE19810730A1 (de) * 1998-03-12 1999-09-16 Philips Patentverwaltung Microcontrollerschaltung
US6140212A (en) * 1998-06-01 2000-10-31 Motorola, Inc. Semiconductor device and method therefor
US6816968B1 (en) * 1998-07-10 2004-11-09 Silverbrook Research Pty Ltd Consumable authentication protocol and system
DE59914529D1 (de) * 1998-08-18 2007-11-29 Infineon Technologies Ag Halbleiterchip mit oberflächenabdeckung
EP0981162B1 (de) * 1998-08-19 2007-03-07 Infineon Technologies AG Halbleiterchip mit Oberflächenabdeckung gegen optische Untersuchung der Schaltungsstruktur
JP2000311943A (ja) 1999-04-27 2000-11-07 Mitsubishi Electric Corp 半導体装置
DE59914555D1 (de) * 1999-06-01 2007-12-27 Infineon Technologies Ag Schutzschaltung
EP1063589A1 (en) * 1999-06-25 2000-12-27 TELEFONAKTIEBOLAGET L M ERICSSON (publ) Device for processing data and corresponding method
JP3454471B2 (ja) * 1999-07-09 2003-10-06 沖電気工業株式会社 半導体装置
US6225652B1 (en) * 1999-08-02 2001-05-01 Clear Logic, Inc. Vertical laser fuse structure allowing increased packing density
US6518823B1 (en) * 1999-08-31 2003-02-11 Sony Computer Entertainment Inc. One-time programmable logic device
ATE405949T1 (de) * 1999-11-16 2008-09-15 Infineon Technologies Ag Sicherheits-rom-speicherzelle und verfahren zu deren herstellung
US7005733B2 (en) * 1999-12-30 2006-02-28 Koemmerling Oliver Anti tamper encapsulation for an integrated circuit
US6515304B1 (en) * 2000-06-23 2003-02-04 International Business Machines Corporation Device for defeating reverse engineering of integrated circuits by optical means
DE10044837C1 (de) * 2000-09-11 2001-09-13 Infineon Technologies Ag Schaltungsanordnung und Verfahren zum Detektieren eines unerwünschten Angriffs auf eine integrierte Schaltung
JP4184586B2 (ja) 2000-09-28 2008-11-19 株式会社東芝 半導体記憶装置
US6815816B1 (en) 2000-10-25 2004-11-09 Hrl Laboratories, Llc Implanted hidden interconnections in a semiconductor device for preventing reverse engineering
US6608792B2 (en) * 2000-11-09 2003-08-19 Texas Instruments Incorporated Method and apparatus for storing data in an integrated circuit
DE10058078C1 (de) 2000-11-23 2002-04-11 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Analysierschutz und Verfahren zur Herstellung der Anordnung
DE10065339B4 (de) * 2000-12-27 2004-04-15 Infineon Technologies Ag Kapazitiver Sensor als Schutzvorrichtung gegen Angriffe auf einen Sicherheitschip
US7294935B2 (en) * 2001-01-24 2007-11-13 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide
US6774413B2 (en) 2001-06-15 2004-08-10 Hrl Laboratories, Llc Integrated circuit structure with programmable connector/isolator
US6740942B2 (en) 2001-06-15 2004-05-25 Hrl Laboratories, Llc. Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact
US7049667B2 (en) 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
US6979606B2 (en) 2002-11-22 2005-12-27 Hrl Laboratories, Llc Use of silicon block process step to camouflage a false transistor
WO2004055868A2 (en) 2002-12-13 2004-07-01 Hrl Laboratories, Llc Integrated circuit modification using well implants
EP1514166B1 (en) * 2003-04-15 2012-01-11 NDS Limited Secure clock
JP4758621B2 (ja) * 2003-08-28 2011-08-31 パナソニック株式会社 基本セル、端部セル、配線形状、配線方法、シールド線の配線構造
FR2864667B1 (fr) * 2003-12-29 2006-02-24 Commissariat Energie Atomique Protection d'une puce de circuit integre contenant des donnees confidentielles
FR2868577A1 (fr) * 2004-03-31 2005-10-07 St Microelectronics Sa Dispositif de detection d'attaque d'une puce de circuit integre
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
US7015823B1 (en) * 2004-10-15 2006-03-21 Systran Federal Corporation Tamper resistant circuit boards
FR2879296A1 (fr) * 2004-12-14 2006-06-16 St Microelectronics Sa Invalidation d'un circuit integre
DE102005005622B4 (de) * 2005-02-08 2008-08-21 Infineon Technologies Ag Sicherheits-Chipstapel und ein Verfahren zum Herstellen eines Sicherheits-Chipstapels
US7281667B2 (en) * 2005-04-14 2007-10-16 International Business Machines Corporation Method and structure for implementing secure multichip modules for encryption applications
FR2888975B1 (fr) * 2005-07-21 2007-09-07 Atmel Corp Procede de securisation pour la protection de donnees
FR2893436B1 (fr) * 2005-11-15 2008-02-15 Oberthur Card Syst Sa Securisation entre des composants electroniques d'une entite electronique securisee portable
US20070150754A1 (en) * 2005-12-22 2007-06-28 Pauly Steven J Secure software system and method for a printer
US7623378B1 (en) * 2006-05-02 2009-11-24 Lattice Semiconductor Corporation Selective programming of non-volatile memory facilitated by security fuses
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
US8255702B1 (en) 2009-12-03 2012-08-28 Altera Corporation Programmable logic device with improved security
US20120210438A1 (en) * 2011-02-15 2012-08-16 Guobiao Zhang Secure Three-Dimensional Mask-Programmed Read-Only Memory
US9218511B2 (en) * 2011-06-07 2015-12-22 Verisiti, Inc. Semiconductor device having features to prevent reverse engineering
US9437555B2 (en) 2011-06-07 2016-09-06 Verisiti, Inc. Semiconductor device having features to prevent reverse engineering
US9287879B2 (en) 2011-06-07 2016-03-15 Verisiti, Inc. Semiconductor device having features to prevent reverse engineering
US8975748B1 (en) 2011-06-07 2015-03-10 Secure Silicon Layer, Inc. Semiconductor device having features to prevent reverse engineering
JP5692179B2 (ja) * 2012-07-24 2015-04-01 カシオ計算機株式会社 システムｌｓｉ及びプログラム消去方法
EA201591224A1 (ru) * 2013-01-11 2016-02-29 Верисити, Инк. Полупроводниковое устройство, обладающее свойствами для предотвращения обратного проектирования
DE102013214214A1 (de) 2013-07-19 2015-01-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Löschen von Informationen und Vorrichtung zur Durchführung desselben
DE102020202721A1 (de) 2020-03-03 2021-09-09 Infineon Technologies Ag Datenspeicher und verfahren zum bereitstellen desselben

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3882323A (en) * 1973-12-17 1975-05-06 Us Navy Method and apparatus for protecting sensitive information contained in thin-film microelectonic circuitry
GB2129586B (en) * 1982-11-01 1986-04-30 Robert Andrew Mclaren Improvements in or relating to memory systems
WO1984004614A1 (en) * 1983-05-13 1984-11-22 Ira Dennis Gale Data security device
ATE47505T1 (de) * 1984-07-31 1989-11-15 Siemens Ag Monolithisch integrierte halbleiterschaltung.
FR2569054B1 (fr) * 1984-08-10 1986-11-28 Eurotechnique Sa Dispositif de neutralisation de l'acces a une zone a proteger d'un circuit integre
US4593384A (en) * 1984-12-21 1986-06-03 Ncr Corporation Security device for the secure storage of sensitive data
US4744062A (en) * 1985-04-23 1988-05-10 Hitachi, Ltd. Semiconductor integrated circuit with nonvolatile memory
GB2182176B (en) * 1985-09-25 1989-09-20 Ncr Co Data security device for protecting stored data
ATE67897T1 (de) * 1985-10-22 1991-10-15 Siemens Ag Integrierte halbleiterschaltung mit einem elektrisch leitenden flaechenelement.

Also Published As

Publication number Publication date
DE69034125T2 (de) 2004-11-18
NO900114L (no) 1990-07-13
KR0180521B1 (ko) 1999-04-15
AU617026B2 (en) 1991-11-14
EP0378306B1 (en) 1999-08-11
KR900012345A (ko) 1990-08-03
DE69033241D1 (de) 1999-09-16
ES2134188T3 (es) 1999-10-01
NO975981D0 (no) 1997-12-19
JPH02232960A (ja) 1990-09-14
ES2214760T3 (es) 2004-09-16
CA2007469A1 (en) 1990-07-12
IE62793B1 (en) 1995-03-08
DE69033241T2 (de) 2000-02-03
EP0378306A3 (en) 1991-12-04
EP0920057B1 (en) 2004-01-02
CA2007469C (en) 1994-08-16
EP0920057A2 (en) 1999-06-02
DK0920057T3 (da) 2004-05-10
EP0920057A3 (en) 2000-01-12
DK0378306T3 (da) 2000-03-13
AU4766990A (en) 1990-07-19
NO900114D0 (no) 1990-01-10
NO975981L (no) 1997-12-19
EP0378306A2 (en) 1990-07-18
US4933898A (en) 1990-06-12
IE900003L (en) 1990-07-12
DE69034125D1 (de) 2004-02-05
JPH0787237B2 (ja) 1995-09-20

Similar Documents

Publication Publication Date Title
NO303808B1 (no) Integrert kretsbrikke med sikret databehandlings- og/eller lagringsomrÕde
US5083293A (en) Prevention of alteration of data stored in secure integrated circuit chip memory
US11264990B2 (en) Physically unclonable camouflage structure and methods for fabricating same
US4593384A (en) Security device for the secure storage of sensitive data
CN109558339A (zh) 安全系统及安全系统的操作方法
US20020166058A1 (en) Semiconductor integrated circuit on IC card protected against tampering
US11502047B2 (en) Packaging techniques for backside mesh connectivity
US9972398B2 (en) Semiconductor device having features to prevent reverse engineering
US6459629B1 (en) Memory with a bit line block and/or a word line block for preventing reverse engineering
JP6635276B2 (ja) 攻撃検知機能を備える電子装置、その設計方法及びその製造方法
CN112597507A (zh) 用于高带宽存储器中的信号加密的设备及方法
JP3920973B2 (ja) 内部情報保護回路付きｉｃ
JP2007035729A (ja) 半導体集積回路装置
US7015821B2 (en) EEPROM memory matrix and method for safeguarding an EEPROM memory matrix
US5473112A (en) Security circuitry with select line and data line shielding
Zamiri Azar et al. Multilayer Approach to Logic Locking