CN112597507A - 用于高带宽存储器中的信号加密的设备及方法 - Google Patents

用于高带宽存储器中的信号加密的设备及方法 Download PDF

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CN112597507A CN202010959587.4A CN202010959587A CN112597507A CN 112597507 A CN112597507 A CN 112597507A CN 202010959587 A CN202010959587 A CN 202010959587A CN 112597507 A CN112597507 A CN 112597507A
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Abstract

本发明的实施例涉及用于高带宽存储器中的信号加密的设备、系统及方法。高带宽存储器HBM可包含分别耦合到安全及不安全寄存器的安全电路与不安全电路的混合。可沿着接口在所述安全与不安全寄存器之间传递信息。可对与所述安全寄存器相关联的所述信息进行加密。当信息被写入到所述安全寄存器时，所述HBM中的加密电路可在将所述信息写入到所述安全寄存器之前首先对其进行加密。当从所述安全寄存器读取信息时，可在沿着所述接口提供所述信息之前通过加密电路首先对其进行加密。

Description

用于高带宽存储器中的信号加密的设备及方法
技术领域
本发明大体上涉及半导体装置，且更明确来说，涉及半导体存储器装置。
背景技术
存储器装置可包含可用于实施存储器的各种功能的多种电路。一些存储器装置可安装在例如主机装置(例如，图形卡、CPU、计算系统等)的第二装置上。对存储器的电路的存取通常可通过主机装置来执行。举例来说，可沿着将存储器装置耦合到主机装置的接口总线传递用于电路的操作的指令及来自那些电路的数据。
发明内容
一方面，本申请案涉及一种设备，其包括：高带宽存储器(HBM)，其包含第一寄存器及第二寄存器；主机装置；接口总线，其经配置以在所述HBM与所述主机装置之间耦合信息，其中所述信息的一部分被加密，且其中所述信息的所述经加密部分是从所述第一寄存器接收或提供到所述第一寄存器中的至少一者。
在另一方面中，本申请案涉及一种设备，其包括：安全电路，其包含耦合到输入总线的输入端子；不安全电路，其具有耦合到所述输入总线的输入端子；解密电路，其耦合到所述安全电路的所述输入端子及所述输入总线，所述解密电路经配置以解密沿着所述输入总线提供的输入数据且将所述经解密输入数据提供到所述安全电路。
在另一方面中，本申请案涉及一种设备，其包括：安全电路，其具有耦合到输出总线的输出端子；不安全电路，其具有耦合到所述输出总线的输出端子；加密电路，其定位于所述安全电路的所述输出端子与所述输出总线之间，所述加密电路经配置以加密在所述安全电路的所述输出端子处提供的输出信息及沿着所述输出总线提供所述经加密输出信息。
在另一方面中，本申请案涉及一种设备，其包括：接口总线；及主机装置，其经配置以将经加密信息与处于第一状态的选择信号一起提供到所述接口总线，且进一步经配置以将未加密信息与处于第二状态的所述选择信号一起提供到所述接口总线。
在另一方面中，本申请案涉及一种方法，其包括：在存储器装置处从主机装置接收信息；对所述信息进行解密且当选择信号处于第一状态时将所述经解密信息存储于所述存储器装置的第一寄存器中；及当所述选择信号处于第二状态时将所述信息存储于所述存储器装置的第二寄存器中。
附图说明
图1是根据本发明的实施例的存储器系统的框图。
图2是根据本发明的实施例的高带宽存储器的横截面图。
图3是根据本发明的实施例的高带宽存储器的框图。
图4是根据本发明的实施例的包装器数据寄存器电路的示意图。
图5是根据本发明的实施例的包装器数据寄存器电路的操作的时序图。
图6是根据本发明的实施例的包装器数据寄存器电路的示意图。
图7是根据本发明的实施例的写入操作的时序图。
具体实施方式
特定实施例的以下描述在性质上仅是示范性的且绝不希望限制本发明的范围或其应用或使用。在本系统及方法的实施例的以下详细描述中，参考形成详细描述的一部分且通过说明方式展示其中可实践所描述系统及方法的特定实施例的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践目前揭示的系统及方法，且应理解，可利用其它实施例且可在不背离本发明的精神及范围的情况下做出结构及逻辑变化。此外，出于清晰的目的，当特定特征的详细描述对于所属领域的技术人员显而易见时将不论述详细描述以便不模糊本发明的实施例的描述。因此，不应以限制意义看待以下详细描述，且本发明的范围仅由所附权利要求书定义。
例如高带宽存储器(HBM)装置的存储器装置可包含用于执行功能的多种内部电路。举例来说，存储器装置可包含用于测试存储器装置的性能(及/或测量其它性质)的内建自测(BIST)电路。存储器装置可经封装到主机装置上，且接口总线可将存储器装置耦合到主机装置。例如测试指令的信息可由主机装置沿着接口总线提供到存储器装置，且例如测试结果的信息可由主机装置沿着接口总线从存储器装置接收。存储器装置可包含安全电路，其可接收或提供希望保持安全的信息(例如，存储器装置的操作的细节、存储器装置的特定部件的性能等)。存储器装置还可含有不安全电路，其可接收或提供可能无需被保持安全的信息(例如，因为所述信息是基于公开可用的规范)。接口总线因此可载送安全信息与不安全信息的混合。然而，由于信息通过主机装置耦合于存储器装置内外，所以主机装置监测所述信息可为可能的。因此，可希望保护沿着接口总线的信息的安全部分。
本发明涉及用于高带宽存储器中的信号加密的设备、系统及方法。可加密沿着主机装置与存储器装置之间的接口总线的信息的一部分。经加密部分可为与存储器装置的安全电路相关联的信息的部分。存储器装置可包含耦合到接口总线的寄存器，例如包装器数据寄存器(WDR)。WDR可包含存储与安全电路相关联的信息的安全WDR及存储与不安全电路相关联的信息的不安全WDR。举例来说，WDR可存储将提供到电路及/或从电路接收的指令及/或数据。存储器装置还可包含密码电路。在一些实施例中，密码电路可包含解密电路，且作为到WDR的写入操作的部分，解密电路可接收沿着接口总线的信息的经加密部分，且接着，在所述加密部分被存储于安全WDR中之前对其进行解密。在一些实施例中，密码电路可包含加密电路，且作为从WDR读取操作的部分，加密电路可从安全WDR接收信息，且接着，在沿着接口总线提供所述信息之前对其进行加密。在一些实施例中，密码电路可包含解密电路及加密电路。
图1是根据本发明的实施例的存储器系统的框图。存储器系统包含封装中系统(SiP)101，其包含存储器装置100及主机装置102。存储器装置100沿着接口总线116耦合到主机装置102。存储器装置100包含包装器数据寄存器(WDR)电路104。WDR电路104包含耦合到密码电路108的安全WDR 110、不安全WDR 112及包装器指令寄存器(WIR)114。安全WDR110及不安全WDR 112沿着接口总线116接收及发送信息。接口总线116包含输入总线WSI及输出总线WSO。还可沿着接口总线116将一或多个控制信号提供到WIR 114以控制沿着接口的信息是被路由到安全WDR 110还是被路由到不安全WDR 112/是从安全WDR 110路由还是从不安全WDR 112路由。
存储器装置100可为主机装置102提供存储器存储装置。举例来说，SiP 101可为例如母板或图形卡的计算装置，主机装置可为处理器(例如，CPU或GPU)，且HBM可提供由SiP101使用的机载存储器。存储器装置100可由第一实体(例如，第一公司、第一组织等)设计及/或制造，其通常可被称为存储器实体。主机装置102可由第二实体(例如，第二公司)设计及/或制造，其通常可被称为主机实体。提供到安全电路106及/或从安全电路106接收的信息可在存储器装置100外部加密，使得经加密信息对主机组织不敏感但可被存储器组织解密及理解。
举例来说，存储器实体可为设计存储器装置100的公司，而主机实体可为将存储器装置100及主机装置102一起封装到SiP 101中的公司。一般来说，术语存储器实体用于表示被允许对发送到安全电路106/从安全电路106接收的信息的未加密意义进行存取的实体，而主机实体表示不被允许进行所述存取的实体。举例来说，安全电路可表示测试电路，存储器装置100的设计者可能希望测试电路的细节对作为存储器装置的客户且将存储器装置100封装到SiP 101上的主机实体保密。因此，存储器实体可能希望在发送到测试电路的信息(或测试电路提供的信息)沿着接口总线116传递时将所述信息保持为经加密以便防止主机实体能够解译所述信息的内容。
应注意，为了便于参考，使用术语存储器实体及主机实体，且在存储器实体与主机实体之间可存在许多不同关系。举例来说，在一些实施例中，存储器实体可为将存储器装置出售给主机实体(因此，其是客户)的供应商。在一些实施例中，存储器及主机实体可表示某个组织的不同部分(例如，不同部门、不同设施等)。在一些实施例中，存储器实体及主机实体各自可表示多个不同实体。举例来说，主机实体可包含设计主机装置102的实体、制造主机装置102的实体、将主机装置102及存储器装置100封装到SiP 101中的实体等。
WDR电路104可包含数个寄存器，例如安全WDR 110、不安全WDR 112及WIR 114。寄存器可存储信息(例如，将信息存储于一或多个锁存器电路中)。控制信号可部分用于控制将沿着接口总线116的信息发送到哪一寄存器或从哪一寄存器接收信息。在一些实施例中，控制信号可导致沿着输入总线WSI的信息被写入到WIR 114，且存储于WIR 114中的信息的状态可确定沿着接口总线116的后续信息作为写入操作的部分是存储于安全WDR 110中还是存储于不安全WDR 112中。存储于WIR 114中的信息的状态还可确定作为读取操作的部分信息是从安全WDR 110读出还是从不安全WDR 112读出。
两个WDR电路110及112可存储分别与安全电路106及不安全电路107相关联的信息。安全电路106及不安全电路107可能够存取其相应WDR 110及112中的信息。举例来说，电路106及107可能够读取其相应WDR 112或114中的信息，且可能够将新的信息写入到其相应WDR 112或114。
密码电路108可包含解密电路及/或加密电路。解密电路可沿着输入总线WSI接收经加密信息，且接着，在所述信息被存储于安全WDR 110中之前对其进行解密。因此，发送到安全WDR 110的经加密信息可作为未加密信息经存储于安全WDR 110中。加密电路可接收存储于安全WDR 110中的未加密信息且在沿着输出总线WSO提供所述信息之前对其进行加密。因此，如果密码电路108包含加密及解密电路两者，那么提供到安全WDR 110及从安全WDR110接收的信息可在WDR电路104外部进行加密。
在其中安全电路106是存储器装置100的测试电路的实例操作中，用于测试的操作的指令可沿着输入总线WSI接收、被密码电路108的解密电路解码且接着写入到安全WDR110。接着，安全电路106可从安全WDR 110读出所述信息且使用所述信息执行对存储器装置100的测试。在测试执行之后，安全电路106可将信息(例如，测试的结果)写回到安全WDR110。接着，所述信息可从安全WDR 110读出、被密码电路108的加密电路加密且接着沿着输出总线WSO提供。信息也可被写入到不安全WDR 112、被不安全电路107使用，且接着，以类似方式从不安全WDR 112读取，但无需经解密/加密。以此方式，沿着接口总线116的信息可用于操作安全电路106及不安全电路107，且可沿着接口总线116读出来自安全电路106及不安全电路107的信息。
主机装置102的接口控制器118可控制沿着接口总线116的信息流。在一些实施例中，接口总线116可为IEEE 1500接口，且接口控制器118可为IEEE 1500控制器。接口控制器118可沿着输入总线WSI提供输入信息(例如，要写入到WDR电路104的值)、沿着输出总线WSO从WDR电路108接收信息及提供一或多个控制信号。控制信号可包含控制将信息写入到WDR电路104或从WDR电路104读取信息的时序的时钟信号。控制信号可包含选择信号，其确定是否将信息写入到安全WDR 110、不安全WDR 112及/或WIR 114(或从安全WDR 110、不安全WDR112及/或WIR 114读取信息)。在一些实施例中，可存在针对安全WDR 110、不安全WDR 112及WIR 114中的每一者的单独选择信号。在一些实施例中，可存在针对WIR 114的沿着接口总线116提供的单个选择信号，且针对安全WDR 110及不安全WDR 112的选择信号可基于WIR114的状态在WDR电路104内部产生。
在其中密码电路108包含解密电路的一些实施例中，当接口控制器118将信息写入到安全WDR 110时，控制信号中的一或多者可激活密码电路108。经激活密码电路108可沿着输入总线WSI接收信息，且可对接收到的信息进行解密，且接着，将经解密信息提供到安全WDR 110。举例来说，写入信息可为测试指令。当接口控制器118将信息写入到不安全112时，密码电路108可保持非作用，且沿着输入总线WSI的信息可按原来的样子经写入到不安全WDR 112。
存储于安全WDR 110中的信息可由安全电路106读取，安全电路106可基于安全WDR中的信息的状态执行一或多个功能。举例来说，在一些实施例中，安全WDR可存储可由安全电路106解译的信息。接着，安全电路106可将信息写入到安全WDR 110中。举例来说，结果可被写入到安全WDR 110中。在一些实施例中，结果可覆写先前存储于安全WDR 110中的指令。在一些实施例中，可存在安全WDR 110的单独输入及输出区。不安全WDR 112可由不安全电路107以大体上类似于安全WDR 110的方式读取(及以所述方式写入到不安全电路107)。
在其中密码电路108包含加密电路的一些实施例中，当接口控制器118指示信息应从安全WDR 110读取时(例如，通过将适当信号提供到WIR 114)，密码电路108可被激活，且可从安全WDR 110接收信息，且接着，在沿着输出总线WSO提供所述信息之前对其进行加密。当接口控制器118指示信息应从不安全WDR 112读取时，密码电路108可保持非作用，且信息可直接从不安全WDR 112读取到输出总线WSO。
在一些实施例中，主机装置102可沿着第二接口总线121耦合到外部装置120。在一些实施例中，第二接口总线121可为JTAG接口。在一些实施例中，写入到WDR电路104或从WDR电路104读取的信息可从外部装置120接收/发送到外部装置120。外部装置120可通过主机装置102沿着第二接口总线121及接口总线116操作存储器装置100中安全电路106及/或不安全电路107。举例来说，如果SiP 101是图形卡或母板，那么外部装置120可为耦合到SiP101的计算机，例如个人计算机。在一些实施例中，外部装置120可为用于对存储器装置100执行一或多个测试的测试仪单元。在此实施例中，安全电路106中的一或多者可为可由外部装置120操作的内建自测(BIST)电路。在一些实施例中，外部装置120可为耦合到主机装置102的单独装置。在一些实施例中，外部装置120与SiP 101成一体。在一些实施例中，可省略外部装置120(及第二接口121)，且主机装置102可直接执行归属于外部装置120的功能。举例来说，在一些实施例中，主机装置102可操作BIST电路本身。
外部装置120可存储提供到存储器装置100中的安全电路106及不安全电路107及/或从所述电路接收的信息122。信息122可包含经解密信息124及未加密信息126的混合。经加密信息124可包含用于操作存储器装置100中的安全电路106的信息(例如，用于操作测试电路的控制信息、要写入到一或多个存储器单元的测试数据等)。经加密信息124还可包含从安全电路106接收的信息(例如，来自测试电路的结果数据的结果文件、从一或多个存储器单元读取的测试数据等)。未加密信息126可包含发送到存储器装置100的不安全电路107及/或从所述电路接收的信息。经加密信息124可经加密，使得可在不知道经加密信息是如何被加密的情况下不能提取经加密信息124的含义。如果经加密信息正被写入到安全WDR110，那么所述信息可能在被提供到外部装置120之前被预先加密(例如，由存储器组织预先加密)，且接着，当其被写入到安全WDR 110时被密码电路108解密。如果经加密信息是从安全WDR 110接收，那么所述信息可被密码电路108加密。
图2是根据本发明的实施例的高带宽存储器的横截面图。在一些实施例中，图2的高带宽存储器(HBM)200可包含于图1的存储器装置100中。图2的HBM 200是具有其中8个存储器核心芯片220到227在接口芯片210上彼此上下堆叠的结构的HBM。然而，本发明的实施例不限于HBM，且在其它实施例中可使用其它结构的存储器(或其它半导体装置)。存储器核心芯片220到227是半导体芯片，其中每一者集成包含存储器单元阵列的存储器核心。接口芯片210是控制存储器核心芯片220到227的半导体芯片。
接口芯片210可沿着中介层耦合到主机装置(例如，主机装置102)，所述中介层含有用作主机装置与存储器装置之间的总线(例如，接口总线116)的一或多个通道。接口芯片210可在一或多个外部端子233处从接口总线接收信息，且接着，接口芯片210可将接收到的信息分布到存储器核心芯片220到227中的一或多者。类似地，接口芯片210可从存储器核心芯片220到227接收信息，且接着，在外部端子处提供所述信息(例如，沿着接口，例如接口总线116)。图1的WDR电路(及安全及不安全电路)可定位于接口芯片210中。
接口芯片210及存储器核心芯片220到227中的每一者包含穿透对应半导体衬底的多个TSV 230。接口芯片210及存储器核心芯片220到227全都通过正面朝下方法堆叠，即，以此方式使得晶体管及接线图案(全都未展示)形成于其上的主要表面面向下。因此，定位于最顶层中的存储器核心芯片227无需TSV 230。然而，在本发明的一些实施例中，定位于最顶层中的存储器核心芯片227可包含TSV 230。提供于存储器核心芯片220到227上的多数TSV230分别连接到定位于相同平面位置处的前TSV垫231A。与其相比，提供于接口芯片210上的多数TSV 230及提供于接口芯片210上的前TSV垫231A定位于不同平面位置处。提供于接口芯片210及存储器核心芯片220到227上的TSV 230之中的定位于相同平面位置处的TSV 230分别经由前TSV垫231A、TSV凸块231B及背TSV垫231C级联连接，使得多个信号路径232得以形成。从接口芯片210输出的命令及写入信息经由信号路径232经供应到存储器核心芯片220到227。从存储器核心芯片220到227输出的读取信息经由信号路径232供应到接口芯片210。外部端子233经提供于接口芯片210上，且经由外部端子233执行将信号传输到外部电路/从外部电路接收信号。
图3是根据本发明的实施例的高带宽存储器的框图。在一些实施例中，图3的高带宽存储器300可包含于图1的高带宽存储器100及/或图2的高带宽存储器200中。图3展示标准存储器操作可如何在接口芯片310与一或多个核心芯片320到327之间执行的实例。为了清楚地说明起见，在图3中未展示WDR电路(例如，图1的WDR电路104)。WDR电路及其操作在图4到7中更详细地论述。
如图3中展示，接口芯片310包含行解码器311及延时计数器312。行解码器311接收命令地址信号RCA及时钟信号CLK且产生地址信号ADD及内部命令。一种类型的内部命令是有效命令ACT。有效命令ACT经由TSV 330经供应到存储器核心芯片320到327，且还经供应到延时计数器312。地址信号ADD也经由TSV 330供应到存储器核心芯片320到327。延时计数器312接收有效命令ACT及时钟信号CLK。延时计数器312在从有效命令ACT的激活起经过时钟信号CLK的预定循环之后产生内部命令ACTIMP。内部命令ACTIMP经由不同TSV 330被供应到存储器核心芯片320到327。
存储器核心芯片320到327中的每一者包含作用控制电路340、地址锁存器电路341、地址解码器342及存储器单元阵列343。作用控制电路340接收有效命令ACT及内部命令ACTIMP且产生状态信号RActBk。状态信号RActBk是指示存储器单元阵列343的状态的信号。举例来说，状态信号RActBk在存储器单元阵列343处于作用状态时处于高电平，而当存储器单元阵列343处于非作用状态(预充电状态)时处于低电平。状态信号RActBk与由地址锁存器电路341锁存的地址信号ADD一起经供应到地址解码器342。地址解码器342解码地址信号ADD且执行对存储器单元阵列343的行存取。存储器单元阵列343可分割成多个存储器存储体。在此情况中，作用控制电路340经分配到存储器存储体中的每一者。
在实例操作中，图1的WDR电路104与安全电路106及不安全电路107一起可定位于HBM装置300的接口裸片310中。安全电路106可为内建自测(BIST)电路，且可用于测试存储器单元阵列343中的一或多个存储器单元。将主机装置(例如，处理器)耦合到HBM装置300的接口总线可为IEEE 1500接口总线。主机装置可提供测试指令(例如，要测试的存储器单元的地址信息ADD)及测试数据、要写入到指定存储器单元的数据序列。可加密所提供的测试指令及测试数据。主机装置可提供指示测试指令及数据被加密且应写入到安全WDR的选择信号。定位于接口裸片310中的密码电路可接收经加密信息、对其进行解密及将其存储于安全WDR中。BIST电路可存取测试指令，且基于所述测试指令将测试数据提供到核心芯片320到327中的一或多者中的存储器阵列343的存储器单元。接着，BIST电路可从存储器单元读取测试数据且比较读取测试数据与写入测试数据。接着，BIST电路可将结果信息写入到安全WDR。主机装置可通过将选择信号发送到接口裸片310检索结果信息。密码电路可对所述结果信息进行加密，且接着，沿着接口总线将所述结果信息提供到主机装置。
图4是根据本发明的实施例的WDR电路的示意图。在一些实施例中，WDR电路400可包含于图1的WDR电路104中。WDR电路400包含安全WDR 410(本文标记为Sec_WDR)及不安全WDR 412(本文标记为NonSec_WDR)。在一些实施例中，这些WDR可包含于图1的安全WDR 110及不安全WDR 112中。在一些实施例中，WDR电路400包含包含于图1的WIR 114中的WIR 414。
在图4的特定实施例中，WDR电路400包含密码电路408。特定来说，密码电路408是包含随机数发生器450及异或(EOR)门451的解密电路。随机数发生器450及EOR门451用于沿着输入总线WSI接收经加密信息及在将经加密信息写入到安全WDR 410之前对所述经加密信息进行解密作为由主机装置(例如，图1的102)进行的到安全WDR 410的写入操作的部分。
WDR电路400沿着(例如，图1的接口总线116的)总线耦合到主机装置，所述总线包含输入总线WSI、输出总线WSO及数个控制信号，例如SelectWIR、ShiftWR及WRCLK。信号SelectWIR可用于激活WIR 414，使得沿着输入总线WSI的信息可经写入到WIR 414及/或使得WIR 414中的信息经写入到输出总线WSO。信号ShiftWR控制将信息位到寄存器(例如安全WDR 410、不安全WDR 412及WIR 414)中的加载及/或卸载。信号WRCLK可为控制在WDR电路400中处置信息的时序的时钟信号。
在WDR电路400的实例实施例中，信号(例如，SelectWIR及ShiftWR)在其处于高逻辑电平下时通常被认为是‘有效’的，且当其处于低逻辑电平下时通常被认为是非有效的。载送二进制数据的信号或总线(例如，WSI、WSO)通常可使用高逻辑电平表示二进制信号1及使用低逻辑电平表示二进制信号0。时钟信号WRCLK可具有上升边缘(在其处低逻辑电平转变到高逻辑电平)或下降边缘(在其处高逻辑电平下落到低逻辑电平)。在一些实施例中，一种类型的边缘(例如，上升边缘)可用于控制写入操作的时序，而另一类型的边缘(例如，下降边缘)可用于控制读取操作的时序。一般来说，WDR电路400可使用第一电压(例如，接地电压)表示低逻辑电平，且使用第二电压(例如，高于接地电压的系统电压)表示高逻辑电平。应理解，在其它实施例中，其它波形可用于标记信号的激活，且其它系统可用于区分信号的逻辑电平。
在本发明的一些实施例中，WIR 414、安全WDR 410及不安全WDR 412全都可为移位寄存器。每一者可包含与彼此串联耦合在一起的数个锁存器电路。锁存器电路中的每一者能够存储表示经存储位的逻辑状态。在一些实施例中，移位寄存器可以先进先出(FIFO)方式进行操作。举例来说，在到移位寄存器的写入操作期间，移位寄存器可被激活(例如，通过来自WIR 414的信号，如本文中论述)。每当接收时钟信号WRCLK的上升边缘时，经激活移位寄存器都可将每一锁存器电路中的值移位到串联的下一锁存器电路，且可将输入总线WSI上的当前逻辑电平存储于第一锁存器电路中。当读取移位寄存器时，响应于时钟信号WRCLK的每一下降边缘，存储于最后一锁存器电路中的值可用于设置输出总线WSO的状态，且可从所述锁存器电路移除。接着，可将每一值移位到下一锁存器电路，使得倒数第二个电路中的值被加载于最后一锁存器电路中，等。
WIR 414可用于存储信息，所述信息可用于控制不安全WDR 412或安全WDR 410(及随机数发生器450)是否是作用的。WIR 414具有耦合到AND门455的输出端子的时钟端子。AND门455具有耦合到信号SelectWIR、ShiftWR及WRCLK的输入端子。WIR 414具有耦合到输入总线WSI的输入端子。因此，当SelectWIR及ShiftWR两者都有效时，AND门455可将时钟信号WRCLK传递到WIR 414的时钟端子，其又可导致WIR加载输入总线WSI的当前状态。存储于WIR 414中的位的状态可用于产生激活安全WDR 410及不安全WDR 412的信号。
WIR 414可耦合到WIR解码器电路415。WIR解码器电路415读取存储于WIR 414中的位的状态且提供选择器信号SEC_WDRSel及NonSec_WDRSel。信号SEC_WDRSel可用于激活安全WDR 410及随机数发生器450。信号NonSec_WDRSel可用于激活不安全WDR 412。WIR 414还可提供信号WDRSel，其部分用于选择是安全WDR 410还是不安全WDR 412将信息提供到输出总线WSO。在一些实施例中，信号WDRSel可由WIR 414直接提供。在一些实施例中，信号WDRSel可由WIR解码器电路415提供。
不安全WDR 412具有耦合到输入总线WSI的输入端子及耦合到AND门454的输出的时钟端子。AND门454具有提供信号NonSec_WDRSel、ShiftWR及时钟信号WRCLK的输入端子。因此，当信号NonSec_WDRSel及ShiftWR有效时，AND门454可将时钟信号WRCLK提供到不安全WDR 412的时钟端子。当时钟信号WRCLK的激活(例如，上升边缘)是在不安全WDR 412的时钟端子处接收时，不安全WDR 412可移位寄存器中的信息及将输入总线WSI的当前状态存储于第一寄存器中。
安全WDR 410大体上类似于不安全WDR 412，为了简洁起见，将不再重复类似特征。安全WDR 410具有耦合到AND门453的输出端子的时钟端子。AND门453的输入端子提供信号ShiftWR、SEC_WDRSel及WRCLK。因此，当信号SEC_WDRSel及ShiftWR有效时，时钟信号WRCLK可从AND门452传递到安全WDR 410的时钟端子及随机数发生器450的时钟端子。
安全WDR 410的输入端子耦合到密码电路408的输出。随机数发生器450具有耦合到AND门452的输出端子的时钟端子。AND门452具有耦合到信号ShiftWR、SEC_WDRSel及WRCLK的输入端子。类似于安全WDR 410，当信号ShiftWR及SEC_WDRSel有效时，时钟信号WRCLK被传递到随机数发生器450的时钟端子。
每当在随机数发生器450的时钟端子处接收激活时，随机数发生器450可提供信号randomgen_out的值。信号randowgen_out可为处于高逻辑电平或低逻辑电平(例如，1或0)的二进制信号。随机数发生器450可向信号randomgen_out提供供应商组织已知但客户组织未知的行为。在一些实施例中，随机数发生器450可向信号randomgen_out的值提供在不知道随机数发生器450的操作的细节的情况下难以预测的随着时间的推移的行为。举例来说，信号randomgen_out随着时间的推移的模式可能似乎具有随机性特性。
信号randomgen_out经提供到EOR门451的输入端子，而输入总线WSI耦合到EOR门451的另一输入端子。EOR门451的输出端子耦合到安全WDR 410的输入端子。如果输入总线WSA上的值匹配randomgen_out的值，那么低逻辑电平被提供到安全WDR 410的输入，且如果WSI与randomgen_out的值不匹配，那么将高值提供到安全WDR 410的输入。因此，当信号SEC_WDRSel及SelectWIR随着时钟信号WRCLK的每一次激活有效时，randomgen_out的新的值被产生、与输入值WSI组合且接着被存储于安全WDR 410中。
当信息被写入到安全WDR 410时，沿着输入总线WSI输入的值可能基于知道随机数发生器450的行为而先前已经进行加密。因此，随机数发生器450及EOR门451可一起工作以在对沿着输入总线WSI的信息进行解密之后将经解密数据存储于安全WDR 410中。
在WDR电路400的读取操作期间，可将信息从移位寄存器(例如安全WDR 410、不安全WDR 412及/或WIR 414)读出到输出总线WSO。在读取组织期间，当移位寄存器中的一者被激活且在时钟端子处接收信号时，将数据从寄存器读出到输出端子。使用信号SEC_WDRSel、NonSec_WDRSel及SelectWIR对移位寄存器进行的选择可大体上类似于在写入操作期间进行的选择。
锁存器电路458具有耦合到多路复用器457的输出的输入端子及耦合到时钟信号WRCLK的时钟端子。可沿着输出总线WSO提供存储于锁存器电路458中的值。多路复用器457具有耦合到WIR 414的输出端子的输入端子及耦合到信号WDROut的输入端子。多路复用器457的选择器端子耦合到信号SelectWIR。因此，当信号SelectWIR处于高电平时，多路复用器457将输出信号从WIR 414提供到锁存器458，且当信号SelectWIR处于低电平时，信号WDROut被提供到锁存器458。
信号WDROut表示两个WDR 410或412中的一者的输出，且其中一者由信号WDRSel确定。信号WDROut由多路复用器456的输出端子提供，多路复用器456具有耦合到安全WDR 410及不安全WDR 412的输出端子的输入端子。信号WDRSel耦合到多路复用器456的选择端子。
响应于时钟信号WRCLK的激活，锁存器电路458可锁存提供到其输入端子的当前值(例如，由多路复用器457提供的值)。经锁存值可经提供为沿着输出总线WSO的值直到时钟信号的下一激活导致锁存器电路458锁存新的值为止。
图5是根据本发明的实施例的WDR电路的操作的时序图。在一些实施例中，时序图500可表示WDR电路的操作，WDR电路例如图4的WDR电路400(及/或图1的104)。时序图500展示沿着沿水平轴延伸的共同时间轴的数个不同信号(以及例如WIR、安全WDR及不安全WDR的移位寄存器的状态)。
时序图500包含时钟信号WRCLK。时钟信号WRCLK是周期性信号，其可经连结到装置的一或多个其它时钟信号(例如，HBM 100及/或主机装置102的时钟信号)。在图5的实例实施例中，时钟信号WRCLK以常规时序在高逻辑电平与低逻辑电平之间交替。
时序图500进一步包含用于激活WIR(例如，图4的WIR 414)的信号SelectWIR。当信号SelectWIR有效时(例如，处于高逻辑电平)，输入总线WSI上的位的状态可经写入到WIR上。在图5的实施例中，WIR、安全WDR及不安全WDR可为例如包含4个个别寄存器的移位寄存器。因此，针对时钟信号WRCLK的4个上升边缘，信号SelectWIR可为有效的。
时序图500进一步包含寄存器信号ShiftWR。当信号ShiftWR处于高电平时，移位寄存器中的一者可被激活。类似于信号SelectWIR，针对4个上升时钟边缘，信号ShiftWR可处于高电平，以便允许4个位被写入到移位寄存器。针对信号WRCLK的4个上升边缘，信号ShiftWR可处于高逻辑电平，且接着，针对WRCLK的一个上升边缘，可处于低逻辑电平。
时序图500进一步包含沿着输入总线WSI的值。信号线WSI在ShiftWR的每一激活的左侧处用LSB(针对最低有效位)标记，且在ShiftWR的每一激活的右侧处用MSB(针对最高有效位)标记。仅出于说明性目的，这些意味着展示数据如何被加载到移位寄存器中。
时序图500进一步包含存储于WIR中的位的值。每一框表示存储于WIR的寄存器中的从最高有效位到最低有效位的4个位的状态。
时序图500进一步包含随机数randomgen_out。时序图500的第七信号是不安全选择信号NonSec_WDRSel。第八信号是存储于不安全WDR中的位的值。第九信号是安全选择信号Sec_WDRSel，且第十信号是存储于安全WDR中的位的值。
在初始时间t0，可将信息写入到WIR中。因此，SelectWIR信号可处于高电平(与ShiftWR一起)。在时钟信号WRCLK的第一上升边缘，可将WSI上的当前值写入到WIR。因为WSI上的信号处于高逻辑电平，所以逻辑高可被写入到WIR，从而标记整体值1000。在时钟信号的下一上升边缘，可挪开先前存储的1，且可写入WSI的当前值(低逻辑电平)以产生0100。下一上升边缘也在WSI上加载低逻辑电平以产生0010，且第四时钟信号添加另一0以产生0001。
在时间t1，可沿着输入总线WSI提供将写入WDR中的一者的数据。值0001可指示不安全WDR应是作用的。因此，当值0001被存储于WIR中时，信号NonSec_WDRSel可上升到高逻辑电平。在时间t1，信号ShiftWR可再次有效。因为信号NonSec_WDRSel处于高电平(且因为SelectWIR是低)，所以输入总线WSI上的值可被写入到不安全WDR。从第一时钟脉冲到最后一时钟脉冲，WSI的值可为1、1、0及0。因此，不安全WDR的状态可从0000变为1000到1100到0110到0011。
在时间t2，WIR可再次被激活且可经加载具有新的信息。在4个上升时钟边缘中的每一者处，输入总线的值是0、1、0，且接着是0。因此，WIR的状态可变为0000(因为最低有效位中的先前存储的1被第一个0‘推出’)，接着变为1000，接着变为0100，接着变为0010。存储于WIR中的值0010可指示安全WDR及随机数发生器应被激活。因此，一旦0010被加载于WIR中，信号Sec_WDR就可上升到高逻辑电平。
在时间t3，信号ShiftWR及SEC_WDR两者都有效。在第一上升时钟边缘(由垂直箭头展示)，沿着WSI的值是0，且randomgen_out的值也是0。因此，0被写入到SEC_WDR(例如，0与0的EOR是0)，从而保持整体值0000。接下来，WSI的值是0而randomgen_out是1，且因此1被写入到Sec_WDR以将整体值改为1000。接下来，WSI的值是1而randomgen_out的值是0，使得1被写入到Sec_WDR以将整体值改为1100。最后，WSI的值及randomgen_out的值是1，且因此0被写入到Sec_WDR以得出最终值0110。
如可见，为了将值0011写入到不安全WDR，沿着输入总线WSI提供纯文本值1、1、0及0(由于移位寄存器的操作，以从LSB到MSB的向后顺序)。为了将值0110写入到安全WDR，接着，将经加密值0、0、1及1写入到WSI。因此，在不知道randomgen_out的值的序列的情况下，不可能从沿着WSI的经加密值0、0、1及1的序列确定经解密值0110。
经加密信息可经存储于数据文件(例如，图1的信息122)中，且沿着接口提供到安全WDR。数据可能先前已经基于知道密码电路408的操作(例如，知道由随机数发生器电路提供的位的序列)进行加密。在一些实施例中，供应商组织可确定要写入到安全WDR的纯文本值(例如，0110)，且接着，可产生提供到客户组织以加载到HBM装置的经加密输入数据。以此方式，客户组织仅可知道经加密信息，且无法确定实际被写入到安全WDR的值。
图6是根据本发明的实施例的WDR电路的示意图。在一些实施例中，WDR电路600可包含于图1的WDR电路114中。WDR电路600可大体上类似于图4的WDR电路400，且为了简洁起见，将不再重复先前关于WDR电路400描述的操作、特征及组件。不同于WDR电路400，WDR电路600包含密码电路608，其包含用作读取操作的部分的加密电路。在WDR电路600中，在读取操作期间，从安全WDR 610读取信息，且在通过密码电路608加密之后将经加密信息提供到输出总线WSO。
在从安全WDR 610的读取操作期间，信号ShiftWR及Sec_WDRSel(其基于WIR 614的状态)两者都有效。此可导致时钟信号WRCLK的脉冲被提供到随机数发生器650的时钟端子(经由AND门652)及安全WDR 610(经由AND门653)。在图6的实施例中，各个电路可响应于时钟信号WRCLK的下降边缘。响应于每一下降边缘，随机数发生器650可产生随机数randomgen_out的新值，且安全WDR 610可提供经存储值中的一者，且接着，将经存储值移交给一个寄存器。
在图6的实施例中，EOR门651具有耦合到随机数发生器randomgen_out的第一输入端子及耦合到安全WDR 610的输出端子的第二输入端子。EOR门651的输出端子耦合到多路复用器656的输入端子中的一者。以此方式，EOR门651可基于随机数randomgen_out加密安全WDR 610的输出，以将经加密输出提供到输出总线WSO。
图7是根据本发明的实施例的写入操作的时序图。在一些实施例中，时序图700可描绘图6的WDR电路600的操作。因为时序图700可大体上类似于图5的时序图500，所以为了简洁起见，将不再针对时序图700重复类似于时序图500的特征及操作。
因为时序图700描绘了读取操作而非写入操作，所以时序图700的各个操作经同步到时钟信号WRCLK的下降边缘(而非图5中所展示的上升边缘)。在初始时间段，激活WIR(例如，WIR 614)，且通过将值1、0、0及接着0写入到移位寄存器，将值0001写入到WIR。WIR中的此值导致不安全WDR NonSec_WDRSel的选择信号变为有效。在时间t1开始，将不安全WDR0011中的值写入出到输出总线WSO作为值1、1、0，接着作为值0。在时间t2，再次激活WIR，通过沿着输入总线WSI提供值0、1、0且接着提供值0，将值0010写入到WIR。此可导致安全选择信号Sec_WDRSel变为有效。
在时间t3开始，可从安全WDR读出信息、对信息进行加密，且接着可将经加密数据写入到输出总线WSO。在时间t3之前，安全WDR存储值0110。在t3的第一下降边缘，从安全WDR读出值0(留下安全WDR的值作为0011)。读出值0与randomgen_out的值0一起被提供到EOR门。0与0的EOR是0，所以将低逻辑电平提供到WSO。在时钟信号WRCLK的下一下降边缘，从安全WDR读出值1，且使其与randomgen_out 1进行EOR以得出沿着WSO的输出0。在时钟信号WRCLK的第三下降边缘，从安全WDR读出值1，且使其与randomgen_out 0进行EOR以得出沿着WSO的经加密值1。在时钟信号WRCLK的第四下降边缘，从安全WDR读出值0，且使其与randomgen_out1进行EOR以得出沿着输出总线WSO的值1。
因此，存储于安全WDR中的值0110按随机数randomgen_out的值加密以提供输出序列0、0、1及1。在不知道随机数randomgen_out随着时间的推移的值的情况下，可能难以或不可能从输出序列0、0、1及1提取值0110。可沿着输出总线提供值0011，且其可以存储于数据文件(例如，图1的信息122)中结束。数据文件可稍后由供应商组织检索，所述供应商组织可使用随着时间的推移的随机数的知识来解密所述信息以便恢复原始序列0110。
应注意，虽然图4的实施例展示解密传入信息作为读取操作的部分的电路，且图6展示加密传出信息作为写入操作的部分的电路，但在一些实施例中，图4及6的特征可经组合用于进行加密及解密两者的WDR电路。此电路可包含定位于输入总线WSI与安全WDR的输入端子之间的EOR门(例如EOR门451)及定位于安全WDR的输出端子与输出总线WSO之间的EOR门(例如EOR门651)。在一些实施例中，两个EOR门可共享随机数发生器(例如，共同耦合到randomgen_out)。在一些实施例中，其可具有单独随机数发生器。执行两种功能的电路可具有在图5及7的时序图两者中展示的操作。
当然，根据本系统、装置及方法，应了解，本文中描述的实例、实施例或过程中的任一者可与一或多个其它实例、实施例及/或过程组合，或可在单独装置或装置部分当中分离及/或执行。
最终，上文论述希望仅说明本系统且不应理解为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然本系统参考示范性实施例以特定细节进行描述，但也应了解，所属领域的一般技术人员可设想众多修改或替代实施例而不会背离所附权利要求书中所陈述的本系统的更广泛及预期精神及范围。因此，说明书及图应以说明性方式来看待，且不希望限制所附权利要求书的范围。

Claims (30)

1.一种设备，其包括：
高带宽存储器HBM，其包含第一寄存器及第二寄存器；
主机装置；
接口总线，其经配置以在所述HBM与所述主机装置之间耦合信息，其中所述信息的一部分被加密，且其中所述信息的所述经加密部分是从所述第一寄存器接收或提供到所述第一寄存器中的至少一者。
2.根据权利要求1所述的设备，其中所述信息的第二部分未加密，且其中所述信息的所述第二部分是从所述第二寄存器接收或提供到所述第二寄存器中的至少一者。
3.根据权利要求1所述的设备，其中所述第一寄存器耦合到所述HBM的安全电路，且其中所述第二电路耦合到所述HBM的不安全电路。
4.根据权利要求1所述的设备，其中所述主机装置经配置以沿着所述接口总线提供选择信号，且其中所述选择信号确定所述第一及所述第二寄存器中的哪一者沿着所述接口总线接收或提供所述信息。
5.根据权利要求1所述的设备，其中所述HBM包含耦合于所述第一寄存器与所述接口总线之间的密码电路。
6.根据权利要求5所述的设备，其中所述密码电路经配置以沿着所述接口总线接收输入数据、对所述接收到的输入数据进行解密、及将所述经解密输入数据提供到第一电路。
7.根据权利要求5所述的设备，其中所述密码电路经配置以从所述第一电路接收输出数据、对所述接收到的输出数据进行加密、及沿着所述接口总线提供所述经加密输出数据。
8.根据权利要求5所述的设备，其中所述密码电路包含随机数发生器。
9.根据权利要求1所述的设备，其中所述第一寄存器包含第一包装器数据寄存器，且其中所述第二寄存器包含第二包装器数据寄存器。
10.一种设备，其包括：
安全电路，其包含耦合到输入总线的输入端子；
不安全电路，其具有耦合到所述输入总线的输入端子；
解密电路，其耦合到所述安全电路的所述输入端子及所述输入总线，所述解密电路经配置以解密沿着所述输入总线提供的输入数据且将所述经解密输入数据提供到所述安全电路。
11.根据权利要求10所述的设备，其进一步包括：
包装器指令寄存器，其经配置以在作用时存储沿着所述输入总线接收的信息；
解码器电路，其经配置以基于所述包装器指令寄存器中的所述经存储信息提供选择信号，其中信息在所述选择信号被提供时经存储于所述安全电路中。
12.根据权利要求10所述的设备，其中所述安全电路是耦合到存储器的至少一个安全电路的安全包装器数据寄存器，且其中所述不安全电路是耦合到存储器的至少一个不安全电路的不安全包装器数据寄存器。
13.根据权利要求12所述的设备，其中所述存储器是高带宽存储器，且其中所述接口总线将所述高带宽存储器的接口裸片耦合到主机装置。
14.根据权利要求10所述的设备，其中所述解密电路包括随机数发生器，所述随机数发生器经配置以提供随机数序列，且其中所述输入数据基于所述随机数序列来解密。
15.一种设备，其包括：
安全电路，其具有耦合到输出总线的输出端子；
不安全电路，其具有耦合到所述输出总线的输出端子；
加密电路，其定位于所述安全电路的所述输出端子与所述输出总线之间，所述加密电路经配置以加密在所述安全电路的所述输出端子处提供的输出信息及沿着所述输出总线提供所述经加密输出信息。
16.根据权利要求15所述的设备，其中所述安全电路是耦合到存储器的至少一个安全特定电路的第一包装器数据寄存器WDR，且其中所述不安全电路是耦合到所述存储器的至少一个不安全电路的第二WDR。
17.根据权利要求16所述的设备，其中所述存储器是高带宽存储器，且所述输出总线将所述高带宽存储器耦合到主机装置。
18.根据权利要求16所述的设备，其中所述至少一个安全电路包含内建自测BIST电路。
19.根据权利要求18所述的设备，其中所述存储器是包含至少一个核心裸片及包含所述BIST电路的接口裸片的高带宽存储器装置，且其中所述BIST电路经配置以基于存储于所述第一WDR中的信息测试所述至少一个核心裸片的一或多个存储器单元。
20.根据权利要求15所述的设备，其中所述接口总线是IEEE 1500总线。
21.根据权利要求15所述的设备，其中所述加密电路包含随机数发生器，所述随机数发生器当由所述选择信号激活时经配置以提供随机数，其中所述加密电路经配置以接收所述输出数据且组合其与所述随机数以产生所述经加密输出数据。
22.一种设备，其包括：
接口总线；及
主机装置，其经配置以将经加密信息与处于第一状态的选择信号一起提供到所述接口总线，且进一步经配置以将未加密信息与处于第二状态的所述选择信号一起提供到所述接口总线。
23.根据权利要求22所述的设备，其中所述主机装置经配置以提供处于有效电平下的包装器指令寄存器WIR选择信号以及处于所述第一状态的所述选择信号，且接着，提供处于非有效电平下的所述WIR选择信号以及所述经加密信息。
24.根据权利要求22所述的设备，其中所述主机装置经配置以提供处于有效电平下的包装器指令寄存器WIR选择信号以及处于所述第二状态的所述选择信号，且接着，提供处于非有效电平下的所述WIR选择信号以及所述未加密信息。
25.根据权利要求22所述的设备，其中所述经加密信息包含用于内建自测BIST电路的信息。
26.根据权利要求22所述的设备，其中所述主机装置进一步经配置以提供处于所述第一状态的所述选择信号及沿着接口总线接收经加密信息，且其中所述主机装置进一步经配置以提供处于所述第二状态的所述选择信号及沿着所述接口总线接收未加密信息。
27.一种方法，其包括：
在存储器装置处从主机装置接收信息；
对所述信息进行解密且当选择信号处于第一状态时将所述经解密信息存储于所述存储器装置的第一寄存器中；及
当所述选择信号处于第二状态时将所述信息存储于所述存储器装置的第二寄存器中。
28.根据权利要求27所述的方法，其进一步包括：
对存储于所述第一寄存器中的信息进行加密且当所述选择信号处于所述第一状态时将所述经加密信息提供到所述主机装置；及
当所述选择信号处于所述第二状态时将存储于所述第二寄存器中的信息提供到所述主机装置。
29.根据权利要求27所述的方法，其进一步包括：
在所述存储器装置的第三寄存器处接收信息；及
基于所述第三寄存器中的所述信息产生处于所述第一状态或所述第二状态的所述选择信号。
30.根据权利要求27所述的方法，其进一步包括基于存储于所述第一寄存器中的所述信息测试所述存储器装置。
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