ES2214760T3 - Circuito integrado protegido con pantalla conductora. - Google Patents
Circuito integrado protegido con pantalla conductora.Info
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/922—Active solid-state devices, e.g. transistors, solid-state diodes with means to prevent inspection of or tampering with an integrated circuit, e.g. "smart card", anti-tamper
Abstract
SE EXPONE UN CIRCUITO INTEGRADO QUE INCLUYE UNA SECCION SEGURA 11 QUE TIENE UN ELEMENTO FUSIBLE 56 Y UN DISPOSITIVO DE ALTERACION DEL FUSIBLE 58. SE FORMA UN PATRON DE DATOS PREDETERMINADO MEDIANTE EL CABLEADO Y LOS INVERSORES 62 CONECTADOS ENTRE UNA MEMORIA BORRABLE 52 Y UNA PUERTA AND 60. UN CIRCUITO DE HABILITACION 55 PERMITE QUE EL PATRON DE DATOS PREDETERMINADO SEA ESCRITO EN LA MEMORIA 52 AL RECIBIR UNA SEÑAL DE CONTROL APROPIADA EN UN TERMINAL 63. EL ESTADO DEL ELEMENTO FUSIBLE 58 QUEDA ENTONCES ALTERADO IRREVERSIBLEMENTE POR EL DISPOSITIVO DE ALTERACION DE FUSIBLES 58, DE FORMA QUE EL PATRON DE DATOS PREDETERMINADO EN LA MEMORIA 52 NO PUEDA CAMBIARSE. DESPUES DE LA IMPRIMACION Y EL ENCAPSULADO, LOS DATOS SEGUROS PUEDEN SER ALMACENADOS EN UNA MEMORIA SEGURA M, PUESTO QUE EL PATRON DE DATOS EN LA MEMORIA 52 ES EL MISMO QUE EN LOS INVERSORES 62. UNA VEZ QUE LOS DATOS SEGUROS SE ALMACENAN, SE PROPORCIONA UNA SEÑAL DE BORRADO AL TERMINAL 66, POR LO QUE SE BORRA LA MEMORIA 52. EL CONTENIDO DE LA MEMORIA SEGURA M ES INALTERABLE POSTERIORMENTE.
Description
Circuito integrado protegido con pantalla
conductora.
La presente invención se refiere de modo general
a chips con circuitos integrados, para sistemas de proceso de datos
electrónicos y está especialmente dirigido a impedir la inspección
y/o modificación de datos de seguridad almacenados o procesados
dentro de un área de seguridad de un chip de un circuito
integrado.
Los chips con circuitos integrados que procesan y
almacenan datos de seguridad incluyen un área de seguridad que
contiene elementos de circuito para procesar y almacenar los datos
de seguridad, y un área sin seguridad que contiene elementos de
circuito destinados a procesar y almacenar datos sin seguridad y
señales de control. Un chip de circuito integral contiene una capa
semiconductora dotada de componentes de elementos de circuito que
definen difusiones; y una primera capa conductora acoplada a la
capa semiconductora para interconectar los componentes a efectos de
definir elementos del circuito. Todos los chips de circuitos
integrados modernos incluyen una o varias capas conductoras,
típicamente, para interconectar elementos de circuito y componentes
de los mismos. De modo general, estas capas son utilizadas tanto
para distribución de señales de control como distribución de
señales de potencia de un modo que está destinado a hacer máxima la
densidad de interconexión de señales y reducir el área necesaria
para dichas interconexiones.
El área de seguridad contiene además elementos de
circuito para transferir datos sin seguridad y señales de control a
un bus de datos dentro del área de seguridad para procesar con los
datos de seguridad por elementos de circuito de proceso de datos
situados dentro del área de seguridad. Los elementos de circuito
lógico situados dentro del área de seguridad posibilitan la
transferencia de los datos sin seguridad y de las señales de control
entre el área sin seguridad y el bus de datos dentro del área de
seguridad, como respuesta a señales de control generadas por los
elementos de circuito de proceso de datos situados dentro del área
de seguridad.
No obstante, aunque el área de seguridad no pueda
ser transferida fácilmente en un chip integrado de este tipo desde
el área de seguridad al área sin seguridad, resulta posible tener
acceso a los datos de seguridad almacenados o que están siendo
procesados dentro del área de seguridad inspeccionando el área de
seguridad con herramientas de diagnóstico tales como un microscopio
electrónico de exploración (SEM) o una sonda que acopla un
osciloscopio a un nodo determinado situado dentro del área de
seguridad desde la cual se puede tener acceso a los datos de
seguridad. Asimismo, facilitando las señales de control apropiadas
a los elementos del circuito lógico situados dentro del área de
seguridad por los mencionados medios como sonda, puede ser posible
provocar que el circuito lógico lleva a cabo la transferencia de
datos de seguridad al área sin seguridad desde un bus de datos
dentro del área de seguridad que lleva datos sin seguridad y datos
de seguridad para su proceso por los elementos del circuito de
proceso de datos situados dentro de los datos de seguridad o para
posibilitar que los datos de seguridad almacenados dentro del área
de seguridad sean substituidos por datos clandestinos que
posibilitarían poner en peligro la deseada seguridad del chip.
La Patente
EP-A-221351 da a conocer un chip de
circuito integrado en el que una capa conductora está superpuesta a
elementos de circuito para definir un área segura en la que los
elementos de circuito están protegidos contra inspección. La capa
conductora está también acoplada a los elementos de circuito para
conducir a dichos elementos de circuito una señal predeterminada que
es esencial para la función deseada de los elementos de circuito,
de manera que la eliminación de la capa conductora impedirá que la
señal predeterminada sea facilitada a los elementos de circuito y,
por lo tanto, impedirá su funcionamiento.
La Patente
EP-A-172108 describe un chip de
circuito integrado en el que un elemento fusible está acoplado a
elementos de circuito protegidos, de manera que la operación
irreversible del estado del elemento fusible impide una cierta
función del chip. El elemento fusible se mantiene al aire en el
punto esperado de ruptura.
La presente invención da a conocer un chip de
circuito integrado que contiene un área de seguridad en la cual se
procesan y/o se almacenan datos de seguridad, comprendiendo:
una capa semiconductora que contiene componentes
de elemento de circuito que definen difusiones;
una primera capa conductora acoplada a la capa
semiconductora para interconectar los componentes a efectos de
definir elementos de circuito para distribuir, almacenar, procesar
y/o llevar a cabo el proceso de datos de seguridad;
una segunda capa conductora dispuesta por encima
de los elementos de circuito para definir de esta modo un área de
seguridad en la que los elementos de circuito quedan protegidos
para evitar su inspección, y acoplados a los elementos de circuito
para conducir a los elementos de circuito una señal predeterminada
que es esencial para una función deseada de los elementos de
circuito, por cuya razón la retirada de la segunda capa conductora
impedirá que se pueda proporcionar la señal esencial predeterminada
a los elementos de circuito e impedirá de esta forma la función
deseada;
caracterizándose porque los elementos de circuito
de protección incluyen además:
un elemento fusible que tiene un estado inicial y
un estado alterado de manera irreversible; y
medios acoplados al elemento fusible para alterar
de manera irreversible el estado del elemento fusible como
respuesta a una señal de control predeterminada;
en el que el elemento fusible está acoplado a
otro componente del chip de tal manera que la alteración
irreversible del estado del elemento fusible impide una cierta
función del chip.
La invención se describirá a título de ejemplo
haciendo referencia a los dibujos adjuntos, en los que:
la figura 1 es un diagrama de bloques de un chip
de circuito integrado al cual se puede aplicar la presente
invención;
la figura 2 es una vista en sección que muestra
la protección de los componentes de elementos de circuito MOS en el
chip de circuito integrado de la figura 1;
la figura 3 es una vista en planta que muestra la
utilización de una capa conductora superpuesta para proteger los
componentes de elementos de circuito y para conducir una señal
predeterminada a elementos de circuito MOS protegidos;
la figura 4 es una sección transversal que
muestra la protección de los componentes de elementos de circuito
bipolar en un chip de circuito integrado;
la figura 5 es una vista en sección que muestra
la utilización de una capa conductora superpuesta para proteger
elementos de circuito y para conducir potencia a los elementos de
circuito protegidos;
la figura 6 es un diagrama de bloques que muestra
un ejemplo alternativo de protección de una serie de memorias
volátiles;
la figura 7 es una vista en planta que muestra la
utilización de una capa conductora superpuesta para llevar una
señal esencial para la función de un elemento de circuito;
la figura 8 es un diagrama de bloques de un
sistema en el área segura del chip para impedir una alteración de
los datos seguros almacenados en una localización predeterminada de
la memoria de acuerdo con la presente invención;
la figura 9 es un diagrama de bloques de una
realización alternativa de un sistema en el área de seguridad del
chip para impedir la alteración de datos de seguridad almacenados
en una localización de memoria predeterminada; y
la figura 10 es un diagrama de bloques de un
sistema en el área de seguridad del chip para limitar cuando el
área de seguridad puede tener acceso para comprobación.
Haciendo referencia a la figura 1, un chip de
circuito integrado preferente (10), con el que se puede utilizar la
presente invención, comprende un área de seguridad (11) y un área
sin seguridad (12). El chip (10) es un chip de circuito VLSI (Very
Large Scale Integrated) ("Circuito Integrado de Gran Escala").
Dentro del área de seguridad (11), el chip (10) define los
siguientes elementos de circuito: un microprocesador (14) para
procesar datos de seguridad, una serie de memorias M_{1}, M_{2},
M_{n} para almacenar datos de seguridad, un bus de datos de
seguridad (16), un bus de dirección de seguridad (17), circuitos
lógicos de transferencia (18), y circuitos de reloj de seguridad y
de control de potencia (20). El chip (10) no tiene que quedar
limitado necesariamente a dicha mezcla específica de elementos de
circuito, pero pueden contener cualquier mezcla de elementos de
circuito en los que los datos de seguridad se deben proteger contra
ataques no autorizados de lectura o de modificación de datos y/o
instrucciones de seguridad. Las memorias M_{1}, M_{2}, M_{n}
pueden ser de cualquier tipo, es decir: RAM (memoria de acceso al
azar), ROM (memoria de lectura solamente), EPROM (ROM programable
eléctricamente), EEPROM: (ROM programable y borrable eléctricamente)
y otras, tales como archivos de registro, tampones FIFO
(first-in/first-out), etc.
Una capa conductora CN_{2} cubre los elementos
de circuito (14), M_{1}, M_{2}, M_{n}, (16), (17), (18), (20)
para proteger dichos elementos de circuito contra su inspección, y
define, por lo tanto, el área de seguridad (11).
Dentro del área sin seguridad (12), el chip (10)
define los siguientes elementos de circuito: una memoria (24), un
circuito lógico (26) y un bus de datos sin seguridad (28).
En un chip (10) que comprende elementos de
circuito MOS, tal como se ha mostrado en las figuras 2 y 3, el chip
comprende una capa substrato semiconductora SC, una primera capa
dieléctrica DE_{1} una primera capa conductora CN_{1}, una
segunda capa dieléctrica DE_{2}, una segunda capa conductora
CN_{2}, y una capa dieléctrica n DE_{n}, y una capa conductora n
CN_{n}. Las difusiones S y D en la capa de substrato
semiconductora SC definen fuentes y sumideros, que se combinan con
conductores de puerta G y están interconectadas por la primera capa
conductora CN_{1} para definir transistores con efecto de campo
MOS complementarios que están dispuestos para definir los elementos
de circuito del chip (10). La primera capa conductora CN_{1} está
acoplada a una fuente S y a un sumidero D por contactos conductores
(30) a través de orificios de la primera capa dieléctrica DE_{1}.
La segunda capa conductora CN_{2} está acoplada a la primera capa
conductora CN_{1} por un contacto (31) a través de un orificio de
la segunda capa dieléctrica DE_{2} para conducción a los
elementos de circuito de una señal predeterminada que es esencial
para una función deseada de los elementos de circuito
protegidos.
La eliminación de la segunda capa conductora
CN_{2} impedirá facilitar la señal esencial predeterminada a los
elementos de circuito e impedirá, por lo tanto, la función deseada.
La segunda capa conductora CN_{2} está superpuesta a los
elementos de circuito definiendo de esta forma el área de seguridad
(11) en la que los elementos del circuito están protegidos contra
inspección.
En un chip (10) que incluye elementos de circuito
bipolares, tales como se han mostrado en la figura 4, el chip
comprende una capa de substrato semiconductora SC, una primera capa
dieléctrica DE_{1}, una primera capa conductora CN_{1}, una
segunda capa dieléctrica CN_{1}, una capa dieléctrica n DE_{n},
y una capa conductora n CN_{n}. Las difusiones C, B y E en la capa
semiconductora SC definen colectores, bases y emisores que están
interconectados por la primera capa conductora CN_{1} para
definir transistores bipolares dispuestos para definir los
elementos de circuito de chip (10). La primera capa conductora
CN_{1} está acoplada a un colector C y a una base B por los
contactos conductores (32) a través de orificios de la primera capa
dieléctrica DE_{1} para conducir a los elementos del circuito una
señal predeterminada que es esencial para una función deseada de
los elementos de circuito protegidos. La segunda capa conductora
CN_{2} está acoplada a la primera capa conductora CN_{1} por un
contacto (33) a través de un orificio de la segunda capa de
dieléctrico DE_{2} para conducir a los elementos del circuito una
señal predeterminada que es esencial para una función deseada de
los elementos del circuito protegidos.
La eliminación de la segunda capa conductora
CN_{2} impedirá que la señal esencial predeterminada pueda ser
facilitada a los elementos de circuito impidiendo de esta manera la
función deseada. La segunda capa conductora CN_{2} queda
superpuesta a los elementos de circuito definiendo de esta forma el
área de seguridad (11) en la que los elementos de circuito están
protegidos contra inspección.
Todos los elementos de circuito del chip (10) que
distribuyen, almacenan, procesan o afectan el proceso de datos de
seguridad utilizan capas conductoras tales como la capa de
interconexión CN_{1}, que están construidas antes de la capa
conductora y que descansan por debajo de la misma, tales como la
capa CN_{2}, que funciona como protección y, por lo tanto, define
los límites del área de seguridad (11).
La segunda capa conductora CN_{2} actúa como
pantalla de protección de tipo mecánico y SEM y como capa portadora
de una señal esencial predeterminada que no puede ser eliminada sin
hacer inoperativos los elementos de circuito situados por debajo.
La señal esencial predeterminada puede ser una señal de potencia o
una señal de control, tal como una instrucción. Cuando la señal
esencial predeterminada es una señal de potencia, la eliminación de
la capa de protección CN_{2} por medios mecánicos, químicos o de
otro tipo a efectos de inspección eliminará la potencia de los
elementos de circuito situados por debajo, haciéndolos inoperativos
y forzando asimismo posiblemente a los mismos elementos de circuito
a perder cualesquiera datos o estado lógico almacenado en
ellos.
Esta técnica es particularmente efectiva para
proteger datos de seguridad almacenados en una memoria volátil, tal
como un RAM volátil. En una realización del chip (10) en la que las
memorias M_{1} y M_{2} son memorias volátiles, cada una de
dichas memorias M_{1}, M_{2} está cubierta por la segunda capa
conductora CN_{2} para proteger las memorias M_{1}, M_{2}
contra su inspección; y una señal de potencia es distribuida
separadamente a cada una de las memorias M_{1}, M_{2} desde la
parte de la segunda capa conductora CN_{2} que queda superpuesta
a la respectiva memoria M_{1}, M_{2}. Esta distribución se ha
mostrado en la figura 5, en la que la segunda capa conductora
CN_{2} está conectada por un contacto (34) a la fuente S de un
transistor incluido en una memoria volátil para proporcionar
potencia a la memoria. La eliminación de la parte superpuesta de la
segunda capa conductora CN_{2} para posibilitar la inspección de
la respectiva memoria M_{1}, M_{2} tiene como resultado la
eliminación de potencia de la respectiva memoria M_{1}, M_{2}.
Dado que la memoria M_{1}, M_{2} es volátil, la eliminación de
potencia de la misma tiene como resultado el borrado de los datos
de seguridad almacenados en ella. De acuerdo con ello, el intento de
inspeccionar el contenido de cualquiera de las memorias M_{1},
M_{2} al eliminar solamente la parte de la segunda capa
conductora CN_{2} que queda dispuesta sobre dicha memoria, no
será eficaz.
En una disposición alternativa que se ha mostrado
en la figura 6, las señales de potencia V_{CC} se distribuyen
desde la segunda capa conductora CN_{2} a una serie de elementos
de memoria volátiles M de un modo que requiere menos espacio que en
la realización descrita anteriormente, en la que se distribuye
potencia separadamente a cada uno de los elementos de memoria M
solamente desde la parte de la segunda capa conductora que queda
superpuesta a dicho elemento de memoria M. En esta disposición,
cada fila de elementos de memoria M recibe potencia desde la
segunda capa conductora superpuesta CN_{2} con intermedio de una
primera capa conductora situada por debajo CN_{1}. La segunda
capa conductora CN_{2} está conectada a las correspondientes
primeras capas conductoras CN_{1} por contactos conductores (35).
Si bien esta disposición no intercambia seguridad por eficacia en
el área, el intento de inspeccionar estos elementos de memoria M
sin provocar que los datos queden borrados por pérdida de potencia
resultado de la eliminación de la segunda capa conductora CN_{2}
requeriría una eliminación de resolución muy elevada de la segunda
capa conductora CN_{2} dejando intactos todos los contactos
conductores entre capas (35) y la parte de la segunda capa
conductora CN_{2} que distribuye potencia a estos contactos
(35).
Cualquier combinación de capas conductoras puede
ser utilizada en esta disposición. La utilización de las capas
conductoras embebidas en mayor grado dentro de la dimensión
vertical del chip como capas conductoras de protección tiene como
resultado la seguridad más elevada.
Haciendo referencia nuevamente a la figura 1,
dentro del área sin seguridad (12), los elementos lógicos (26) y la
memoria (24) procesan y almacenan datos sin seguridad y señales de
control. Los datos sin seguridad y señales de control son
transferidos desde el bus (28) de datos sin seguridad al bus (16)
de datos de seguridad en el área de seguridad (11) por el circuito
lógico de transferencia (18). El circuito lógico de transferencia
(18) transfiere los datos sin seguridad y las señales de control al
bus de datos de seguridad (16) situado dentro del área de seguridad
(11), para su proceso con los datos de seguridad por el
microprocesador (14). El circuito lógico (18) de transferencia
posibilita la transferencia de los datos sin seguridad y de las
señales de control entre el bus de datos sin seguridad (28) y el bus
de datos con seguridad (16) como respuesta a las señales de control
generadas por el microprocesador (14) que indica cuándo se
encuentran presentes datos sin seguridad en el bus de datos de
seguridad (16). El microprocesador (14) controla el estado de las
señales de datos en el bus (16) de datos de seguridad, y genera las
señales de control que posibilitan que el circuito lógico (18)
transfiera señales de datos y señales de control entre el bus de
datos sin seguridad (28) y el bus de datos de seguridad (16)
solamente durante aquellos períodos de tiempo en los que los datos
sin seguridad se encuentran presentes en el bus de datos de
seguridad (16).
Tal como se ha descrito anteriormente, la capa
conductora CN_{2} queda dispuesta por encima del circuito lógico
de transferencia (18) a efectos de proteger dicho circuito lógico
de transferencia contra las inspecciones. La capa conductora
CN_{2} conduce también una señal de potencia al circuito lógico
de transferencia (18), de manera que la eliminación de la capa
conductora CN_{2} por la finalidad de inspeccionar el circuito
lógico de transferencia (18) tiene como resultado la eliminación de
potencia del circuito lógico de transferencia (18) e impide que el
circuito lógico de transferencia (18) transfiera dato alguno o
señales de control entre el bus de datos de seguridad (16) y el bus
de datos sin seguridad (28). De manera similar, la eliminación de
la capa conductora CN_{2} para permitir el suministro de señales
de control al circuito lógico de transferencia (18) por medios
tales como una sonda para posibilitar que los datos seguros sean
transferidos desde el área de seguridad (11) al área sin seguridad
(12) del chip (10) no producirá habilitación, puesto que dicha
eliminación de la capa conductora de protección CN_{2} elimina
también la potencia del circuito lógico de transferencia (18).
Esta técnica puede ser extendida en dirección
inversa, de manera que los datos clandestinas no pueden ser
inscritos en una memoria de seguridad M_{1}, M_{2}, M_{n}
desde el área sin seguridad (12). El microprocesador (14)
proporciona un circuito lógico de acceso de memoria, que habilita el
almacenamiento de datos de seguridad del bus (16) en las memorias
M_{1}, M_{2}, M_{n}, y la protección de la capa conductora
CN_{2} conduce una señal de potencia al microprocesador (14). De
este modo, la eliminación de la capa conductora de protección
CN_{2} a efectos de suministrar señales de control al circuito
lógico de acceso de la memoria del microprocesador (14) que
posibilitaría la introducción de datos clandestinos en las memorias
M_{1}, M_{2}, M_{n} substituyendo los datos seguros de las
mismas poniendo en peligro la seguridad deseada del chip, no
produciría habilitación puesto que la eliminación de la capa
conductora de protección CN_{2} elimina la potencia del
microprocesador (14) y de esta manera impide que el circuito lógico
de acceso a la memoria pueda habilitar el almacenamiento de datos
en las memorias M_{1}, M_{2}, M_{n}.
Según un ejemplo, cada uno de los circuitos
lógicos de protección (14), (18) del área de seguridad está
acoplado separadamente solamente a la parte de la capa conductora
de protección CN_{2} que queda dispuesta por encima de dicho
circuito lógico (14), (18) para recibir una señal de potencia
solamente desde la parte superpuesta de la capa conductora de
protección CN_{2}.
En un ejemplo mostrado en la figura 7, una señal
de seguridad es distribuida en una capa conductora CN_{1} que
queda dispuesta por debajo de las capas de protección CN_{2} y
CN_{n}, y señales de protección (tales como señales de control o
de potencia esenciales) son distribuidas en las capas de protección
superpuestas CN_{2} y CN_{n}, respectivamente. Los límites de
una capa conductora de protección CN_{n} se muestran en el dibujo
por líneas continuas, los límites de la otra capa conductora de
protección CN_{2} se muestran en el dibujo por líneas de trazos,
y la capa conductora situada por debajo CN_{1} se ha mostrado en
el dibujo mediante un sombreado. La capa conductora CN_{1}
situada por debajo está completamente protegida por una u otra de
las capas conductoras de protección CN_{2} y CN_{n}; y una parte
de la capa conductora situada por debajo CN_{1} está protegida
por ambas capas conductoras de protección CN_{2} y CN_{n}.
El intento de atravesar las capas de protección
CN_{2} y CN_{n} con productos químicos o lasers convencionales o
microsondas para tener acceso a la señal segura de la capa
conductora CN_{1} tiene como resultado en que la capa conductora
CN_{1} queda conectada (en cortocircuito) con la capas de
protección CN_{2} y CN_{n} o en la creación de un circuito
abierto en las trayectorias de circuito definidas por las capas
conductoras CN_{1}, CN_{2} y CN_{n}, lo cual altera la
distribución de la señal de seguridad y de las señales esenciales y
altera las funciones deseadas de los elementos de circuito
conectados a la capas conductoras CN_{1}, CN_{2} y CN_{n}
impidiendo la función deseada del chip (10).
Es críticamente importante que algunos datos de
seguridad almacenados en el chip (10) durante la formación de un
producto que incluye el chip no sean modificados después del
almacenamiento de dicho datos de seguridad. Para conseguir esta
finalidad, el chip (10) incluye un sistema para impedir la
alteración de los datos de seguridad almacenados en una localización
de memoria predeterminada. Se muestran realizaciones alternativas
de dicho sistema de prevención en las figuras 8 y 9.
El sistema de la figura 8 incluye una memoria M,
un circuito lógico de control de la memoria (38), un decodificador
(40), un elemento fusible (42) y un dispositivo (44) de alteración
del fusible. Este sistema es aplicable a la memoria M e incluye
como dicha memoria, cada una de las memorias M_{1}, M_{2},
M_{n} en la que están almacenados datos de seguridad.
La memoria M tiene una serie de localizaciones de
memoria con una localización predeterminada para el almacenamiento
de datos de seguridad inalterables desde el bus de datos (16).
El circuito lógico (38) de control de memoria
está acoplado a la memoria M por un bus de dirección (46) para
provocar que los datos queden almacenados en lugares de la memoria
M indicados por señales de dirección dispuestas en el bus de
dirección (46) cuando se facilita una señal "escritura" en la
línea (47) desde el circuito lógico (38) de control de la memoria a
la memoria de seguridad M.
El elemento fusible (42) tiene un estado inicial
y un estado alterado irreversible. El término "elemento
fusible" se refiere tanto a fusibles como a antifusibles. Los
elementos fusibles están formados en el chip (10) por la
combinación de una capa conductora metálica y una capa conductora de
polisilicio. Los elementos antifusible pueden quedar constituidos
en el chip por capas conductoras metálicas, capas conductoras de
polisilicio o una combinación de ambas. Los elementos antifusible
están constituidos por diodos de unión de semiconductor
P^{+}/N^{+} y diodos de unión de semiconductor P^{-}/N^{-}
formados en una capa semiconductora del chip por estructuras
conductoras de conductor/óxido o por estructuras conductor/silicio
amorfo/conductor en el chip.
El dispositivo (44) de alteración del fusible
está acoplado al elemento fusible (42) para alterar de manera
irreversible el estado del elemento fusible (42) como respuesta a
una señal de control predeterminada recibida en la línea (48) desde
el terminal (50) que es externo al área de seguridad (11). De
manera alternativa, la señal de control en la línea (48) es recibida
desde una terminal (no mostrada) que es interna con respecto al
área de seguridad (11).
El decodificador (40) está acoplado al elemento
fusible (42), el circuito de control de memoria (38) y el bus de
dirección (46) para controlar el estado del elemento fusible (42) y
las señales de dirección en el bus de direcciones (46), y para
impedir que el circuito (38) de control de la memoria provoque el
almacenamiento de datos en la localización de memoria predeterminada
de la memoria M después de que el estado del elemento fusible (42)
ha sido alterado irreversiblemente siempre que una localización de
memoria predeterminada queda indicada por una señal de dirección en
el bus de direcciones (46).
La segunda capa conductora CN_{2} protege la
memoria M, el circuito lógico (38) de control de la memoria, el
decodificador (40), y el elemento fusible (42) contra exceso
externo directo.
La memoria M, el circuito lógico (38) de control
de la memoria y el decodificador (40) se encuentran acoplados a la
segunda capa conductora CN_{2} a efectos de ser activados por la
señal de potencia transportada por la segunda capa conductora
CN_{2}.
El sistema de la figura 8 es utilizado para
impedir la alteración de datos de seguridad inicialmente
almacenados en localizaciones predeterminadas de la memoria M. Una
vez que el estado del elemento fusible (42) ha cambiado de manera
irreversible, el decodificador (40) impide la escritura de
cualesquiera otros datos en las localizaciones de memoria
predeterminadas indicadas por las señales de dirección en el bus de
direcciones (46).
El elemento fusible (42) del sistema de la figura
8 puede estar también conectado a otros elementos de circuito
protegidos (no mostrados) que llevan a cabo o afectan ciertas
funciones de proceso de datos de seguridad preliminares que son
aplicables solamente antes que el momento en el que el producto que
incluye el chip es distribuido a usuarios del producto, tal como
proceso preliminar de los datos de seguridad o carga de
instrucciones para el proceso de los datos de seguridad. Medios,
tales el decodificador (40), están acoplados al elemento fusible
(42) y a otros elementos del circuito protegido para controlar el
estado de los elementos fusibles y para impedir la función deseada
del otro elemento de circuito de protección indicado después de que
el estado del elemento fusible ha sido alterado de manera
irreversible.
Múltiples tecnologías de fusión permiten la
fusión solamente en la fundición durante el proceso de fabricación
del chip de circuito integrado de seguridad. Por ejemplo, ciertas
fundiciones pueden requerir el crecimiento del óxido sobre un
polisilicio (u otro material de fusible) después de que el fusible
se ha quemado, para permitir una mayor fiabilidad del dispositivo a
largo plazo. El sistema de la figura 9 permite la fabricación
separada para cargar o disponer datos de seguridad en la memoria de
seguridad M después de la fusión en la fundición, impidiendo
todavía la alteración del contenido de la memoria M.
El sistema de la figura 9 incluye una memoria M,
una memoria borrable (52), tal como una EPROM o una EEROM (ROM
borrable eléctricamente), un circuito lógico (54) de control de la
memoria, un circuito de habilitación (55), un elemento fusible
(56), una puerta AND (57) y un dispositivo de alteración del
fusible (58). El circuito lógico (54) de control de la memoria
comprende una puerta AND (60), y N conexiones incluyendo cableados
e inversores (62) que acoplan la puerta AND (60) a la memoria
borrable (52). Los inversores (62) están conectados entre entradas
seleccionadas a la puerta AND (60) y localizaciones de memoria
seleccionadas en la memoria borrable (52), a efectos de definir un
modelo de datos predeterminado en la memoria borrable (52) que se
debe encontrar presente para habilitar la puerta AND (60).
La memoria M tiene una serie de localizaciones de
memoria, con una localización predeterminada para el almacenamiento
de datos de seguridad no alterables.
El circuito de habilitación (55) posibilita el
almacenamiento de un modelo de datos en la memoria borrable (52)
cuando se aplica una señal de borrado de escritura por la línea
(63) al circuito de habilitación (55).
El circuito lógico (54) de control de la memoria
acopla la memoria M a la memoria borrable (52) de manera tal que
provoca que los datos se almacenen en una localización
predeterminada de la primera memoria M en respuesta a una señal de
escritura en la línea (64) a la puerta AND (60) siempre que la
memoria borrable (52) contiene un modelo de datos
predeterminado.
El contenido de la memoria borrable (52) puede
ser borrado facilitando una señal de control "borrar" en un
terminal de borrado (66) situado fuera del área de seguridad (11)
del chip (10).
El elemento fusible (56) tiene un estado inicial
y un estado alterado irreversible. El dispositivo (58) de
alteración del fusible está acoplado al elemento fusible (56) para
alterar de manera irreversible el estado del elemento fusible (56)
en respuesta a una señal de control predeterminada recibida sobre
la línea (67) desde un terminal (68) que es externo con respecto al
área de seguridad (11). De manera alternativa, la señal de control
en la línea (67) es recibida desde un terminal (no mostrado) que es
interno con respecto al área de seguridad (11).
Un modelo de datos es proporcionado en un
terminal de datos (69) y es facilitado a la memoria borrable a
través de la puerta AND (57). La puerta AND (57) tiene una entrada
conectada al elemento fusible (56) a efectos de posibilitar la
escritura de datos en la memoria borrable (52) solamente mientras
el elemento fusible (56) se encuentra en su estado inicial.
El elemento fusible (56) está acoplado también al
circuito de activación (55) a efectos de posibilitar que el modelo
de datos predeterminados sea almacenado en la memoria borrable (52)
solamente antes de que el estado del elemento fusible (56) sea
alterado de manera irreversible.
Se requieren N bits de memoria borrable (52). En
la fundición, el modelo predeterminado de los unos y ceros que
corresponden al modelo de los inversores (62) que acoplan la
memoria borrable (52) a la puerta AND (60) es colocado en la
memoria borrable (52) para activar la puerta AND (60) para pasar
una señal de control "escribir" sobre la línea (64) a la
memoria M. Después de que el modelo predeterminado de unos y ceros
ha sido cargado en la memoria borrable (52), el estado del elemento
fusible es alterado de manera irreversible de manera que el modelo
predeterminado no puede ser cambiado. En este punto, pueden
continuar el proceso y empaquetado del chip de circuito integrado
(10), sujeto a la condición de que las fases finales de proceso y
de empaquetado no alteren el modelo predeterminado almacenado en la
memoria borrable (52).
Después de que el chip (10) ha sido enviado a un
fabricante separado, se pueden almacenar datos seguros en la
memoria de seguridad M dado que el modelo predeterminado almacenado
en la memoria borrable (52) se adapta al modelo predeterminado
incorporado en el circuito lógico de control de memoria (54) por
los inversores (62).
Una vez que los datos de seguridad están
almacenados en la memoria de seguridad M, se aplica una señal de
"borrado" al terminal de borrado (66) para borrar el contenido
de la memoria borrable (52) e impedir, por lo tanto, la alteración
de los datos de seguridad almacenados en la memoria de seguridad
M.
La segunda capa conductora CN_{2} protege la
memoria M, la memoria borrable (52), el circuito lógico (54) del
control de la memoria, el circuito de habilitación (55) y el
elemento fusible (56) contra acceso externo directo.
Esta técnica hace el sistema de la figura 9
seguro contra cualquier ataque excepto un haz de rayos X
extremadamente preciso u otro medio complejo que puede ser
utilizado para reprogramar de manera remota la memoria borrable (52)
a través de las capas de cubrición del chip (10). La seguridad de
esta técnica se basa en el hecho de que es difícil programar de
forma remota el contenido de una memoria EEROM o EPROM, o
reconectar un elemento de fusible fundido. En caso de que un haz de
rayos X de alta potencia sin enfocar o difuso u otro medio puede
llevar a cabo una función de azar en el contenido de las memorias
EEROM o EPROM, entonces el atacante podría hacer intentos repetidos
para conseguir el modelo de activación. Por lo tanto, la seguridad
puede requerir también que las celdas de memoria EEROM o EPROM sean
diseñadas para su polarización en términos de su estado, en otras
palabras, polarizadas hacia un modelo preferente en el que la
totalidad son unos o ceros. De este modo, cualquier haz sin enfocar
llevaría muy probablemente el contenido al modelo preferido en vez
de hacerlo al modelo predeterminado que posibilita que los datos
sean almacenados en la memoria M. La seguridad también se puede
incrementar utilizando un modelo predeterminado más largo con un
número mayor de bits N.
La memoria M, la memoria borrable (52), la puerta
AND (60) y el circuito de habilitación (55) están todos ellos
acoplados a la segunda capa conductora CN_{2} a efectos de ser
activados por la señal de potencia transportada por la segunda
capa conductora CN_{2}.
El elemento fusible (56) del sistema de la figura
9 puede ser conectada también a otros elementos del circuito de
tipo protegido (no mostrados) que llevan a cabo o afectan ciertas
funciones de proceso de datos de seguridad preliminares que son
aplicables solamente antes del momento en el que el producto que
incluye el chip es distribuido a los usuarios del mismo, tal como
el proceso preliminar de los datos de seguridad o carga de
instrucciones para proceso de los datos de seguridad. El elemento
fusible (56) es acoplado a otros elementos de circuito protegidos a
efectos de habilitar la función deseada de dicho elemento de
circuito con protección solamente antes de que el estado del
elemento de fusible ha sido alterado de manera irreversible.
Los sistemas de prevención de la alteración de
datos de seguridad de las figuras 8 y 9 son objeto de la patente
asignada a la misma solicitante EP-A- 0378307 de
fecha 4 de enero de 1990, titulada "Prevention of Alteration of
Data Stored in Secure Integrated Circuit Chip Memory"
("Prevención de Alteración de Datos Almacenados en una Memoria de
Chip de Circuito Integrado de Seguridad").
La fabricación de chips integrados complejos
requiere un acceso completo a los elementos internos del circuito
durante las operaciones de prueba a efectos de asegurar que la
totalidad de los elementos del circuito funcionan correctamente. No
obstante, la elevada accesibilidad para objetivos de pruebas es en
general una debilidad de seguridad para chips que contienen datos
seguros o datos que no deberían ser modificados.
La figura 10 muestra un sistema para inhabilitar
trayectorias de señales de pruebas de manera permanente después de
terminar las operaciones de pruebas, de manera que no resulta
posible ningún acceso posterior a elementos de circuito de
seguridad internos desde las clavijas externas del chip. Este
sistema incluye un elemento de fusible (70), un primer y segundo
inversores (72), (74), una resistencia (75), primera y segunda
puertas NAND (76), (78) y un dispositivo (79) de alteración del
fusible.
El elemento fusible (70) tiene un estado inicial
y un estado alterado de forma irreversible. El dispositivo (79) de
alteración del fusible está acoplado con el elemento de fusible
(70) para alterar de forma irreversible el estado del elemento
fusible (70) como respuesta a una señal de control predeterminada
recibida en la línea (80) desde el terminal (81) que es externo al
área de seguridad (11). De manera alternativa, la señal de control
en la línea (80) es recibida desde un terminal (no mostrado) que es
interior con respecto al área de seguridad (11).
El elemento fusible (70) está acoplado a la
primera y segunda puertas NAND (76), (78) a efectos de posibilitar
que las áreas de seguridad del chip (10) tengan acceso para
comprobación solamente antes de alterar de manera irreversible el
estado del elemento fusible (70).
El elemento fusible (70) y los inversores (72),
(74) están conectados en serie a la entrada de la primera puerta
NAND (76). La salida de la primera puerta NAND (76) es aplicada a
un terminal exterior (82) de datos de prueba externos.
El elemento fusible (70) y los inversores (72),
(74) están también conectados en serie a una entrada de la segunda
puerta NAND (78).
La segunda puerta NAND (78) pasa una señal de
orden de prueba desde un terminal (84) de entrada de la orden de
prueba externa a un nodo (86) de entrada de la orden de mando de
prueba dentro del área de seguridad (11) del chip (10). Los datos
de la prueba son facilitados en el nodo (88) de salida de datos de
prueba internos con el área de seguridad (11) del chip (10), como
respuesta a haber facilitado una señal de entrada de la orden de
mando de prueba al nodo (86) de entrada de la orden de prueba
interna. Los datos de prueba facilitados en el terminal de salida de
datos de prueba internos pueden recibir acceso desde los elementos
de circuito de seguridad del chip (10), tal como los elementos de
circuito (14), M_{1}, M_{2}, M_{n}, (16), (17), (18), (20)
(figura 1).
Los datos de prueba son facilitados desde el nodo
(88) de salida de datos de prueba internos a través de la primera
puerta NAND (76) al terminal (82) de salida de datos de prueba
externos solamente mientras el elemento fusible (70) se encuentre
en su estado inicial.
Asimismo, la señal de entrada de orden de mando
de prueba es facilitada desde el terminal (84) de entrada del orden
de mando de prueba externa al nodo (86) de entrada de orden de
mando de prueba interna solamente mientras el fusible se encuentra
en su estado inicial.
La segunda capa conductora CN_{2} protege el
elemento fusible (70), los inversores (72), (74), la resistencia
(75) y las puertas NAND (76), (78) contra acceso externo
directo.
Los inversores (72), (74), la resistencia (75) y
las puertas NAND (76), (78) están todos ellos acoplados a la
segunda capa conductora CN_{2} a efectos de recibir potencia
facilitada por la señal de potencia soportada por la segunda capa
conductora CN_{2}.
La protección adicional es facilitada al insertar
o enterrar las trayectorias de señales desde el elemento fusible
(70) a la primera y segunda puertas NAND (76), (78) lo más
profundamente que sea posible dentro del chip (10) para evitar
otros ataques con sonda. Por lo tanto, las trayectorias de señal
procedentes del elemento fusible (70) que pasan a la primera y
segunda puertas NAND (76), (78) están distribuidas principalmente
en una difusión N^{+} o P^{+}. Se pueden utilizar también capas
de polisilicio y otras capas conductoras, con disminución de la
seguridad. La utilización de las capas conductoras superiores
CN_{n} CN_{n-1} debe ser evitada.
Claims (4)
1. Chip de circuito integrado (10) que contiene
un área de seguridad (11), en cuya área de seguridad se llevan a
cabo procesos y/o almacenamiento, comprendiendo:
una capa semiconductora (SC) que contiene
difusiones (S,D) que definen componentes de un elemento de
circuito;
una primera capa conductora (CN_{1}) acoplada a
la capa semiconductora para interconectar los componentes a efectos
de definir de este modo elementos de circuito (14, 16, 17, 18, 20,
M_{1}, M_{2}, M_{n}) para distribuir, almacenar, procesar y/o
afectar el proceso de datos de seguridad;
y una segunda capa conductora (CN_{2})
dispuesta por encima de los elementos de circuito para definir de
esta manera un área de seguridad (11) en la que los elementos de
circuito están protegidos contra la inspección, y acoplados a
elementos de circuito para conducir a los elementos de circuito una
señal predeterminada que es esencial para una función deseada de los
elementos de circuito, de manera que la eliminación de la segunda
capa conductora impedirá que se pueda facilitar la señal esencial
predeterminada a los elementos del circuito e impedirá de esta
manera la función deseada,
caracterizándose porque los elementos del
circuito protegido comprenden además:
un elemento fusible (42, 57, 70) que tiene un
estado inicial y un estado alterado irreversiblemente; y
medios (44, 58, 79) acoplados al elemento fusible
para alterar de manera irreversible el estado del elemento fusible
como respuesta a una señal de control predeterminada;
en el que el elemento fusible está acoplado a uno
de los elementos de circuito definidos de manera tal que la
alteración irreversible del estado del elemento fusible impide una
función determinada del chip.
2. Chip de circuito integrado, según la
reivindicación 1, caracterizado porque los elementos del
circuito protegido comprenden medios (60) para activar dicho
almacenamiento de datos seguros; y porque el elemento fusible (56)
está acoplado a los medios de habilitación a efectos de posibilitar
dicho almacenamiento de datos seguros solamente antes de la
alteración irreversible del estado del elemento fusible.
3. Chip de circuito integrado, según la
reivindicación 1, caracterizado porque los elementos del
circuito protegido comprenden medios (78) para el acceso a dichos
elementos de circuito para la comprobación de dichos elementos de
circuito; y porque el elemento fusible (70) está acoplado a los
medios de acceso a efectos de habilitar dicho acceso para
comprobación solamente antes de haber sido irreversiblemente
alterado el estado del elemento fusible.
4. Chip de circuito integrado, según la
reivindicación 1, caracterizado porque los elementos del
circuito protegido comprenden:
un elemento de circuito determinado (M) que
almacena, procesa o afecta el proceso de datos de seguridad;
medios (40) acoplados al elemento fusible (42) y
al elemento de circuito determinado (M) para controlar el estado
del elemento fusible y para impedir la función prevista del
elemento de circuito determinado después de haber sido alterado
irreversiblemente el estado del elemento fusible.
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