CN217544618U - 一种提高芯片esd性能的封装结构 - Google Patents
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Abstract
本实用新型公开了一种提高芯片ESD性能的封装结构，在芯片上包括多个普通IO、电源VDD IO和地IO VSS，电源环将所有IO的VDD线连接在一起，地环将所有IO的VSS线连接在一起，其特征在于，在芯片上插入多个辅助VSSIO，多个辅助VSS IO与地环连接，通过封装飞线将插入的多个辅助VSS IO两两连接。在本实用新型中，通过在芯片上插入偶数个辅助VSS IO，并通过封装飞线的形式将插入的辅助VSS IO两两连接，以增强芯片ESD的性能；辅助VSSIO插入在任意相邻两个IO之间，具体插入的辅助VSS IO的数量和位置，只要使电源IO到地IO、普通IO到电源IO、普通IO到地IO、每两个普通IO之间的电路泄放通路电阻符合芯片的ESD要求即可。
Description
技术领域
本实用新型涉及芯片封装技术领域，尤其涉及一种提高芯片ESD性能的封装结构。
背景技术
ESD(Electronic-Static Discharge，静电放电)是IC(Integrate Circuit，集成电路)生产制造过程中非常普遍的现象，ESD保护电路也是集成电路设计的重要部分，它直接影响了IC的性能和使用寿命。
为了保护芯片内部电路，需要提高其ESD性能，而提高ESD性能的本质是减小ESD电流泄放通路的电阻。在芯片设计和芯片级封装中，减小ESD电流泄放通路的电阻，一般可使用以下两种做法：
第一种做法，如图1所示，图中35为芯片内部，18～23，25～32，34为芯片普通IO；33为电源VDD IO；24为地IO VSS；1～17为封装引脚；36为ESD电源环，电源环将所有IO的VDD线连接在一起；37为ESD地环，地环将所有IO的VSS线连接在一起；100为封装打线。通过采用ESD电源环或者地环作为ESD电流泄放通路，通过增加ESD电源环36或地环37的宽度，以此来减小电源环36或地环37的电阻，达到提高ESD性能的目的。
第二种做法，如图2所示，采用带有金属环或者金属基座进行封装，图中1～37和图1中一样，44是封装金属环，金属环与图中7封装引脚连接，38～43是在ESD环中插入的VSSIO。通过将多插入的VSS IO的PAD封装打线到金属环上，增加ESD电流泄放通路，减小ESD电流泄放通路电阻，达到提高ESD性能的目的。
在图1和图2中，对普通IO电路、地IO VSS电路、电源VDD IO电路进行说明。普通IO电路，如图3所示，图中P1为PMOS，N1为NMOS，VDD和VSS分别为普通IO的电源线和地线，PAD为封装打线的位置，封装打线是指利用金线或者铜线将IO的PAD与封装引脚连接在一起；图4所示为地IO VSS电路图，P1，N1，VDD，VSS和PAD的解释和图3一样，区别是PAD和VSS连接在一起，图4中PAD可以通过封装打线的形式与封装引脚，封装中的金属环(或者封装中的金属基座，如图2中44)，或者封装飞线连接在一起；图5所示为电源VDD IO电路图，P1，N1，VDD，VSS和PAD的解释和图4一样，唯一区别是PAD与VDD连接在一起。
第一种方法的缺点是，通过增加ESD电源环或地环的宽度，将带来芯片面积的增大，使芯片成本增加。第二种方法的缺点是，必须使用带有金属环或者金属基座的封装，有些应用中的封装是固定，并不支持这种类型的封装。带有金属环或者金属基座的封装的成本要高于无金属环或者金属基座的封装。
发明内容
为解决背景技术中存在的技术问题，本实用新型提出一种提高芯片ESD性能的封装结构，可以有效地降低ESD泄放电路通路电阻，实现增强ESD性能的目的。
本实用新型提出一种提高芯片ESD性能的封装结构，在芯片上包括多个普通IO、电源VDD IO和地VSS IO，电源环将所有IO的VDD线连接在一起，地环将所有IO的VSS线连接在一起，其特征在于，在芯片上插入多个辅助VSS IO，多个辅助VSS IO与地环连接，通过封装飞线将插入的多个辅助VSS IO两两连接。
优选地，辅助VSS IO的数量为偶数。
优选地，辅助VSS IO可插入在任意相邻两个或多个IO之间，以使ESD电流最大限度地通过封装飞线进行传导。
优选地，ESD电流通过封装飞线进行传导。
在本实用新型中，通过在芯片上插入偶数个辅助VSS IO，并通过封装飞线的形式将插入的辅助VSS IO两两连接，以增强芯片ESD的性能；辅助VSS IO插入在任意相邻两个IO之间，具体插入的辅助VSS IO的数量和位置，只要使电源IO到地IO、普通IO到电源IO、普通IO到地IO、每两个普通IO之间的电路泄放通路电阻符合芯片的ESD要求即可。
附图说明
图1为现有技术中第一种芯片封装结构的示意图。
图2为现有技术中另一种芯片封装结构的示意图。
图3为普通IO电路图。
图4为地IO VSS电路图。
图5为电源VDD IO电路图。
图6为本实用新型提出的第一种芯片封装结构的示意图。
图7为本实用新型提出的第二种芯片封装结构的示意图。
图8为本实用新型提出的第三种芯片封装结构的示意图。
图9为图1的电路泄放通路的等效电路。
图10为图6的电路泄放通路的等效电路。
具体实施方式
本实用新型实施例提出了一种提高芯片ESD性能的封装结构，在芯片上包括多个普通IO、电源VDD IO和地VSS IO，电源环将所有IO的VDD线连接在一起，地环将所有IO的VSS线连接在一起，在芯片上插入多个辅助VSS IO，多个辅助VSS IO与地环连接，通过封装飞线将插入的多个辅助VSS IO两两连接。辅助VSS IO的数量为偶数，辅助VSS IO插入在任意相邻两个或多个IO之间，以使ESD电流最大限度地通过封装飞线进行传导。
通过在芯片上插入偶数个辅助VSS IO，并通过封装飞线的形式将插入的VSS IO两两连接，每个辅助VSS IO只能打一次封装飞线或者封装打线，都可以达到增强芯片ESD的性能；具体插入VSS IO的数量和位置，只要使电源IO到地IO，普通IO到电源IO，普通IO到地IO，每两个普通IO之间的电路泄放通路电阻符合芯片的ESD要求即可。
参照图6，本实用新型提出实施例提出的第一种芯片封装结构的示意图。
图6中1～43和图1中一样，38～42为插入的6个VSS IO，将40与41的PAD用封装飞线45连接，将39与42的PAD用封装飞线46连接，38与43的PAD用封装飞线47连接，增加ESD电流泄放通路，达到降低ESD泄放电路通路电阻的目的，从而增强ESD性能。
参照图7，本实用新型提出实施例提出的第二种芯片封装结构的示意图。
图7中1～43和图1中一样，48～55为插入的8个VSS IO，将48与55的PAD用封装飞线58连接，将49与50的PAD用封装飞线57连接，将51与52的PAD用封装飞线59连接，将53与54的PAD用封装飞线56连接，增加ESD电流泄放通路，达到降低ESD泄放电路通路电阻的目的，从而增强ESD性能.
在图7中，可以将49与50的PAD，51与48的PAD，52与55的PAD，53与54的PAD分别用封装飞线进行连接起来。
参照图8，本实用新型提出实施例提出的第三种芯片封装结构的示意图。
图8中1～43，48～59和图7中一样，60和61为插入的2个VSS IO，在图1基础上一共多插入了10个VSS IO，将48与55的PAD用封装飞线58连接，将49与50的PAD用封装飞线57连接，将51与52的PAD用封装飞线59连接，将53与54的PAD用封装飞线56连接，将60与61的PAD用封装飞线62连接，增加ESD电流泄放通路，达到降低ESD泄放电路通路电阻的目的，从而增强ESD性能。
为了说明本实用新型有显著减小ESD电流泄放通路电阻的效果，我们举例说明，假设VDD对VSS进行ESD测试。
图1的ESD电路泄放通路为，电流通过封装引脚16经过VDD IO33到达ESD电源环36，电流再从ESD电源环36的节点33到达ESD电源环36的节点24，到达VSS IO24，电流最后从封装引脚7流出。
图9为图1的VDD封装引脚16到VSS封装引脚7的电路泄放通路的等效电路，其中V1为ESD测试源，D1和D2分别为VDD IO16和VSS IO7的ESD保护电路等效二极管，R1为图1中节点33到节点24ESD地环的等效电阻。
图6的ESD电路泄放通路为，电流通过封装引脚16经过VDD IO33到达ESD电源环36，电流再从ESD电源环36的节点33到达ESD电源环36的节点39，电流再经过封装飞线46到达ESD电源环36的节点42，电流再从ESD电源环36的节点42到达ESD电源环36的节点24，电流到达VSS IO24，电流最后从封装引脚7流出。
图10为图6的VDD封装引脚16到VSS封装引脚7的电路泄放通路的等效电路，其中V1为ESD测试源，D3和D4分别为VDD IO16和VSS IO7的ESD保护电路等效二极管，R2为图3中节点33到节点39ESD地环的等效电阻，R4为图3中节点42到节点24ESD地环的等效电阻，R3为图3中封装飞线46的等效电阻。
基于D1和D3都是VDD IO16的ESD保护电路等效二极管，所以D1和D3的压降一样，对于ESD的影响是一样，同理，D2和D4都是VSS IO 7的ESD保护电路等效二极管，对于ESD的影响也是一样的。图9和图10的区别在于泄放通路电阻的不同，也就是R1和R2+R3+R4的不同，R1，R2，R4是ESD电源环36的部分等效电阻，其阻值为欧姆级别。从图1和图6中可以明显看出，R1的阻值远大于R2+R4；R3的阻值是封装飞线46的等效电阻，其阻值为毫欧级别。所以R1的阻值远大于R2+R3+R4，图6的ESD性能远强于图1的ESD性能。
总体来说，本实用新型可以有多种实现方法，不限于图6、图7、图8所列举的实施例。在芯片上插入辅助VSS IO增强其ESD性能的基本原理，通过在芯片上插入偶数个VSSIO，并通过封装飞线的形式将插入的VSS IO两两连接，都可以达到增强芯片ESD的性能；具体插入VSS IO的数量和位置，只要使电源IO到地IO，普通IO到电源IO，普通IO到地IO，每两个普通IO之间的电路泄放通路电阻符合芯片的ESD要求即可。
以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，根据本实用新型的技术方案及其实用新型构思加以等同替换或改变，都应涵盖在本实用新型的保护范围之内。
Claims (4)
1.一种提高芯片ESD性能的封装结构，在芯片上包括多个普通IO、电源VDDIO和地VSSIO，电源环将所有IO的VDD线连接在一起，地环将所有IO的VSS线连接在一起，其特征在于，在芯片上插入多个辅助VSS IO，多个辅助VSSIO与地环连接，通过封装飞线将插入的多个辅助VSSIO两两连接。
2.根据权利要求1所述的提高芯片ESD性能的封装结构，其特征在于，辅助VSSIO的数量为偶数。
3.根据权利要求1所述的提高芯片ESD性能的封装结构，其特征在于，辅助VSS IO可插入在任意相邻两个或多个IO之间。
4.根据权利要求1所述的提高芯片ESD性能的封装结构，其特征在于，ESD电流通过封装飞线进行传导。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202221238850.1U CN217544618U (zh) | 2022-05-23 | 2022-05-23 | 一种提高芯片esd性能的封装结构 |
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| CN202221238850.1U CN217544618U (zh) | 2022-05-23 | 2022-05-23 | 一种提高芯片esd性能的封装结构 |
Publications (1)
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| CN217544618U true CN217544618U (zh) | 2022-10-04 |
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Family Applications (1)
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| CN202221238850.1U Active CN217544618U (zh) | 2022-05-23 | 2022-05-23 | 一种提高芯片esd性能的封装结构 |
Country Status (1)
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| CN (1) | CN217544618U (zh) |
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2022
- 2022-05-23 CN CN202221238850.1U patent/CN217544618U/zh active Active
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